JPH11261385A - パルス幅制御回路 - Google Patents

Abstract

(57)【要約】 【課題】 使用するインバータタイプの論理素子の個数
を削減する。 【解決手段】 コンデンサ素子１０には外部入力電源Ｖ
ccの電力をフォトトランジスタ素子１６を介してコンデ
ンサ素子１０に加える充電回路と、ＮＯＲゲートＮＲ３
の入力端子とを接続する。フォトトランジスタ素子１６
に加えられる制御信号が大きくなるに従ってコンデンサ
素子１０の充電速度が速まりＮＯＲゲートＮＲ３から出
力されるパルス信号のパルス幅が狭くなり、上記制御信
号が小さくなるに従ってコンデンサ素子１０の充電速度
が遅くなりＮＯＲゲートＮＲ３の出力パルス信号のパル
ス幅が広くなる。ＮＯＲゲートＮＲ３の出力パルス信号
レベルを反転するためのインバータタイプの論理素子を
設けなくて済み、その分、インバータタイプの論理素子
を削減することができる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、外部から加えられ
る制御信号の大きさに応じて出力パルス信号のパルス幅
を可変制御することができるパルス幅制御回路に関する
ものである。

【０００２】

【従来の技術】図４にはパルス幅制御回路の一例が示さ
れている。このパルス幅制御回路１は、同図に示すよう
に、発振回路２と、パルス幅可変回路３と、インバータ
タイプの論理素子であるナンドゲート（ＮＡＮＤゲー
ト）Ｎ４とを有して構成されている。

【０００３】上記発振回路２はインバータタイプの論理
素子である２個のＮＡＮＤゲートＮ１，Ｎ２を有して構
成されており、ＮＡＮＤゲートＮ１の入力の２端子はそ
れぞれ共通の抵抗体Ｒ１の一端側に接続され、ＮＡＮＤ
ゲートＮ１の出力端子はＮＡＮＤゲートＮ２の入力の各
２端子に直列状に接続されており、上記抵抗体Ｒ１とＮ
ＡＮＤゲートＮ１とＮＡＮＤゲートＮ２の直列接続体に
はコンデンサ素子Ｃ１が並列接続されている。また、上
記ＮＡＮＤゲートＮ１の出力端子にはダイオードＤ１の
アノード側が接続され、該ダイオードＤ１のカソード側
は抵抗体Ｒ２の一端側に直列状に接続され、この抵抗体
Ｒ２の他端側は前記抵抗体Ｒ１とコンデンサ素子Ｃ１の
接続部に接続されている。さらに、上記ダイオードＤ１
と抵抗体Ｒ２の直列接続体には抵抗体Ｒ３が並列接続さ
れている。

【０００４】上記パルス幅可変回路３はインバータタイ
プの論理素子であるＮＡＮＤゲートＮ３を有し、このＮ
ＡＮＤゲートＮ３の入力端子ａは前記発振回路２のＮＡ
ＮＤゲートＮ２の入力側に接続され、ＮＡＮＤゲートＮ
３の入力端子ｂには抵抗体Ｒ４の一端側が接続され、こ
の抵抗体Ｒ４の他端側にはダイオードＤ２のカソード側
が接続され、該ダイオードＤ２のアノード側は前記発振
回路２のＮＡＮＤゲートＮ２の出力端子に接続されてい
る。

【０００５】また、前記ＮＡＮＤゲートＮ３と抵抗体Ｒ
４の接続部にはコンデンサ素子Ｃ２の一端側（入力側）
が接続され、このコンデンサ素子Ｃ２の他端側は接地さ
れている。このコンデンサ素子Ｃ２の接地側にはフォト
トランジスタ素子ＰＴ１のエミッタ側が接続され、該フ
ォトトランジスタ素子ＰＴ１のコレクタ側は抵抗体Ｒ５
の一端側に接続され、この抵抗体Ｒ５の他端側は前記コ
ンデンサ素子Ｃ２の入力側に接続されている。さらに、
前記ＮＡＮＤゲートＮ３の出力端子はＮＡＮＤゲートＮ
４の各入力端子に共通に接続されている。このＮＡＮＤ
ゲートＮ４の出力端はパルス幅制御回路１の出力端と成
しており、この出力端はパルス幅制御回路１の所望の接
続相手に接続される。

【０００６】図４に示すパルス幅制御回路１は上記のよ
うに構成されており、このパルス幅制御回路１の回路動
作例を簡単に説明する。発振回路２のＮＡＮＤゲートＮ
１はコンデンサ素子Ｃ１の充放電に基づき図５の（ｂ）
に示すような定周期Ｔ１の定パルス幅Ｈ１を持つパルス
信号を出力し、ＮＡＮＤゲートＮ２は上記ＮＡＮＤゲー
トＮ１の出力パルス信号を受け該パルス信号レベルを反
転させたパルス信号を出力する。つまり、ＮＡＮＤゲー
トＮ２は定周期Ｔ１のパルス幅ｈ１のパルス信号を発振
回路２の出力パルス信号として出力する。

【０００７】パルス幅可変回路３は上記発振回路２の出
力パルス信号を受けて次に示すように動作する。発振回
路２の出力パルス信号レベル（ＮＡＮＤゲートＮ２の出
力パルス信号レベル）がローレベル（Ｌ）からハイレベ
ル（Ｈ）に反転したときに（図５に示す時間ｔ１）、こ
のハイレベル信号がダイオードＤ２と抵抗体Ｒ４を順に
通ってコンデンサ素子Ｃ２に流れ始め、コンデンサ素子
Ｃ２の充電が開始され、コンデンサ素子Ｃ２の充電電圧
は、図５の（ｃ）に示すように、時間の経過と共に増加
していく。

【０００８】ところで、ＮＡＮＤゲートＮ３の入力端子
ａにはＮＡＮＤゲートＮ２の入力側の電圧が加えられ、
ＮＡＮＤゲートＮ３の入力端子ｂには上記コンデンサ素
子Ｃ２の充電電圧が加えられており、上記ＮＡＮＤゲー
トＮ３の入力端子ａにハイレベル信号が加えられ、か
つ、入力端子ｂにＮＡＮＤゲートＮ３のしきい値電圧
（スレッショルド電圧）以上の電圧がコンデンサ素子Ｃ
２から加えられているときにのみ、ＮＡＮＤゲートＮ３
は出力パルス信号のレベルをローレベルにするものであ
る。

【０００９】上記コンデンサ素子Ｃ２の充電期間には、
ＮＡＮＤゲートＮ２の入力側のローレベル信号がＮＡＮ
ＤゲートＮ３の入力端子ａに加えられているので、ＮＡ
ＮＤゲートＮ３から出力されるパルス信号の出力レベル
は図５の（ｄ）に示すようにハイレベルとなっている。

【００１０】上記コンデンサ素子Ｃ２の充電動作によっ
てコンデンサ素子Ｃ２の充電電圧がＮＡＮＤゲートＮ３
のスレッショルド電圧以上となっている状態で、ＮＡＮ
ＤゲートＮ１の出力パルス信号レベルの反転に伴ってＮ
ＡＮＤゲートＮ２の出力パルス信号レベルがハイレベル
からローレベルに反転したときには（時間ｔ２）、上記
ＮＡＮＤゲートＮ２の入力側のハイレベル信号と、スレ
ッショルド電圧以上のコンデンサ素子Ｃ２の充電電圧と
がＮＡＮＤゲートＮ３に入力されるので、ＮＡＮＤゲー
トＮ３から出力されるパルス信号レベルは、図５の
（ｄ）に示すように、ハイレベルからローレベルに反転
する。

【００１１】一方、上記ＮＡＮＤゲートＮ２の出力パル
ス信号レベルの反転によって、コンデンサ素子Ｃ２の充
電電圧は抵抗体Ｒ５とフォトトランジスタ素子ＰＴ１を
順に通って放電し始め、この放電によってコンデンサ素
子Ｃ２の充電電圧は図５の（ｃ）の実線に示すように時
間の経過と共に減少していき、ＮＡＮＤゲートＮ２の入
力パルス信号レベルがハイレベルの状態でコンデンサ素
子Ｃ２の充電電圧がＮＡＮＤゲートＮ３のスレッショル
ド電圧よりも低下したときに（時間ｔ３）、ＮＡＮＤゲ
ートＮ３の出力パルス信号レベルは、図５の（ｄ）に示
すように、ローレベルからハイレベルに反転する。

【００１２】そして、再び、上記の如く、ＮＡＮＤゲー
トＮ２の出力パルス信号レベルがハイレベルからローレ
ベルに反転したときに（時間ｔ５）、ＮＡＮＤゲートＮ
３の出力パルス信号レベルはハイレベルからローレベル
に反転する。

【００１３】ところで、前記フォトトランジスタ素子Ｐ
Ｔ１は外部から加えられる制御信号（ここでは光）が大
きくなるに従って（強くなるに従って）該フォトトラン
ジスタ素子ＰＴ１のインピーダンスが減少し、反対に、
上記制御信号が小さくなるに従って（弱くなるに従っ
て）インピーダンスが増加する特性を有するものである
ことから、上記制御信号が大きくなるに従ってフォトト
ランジスタ素子ＰＴ１は電流が流れ易くなる。このこと
によって、コンデンサ素子Ｃ２の放電期間に、コンデン
サ素子Ｃ２からフォトトランジスタ素子ＰＴ１を通って
放電する単位時間当たりの電流量が増加し、コンデンサ
素子Ｃ２の放電速度が速くなる方向にコンデンサ素子Ｃ
２の放電時定数が可変し、反対に、上記制御信号が小さ
くなるに従ってフォトトランジスタ素子ＰＴ１は電流が
流れ難くなってコンデンサ素子Ｃ２の放電速度が遅くな
る方向にコンデンサ素子Ｃ２の放電時定数が可変する。

【００１４】上記の如く、制御信号の変動によってコン
デンサ素子Ｃ２の放電速度が速まると、図５の（ｃ）の
破線Ｌ１に示すように、コンデンサ素子Ｃ２の放電開始
時からコンデンサ素子Ｃ２の充電電圧がＮＡＮＤゲート
Ｎ３のスレッショルド電圧よりも低下するまでに要する
時間が短くなり、ＮＡＮＤゲートＮ３の出力パルス信号
レベルがローレベルである期間が短くなる。従って、必
然的に、ＮＡＮＤゲートＮ３の出力パルス信号のパルス
幅が図５の（ｄ）のパルス幅Ｈ３’に示すように広くな
る。

【００１５】反対に、制御信号の変動によってコンデン
サ素子Ｃ２の放電速度が遅くなると、図５の（ｃ）の破
線Ｌ２に示すように、放電開始時からコンデンサ素子Ｃ
２の充電電圧がＮＡＮＤゲートＮ３のスレッショルド電
圧よりも低下するまでに要する時間が長くなり、ＮＡＮ
ＤゲートＮ３の出力パルス信号のパルス幅が図５の
（ｄ）のパルス幅Ｈ３”に示すように狭くなる。

【００１６】上記のように、ＮＡＮＤゲートＮ３の出力
パルス信号のパルス幅Ｈ３はコンデンサ素子Ｃ２の放電
速度（放電時定数）に基づき定まり、そのコンデンサ素
子Ｃ２の放電時定数は外部の制御信号の大きさに応じて
可変するものであることから、ＮＡＮＤゲートＮ３は制
御信号の変動に応じたパルス幅を持つパルス信号をパル
ス幅可変回路３の出力パルス信号として出力することが
できる。

【００１７】通常、外部制御信号が大きくなるに従って
パルス幅が狭くなり、外部制御信号が小さくなるに従っ
てパルス幅が広くなるようなパルス幅制御が成されるこ
とがパルス幅制御回路１に要求されることから、前述し
たように、上記パルス幅可変回路３の出力側に該回路３
の出力パルス信号レベルを反転させるためのＮＡＮＤゲ
ートＮ４が設けられており、このＮＡＮＤゲートＮ４に
よって、上記ＮＡＮＤゲートＮ３の出力パルス信号レベ
ルを反転させた図５の（ｅ）に示すパルス信号が、つま
り、上記要求されるパルス幅制御が行われるパルス信号
がパルス幅制御回路１から出力される。

【００１８】以上のように、図４に示すパルス幅制御回
路１は、外部の制御信号が大きくなるに従って出力パル
ス信号のパルス幅を狭くする方向に制御し、また、外部
の制御信号が小さくなるに従って出力パルス信号のパル
ス幅を広くする方向に可変制御することができ、安価で
あるＮＡＮＤゲートを採用することで回路コストを安価
にすることが可能である。

【００１９】

【発明が解決しようとする課題】しかしながら、上記Ｎ
ＡＮＤゲートを含めたインバータタイプの論理素子は駆
動損失が大きく、図４に示すように、４個ものインバー
タタイプの論理素子を使用した場合には、それら論理素
子のトータル駆動損失が大きくなるという問題が生じ、
パルス幅制御回路１を構成するインバータタイプの論理
素子の使用個数を削減することが望まれている。

【００２０】本発明は上記課題を解決するために成され
たものであり、その目的は、インバータタイプの論理素
子の使用個数を削減することができ、インバータタイプ
の論理素子のトータル駆動損失の減少を図ることができ
るパルス幅制御回路を提供することである。

【００２１】

【課題を解決するための手段】上記目的を達成するため
に、この発明は次のような構成をもって前記課題を解決
する手段としている。すなわち、第１の発明は、パルス
信号を定周期の定パルス幅でもって発振出力する発振回
路と；この発振回路から出力されたパルス信号を受け該
パルス信号のオン・オフを利用して充放電する充放電回
路と；この充放電回路に接続し該充放電回路の放電動作
によって充放電回路の充電電圧がオンしきい値電圧より
も低下したときに、出力するパルス信号の出力レベルを
ローレベルからハイレベルに反転し、上記充放電回路の
充電動作によって該充放電回路の充電電圧がオフしきい
値電圧に達したときに上記パルス信号の出力レベルをハ
イレベルからローレベルに反転するインバータタイプの
論理素子と；外部から加えられる制御信号が大きくなる
に従って上記充放電回路の充電速度を速める方向に充放
電回路の充電時定数を可変して上記インバータタイプの
論理素子から出力されるパルス信号のハイレベルのパル
ス幅を狭くする方向に制御し、上記制御信号が小さくな
るに従って上記充放電回路の充電速度を遅くする方向に
充放電回路の充電時定数を可変して上記インバータタイ
プの論理素子の出力パルス信号のハイレベルのパルス幅
を広くする方向に制御する充電時定数可変制御回路と；
が設けられている構成をもって前記課題を解決する手段
としている。

【００２２】第２の発明は、上記第１の発明を構成する
発振回路は、入力がハイレベルであるときには出力がロ
ーレベルになり入力がローレベルであるときには出力が
ハイレベルになるインバータタイプの論理素子を２個直
列状に接続した直列接続体を有し、この直列接続体には
定周期で充放電する定周期充放電回路が接続し、この定
周期充放電回路の充放電動作によって上記直列接続体は
定周期の定パルス幅を持つパルス信号を出力する構成を
もって前記課題を解決する手段としている。

【００２３】上記構成の発明において、充電時定数可変
制御回路は、制御信号が大きくなるに従って充放電回路
の充電速度を速める方向に充放電回路の充電時定数を可
変する。このように、充放電回路の充電速度が速められ
ることによって、充放電回路の充電動作が開始されてか
ら該充放電回路の充電電圧がインバータタイプの論理素
子のオフしきい値電圧に達するまでに要する時間が短く
なり、インバータタイプの論理素子から出力されるパル
ス信号のハイレベルのパルス幅が狭くなる。

【００２４】また、充電時定数可変制御回路は、制御信
号が小さくなるに従って充放電回路の充電速度を遅くす
る方向に充放電回路の充電時定数を可変する。このよう
に、充放電回路の充電速度が遅くなることによって、充
放電回路の放電動作が開始されてから該充放電回路の充
電電圧がインバータタイプの論理素子のオフしきい値電
圧に達するまでに要する時間が長くなり、インバータタ
イプの論理素子の出力パルス信号のパルス幅が広くな
る。

【００２５】上記のように、制御信号が大きくなるに従
ってインバータタイプの論理素子の出力パルス信号のパ
ルス幅を狭くする方向に制御し、制御信号が小さくなる
に従ってインバータタイプの論理素子の出力パルス信号
のパルス幅を広くする方向に制御できるので、上記イン
バータタイプの論理素子の出力側に、さらに、インバー
タタイプの論理素子を設ける必要がない。

【００２６】このように、充放電回路に接続するインバ
ータタイプの論理素子の出力側にさらにインバータタイ
プの論理素子を設ける必要がない分、インバータタイプ
の論理素子の使用個数を削減することができ、パルス幅
制御回路におけるインバータタイプの論理素子のトータ
ル駆動損失を抑制することが可能となり、前記課題が解
決される。

【００２７】

【発明の実施の形態】以下に、本発明に係る実施形態例
を図面に基づき説明する。

【００２８】図１には本実施形態例のパルス幅制御回路
が示されている。同図に示すように、インバータタイプ
の論理素子であるＮＯＲゲート（ノアゲート）ＮＲ１の
各入力端子ａ，ｂには共通の抵抗体４の一端側が直列状
に接続され、ＮＯＲゲートＮＲ１の出力端子にはインバ
ータタイプの論理素子であるＮＯＲゲートＮＲ２の各入
力端子ａ，ｂが直列状に接続されており、上記抵抗体４
とＮＯＲゲートＮＲ１とＮＯＲゲートＮＲ２の直列接続
体にはコンデンサ素子５が並列接続されている。また、
上記抵抗体４とＮＯＲゲートＮＲ１の直列接続体には、
抵抗体６と抵抗体７の直列接続体が並列接続され、上記
抵抗体６と抵抗体７の接続部にはダイオード８のカソー
ド側が接続され、該ダイオード８のアノード側は抵抗体
６と抵抗体４の接続部に接続されている。

【００２９】上記コンデンサ素子５と抵抗体４，６，７
とダイオード８とによって、定周期でもって充放電を行
う定周期充放電回路が構成され、該定周期充放電回路と
上記ＮＯＲゲートＮＲ１，ＮＲ２とによって、パルス信
号を定周期の定パルス幅でもって発振出力する発振回路
２が構成されている。

【００３０】前記ＮＯＲゲートＮＲ２の出力端側にはコ
ンデンサ素子１０の一端側が接続され、このコンデンサ
素子１０の他端側はダイオード１１のアノード側と抵抗
体１２の一端側とダイオード１３のカソード側とインバ
ータタイプの論理素子であるＮＯＲゲートＮＲ３の入力
端子ａと抵抗体１４の一端側とにそれぞれ接続されてい
る。上記ダイオード１１のカソード側と抵抗体１２の他
端側とはそれぞれ外部入力電源Ｖccに接続されている。

【００３１】また、上記ダイオード１３のアノード側は
抵抗体１５の一端側に接続され、この抵抗体１５の他端
側はフォトトランジスタ素子１６のエミッタ側に接続さ
れ、該フォトトランジスタ素子１６のコレクタ側は前記
外部入力電源Ｖccに接続されている。さらに、上記ダイ
オード１３のアノード側と抵抗体１５の接続部には抵抗
体１７の一端側が接続され、この抵抗体１７の他端側は
接地されている。

【００３２】さらに、前記抵抗体１４はトランジスタ素
子１８のコレクタ側に接続され、該トランジスタ素子１
８のエミッタ側は接地されている。このトランジスタ素
子１８のベース側にはコンデンサ素子２０の一端側と抵
抗体２１の一端側とがそれぞれ接続され、上記抵抗体２
１の他端側は接地され、コンデンサ素子２０の他端側は
抵抗体２２の一端側に接続され、この抵抗体２２の他端
側は前記ＮＯＲゲートＮＲ１とＮＯＲゲートＮＲ２の接
続部に接続されている。

【００３３】上記ＮＯＲゲートＮＲ３の一方の入力端子
ａは前述したようにコンデンサ素子１０に接続され、他
方の入力端子ｂは接地されている。ＮＯＲゲートＮＲ３
の出力端子はパルス幅制御回路１の出力端子と成してお
り、パルス幅制御回路１の所望の接続相手に接続され、
このＮＯＲゲートＮＲ３の出力信号がパルス幅制御回路
１の出力信号として出力される。

【００３４】上記抵抗体１２，１５，１７とダイオード
１３とフォトトランジスタ素子１６とによって、外部入
力電源Ｖccの電力を利用してコンデンサ素子１０の充電
を行う充電回路が構成され、ダイオード１１と抵抗体１
２，１４，２１，２２とトランジスタ素子１８とコンデ
ンサ素子２０とによって、コンデンサ素子１０の充電電
圧を放電する放電回路が構成され、上記充電回路と放電
回路とコンデンサ素子１０とによって、前記発振回路２
の出力パルス信号を受けて充放電する充放電回路が構成
されている。

【００３５】また、ダイオード１３と抵抗体１５とフォ
トトランジスタ素子１６とによって、コンデンサ素子１
０の充電速度（つまり、充電時定数）を可変制御する充
電時定数可変制御回路が構成されており、該充電時定数
可変制御回路と上記充放電回路とＮＯＲゲートＮＲ３と
によって、外部から加えられる制御信号の変動に応じて
可変するパルス幅を持つパルス信号を出力するパルス幅
可変回路３が構成されており、前記発振回路２とパルス
幅可変回路３とによってパルス幅制御回路１が構成され
ている。

【００３６】本実施形態例に示すパルス幅制御回路は上
記のように構成されており、以下に、本実施形態例に示
すパルス幅制御回路の動作例を図２に示すタイムチャー
トに基づき説明する。

【００３７】上記発振回路２のＮＯＲゲートＮＲ１の出
力パルス信号のレベルが図２の（ｂ）に示すようにロー
レベルからハイレベルに反転したときに（図２に示す時
間ｔ１）、このハイレベル信号が抵抗体７と抵抗体６を
順に通ってコンデンサ素子５に印加され始め、図２の
（ａ）に示すように、コンデンサ素子５の充電が開始さ
れ、時間の経過と共にコンデンサ素子５の充電電圧は増
加していく。このコンデンサ素子５の充電電圧は抵抗体
Ｒ４を介してＮＯＲゲートＮＲ１の入力側に加えられ
る。

【００３８】この実施形態例に採用した上記各ＮＯＲゲ
ートＮＲ１，ＮＲ２，ＮＲ３は、オンしきい値とオフし
きい値電圧を兼用するしきい値電圧（スレッショルド電
圧）と、入力電圧（入力レベル）とに基づき、出力パル
ス信号のレベルが定められるものである。すなわち、各
ＮＯＲゲートＮＲ１，ＮＲ２，ＮＲ３は入力端子ａ，ｂ
に入力する電圧がスレッショルド電圧未満であるときに
のみ、出力パルス信号レベルをハイレベルにする特性を
有することから、上記コンデンサ素子５の充電期間に、
ＮＯＲゲートＮＲ１に入力する電圧（つまり、コンデン
サ素子５の充電電圧）がＮＯＲゲートＮＲ１のスレッシ
ョルド電圧Ｖ１に達するまではＮＯＲゲートＮＲ１は図
２の（ｂ）に示すようにハイレベル信号を継続して出力
する。

【００３９】そして、コンデンサ素子５の充電電圧が上
記ＮＯＲゲートＮＲ１のスレッショルド電圧Ｖ１に達す
ると（時間ｔ２）、ＮＯＲゲートＮＲ１の出力パルス信
号レベルはハイレベルからローレベルに反転し、それと
同時に、コンデンサ素子５の充電電圧は、図２の（ａ）
に示すように瞬間的に増加した後に、ダイオード８や抵
抗体６を通って放電し徐々に減少していく。

【００４０】この放電によって、コンデンサ素子５の充
電電圧がＮＯＲゲートＮＲ１のスレッショルド電圧Ｖ１
よりも低下したときに（時間ｔ３）、ＮＯＲゲートＮＲ
１の出力パルス信号レベルはローレベルからハイレベル
に反転し、同時に、コンデンサ素子５の充電電圧は瞬時
に大幅に減少し、その後、再び、上記の如く、ＮＯＲゲ
ートＮＲ１から出力されるハイレベル信号によってコン
デンサ素子５は充電が開始される。

【００４１】上記のように、ＮＯＲゲートＮＲ１の出力
パルス信号のハイレベル期間Ｈ１は、コンデンサ素子５
の充電が開始されてからコンデンサ素子５の充電電圧が
ＮＯＲゲートＮＲ１のスレッショルド電圧Ｖ１まで上昇
するのに要する時間であり、コンデンサ素子５の充電速
度に基づき定められ、また、ＮＯＲゲートＮＲ１の出力
パルス信号のローレベル期間ｈ１はコンデンサ素子５の
放電が開始されてからコンデンサ素子５の充電電圧がＮ
ＯＲゲートＮＲ１のスレッショルド電圧Ｖ１まで低下す
るのに要する時間であり、コンデンサ素子５の放電速度
に基づき定まり、上記コンデンサ素子５の充電速度と放
電速度は抵抗体６，７の各抵抗値とコンデンサ素子５の
静電容量とによって定まり、それら抵抗体６，７の各抵
抗値とコンデンサ素子５の静電容量は固定されているこ
とから、ＮＯＲゲートＮＲ１の出力パルス信号のハイレ
ベル期間Ｈ１とローレベル期間ｈ１は一定時間となる。
つまり、ＮＯＲゲートＮＲ１から定周期Ｔ１の定パルス
幅Ｈ１のパルス信号が出力される。

【００４２】上記ＮＯＲゲートＮＲ１の出力パルス信号
はＮＯＲゲートＮＲ２に加えられ、ＮＯＲゲートＮＲ２
はそのＮＯＲゲートＮＲ１の出力パルス信号のレベルを
反転させ、図２の（ｃ）に示すようなパルス信号を出力
する。このＮＯＲゲートＮＲ２の出力信号が発振回路２
の出力信号として出力されるので、この発振回路２は定
周期Ｔ１の定パルス幅ｈ１を持つパルス信号を出力す
る。

【００４３】この発振回路２の出力パルス信号はコンデ
ンサ素子１０に加えられており、前記ＮＯＲゲートＮＲ
１の出力パルス信号レベルの反転に伴ってＮＯＲゲート
ＮＲ２の出力信号がローレベルに反転したときに（時間
ｔ３）、コンデンサ素子１０は瞬間的に放電しコンデン
サ素子１０の充電電圧は図２の（ｄ）に示すように大幅
に減少する。このコンデンサ素子１０の放電経路は主に
２経路あり、その１つはダイオード１１を通る経路であ
り、もう１つは、抵抗体１４とトランジスタ素子１８を
順に通って放電する経路である。

【００４４】なお、上記ＮＯＲゲートＮＲ１の出力パル
ス信号がローレベルからハイレベルに反転する際にはト
リガーが発生し、このトリガーが抵抗体２２とコンデン
サ素子２０から成る微分回路を通ってトランジスタ素子
１８のベースに印加するので、トランジスタ素子１８の
コレクタ−エミッタ間は瞬間的に導通状態となることか
ら、上記の如く、コンデンサ素子１０の充電電圧を抵抗
体１４とトランジスタ素子１８を順に通して放電させる
ことができる。

【００４５】上記コンデンサ素子１０の充電電圧はＮＯ
ＲゲートＮＲ３の入力端子ａに加えられており、上記の
如くコンデンサ素子１０の充電電圧が放電によってＮＯ
ＲゲートＮＲ３のスレッショルド電圧Ｖ３よりも低下し
たときに（時間ｔ３）、ＮＯＲゲートＮＲ３から出力さ
れるパルス信号のレベルは、図２の（ｅ）に示すよう
に、ローレベルからハイレベルに反転する。

【００４６】上記の如くコンデンサ素子１０の放電が完
了した以降には、外部入力電源Ｖccの電力が抵抗体１２
を通ってコンデンサ素子１０に至る経路と、フォトトラ
ンジスタ素子１６と抵抗体１５とダイオード１３を順に
通ってコンデンサ素子１０に至る経路とでコンデンサ素
子１０に加えられてコンデンサ素子１０の充電が行われ
るが、上記フォトトランジスタ素子１６は外部から加え
られる制御信号（ここでは光）が大きくなるに従って
（強くなるに従って）インピーダンスが小さくなり、上
記制御信号が小さくなるに従って（弱くなるに従って）
インピーダンスが大きくなるので、制御信号が非常に小
さかったり、制御信号の入力がないときには、外部入力
電源Ｖccは上記フォトトランジスタ素子１６を殆ど通電
することができず、このような場合には、外部入力電源
Ｖccは殆ど抵抗体１２を通ってコンデンサ素子１０に印
加することになる。

【００４７】上記コンデンサ素子１０の充電動作によっ
て、図２の（ｄ）の実線Ａに示すように、コンデンサ素
子１０の充電電圧がＮＯＲゲートＮＲ３のスレッショル
ド電圧Ｖ３に達したときには（時間ｔ４）、ＮＯＲゲー
トＮＲ３の出力パルス信号レベルは、図２の（ｅ）に示
すように、ハイレベルからローレベルに反転する。

【００４８】ところで、上記の如く、フォトトランジス
タ素子１６に加えられる制御信号が大きくなるに従って
フォトトランジスタ素子１６のインピーダンスが小さく
なり、フォトトランジスタ素子１６は電流が流れ易くな
るので、制御信号が大きくなるに従って外部入力電源Ｖ
ccからコンデンサ素子１０に加えられる単位時間当たり
の電流量が増加し、図２の（ｄ）の破線Ｂに示すよう
に、コンデンサ素子１０の充電速度が速くなる方向に充
電時定数が可変して、コンデンサ素子１０の充電が開始
されてからコンデンサ素子１０の充電電圧がＮＯＲゲー
トＮＲ３のスレッショルド電圧Ｖ３に達するまでに要す
る時間が短くなり、ＮＯＲゲートＮＲ３の出力パルス信
号のパルス幅は、図２の（ｅ）のパルス幅Ｈ３’に示す
ように、狭くなる。

【００４９】また、フォトトランジスタ素子１６に加え
られる制御信号が小さくなるに従ってフォトトランジス
タ素子１６のインピーダンスが大きくなり、フォトトラ
ンジスタ素子１６は電流が流れ難くなるので、制御信号
が小さくなるに従って外部入力電源Ｖccからコンデンサ
素子１０に加えられる単位時間当たりの電流量が減少
し、図２の（ｄ）の破線Ｃに示すように、コンデンサ素
子１０の充電速度は遅くなる方向に充電時定数が可変し
て、コンデンサ素子１０の充電が開始されてからコンデ
ンサ素子１０の充電電圧がＮＯＲゲートＮＲ３のスレッ
ショルド電圧に達するまでの時間が長くなり、ＮＯＲゲ
ートＮＲ３の出力パルス信号のパルス幅は、図２の
（ｅ）のパルス幅Ｈ３”に示すように、広くなる。

【００５０】上記の如く、外部入力電源Ｖccからコンデ
ンサ素子１０に至る充電経路上に、外部から加えられる
制御信号が大きくなるに従って通電量を増加する方向に
可変できる電流可変制御素子、つまり、この実施形態例
では、フォトトランジスタ素子１６を介設することで、
制御信号が大きくなるに従ってコンデンサ素子１０の充
電速度を速める方向に充電時定数を可変してＮＯＲゲー
トＮＲ３の出力パルス信号のパルス幅Ｈ３を狭くする方
向に制御し、上記制御信号が小さくなるに従ってコンデ
ンサ素子１０の充電速度を遅くする方向に充電時定数を
可変してＮＯＲゲートＮＲ３の出力パルス信号のパルス
幅Ｈ３を広くする方向に制御できる。

【００５１】上記の如く、コンデンサ素子１０の充電電
圧がＮＯＲゲートＮＲ３のスレッショルド電圧Ｖ３に達
した以降も、コンデンサ素子１０の充電は継続され、こ
のコンデンサ素子１０の充電期間に、発振回路２からコ
ンデンサ素子１０に加えられるパルス信号レベルが図２
の（ｃ）に示すようにローレベルからハイレベルに反転
したときに（時間ｔ５）、このハイレベル信号によって
コンデンサ素子１０は、図２の（ｄ）に示すように、瞬
間的に充電完了し、発振回路２の出力パルス信号がハイ
レベルである期間は、その充電状態は維持され、この状
態で、発振回路２の出力パルス信号がローレベルに反転
したときには（時間ｔ６）、前記の如く、コンデンサ素
子１０の充電電圧は放電し、ＮＯＲゲートＮＲ３の出力
パルス信号はローレベルからハイレベルに反転する。そ
の後、再び、上記の如く、コンデンサ素子１０の充電が
開始されて、コンデンサ素子１０の充電電圧がスレッシ
ョルド電圧に達したときに（時間ｔ７）、ＮＯＲゲート
ＮＲ３の出力パルス信号はハイレベルからローレベルに
反転する。

【００５２】この実施形態例では、コンデンサ素子１０
に接続されるＮＯＲゲートＮＲ３の出力パルス信号のパ
ルス幅を、外部の制御信号が大きくなるに従って狭くす
る方向に、また、外部の制御信号が小さくなるに従って
広くする方向に制御できる回路構成としたので、従来の
ように、パルス幅可変回路３の出力側に該回路の出力パ
ルス信号レベルを反転させるためのインバータタイプの
論理素子を設けなくて済み、つまり、３個のインバータ
タイプの論理素子のみでパルス幅制御回路１を構成する
ことが可能となり、パルス幅制御回路１を構成するイン
バータタイプの論理素子の使用個数を削減することがで
き、その分、パルス幅制御回路１のトータルの論理素子
駆動損失を減少させることができる。

【００５３】また、通常、パルス幅制御回路１は、２個
又は４個の論理素子が１つのパッケージにまとめられた
論理ゲートＩＣを使用して形成されるので、本実施形態
例に示すように、パルス幅制御回路１に使用する論理素
子が３個で済む場合には、上記論理ゲートＩＣの中の論
理素子が１個余り、この余った論理素子を用いて、新た
な回路展開を図ることができるという画期的な効果を得
ることができる。

【００５４】例えば、図３には上記図１に示すパルス幅
制御回路１をスイッチング電源回路に組み込んだ場合の
一例が示されている。この図３に示すスイッチング電源
回路は、直流の入力電源Ｖccの電圧を、トランジスタ素
子ＴＲ１（例えば、ＭＯＳ−ＦＥＴ）のソース−ドレイ
ン間の導通・通電停止動作に基づいて、一旦、トランス
Ｔで交流電圧（電流）に変換した後に、その交流電圧を
ダイオードＤ３とコンデンサ素子Ｃ３から成る整流平滑
回路で整流平滑して直流電圧に変換し、直流の出力電圧
Ｖoutとして出力するものであり、上記トランジスタ素
子ＴＲ１のソース−ドレイン間の導通時間を長くするに
従って上記出力電圧Ｖoutを上昇させることができ、ト
ランジスタ素子ＴＲ１のソース−ドレイン間の導通時間
を短くするに従って上記直流電圧Ｖoutを降下させるこ
とができるので、上記トランジスタ素子ＴＲ１の導通時
間を制御することで安定的に設定の出力電圧Ｖoutを出
力することが可能である。

【００５５】図３の例では、本実施形態例に示したパル
ス幅制御回路１は、上記トランジスタ素子ＴＲ１の導通
時間を制御する制御回路として、スイッチング電源回路
に組み込まれており、パルス幅制御回路１の出力側が上
記トランジスタ素子ＴＲ１のゲート側に接続され、ＮＯ
ＲゲートＮＲ３の出力パルス信号をトランジスタ素子Ｔ
Ｒ１のゲート側に加える構成となっており、そのＮＯＲ
ゲートＮＲ３の出力パルス信号レベルがハイレベルであ
るときにトランジスタ素子ＴＲ１のソース−ドレイン間
が導通状態に制御され、上記出力パルス信号レベルがロ
ーレベルであるときにトランジスタ素子ＴＲ１のソース
−ドレイン間が通電停止状態に制御される。

【００５６】図３に示すスイッチング電源回路には出力
電圧Ｖoutを検出出力する検出回路２５が設けられてい
る。この検出回路２５は抵抗体Ｒ８，Ｒ９，Ｒ１０とフ
ォトダイオードＰＤとシャントレギュレータＳＲ１とを
有して構成され、上記フォトダイオードＰＤは出力電圧
Ｖoutが高くなるに従って発光量が増加し、出力電圧Ｖo
utが低くなるに従って発光量が減少するように構成され
ており、このフォトダイオードＰＤと前記パルス幅制御
回路１のフォトトランジスタ素子１６とによってフォト
カプラが構成され、上記フォトダイオードＰＤの発光が
外部の制御信号としてフォトトランジスタ素子１６に加
えられる。

【００５７】このように、スイッチング電源回路の出力
電圧Ｖoutに応じた制御信号がフォトトランジスタ素子
１６に加えられることによって、出力電圧Ｖoutが設定
の電圧よりも上昇したときには、上記フォトダイオード
ＰＤの発光量（制御信号量）が増加し、このことによっ
て、コンデンサ素子１０の充電速度が速くなる方向に充
電時定数が可変されてパルス幅制御回路１の出力パルス
信号のパルス幅が狭くなり、トランジスタ素子ＴＲ１の
導通時間が短くなって出力電圧Ｖoutを下げる方向に制
御することができる。

【００５８】また、スイッチング電源回路の出力電圧Ｖ
outが設定の電圧よりも降下したときには、フォトトラ
ンジスタ素子１６に加えられるフォトダイオードＰＤの
発光量（制御信号）が減少し、このことによって、コン
デンサ素子１０の充電速度が遅くなる方向に充電時定数
が可変されてパルス幅制御回路１の出力パルス信号のパ
ルス幅が広くなり、トランジスタ素子ＴＲ１の導通時間
が長くなって出力電圧Ｖoutを上昇させる方向に制御す
ることができる。

【００５９】ところで、パルス幅制御回路１からトラン
ジスタ素子ＴＲ１のゲートに流れるハイレベル信号の電
流は、トランジスタ素子ＴＲ１を瞬間的にオンするため
に必要な電流よりも低い場合があり、そのような場合に
は、トランジスタ素子ＴＲ１を安定的に制御できない虞
がある。

【００６０】そこで、本実施形態例では、３個のインバ
ータタイプの論理素子でパルス幅制御回路１を構成する
ことができるので、２個又は４個の論理素子を１パッケ
ージに収容した論理ゲートＩＣを用いる場合には、その
論理ゲートＩＣの中のパルス幅制御回路１に使用されな
い余った論理素子（図３ではＮＯＲゲートＮＲ４）を前
記パルス幅制御回路１のＮＯＲゲートＮＲ３に並列状に
設けて、トランジスタ素子ＴＲ１のゲートに加えられる
電流量を倍増させ、トランジスタ素子ＴＲ１を安定駆動
させることができる構成にしている。

【００６１】また、この図３に示すスイッチング電源回
路は、パルス幅制御回路１を利用して次に示すようなリ
モートオフ機能と過電流保護機能とソフトスタート機能
とを行う構成を備えている。すなわち、上記ＮＯＲゲー
トＮＲ１，ＮＲ２，ＮＲ３，ＮＲ４の各入力端子に抵抗
体Ｒ６の一端側がそれぞれ接続され、この抵抗体Ｒ６の
他端側には外部電圧源（図示せず）が接続され、該外部
電圧源から各ＮＯＲゲートのスレッショルド電圧以上の
大きな電圧を抵抗体Ｒ６を介して各ＮＯＲゲートの入力
側に加えることによって、各ＮＯＲゲートの出力パルス
信号レベルが瞬時にローレベルとなり、前記トランジス
タ素子ＴＲ１は通電停止状態となり、リモートオフ機能
が働いてスイッチング電源回路の回路動作を直ちに停止
させることができる。

【００６２】また、過電流保護機能とソフトスタート機
能とを共に制御することができる保護回路２４が設けら
れており、また、スイッチング電源回路を流れる通電電
流を電圧に変換して検出することができる抵抗体Ｒ１１
が設けられ、該抵抗体１１は上記保護回路２４に接続さ
れている。さらに、上記保護回路２４は入力電源Ｖccに
接続されると共に、ダイオードＤ４を介してパルス幅制
御回路１のコンデンサ素子１０に接続されている。

【００６３】上記保護回路２４は、スイッチング電源回
路を起動させたときに、外部入力電源Ｖccの電力をダイ
オードＤ４を介しコンデンサ素子１０に加え、そのコン
デンサ素子１０に加える電流を徐々に減少させる回路構
成と、スイッチング電源回路に過剰な電流が流れている
過電流状態であるときに、上記抵抗体Ｒ１１により検出
される電圧に応じた電流をダイオードＤ４を介してコン
デンサ素子１０に加える回路構成とを有している。

【００６４】上記保護回路２４とダイオードＤ４と抵抗
体１１とを設けることによって、スイッチング電源回路
の起動期間に、コンデンサ素子１０には、抵抗体１２を
通る電流と、フォトトランジスタ素子１６を通る電流と
に加えて、保護回路２４を通る電流が印加することとな
るが、上記保護回路２４から加えられる電流を徐々に減
少させることで、コンデンサ素子１０の充電速度が徐々
に遅くなってパルス幅制御回路１からトランジスタ素子
ＴＲ１に出力されるパルス幅が広くなっていくので、ス
イッチング電源回路をソフトスタートさせることができ
る。

【００６５】また、スイッチング電源回路が過電流状態
であるときには、抵抗体Ｒ１１に生じている電圧に応じ
た電流がダイオードＤ４を介してコンデンサ素子１０に
加えられ、コンデンサ素子１０の充電速度が速くなり、
パルス幅制御回路１からトランジスタ素子ＴＲ１に出力
されるパルス信号のパルス幅が狭くなって回路に流れる
電流を抑制することができ、過電流保護機能が働いてス
イッチング電源回路を保護することができる。

【００６６】本実施形態例では、３個のインバータタイ
プの論理素子だけでパルス幅制御回路１を構成すること
ができるので、上記の如く２個又は４個の論理素子が１
パッケージ内に収容された論理ゲートＩＣを用いてパル
ス幅制御回路１を構成する場合に、パルス幅制御回路１
に使用されなかった残りの１個の論理素子を用いて、上
記の如く、新たな回路展開を図ることが可能である。

【００６７】なお、本発明は上記実施形態例に限定され
るものではなく、様々な実施の形態を採り得る。例え
ば、上記実施形態例では、インバータタイプの論理素子
としてＮＯＲゲートＮＲ１，ＮＲ２，ＮＲ３が使用され
ていたが、上記ＮＯＲゲートＮＲ１，ＮＲ２，ＮＲ３の
うちの１個以上に代えて、ＮＯＲゲート以外のインバー
タタイプの論理素子、例えば、ＮＡＮＤゲートやインバ
ータ素子等を用いてもよい。このような場合にも、もち
ろん、発振回路２は定周期の定パルス幅を持つパルス信
号が発振出力できるように回路が構成され、また、パル
ス幅可変回路３は、外部から加えられる制御信号が大き
くなるに従ってコンデンサ素子１０の充電速度が速くな
ってパルス幅可変回路３から出力されるパルス信号のパ
ルス幅が狭くなり、外部から加えられる制御信号が小さ
くなるに従ってコンデンサ素子１０の充電速度が遅くな
ってパルス幅可変回路３から出力されるパルス信号のパ
ルス幅が広くなるように回路が構成される。

【００６８】例えば、ＮＯＲゲートＮＲ３に代えて、イ
ンバータタイプの論理素子であるＮＡＮＤゲートを用い
た場合には、該ＮＡＮＤゲートの２個の入力端子のうち
の一方にコンデンサ素子１０の充電電圧が加えられ、他
方には常にハイレベルの電圧が加えられるように回路が
構成される。

【００６９】また、上記実施形態例に使用したインバー
タタイプの論理素子は出力パルス信号レベルをローレベ
ルからハイレベルに反転させるためのスレッショルド電
圧と、出力パルス信号レベルをハイレベルからローレベ
ルに反転させるためのスレッショルド電圧とが等しいも
のであったが、出力パルス信号レベルをローレベルから
ハイレベルに反転させるためのオンしきい値電圧と、出
力パルス信号レベルをハイレベルからローレベルに反転
させるためのオフしきい値電圧とが異なる型（シュミッ
トトリガ型）のインバータタイプの論理素子を用いても
よい。

【００７０】さらに、上記実施形態例では、発振回路２
はインバータタイプの論理素子を２個用いていたが、こ
の発振回路２は定周期の定パルス幅を持つパルス信号を
発振出力することができる回路であればよく、例えば、
インバータタイプの論理素子を使用せずに構成してもよ
い。

【００７１】さらに、上記実施形態例では、２個又は４
個の論理素子が１パッケージに収容されている論理ゲー
トＩＣを用いてパルス幅制御回路１を構成した場合に、
パルス幅制御回路１に使用されない残りの１個の論理素
子を用いて、スイッチング電源回路のトランジスタ素子
ＴＲ１の安定駆動を図る回路構成例を示したが、上記残
りの論理素子を上記以外の使用形態で有効利用してもよ
い。例えば、上記残りの論理素子をスイッチング電源回
路の過電圧保護を図るための回路の構成部品として利用
してもよい。

【００７２】さらに、上記実施形態例では、パルス幅制
御回路１をスイッチング電源回路に組み込む例を示した
が、パルス幅制御回路１はスイッチング電源回路以外の
回路にも組み込むことが可能である。

【００７３】

【発明の効果】この発明によれば、充放電回路に接続し
該充放電回路の充電電圧がオンしきい値電圧よりも低下
しているときには出力パルス信号レベルがハイレベルと
なり、充放電回路の充電電圧がオフしきい値電圧以上で
あるときには出力パルス信号レベルがローレベルとなる
インバータタイプの論理素子を設けると共に、充電時定
数可変制御回路を設け、該回路によって、外部から加え
られる制御信号が大きくなるに従って上記充放電回路の
充電速度を速める方向に充放電回路の充電時定数を可変
し上記インバータタイプの論理素子の出力パルス信号の
パルス幅を狭くする方向に制御し、上記外部制御信号が
小さくなるに従って上記充放電回路の充電速度を遅くす
る方向に充放電回路の充電時定数を可変し上記インバー
タタイプの論理素子の出力パルス信号のパルス幅を広く
する方向に制御できる構成を備えたので、充放電回路に
接続する上記インバータタイプの論理素子の出力側に該
インバータタイプの論理素子の出力パルス信号レベルを
反転させるための別個のインバータタイプの論理素子を
設けなくても、外部の制御信号が大きくなるに従ってパ
ルス幅が狭くなる方向に制御され、かつ、外部の制御信
号が小さくなるに従ってパルス幅が広くなる方向に制御
されるパルス信号を出力することが可能となる。

【００７４】従来では上記充放電回路に接続されるイン
バータタイプの論理素子の出力側にさらにインバータタ
イプの論理素子を設けることが必須であったが、上記の
如く、この発明では、上記充放電回路に接続されるイン
バータタイプの論理素子の出力パルス信号をパルス幅制
御回路の出力パルス信号として外部に出力させることが
できるので、上記充放電回路に接続されるインバータタ
イプの論理素子の出力側にさらにインバータタイプの論
理素子を設けなくてもよく、その分、パルス幅制御回路
を構成するインバータタイプの論理素子の個数を削減す
ることが可能であり、このように、インバータタイプの
論理素子を削減することができる分、パルス幅制御回路
におけるインバータタイプの論理素子の駆動損失を減少
させることができる。

【００７５】インバータタイプの論理素子を２個直列状
に接続した直列接続体を有して構成される発振回路を備
えたものにあっては、パルス幅制御回路は３個のインバ
ータタイプの論理素子を有して構成されることになり、
２個又は４個のインバータタイプの論理素子を１パッケ
ージ内に収容して成るパッケージ部材を使用してパルス
幅制御回路を構成する場合に、上記パッケージ内のイン
バータタイプの論理素子にパルス幅制御回路に使用され
ない論理素子が生じるので、その余ったインバータタイ
プの論理素子を使用して新たな回路展開を図ることが可
能となる。

【図面の簡単な説明】

【図１】本発明に係る実施形態例のパルス幅制御回路を
示す回路図である。

【図２】図１に示したパルス幅制御回路の各主要構成部
の動作例を示すタイムチャートである。

【図３】図１に示す回路をスイッチング電源回路に組み
込んだ例を示す回路図である。

【図４】従来のパルス幅制御回路の一例を示す回路図で
ある。

【図５】図４に示すパルス幅制御回路の各主要構成部の
動作例を示すタイムチャートである。

【符号の説明】

１ パルス幅制御回路 ２ 発振回路 １０ コンデンサ素子 １６ フォトトランジスタ素子 ＮＲ１，ＮＲ２，ＮＲ３ ＮＯＲゲート

Claims (2)

【特許請求の範囲】
1. 【請求項１】 パルス信号を定周期の定パルス幅でもっ
   て発振出力する発振回路と；この発振回路から出力され
   たパルス信号を受け該パルス信号のオン・オフを利用し
   て充放電する充放電回路と；この充放電回路に接続し該
   充放電回路の放電動作によって充放電回路の充電電圧が
   オンしきい値電圧よりも低下したときに、出力するパル
   ス信号の出力レベルをローレベルからハイレベルに反転
   し、上記充放電回路の充電動作によって該充放電回路の
   充電電圧がオフしきい値電圧に達したときに上記パルス
   信号の出力レベルをハイレベルからローレベルに反転す
   るインバータタイプの論理素子と；外部から加えられる
   制御信号が大きくなるに従って上記充放電回路の充電速
   度を速める方向に充放電回路の充電時定数を可変して上
   記インバータタイプの論理素子から出力されるパルス信
   号のハイレベルのパルス幅を狭くする方向に制御し、上
   記制御信号が小さくなるに従って上記充放電回路の充電
   速度を遅くする方向に充放電回路の充電時定数を可変し
   て上記インバータタイプの論理素子の出力パルス信号の
   ハイレベルのパルス幅を広くする方向に制御する充電時
   定数可変制御回路と；が設けられていることを特徴とす
   るパルス幅制御回路。
2. 【請求項２】 発振回路は、入力がハイレベルであると
   きには出力がローレベルになり入力がローレベルである
   ときには出力がハイレベルになるインバータタイプの論
   理素子を２個直列状に接続した直列接続体を有し、この
   直列接続体には定周期で充放電する定周期充放電回路が
   接続し、この定周期充放電回路の充放電動作によって上
   記直列接続体は定周期の定パルス幅を持つパルス信号を
   出力する構成と成していることを特徴とする請求項１記
   載のパルス幅制御回路。