JPH11254755A - 印字駆動装置 - Google Patents
印字駆動装置Info
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- JPH11254755A JPH11254755A JP6312898A JP6312898A JPH11254755A JP H11254755 A JPH11254755 A JP H11254755A JP 6312898 A JP6312898 A JP 6312898A JP 6312898 A JP6312898 A JP 6312898A JP H11254755 A JPH11254755 A JP H11254755A
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Abstract
(57)【要約】
【課題】 装置の小型化、及び、電源投入から印字動作
開始までの時間を短縮する。 【解決手段】 電源が投入され印字駆動装置を構成する
各機能ブロックが動作可能状態となると、切換信号ＭＯ
ＤＥがハイレベルとなることに伴いクロック制御回路１
６の一方の出力端子がイネーブルとなり、補正データＤ
ＡＴＡ２が補正用シフトクロックＣＬＫ２に同期して補
正用シフトレジスタ１８にシリアル入力される。３８４
ビットの補正データＤＡＴＡ２が補正用シフトレジスタ
１７に格納されると、切換信号ＭＯＤＥがローレベルと
なることに伴いクロック制御回路１６の一方の出力端子
がディセーブルとなり、補正データＤＡＴＡ２は補正用
シフトレジスタ１８に保持された状態となる。
開始までの時間を短縮する。 【解決手段】 電源が投入され印字駆動装置を構成する
各機能ブロックが動作可能状態となると、切換信号ＭＯ
ＤＥがハイレベルとなることに伴いクロック制御回路１
６の一方の出力端子がイネーブルとなり、補正データＤ
ＡＴＡ２が補正用シフトクロックＣＬＫ２に同期して補
正用シフトレジスタ１８にシリアル入力される。３８４
ビットの補正データＤＡＴＡ２が補正用シフトレジスタ
１７に格納されると、切換信号ＭＯＤＥがローレベルと
なることに伴いクロック制御回路１６の一方の出力端子
がディセーブルとなり、補正データＤＡＴＡ２は補正用
シフトレジスタ１８に保持された状態となる。
Description
【０００１】
【発明の属する技術分野】本発明は、複写機等の印字ヘ
ッドを駆動する印字駆動装置に関する。
ッドを駆動する印字駆動装置に関する。
【０００２】
【従来の技術】図３は従来の印字駆動装置を示すブロッ
ク図であり、集積化が可能である。図３において、
（１）は出力回路であり、ストローブ信号ＳＴＢが供給
されることにより複数個（例えば６４個）のドット印字
を一括で行うものであり、６４個の出力端子Ｄｏｕｔ１
〜Ｄｏｕｔ６４と接続される。（２）はシフトレジスタ
（例えば６４ビット）であり、シフトクロックＣＬＫに
同期して印字データＤＡＴＡ１又は補正データＤＡＴＡ
２をシリアル入力するものである。印字データＤＡＴＡ
１の各ビットは各ドットに対応し、印字データＤＡＴＡ
１の各ビットが論理値「１」（ハイレベル）の時は印字
を指示し、印字データＤＡＴＡ１の各ビットが論理値
「０」（ローレベル）の時は非印字を指示する。一方、
補正データＤＡＴＡ２は印字濃淡を補正するものであ
り、補正データＤＡＴＡ２が論理値「１」の時は印字高
濃度を指示し、補正データＤＡＴＡ２が論理値「０」の
時は印字低濃度を指示する。（３）は印字データ保持回
路（例えば６４ビット）であり、読み込み信号ＬＯＡＤ
が供給されることにより、シフトレジスタ（２）からパ
ラレル出力される印字データＤＡＴＡ１を保持するもの
である。尚、印字データ保持回路（３）はラッチで構成
される。（４）は補正データ保持回路（例えば３８４ビ
ット）であり、読み込み信号ＬＯＡＤが供給されること
により、シフトレジスタ（２）からパラレル出力される
補正データＤＡＴＡ２を６４ビット単位で順次保持する
ものである。尚、補正データ保持回路（４）はラッチ、
ＳＲＡＭ等の揮発性素子で構成される。シフトレジスタ
（２）の出力と印字データ保持回路（３）及び補正デー
タ保持回路（４）の入力との間の信号線（５）（６）
は、選択信号ＳＥＬＥＣＴのレベルに応じて選択され
る。即ち、信号線（５）は選択信号ＳＥＬＥＣＴがロー
レベルの時に選択され、信号線（６）は選択信号ＳＥＬ
ＥＣＴがハイレベルの時に選択される。
ク図であり、集積化が可能である。図３において、
（１）は出力回路であり、ストローブ信号ＳＴＢが供給
されることにより複数個（例えば６４個）のドット印字
を一括で行うものであり、６４個の出力端子Ｄｏｕｔ１
〜Ｄｏｕｔ６４と接続される。（２）はシフトレジスタ
（例えば６４ビット）であり、シフトクロックＣＬＫに
同期して印字データＤＡＴＡ１又は補正データＤＡＴＡ
２をシリアル入力するものである。印字データＤＡＴＡ
１の各ビットは各ドットに対応し、印字データＤＡＴＡ
１の各ビットが論理値「１」（ハイレベル）の時は印字
を指示し、印字データＤＡＴＡ１の各ビットが論理値
「０」（ローレベル）の時は非印字を指示する。一方、
補正データＤＡＴＡ２は印字濃淡を補正するものであ
り、補正データＤＡＴＡ２が論理値「１」の時は印字高
濃度を指示し、補正データＤＡＴＡ２が論理値「０」の
時は印字低濃度を指示する。（３）は印字データ保持回
路（例えば６４ビット）であり、読み込み信号ＬＯＡＤ
が供給されることにより、シフトレジスタ（２）からパ
ラレル出力される印字データＤＡＴＡ１を保持するもの
である。尚、印字データ保持回路（３）はラッチで構成
される。（４）は補正データ保持回路（例えば３８４ビ
ット）であり、読み込み信号ＬＯＡＤが供給されること
により、シフトレジスタ（２）からパラレル出力される
補正データＤＡＴＡ２を６４ビット単位で順次保持する
ものである。尚、補正データ保持回路（４）はラッチ、
ＳＲＡＭ等の揮発性素子で構成される。シフトレジスタ
（２）の出力と印字データ保持回路（３）及び補正デー
タ保持回路（４）の入力との間の信号線（５）（６）
は、選択信号ＳＥＬＥＣＴのレベルに応じて選択され
る。即ち、信号線（５）は選択信号ＳＥＬＥＣＴがロー
レベルの時に選択され、信号線（６）は選択信号ＳＥＬ
ＥＣＴがハイレベルの時に選択される。
【０００３】図４は出力回路（１）、印字データ保持回
路（３）及び補正データ保持回路（４）の詳細を示す回
路図であり、１ドット印字の為の構成を示す。図４にお
いて、印字データ保持回路（３）の１ビット（３ｎ）の
値はストローブ信号ＳＴＢがハイレベルとなった時にＡ
ＮＤゲート（７）から出力される。補正データ保持回路
（４）は６ビット（４ａ）〜（４ｆ）から成り、６４
（２の６乗）種類の補正データが用意される。即ち、印
字濃淡を６４段階で調整できる。６ビットの補正データ
ＤＡＴＡ２は、ＡＮＤゲート（７）の出力がハイレベル
の時、即ち、印字データＤＡＴＡ１が印字を指示してい
る状態でストローブ信号ＳＴＢがアクティブとなった
時、ＡＮＤゲート（８ａ）〜（８ｆ）から出力される。
Ｐチャンネル型ＭＯＳトランジスタ及びＮチャンネル型
ＭＯＳトランジスタから成るインバータ（９）の入力は
ＡＮＤゲート（７）の出力と接続され、インバータ（１
０ａ）〜（１０ｆ）の入力はＡＮＤゲート（８ａ）〜
（８ｆ）の出力と接続される。駆動用Ｐチャンネル型Ｍ
ＯＳトランジスタ（１１）のゲートはインバータ（９）
の出力と接続され、補正用Ｐチャンネル型ＭＯＳトラン
ジスタ（１２ａ）〜（１２ｆ）のゲートはインバータ
（１０ａ）〜（１０ｆ）の出力と接続される。駆動用Ｐ
チャンネル型ＭＯＳトランジスタ（１１）及び補正用Ｐ
チャンネル型ＭＯＳトランジスタ（１２ａ）〜（１２
ｆ）のドレインは出力端子Ｄｏｕｔ１と共通接続され
る。演算増幅器（１３）の出力はインバータ（９）（１
０ａ）〜（１０ｆ）を構成するＮチャンネル型ＭＯＳト
ランジスタのソースと共通接続され、Ｐチャンネル型Ｍ
ＯＳトランジスタ（１４）のゲートと接続される。演算
増幅器（１３）の一方の入力はＰチャンネル型ＭＯＳト
ランジスタ（１４）及び抵抗（１５）の接続点と接続さ
れ、他方の入力は基準電圧Ｖｒｅｆと接続される。即
ち、印字データＤＡＴＡ１及び補正データＤＡＴＡ２の
値（論理値「１」）に応じてインバータ（９）（１０
ａ）〜（１０ｆ）を構成するＮチャンネル型ＭＯＳトラ
ンジスタがオンした時、Ｐチャンネル型ＭＯＳトランジ
スタ（１４）と駆動用Ｐチャンネル型ＭＯＳトランジス
タ（１１）及び補正用Ｐチャンネル型ＭＯＳトランジス
タ（１２ａ）〜（１２ｆ）とは電流ミラー回路を構成す
る。従って、駆動用Ｐチャンネル型ＭＯＳトランジスタ
（１１）及び補正用Ｐチャンネル型ＭＯＳトランジスタ
（１２ａ）〜（１２ｆ）には、演算増幅器（１３）が定
電流を出力することに伴い、Ｐチャンネル型ＭＯＳトラ
ンジスタ（１４）と駆動用Ｐチャンネル型ＭＯＳトラン
ジスタ（１１）及び補正用Ｐチャンネル型ＭＯＳトラン
ジスタ（１２ａ）〜（１２ｆ）のサイズ比に応じた定電
流が流れる。よって、駆動用Ｐチャンネル型ＭＯＳトラ
ンジスタ（１１）の出力電流と補正用Ｐチャンネル型Ｍ
ＯＳトランジスタ（１２ａ）〜（１２ｆ）の何れかの出
力電流とが加算された状態で、即ち、駆動用Ｐチャンネ
ル型ＭＯＳトランジスタ（１１）の出力電流が補正され
た状態で、出力端子Ｄｏｕｔ１から導出される。
路（３）及び補正データ保持回路（４）の詳細を示す回
路図であり、１ドット印字の為の構成を示す。図４にお
いて、印字データ保持回路（３）の１ビット（３ｎ）の
値はストローブ信号ＳＴＢがハイレベルとなった時にＡ
ＮＤゲート（７）から出力される。補正データ保持回路
（４）は６ビット（４ａ）〜（４ｆ）から成り、６４
（２の６乗）種類の補正データが用意される。即ち、印
字濃淡を６４段階で調整できる。６ビットの補正データ
ＤＡＴＡ２は、ＡＮＤゲート（７）の出力がハイレベル
の時、即ち、印字データＤＡＴＡ１が印字を指示してい
る状態でストローブ信号ＳＴＢがアクティブとなった
時、ＡＮＤゲート（８ａ）〜（８ｆ）から出力される。
Ｐチャンネル型ＭＯＳトランジスタ及びＮチャンネル型
ＭＯＳトランジスタから成るインバータ（９）の入力は
ＡＮＤゲート（７）の出力と接続され、インバータ（１
０ａ）〜（１０ｆ）の入力はＡＮＤゲート（８ａ）〜
（８ｆ）の出力と接続される。駆動用Ｐチャンネル型Ｍ
ＯＳトランジスタ（１１）のゲートはインバータ（９）
の出力と接続され、補正用Ｐチャンネル型ＭＯＳトラン
ジスタ（１２ａ）〜（１２ｆ）のゲートはインバータ
（１０ａ）〜（１０ｆ）の出力と接続される。駆動用Ｐ
チャンネル型ＭＯＳトランジスタ（１１）及び補正用Ｐ
チャンネル型ＭＯＳトランジスタ（１２ａ）〜（１２
ｆ）のドレインは出力端子Ｄｏｕｔ１と共通接続され
る。演算増幅器（１３）の出力はインバータ（９）（１
０ａ）〜（１０ｆ）を構成するＮチャンネル型ＭＯＳト
ランジスタのソースと共通接続され、Ｐチャンネル型Ｍ
ＯＳトランジスタ（１４）のゲートと接続される。演算
増幅器（１３）の一方の入力はＰチャンネル型ＭＯＳト
ランジスタ（１４）及び抵抗（１５）の接続点と接続さ
れ、他方の入力は基準電圧Ｖｒｅｆと接続される。即
ち、印字データＤＡＴＡ１及び補正データＤＡＴＡ２の
値（論理値「１」）に応じてインバータ（９）（１０
ａ）〜（１０ｆ）を構成するＮチャンネル型ＭＯＳトラ
ンジスタがオンした時、Ｐチャンネル型ＭＯＳトランジ
スタ（１４）と駆動用Ｐチャンネル型ＭＯＳトランジス
タ（１１）及び補正用Ｐチャンネル型ＭＯＳトランジス
タ（１２ａ）〜（１２ｆ）とは電流ミラー回路を構成す
る。従って、駆動用Ｐチャンネル型ＭＯＳトランジスタ
（１１）及び補正用Ｐチャンネル型ＭＯＳトランジスタ
（１２ａ）〜（１２ｆ）には、演算増幅器（１３）が定
電流を出力することに伴い、Ｐチャンネル型ＭＯＳトラ
ンジスタ（１４）と駆動用Ｐチャンネル型ＭＯＳトラン
ジスタ（１１）及び補正用Ｐチャンネル型ＭＯＳトラン
ジスタ（１２ａ）〜（１２ｆ）のサイズ比に応じた定電
流が流れる。よって、駆動用Ｐチャンネル型ＭＯＳトラ
ンジスタ（１１）の出力電流と補正用Ｐチャンネル型Ｍ
ＯＳトランジスタ（１２ａ）〜（１２ｆ）の何れかの出
力電流とが加算された状態で、即ち、駆動用Ｐチャンネ
ル型ＭＯＳトランジスタ（１１）の出力電流が補正され
た状態で、出力端子Ｄｏｕｔ１から導出される。
【０００４】出力回路（１）は、図４中の６４個の破線
ブロックを並列に設け、ストローブ信号ＳＴＢを共通化
したものである。図３の動作を図５のタイムチャートを
用いて説明する。電源が投入され、印字駆動装置の内部
素子が動作可能状態となると、先ず、選択信号ＳＥＬＥ
ＣＴがハイレベルとなり信号線（６）が選択される。こ
の状態で、補正データＤＡＴＡ２がシフトクロックＣＬ
Ｋの立ち上がりに同期してシフトレジスタ（２）にシリ
アル入力される。尚、読み込み信号ＬＯＡＤは補正デー
タＤＡＴＡ２が６４ビット単位でシフトレジスタ（２）
に格納される毎に発生するものである。従って、補正デ
ータＤＡＴＡ２は６４ビット単位で補正データ保持回路
（４）に順次６回格納される。補正データ保持回路
（４）の格納値が３８４ビットに達すると、選択信号Ｓ
ＥＬＥＣＴがローレベルとなり信号線（５）が選択され
る。この状態で、印字データＤＡＴＡ１がシフトクロッ
クＣＬＫの立ち上がりに同期してシフトレジスタ（２）
にシリアル入力される。印字データＤＡＴＡ１は読み込
み信号ＬＯＡＤに従って６４ビット単位で印字データ保
持回路（３）に格納される。こうして、６４ビットの印
字データＤＡＴＡ１及び３８４ビットの補正データＤＡ
ＴＡ２が出力回路（１）の前段に用意され、ストローブ
信号ＳＴＢが発生すると、印字データＤＡＴＡ１に応じ
て駆動用Ｐチャンネル型ＭＯＳトランジスタ（１１）が
オンすると共に補正データＤＡＴＡ２に応じて補正用Ｐ
チャンネル型ＭＯＳトランジスタ（１２ａ）〜（１２
ｆ）が選択的にオンし、駆動用Ｐチャンネル型ＭＯＳト
ランジスタ（１１）の駆動電流及び補正用Ｐチャンネル
型ＭＯＳトランジスタ（１２ａ）〜（１２ｆ）の補正電
流が加算された状態で出力端子Ｄｏｕｔ１〜Ｄｏｕｔ６
４を介して印字ヘッド（図示せず）に同時供給される。
尚、６ビット単位の６４個の補正データＤＡＴＡ２は出
力端子Ｄｏｕｔ１〜Ｄｏｕｔ６４に対応する駆動用Ｐチ
ャンネル型ＭＯＳトランジスタ（１１）の特性ばらつき
を補正する固有の値であり、電源投入後は補正データ保
持回路（４）に常時保持される。また、６４ビット単位
の印字データＤＡＴＡ１は印字位置に応じて更新され
る。
ブロックを並列に設け、ストローブ信号ＳＴＢを共通化
したものである。図３の動作を図５のタイムチャートを
用いて説明する。電源が投入され、印字駆動装置の内部
素子が動作可能状態となると、先ず、選択信号ＳＥＬＥ
ＣＴがハイレベルとなり信号線（６）が選択される。こ
の状態で、補正データＤＡＴＡ２がシフトクロックＣＬ
Ｋの立ち上がりに同期してシフトレジスタ（２）にシリ
アル入力される。尚、読み込み信号ＬＯＡＤは補正デー
タＤＡＴＡ２が６４ビット単位でシフトレジスタ（２）
に格納される毎に発生するものである。従って、補正デ
ータＤＡＴＡ２は６４ビット単位で補正データ保持回路
（４）に順次６回格納される。補正データ保持回路
（４）の格納値が３８４ビットに達すると、選択信号Ｓ
ＥＬＥＣＴがローレベルとなり信号線（５）が選択され
る。この状態で、印字データＤＡＴＡ１がシフトクロッ
クＣＬＫの立ち上がりに同期してシフトレジスタ（２）
にシリアル入力される。印字データＤＡＴＡ１は読み込
み信号ＬＯＡＤに従って６４ビット単位で印字データ保
持回路（３）に格納される。こうして、６４ビットの印
字データＤＡＴＡ１及び３８４ビットの補正データＤＡ
ＴＡ２が出力回路（１）の前段に用意され、ストローブ
信号ＳＴＢが発生すると、印字データＤＡＴＡ１に応じ
て駆動用Ｐチャンネル型ＭＯＳトランジスタ（１１）が
オンすると共に補正データＤＡＴＡ２に応じて補正用Ｐ
チャンネル型ＭＯＳトランジスタ（１２ａ）〜（１２
ｆ）が選択的にオンし、駆動用Ｐチャンネル型ＭＯＳト
ランジスタ（１１）の駆動電流及び補正用Ｐチャンネル
型ＭＯＳトランジスタ（１２ａ）〜（１２ｆ）の補正電
流が加算された状態で出力端子Ｄｏｕｔ１〜Ｄｏｕｔ６
４を介して印字ヘッド（図示せず）に同時供給される。
尚、６ビット単位の６４個の補正データＤＡＴＡ２は出
力端子Ｄｏｕｔ１〜Ｄｏｕｔ６４に対応する駆動用Ｐチ
ャンネル型ＭＯＳトランジスタ（１１）の特性ばらつき
を補正する固有の値であり、電源投入後は補正データ保
持回路（４）に常時保持される。また、６４ビット単位
の印字データＤＡＴＡ１は印字位置に応じて更新され
る。
【０００５】
【発明が解決しようとする課題】しかし、出力回路
（１）に補正データＤＡＴＡ２を供給する際、 シフトレジスタ（２）及び補正データ保持回路（４）
の２ブロックを使用しなければならない為、集積回路が
大型化してしまう。 シフトレジスタ（２）のシフト動作及び補正データ保
持回路（４）の保持動作、の２段階動作を実行しなけれ
ばならない為、補正データＤＡＴＡ２の取り込みに時間
がかかる。
（１）に補正データＤＡＴＡ２を供給する際、 シフトレジスタ（２）及び補正データ保持回路（４）
の２ブロックを使用しなければならない為、集積回路が
大型化してしまう。 シフトレジスタ（２）のシフト動作及び補正データ保
持回路（４）の保持動作、の２段階動作を実行しなけれ
ばならない為、補正データＤＡＴＡ２の取り込みに時間
がかかる。
【０００６】といった問題があった。そこで、本発明
は、装置の小型化、並びに、電源投入から印字動作開始
までの時間を短縮できる印字駆動装置を提供することを
目的とする。
は、装置の小型化、並びに、電源投入から印字動作開始
までの時間を短縮できる印字駆動装置を提供することを
目的とする。
【０００７】
【課題を解決するための手段】本発明は、前記問題点を
解決する為に成されたものであり、印字データの値に応
じて動作し印字ヘッドを駆動する為の駆動電流を出力す
る駆動トランジスタ、補正データの値に応じて動作し前
記印字ヘッドによる印字濃淡を補正する為の補正電流を
出力する補正トランジスタを含む出力回路と、前記印字
データがシリアル入力される印字用シフトレジスタと、
前記補正データがシリアル入力される補正用シフトレジ
スタと、前記切換信号に応じて前記印字用シフトレジス
タ又は前記補正用シフトレジスタの何れか一方にシリア
ル入力動作の為のシフトクロックを供給するクロック制
御回路と、前記印字用シフトレジスタの値を保持する印
字データ保持回路と、を備えたことを特徴とする。
解決する為に成されたものであり、印字データの値に応
じて動作し印字ヘッドを駆動する為の駆動電流を出力す
る駆動トランジスタ、補正データの値に応じて動作し前
記印字ヘッドによる印字濃淡を補正する為の補正電流を
出力する補正トランジスタを含む出力回路と、前記印字
データがシリアル入力される印字用シフトレジスタと、
前記補正データがシリアル入力される補正用シフトレジ
スタと、前記切換信号に応じて前記印字用シフトレジス
タ又は前記補正用シフトレジスタの何れか一方にシリア
ル入力動作の為のシフトクロックを供給するクロック制
御回路と、前記印字用シフトレジスタの値を保持する印
字データ保持回路と、を備えたことを特徴とする。
【０００８】
【発明の実施の形態】図１は本発明の印字駆動装置を示
すブロック図である。尚、図１と図３との間で同一部分
には同一番号を記すと共にその説明を省略する。図１に
おいて、（１６）はクロック制御回路であり、モード信
号ＭＯＤＥに応じてクロックＣＬＫを印字用シフトクロ
ックＣＬＫ１及び補正用シフトクロックＣＬＫ２に分割
して出力するものである。即ち、クロック制御回路（１
６）は、モード信号ＭＯＤＥがハイレベルの時は補正用
シフトクロックＣＬＫ２を一方から出力し、モード信号
ＭＯＤＥがローレベルの時は印字用シフトクロックＣＬ
Ｋ１を他方から出力する。（１７）は印字用シフトレジ
スタ（６４ビット）であり、印字用シフトクロックＣＬ
Ｋ１に同期して印字データＤＡＴＡ１をシリアル入力す
るものである。（１８）は補正用シフトレジスタ（３８
４ビット）であり、補正用シフトクロックＣＬＫ２に同
期して補正データＤＡＴＡ２をシリアル入力するもので
ある。（１９）は印字データ保持回路であり、印字用シ
フトレジスタ（１９）の値を読み込み信号ＬＯＡＤに同
期して保持するものである。尚、読み込み信号ＬＯＡＤ
は、６４ビット単位の印字データＤＡＴＡ１が印字用シ
フトレジスタ（１７）にシリアル入力される毎に発生す
る信号である。
すブロック図である。尚、図１と図３との間で同一部分
には同一番号を記すと共にその説明を省略する。図１に
おいて、（１６）はクロック制御回路であり、モード信
号ＭＯＤＥに応じてクロックＣＬＫを印字用シフトクロ
ックＣＬＫ１及び補正用シフトクロックＣＬＫ２に分割
して出力するものである。即ち、クロック制御回路（１
６）は、モード信号ＭＯＤＥがハイレベルの時は補正用
シフトクロックＣＬＫ２を一方から出力し、モード信号
ＭＯＤＥがローレベルの時は印字用シフトクロックＣＬ
Ｋ１を他方から出力する。（１７）は印字用シフトレジ
スタ（６４ビット）であり、印字用シフトクロックＣＬ
Ｋ１に同期して印字データＤＡＴＡ１をシリアル入力す
るものである。（１８）は補正用シフトレジスタ（３８
４ビット）であり、補正用シフトクロックＣＬＫ２に同
期して補正データＤＡＴＡ２をシリアル入力するもので
ある。（１９）は印字データ保持回路であり、印字用シ
フトレジスタ（１９）の値を読み込み信号ＬＯＡＤに同
期して保持するものである。尚、読み込み信号ＬＯＡＤ
は、６４ビット単位の印字データＤＡＴＡ１が印字用シ
フトレジスタ（１７）にシリアル入力される毎に発生す
る信号である。
【０００９】図１の動作を図２のタイムチャートを用い
て説明する。電源が投入され、印字駆動装置の内部素子
が動作可能状態となると、先ず、切換信号ＭＯＤＥがハ
イレベルとなりクロック制御回路（１６）の一方の出力
端子がイネーブルとなる。即ち、クロック制御回路（１
６）の一方の出力端子からクロックＣＬＫに同期した補
正用シフトクロックＣＬＫ２が出力される。この状態
で、補正データＤＡＴＡ２が補正用シフトクロックＣＬ
Ｋ２の立ち上がりに同期して補正用シフトレジスタ（１
８）にシリアル入力される。補正用シフトレジスタ（１
８）が３８４回のシフト動作を終了すると、切換信号Ｍ
ＯＤＥがローレベルとなりクロック制御回路（１６）の
他方の出力端子がイネーブルとなる。即ち、クロック制
御回路（１６）の他方の出力端子からクロックＣＬＫに
同期した印字用シフトクロックＣＬＫ１が出力される。
この状態で、印字データＤＡＴＡ１が印字用シフトクロ
ックＣＬＫの立ち上がりに同期して印字用シフトレジス
タ（１７）にシリアル入力される。印字データＤＡＴＡ
１は読み込み信号ＬＯＡＤに従って６４ビット単位で印
字データ保持回路（１９）に格納される。こうして、６
４ビットの印字データＤＡＴＡ１及び３８４ビットの補
正データＤＡＴＡ２が出力回路（１）の前段に用意さ
れ、ストローブ信号ＳＴＢが発生すると、印字データＤ
ＡＴＡ１に応じて駆動用Ｐチャンネル型ＭＯＳトランジ
スタ（１１）がオンすると共に補正データＤＡＴＡ２に
応じて補正用Ｐチャンネル型ＭＯＳトランジスタ（１２
ａ）〜（１２ｆ）が選択的にオンし、駆動用Ｐチャンネ
ル型ＭＯＳトランジスタ（１１）の駆動電流及び補正用
Ｐチャンネル型ＭＯＳトランジスタ（１２ａ）〜（１２
ｆ）の補正電流が加算された状態で出力端子Ｄｏｕｔ１
〜Ｄｏｕｔ６４を介して印字ヘッド（図示せず）に同時
供給される。尚、６ビット単位の６４個の補正データＤ
ＡＴＡ２は出力端子Ｄｏｕｔ１〜Ｄｏｕｔ６４に対応す
る駆動用Ｐチャンネル型ＭＯＳトランジスタ（１１）の
特性ばらつきを補正する固有の値であり、電源が遮断し
ない限り補正用シフトレジスタ（１８）の値は常時保持
される。また、６４ビット単位の印字データＤＡＴＡ１
は印字位置に応じて更新される。即ち、印字データＤＡ
ＴＡ１が論理値「１」の時は、出力端子Ｄｏｕｔ１〜Ｄ
ｏｕｔ６４からは駆動電流及び補正電流の加算値レベル
が出力され、印字データＤＡＴＡ１が論理値「０」の時
は、出力端子Ｄｏｕｔ１〜Ｄｏｕｔ６４から破線の零レ
ベルが出力される。
て説明する。電源が投入され、印字駆動装置の内部素子
が動作可能状態となると、先ず、切換信号ＭＯＤＥがハ
イレベルとなりクロック制御回路（１６）の一方の出力
端子がイネーブルとなる。即ち、クロック制御回路（１
６）の一方の出力端子からクロックＣＬＫに同期した補
正用シフトクロックＣＬＫ２が出力される。この状態
で、補正データＤＡＴＡ２が補正用シフトクロックＣＬ
Ｋ２の立ち上がりに同期して補正用シフトレジスタ（１
８）にシリアル入力される。補正用シフトレジスタ（１
８）が３８４回のシフト動作を終了すると、切換信号Ｍ
ＯＤＥがローレベルとなりクロック制御回路（１６）の
他方の出力端子がイネーブルとなる。即ち、クロック制
御回路（１６）の他方の出力端子からクロックＣＬＫに
同期した印字用シフトクロックＣＬＫ１が出力される。
この状態で、印字データＤＡＴＡ１が印字用シフトクロ
ックＣＬＫの立ち上がりに同期して印字用シフトレジス
タ（１７）にシリアル入力される。印字データＤＡＴＡ
１は読み込み信号ＬＯＡＤに従って６４ビット単位で印
字データ保持回路（１９）に格納される。こうして、６
４ビットの印字データＤＡＴＡ１及び３８４ビットの補
正データＤＡＴＡ２が出力回路（１）の前段に用意さ
れ、ストローブ信号ＳＴＢが発生すると、印字データＤ
ＡＴＡ１に応じて駆動用Ｐチャンネル型ＭＯＳトランジ
スタ（１１）がオンすると共に補正データＤＡＴＡ２に
応じて補正用Ｐチャンネル型ＭＯＳトランジスタ（１２
ａ）〜（１２ｆ）が選択的にオンし、駆動用Ｐチャンネ
ル型ＭＯＳトランジスタ（１１）の駆動電流及び補正用
Ｐチャンネル型ＭＯＳトランジスタ（１２ａ）〜（１２
ｆ）の補正電流が加算された状態で出力端子Ｄｏｕｔ１
〜Ｄｏｕｔ６４を介して印字ヘッド（図示せず）に同時
供給される。尚、６ビット単位の６４個の補正データＤ
ＡＴＡ２は出力端子Ｄｏｕｔ１〜Ｄｏｕｔ６４に対応す
る駆動用Ｐチャンネル型ＭＯＳトランジスタ（１１）の
特性ばらつきを補正する固有の値であり、電源が遮断し
ない限り補正用シフトレジスタ（１８）の値は常時保持
される。また、６４ビット単位の印字データＤＡＴＡ１
は印字位置に応じて更新される。即ち、印字データＤＡ
ＴＡ１が論理値「１」の時は、出力端子Ｄｏｕｔ１〜Ｄ
ｏｕｔ６４からは駆動電流及び補正電流の加算値レベル
が出力され、印字データＤＡＴＡ１が論理値「０」の時
は、出力端子Ｄｏｕｔ１〜Ｄｏｕｔ６４から破線の零レ
ベルが出力される。
【００１０】以上より、本発明の実施の形態によれば、
出力回路（１）に補正データＤＡＴＡ２を供給する際、 補正用シフトレジスタ（１８）の１ブロックのみを使
用するだけで済む為、集積回路を小型化できる。 補正用シフトレジスタ（１８）をシフト動作させるだ
けで済む為、補正データＤＡＴＡ２の取り込み時間を短
縮できる。
出力回路（１）に補正データＤＡＴＡ２を供給する際、 補正用シフトレジスタ（１８）の１ブロックのみを使
用するだけで済む為、集積回路を小型化できる。 補正用シフトレジスタ（１８）をシフト動作させるだ
けで済む為、補正データＤＡＴＡ２の取り込み時間を短
縮できる。
【００１１】といった利点が得られる。
【００１２】
【発明の効果】本発明によれば、出力回路に補正データ
を供給する際、補正用シフトレジスタの１ブロックのみ
を使用するだけで済む為、集積回路を小型化でき、ま
た、補正用シフトレジスタをシフト動作させるだけで済
む為、補正データの取り込み時間を短縮できるといった
利点が得られる。
を供給する際、補正用シフトレジスタの１ブロックのみ
を使用するだけで済む為、集積回路を小型化でき、ま
た、補正用シフトレジスタをシフト動作させるだけで済
む為、補正データの取り込み時間を短縮できるといった
利点が得られる。
【図１】本発明の印字駆動装置を示すブロック図であ
る。
る。
【図２】図１の動作を示すタイムチャートである。
【図３】従来の印字駆動装置を示すブロック図である。
【図４】図３の一部詳細を示す回路図である。
【図５】図３の動作を示すタイムチャートである。
（１） 出力回路 （１６） クロック制御回路 （１７） 印字用シフトレジスタ （１８） 補正用シフトレジスタ （１９） 印字データ保持回路
Claims (1)
- 【請求項１】 印字データの値に応じて動作し印字ヘッ
ドを駆動する為の駆動電流を出力する駆動トランジス
タ、補正データの値に応じて動作し前記印字ヘッドによ
る印字濃淡を補正する為の補正電流を出力する補正トラ
ンジスタを含む出力回路と、 前記印字データがシリアル入力される印字用シフトレジ
スタと、 前記補正データがシリアル入力される補正用シフトレジ
スタと、 前記切換信号に応じて前記印字用シフトレジスタ又は前
記補正用シフトレジスタの何れか一方にシリアル入力動
作の為のシフトクロックを供給するクロック制御回路
と、 前記印字用シフトレジスタの値を保持する印字データ保
持回路と、 を備えたことを特徴とする印字駆動装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6312898A JPH11254755A (ja) | 1998-03-13 | 1998-03-13 | 印字駆動装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6312898A JPH11254755A (ja) | 1998-03-13 | 1998-03-13 | 印字駆動装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11254755A true JPH11254755A (ja) | 1999-09-21 |
Family
ID=13220335
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6312898A Pending JPH11254755A (ja) | 1998-03-13 | 1998-03-13 | 印字駆動装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11254755A (ja) |
-
1998
- 1998-03-13 JP JP6312898A patent/JPH11254755A/ja active Pending
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