JPH1124889A - 先入れ先出しデータ・バッファリング・システム - Google Patents

先入れ先出しデータ・バッファリング・システム

Info

Publication number
JPH1124889A
JPH1124889A JP10035954A JP3595498A JPH1124889A JP H1124889 A JPH1124889 A JP H1124889A JP 10035954 A JP10035954 A JP 10035954A JP 3595498 A JP3595498 A JP 3595498A JP H1124889 A JPH1124889 A JP H1124889A
Authority
JP
Japan
Prior art keywords
data
buffer
write
flag register
counter block
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP10035954A
Other languages
English (en)
Inventor
Stefan Graef
ステファン・グラエフ
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
LSI Corp
Original Assignee
LSI Logic Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by LSI Logic Corp filed Critical LSI Logic Corp
Publication of JPH1124889A publication Critical patent/JPH1124889A/ja
Pending legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F5/00—Methods or arrangements for data conversion without changing the order or content of the data handled
    • G06F5/06—Methods or arrangements for data conversion without changing the order or content of the data handled for changing the speed of data flow, i.e. speed regularising or timing, e.g. delay lines, FIFO buffers; over- or underrun control therefor
    • G06F5/10—Methods or arrangements for data conversion without changing the order or content of the data handled for changing the speed of data flow, i.e. speed regularising or timing, e.g. delay lines, FIFO buffers; over- or underrun control therefor having a sequence of storage locations each being individually accessible for both enqueue and dequeue operations, e.g. using random access memory
    • G06F5/12—Means for monitoring the fill level; Means for resolving contention, i.e. conflicts between simultaneous enqueue and dequeue operations
    • G06F5/14—Means for monitoring the fill level; Means for resolving contention, i.e. conflicts between simultaneous enqueue and dequeue operations for overflow or underflow handling, e.g. full or empty flags
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2205/00—Indexing scheme relating to group G06F5/00; Methods or arrangements for data conversion without changing the order or content of the data handled
    • G06F2205/12—Indexing scheme relating to groups G06F5/12 - G06F5/14
    • G06F2205/126—Monitoring of intermediate fill level, i.e. with additional means for monitoring the fill level, e.g. half full flag, almost empty flag

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Communication Control (AREA)
  • Information Transfer Systems (AREA)

Abstract

(57)【要約】 【課題】 データ損失とスプリアスなデータ送信を最小
にすることによって、信頼性の高いシステムを提供する
こと。特に、従来のデータ・バッファリングＦＩＦＯ方
式を改良すること。 【解決手段】 データを、少なくとも１つの関連するバ
ッファ・ポインタを有する先入れ先出しデータ・バッフ
ァの中に及びその中から外へ転送するシステムであっ
て、コンパレータ回路（１３）と、ポインタ位置をトラ
ッキングする複数のカウンタ・ブロック（２２）と、相
対的なバッファ容量を指示する複数のフラグ・レジスタ
（１２）とを備え、コンパレータ回路は、カウンタ・ブ
ロックとフラグ・レジスタとを評価し、バッファがデー
タを受け取る又は送出する能力を判断する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、一般には、電子回
路に関し、更に詳しくは、先入れ先出し（ＦＩＦＯ）ヒ
エラルキを用いて、２つのクロック領域の間の信号のデ
ータ・バッファリングに関する。
【０００２】
【従来の技術】コンピュータ・ネットワークなどの多く
のデータ処理及び通信デバイスでは、異なる周波数で動
作している構成要素の間での通信が必要となる。そのよ
うな非同期式の通信に伴う問題の１つとして、データ書
き込み要素とデータ読み出し要素との間のデータ通信
が、データの損失やスプリアス転送を防止するために注
意深く制御されなければならない、という問題がある。
データ書き込み要素が、データを、データ読み出し要素
が受け取ることができるのよりも高速で送出する場合に
は、情報が失われる可能性がある。また、データ受信要
素がデータ書き込み要素よりも速く受け取る場合には、
同じデータが２回受信される可能性がある。
【０００３】そのような要素の間では、先入れ先出し
（ＦＩＦＯ）バッファが、通常は用いられる。ＦＩＦＯ
の動作の間に、第１の素子がデータをＦＩＦＯバッファ
に書き込み、第２の素子はそのＦＩＦＯバッファから読
み出す。それぞれの素子は、自分自身のクロック周波数
に従って、読み出し又は書き込みを行う。異なる周波数
を有する２つの異なる素子が読み出し及び書き込み動作
タイミングを制御するので、バッファは、非同期の態様
で動作され、読み出し及び書き込み動作の間の時間の分
離は、非常に短いことがあり得る。
【０００４】
【発明が解決しようとする課題】データをバッファする
場合の問題は、バッファのサイズが有限であることであ
る。データ書き込み要素が一定の時間周期の間にデータ
読み出し要素よりも高速に動作すると、バッファは、オ
ーバフローしてしまうので、データ損失を生じさせる。
データ読み出し要素の方が高速に動作する場合には、バ
ッファは空になり、データ読み出し要素は無効なデータ
を受け取ることがあり得る。
【０００５】データ・バッファの充填状態を規制しデー
タ損失及びスプリアス送出の問題を補償することは困難
である。従って、非同期システムに共通するエラーを最
小にするように、ＦＩＦＯバッファの充填状態をモニタ
及び維持する必要性がある。
【０００６】従って、本発明の目的は、データ損失及び
スプリアス・データ送出を最小にすることにより、非同
期レートでデータを送出する信頼できるシステムを提供
することである。
【０００７】本発明の別の目的は、安定しているシステ
ムと信頼できる充填状態フラグとを提供することによっ
て、伝統的なデータ・バッファＦＩＦＯ方式を改良する
ことである。
【０００８】
【課題を解決するための手段】本発明によると、少なく
とも１つの関連するバッファ・ポインタを有する先入れ
先出しデータ・バッファの中へ及びこのデータ・バッフ
ァの中から外へデータを転送するシステムが与えられ
る。バッファ・ポインタは、典型的には、読み出しバッ
ファ・ポインタと、書き込みバッファ・ポインタとを有
している。
【０００９】このシステムは、コンパレータ回路と、複
数のカウンタ・ブロックと、複数のフラグ・レジスタと
を含む。カウンタ・ブロックとフラグ・レジスタとは、
システム・クロックに接続され、タイミング情報及び容
量指示とコンパレータに与える。
【００１０】カウンタ・ブロックは、複数の読み出しカ
ウンタ・ブロックと複数の書き込みカウンタ・ブロック
とを含む。読み出しカウンタ・ブロックは、読み出しク
ロック、ほとんど空（almost empty）のフラグ・レジス
タ、及び空（empty）のフラグ・レジスタと相互作用す
る。書き込みカウンタ・ブロックは、書き込みクロッ
ク、ほとんど満たされた（almost full）フラグ・レジ
スタ、及び満たされた（full）フラグ・レジスタと相互
作用する。
【００１１】コンパレータ回路は、複数のカウンタ・ブ
ロックを連続的にモニタし、それによって、ポインタ位
置をトラッキングする。フラグ・レジスタは、相対的な
バッファ容量を指示し、システムに、バッファが適切な
条件においてほとんど満たされている又はほとんど空で
あるという早期の指示を提供する。
【００１２】コンパレータ回路は、読み出し及び書き込
みカウンタ・ブロックを連続的に評価し、バッファがデ
ータを受け入れる又は送出する能力を判断する。
【００１３】フラグ・レジスタは、それぞれが、各状態
の変化に対してただ１つの桁を変更するグレイ・カウン
タから構成される。
【００１４】カウンタ・ブロックは、適切なバッファ・
ポインタをトラッキングする１つの一次（primary）カ
ウンタ・ブロックと、バッファ・ポインタから所定の回
数だけオフセットしたデータをトラッキングする少なく
とも１つの二次（secondary）カウンタ・ブロックとを
含む。動作の間に好適実施例では、一次カウンタ・ブロ
ックは、適切なポインタをトラッキングし、他方で、二
次カウンタ・ブロックは、１クロック・サイクルとポイ
ンタに先行する２クロック・サイクルとをトラッキング
する２つのカウンタ・ブロックを含む。例えば、書き込
みカウンタ・ブロックは、ポインタをトラッキングする
一次書き込みカウンタ・ブロックと、一方が書き込みポ
インタ・プラス１フレームをトラッキングし他方が書き
込みポインタ・プラス２フレームとトラッキングする２
つの二次カウンタ・ブロックとを含む。本発明の技術的
範囲に留まりながら、より多くの又はより少数のカウン
タ・ブロックを用いることもできる。
【００１５】動作の間に、コンパレータは、イネーブル
要求（リクエスト）、すなわち、読み出しイネーブル要
求又は書き込みイネーブル要求を受け取り、バッファの
状態を評価してその要求に応える（honor）、すなわ
ち、通過させる（pass along）かどうかを決定しなけれ
ばならない。コンパレータは、次に、カウンタ・ブロッ
クとフラグ・レジスタとを連続的にモニタし、バッファ
の状態を判断する。書き込みイネーブル要求を受け取る
と直ちに、コンパレータは、書き込みカウンタ・ブロッ
クと満たされた及びほとんど満たされたフラグ・レジス
タをモニタし、バッファが満たされているか又はほとん
ど満たされているかを判断する。満たされた又はほとん
ど満たされたフラグが設定されていない場合には、コン
パレータは、書き込みイネーブルを生じ、３つの書き込
みカウンタ・ブロック位置をインクリメントする。バッ
ファが満たされており満たされたデータ・レジスタが設
定されている場合には、コンパレータは、要求を拒否す
る。ほとんど満たされたフラグが設定されている場合に
は、システムは、書き込み要求を生じ、カウンタを１つ
だけインクリメントする。
【００１６】コンパレータは、読み出し及び書き込みカ
ウンタ・ブロックの相対位置とバッファ容量とを同時に
モニタしている。バッファ・サイズ（Ｂ）が二次書き込
みカウンタ・ブロック（Ｗ＋２）よりも大きい又はそれ
と等しい場合には、「ほとんど満たされた」フラグ・レ
ジスタが設定される。バッファ・サイズＢが一次書き込
みカウンタ・ブロック（Ｗ）と等しい場合には、「ほと
んど満たされた」フラグが設定され、そして、「満たさ
れた」フラグが設定される。満たされたフラグを設定す
る際には、指示されるように、書き込みイネーブル要求
がブロックされる。同様の構成が、読み出しカウンタ・
ブロックに対しても生じる。コンパレータは、充填状態
を連続してモニタし、バッファがもはや満たされておら
ずほとんど満たされているときには、満たされたフラグ
・レジスタを除去するすなわちローに設定する。空の指
示に対しても同様である。従って、コンパレータは、読
み出し及び書き込み要求、読み出し及び書き込みカウン
タ・ブロック、及びフラグ・レジスタと必然的に一定し
て相互作用してモニタし、適切なときに読み出し及び書
き込み要求を適切に生じる。
【００１７】カウンタ・ブロックは、高度に均衡してお
り、コンパレータに対する短いセットアップ時間を保証
する。フラグ・レジスタは、データ転送の対して最小の
時間ウィンドウを保証するフリップフロップを介して同
期される。
【００１８】本発明のこれ以外の目的、特徴、及び効果
は、以下の詳細な説明と添付の図面とを考察することか
ら、更に明らかになろう。
【００１９】
【発明の実施の形態】図１は、本発明によるＦＩＦＯバ
ッファリング構成を図解している。データ書き込み要素
１０すなわち送出側デバイスは、データを第１のデータ
・レートで書き込む。データ読み出し要素１１すなわち
受け取り側デバイスは、第２のデータ・レートでデータ
を読み出す。データ書き込み要素１０とデータ読み出し
要素１１とが異なるレートで動作することは要求されな
いが、この出願で開示される発明は、非同期動作、すな
わち、第１のデータ・レートと第２のデータ・レートと
が異なる場合に、特に適している。
【００２０】レジスタ１２は、データ書き込み要素１０
とデータ読み出し要素１１との間でデータをバッファす
る。コンパレータ１３は、書き込みイネーブル（ｗｅ）
及び読み出しイネーブル（ｒｅ）の指示を、以下で述べ
るように、適切な条件の下で、送出する。
【００２１】バッファ・レジスタ１２は、複数のフリッ
プフロップ、又は、ランダム・アクセス・メモリ（ＲＡ
Ｍ）、データ・レジスタ、又はそれ以外のデータ受信及
び送信デバイス又はアルゴリズムを含む。
【００２２】コンパレータ１３は、他のシステム機能及
び位置から、読み出しイネーブル及び書き込みイネーブ
ル指示を受け取る。読み出しイネーブル要求又は書き込
みイネーブル要求を受け取ると直ぐに、コンパレータ１
３は、フラグ・レジスタとクロック位置との列を評価し
て、読み出し又は書き込み機能が生じるべきかどうかを
判断する。読み出しイネーブル又は書き込みイネーブル
要求は、所定の数のシステム・クロック・サイクル、シ
ステム読み出し素子、又はシステム書き込み素子を限定
的ではなく含む種々のソースから集まる。
【００２３】好適実施例では、コンパレータ１３は、４
つのフラグ・レジスタ、すなわち、ほとんど満たされた
フラグ・レジスタ１４、満たされたフラグ・レジスタ１
５、空のフラグ・レジスタ１６、及びほとんど空のフラ
グ・レジスタ１７をモニタする。第１の読み出しカウン
タ・ブロック２１、第２の読み出しカウンタ・ブロック
２２、及び第３の読み出しカウンタ・ブロック２３だけ
でなく、第１の書き込みカウンタ・ブロック１８、第２
の書き込みカウンタ・ブロック１９、及び第３の書き込
みカウンタ・ブロック２０が、コンパレータ１３と４つ
のフラグ・レジスタ１４、１５、１６及び１７との両方
と相互作用する。理解し得るように、より多くの又はよ
り少数のカウンタ・ブロックを、本発明の技術的範囲を
逸脱せずに、用いることが可能である。３つのデータ・
ブロックから成る２つの組が、変動するクロック速度を
有するシステムと、コンピュータやそれ以外の電子デバ
イスにおいて用いられる種々のサイズのバッファとに対
して、適切なバッファリング性能を与えると判断されて
いる。
【００２４】第１の書き込みカウンタ・ブロック１８
は、一次書き込みカウンタ・ブロックとも称されるが、
次の書き込みプロセスが生じるであろう場合にカウント
し、従って、簡単のためにＷとして指定されている書き
込みポインタの実際の位置をカウントする。この判断
は、図１に図解されているように、書き込みクロック２
４と共に実行される。次の書き込みカウンタ・ブロック
は、１単位のオフセットを有し、従って、第２の書き込
みカウンタ・ブロック１９は、常に、１書き込みクロッ
ク・サイクルを、すなわち、第１の書き込みカウンタ・
ブロック１８の１桁先をカウントする。第２の書き込み
カウンタ・ブロックは、従って、書き込みポインタ・プ
ラス１（Ｗ＋１）の位置を維持する。第３の書き込みカ
ウンタ・ブロックは、常に、２桁先をカウントし、従っ
て、書き込みポインタ・プラス２桁（Ｗ＋２）の位置を
維持する。第２及び第３の書き込みカウンタ・ブロック
は、二次書き込みカウンタ・ブロックである。
【００２５】読み出しカウンタ・ブロックは、ほぼ同じ
態様で動作し、第１の読み出しカウンタ・ブロック２１
は、すなわち、一次読み出しカウンタ・ブロックは、読
み出しポインタＲの実際の位置をカウント又はトラッキ
ングする。読み出しカウンタ・ブロックは、読み出しク
ロック２５と共に動作する。第２の読み出しカウンタ・
ブロック２２は、１つの読み出しクロック・サイクル・
オフセットを維持し、第１の読み出しカウンタ・ブロッ
クの１桁先、すなわち（Ｒ＋１）をカウントする。第３
の読み出しカウンタ・ブロック２３は、常に、２つの位
置だけ先をカウントし、従って、読み出しポインタ・プ
ラス２、すなわち（Ｒ＋２）の位置を維持する。第２及
び第３の読み出しカウンタ・ブロック２２及び２３は、
二次読み出しカウンタ・ブロックである。
【００２６】動作の間には、コンパレータ１３が、書き
込みポインタ・プラス２（Ｗ＋２）に等しい第３の書き
込みカウンタ・ブロック２０をモニタし、同時にまた、
バッファの最大容量すなわちＢをモニタする。コンパレ
ータ１３がバッファ容量Ｂが書き込みポインタ・プラス
２よりも大きい又はそれに等しい位置にある、すなわ
ち、ＢがＷ＋２以上であると判断する場合には、ほとん
ど満たされたフラグ・レジスタ１４が、ＦＩＦＯはほと
んど満たされていることを指示するように設定される。
コンパレータ１３がバッファ容量位置と書き込みポイン
タ位置とが等しい、すなわち、ＢとＷとが等しいと判断
し、ほとんど満たされたフラグ・レジスタ１４が設定さ
れている場合には、満たされたフラグ・レジスタ１５
は、ＦＩＦＯは満たされており、ほとんど満たされたフ
ラグ・レジスタ１４は偽（フォールス）に設定されてい
ることを指示するように設定される。満たされたフラグ
・レジスタを設定する際にほとんど満たされたフラグ・
レジスタ１４をリセットするのはオプショナルである
が、その理由は、満たされたフラグ・レジスタがもはや
真（トゥルー）ではない、すなわち、読み出しポインタ
位置と書き込みポインタ位置とがもはや等しくなくなる
と、満たされたフラグ・レジスタ１５は偽に設定され、
ほとんど満たされたフラグ・レジスタは真に設定される
からである。満たされたフラグ・レジスタ１５を設定す
る際には、すべての書き込みイネーブル要求がブロック
される、すなわち、コンパレータ１３は、書き込みイネ
ーブル要求に応答しない。この手順は、以下で、例を用
いて、更に詳細に説明される。
【００２７】逆に、コンパレータ１３は、読み出しポイ
ンタ・プラス２（Ｒ＋２）に等しい第３の読み出しカウ
ンタ・ブロック２３をモニタし、他方で、第１の書き込
みカウンタ・ブロック２１、すなわち、書き込みポイン
タの位置Ｗを同時にモニタする。書き込みポインタが読
み出しポインタ・プラス２以下に位置している、すなわ
ち、ＷがＲ＋２以下であるとコンパレータ１３が判断す
る場合には、ほとんど空のフラグ・レジスタ１７は、Ｆ
ＩＦＯバッファ・レジスタ１２はほとんど空であること
を指示するように設定される。読み出しポインタ位置と
書き込みコンピュータ位置とが等しいとコンピュータ１
３が判断し、ほとんど空のフラグ・レジスタ１７が設定
されている場合には、空のフラグ・レジスタ１６は、Ｆ
ＩＦＯはこれ以上のデータを含まないことを指示するよ
うに設定される。空のフラグ・レジスタ１６を設定する
際には、すべての読み出しイネーブル要求はブロックさ
れる、すなわち、コンパレータ１３は、読み出しイネー
ブル要求に応答しない。やはり、書き込み側の満たされ
た設定により、空のフラグ・レジスタ１６を設定する際
には、ほとんど空のフラグ・レジスタ１７は、好ましく
は、ローに設定され、しかし、オプションとしては、ハ
イに留まっていてもかまわない。ＦＩＦＯバッファ・レ
ジスタ１２はもはや空ではないとコンパレータ１３がい
ったん判断すると、空のフラグ・レジスタ１６は偽に設
定され、ほとんど空のフラグ・レジスタ１７は真に設定
される。
【００２８】従って、読み出しイネーブル要求を受け取
っているコンパレータ１３は、図１の右側にある要素、
すなわち、第１の読み出しカウンタ・ブロック２１、第
２の読み出しカウンタ・ブロック２２、第３の読み出し
カウンタ・ブロック２３、ほとんど空のフラグ・レジス
タ１７、及び空のフラグ・レジスタ１６を変更すること
ができるだけである。書き込みイネーブル要求は、コン
パレータ１３が、図１の左側の要素、すなわち、第１の
書き込みカウンタ・ブロック１８、第２の書き込みカウ
ンタ・ブロック１９、第３の書き込みカウンタ・ブロッ
ク２０、ほとんど満たされたフラグ・レジスタ１４、及
び満たされたフラグ・レジスタ１５を変更することを要
求する。コンパレータ１３は、すべての要素をモニタし
なければならないが、受け取った特定の要求に基づくも
のだけを変更する。
【００２９】イネーブル要求を受け取る及び付与する際
には、コンパレータ１３は、レジスタ１２に対して、読
み出しイネーブル又は書き込みイネーブルのどちらかが
生じなければならないことを指示し、その適切なイネー
ブルに対するカウンタ・ブロックのそれぞれが、インク
リメントされる。例えば、書き込みイネーブルが要求さ
れ、コンパレータ１３が、フラグ・レジスタ１４、１
５、１６及び１７の現在の状態を評価して、書き込みイ
ネーブルが適切であると判断すると、書き込みイネーブ
ルがコンパレータ１３からレジスタ１２に指示され、書
き込みフラグ・カウンタ・ブロック１８、１９及び２０
が、１だけインクリメントされる。そのような場合に
は、第１の書き込みカウンタ・ブロック１８は、位置
Ｗ’＝Ｗ＋１を、第２の書き込みカウンタ・ブロック１
９は、位置Ｗ’＋１＝Ｗ＋２を、第３の書き込みカウン
タ・ブロック２０は、位置Ｗ’＋２＝Ｗ＋３を維持す
る。従って、それぞれのカウンタ・ブロックは、１つの
ポインタ位置だけインクリメントされ、同じことが、読
み出しイネーブルの指示を受け取る及び送出する際に、
読み出しカウンタ・ブロックに対して生じる。
【００３０】システムは、ＦＩＦＯレジスタに対して通
常要求されるアドレス指定（アドレシング）を維持しな
ければならず、例えば、コンパレータ１３によって送出
される書き込みイネーブル指示は、レジスタにおいて適
切なアドレス指定がなされた位置から外へデータを書き
込みように動作しなければならない。
【００３１】この複数フラグ・レジスタ構成は、結果的
に、若干のタイミング変動を最小化させる、すなわち、
読み出し及び書き込み信号が非常に短い時間スパンによ
って分離されている場合には、この開示されている構成
によれば、コンパレータ１３が、読み出し及び書き込み
ポインタの現在の状態と近傍（proximity）とを知るこ
とによって、読み出しイネーブル、書き込みイネーブ
ル、及びＦＩＦＯのレジスタ活動を、モニタし判断する
手段が与えられる。
【００３２】また、このフラグ・レジスタ構成を用いる
ことにより、コンパレータ１３は、加算を実行するのに
要求される時間を節約することができるが、これは、非
同期ＦＩＦＯ設計に典型的に要求されることである。加
算実行の際に節約される時間は、読み出しイネーブル又
は書き込みイネーブル信号に対するＦＩＦＯの活動と作
用とを適切にモニタするのに用いられる。
【００３３】満たされた及び空のフラグ・レジスタ１５
及び１６だけでなく、これらのほとんど満たされた及び
ほとんど空のレジスタ１４及び１７も、コンパレータ１
３の不確実性を内在的に最小化してスプリアスな読み出
しイネーブル及び書き込みイネーブル要求を防止するグ
レイ・カウンタであり、結果的に、すべての時間的に有
効なイネーブル要求を満足させる。これらのグレイ・カ
ウンタは、１つの桁に対して１ビットの変更を与える、
すなわち、データのそれぞれのインクリメントに対し
て、ただ１つのバイナリ・ディジットがフリップする。
グレイ・カウンタは、一般的に、当業者には公知であ
り、コンパレータ１３において用いられている回路に対
して、より短い修正時間（安定時間、settling time）
を与える。結果として、コンパレータ１３は、その回路
においてより少数のピンをトグルし、究極的には、より
少数のスパイクによって安定することができる。このフ
ラグ・レジスタは、コンパレータ１３のセットアップに
対して最小の時間を提供し、非常に信頼性の高いフラグ
動作構成を与える。
【００３４】コンパレータ１３に対する短いセットアッ
プ時間を更に確実にするために、カウンタへの読み出し
クロック及び書き込みクロック線は、非常に均衡がとれ
ていなければならない、すなわち、最小のスキューを有
していなければならない。
【００３５】理解され得るように、コンパレータ１３に
よって実行されるタスクのいくつかは、並列に動作し、
図２に図解されている。図２から、コンパレータ１３
は、読み出しイネーブル評価ステップ３０において、読
み出しイネーブル要求をモニタする。読み出しイネーブ
ル要求を受け取ると、コンパレータ１３は、すべての読
み出しカウンタ・ブロックと、読み出しカウンタ・ブロ
ック・モニタ・ステップ３１における関連するフラグ・
レジスタとの状態を評価又はモニタする。コンパレータ
１３は、次に、バッファ・レジスタ１２の中にステップ
３２において読み出し要求を満足させるのに充分なデー
タが存在するかどうかを判断する。バッファ・レジスタ
１２の中に充分なデータが存在する場合には、コンパレ
ータ１３は、読み出し要求は正当化されることを指示
し、ステップ３４において、読み出しカウンタ・ブロッ
クをインクリメントする。ステップ３２において充分な
データが存在しないと判断される場合には、コンパレー
タ１３は、ステップ３５において読み出し要求を拒絶し
て先に進み、ステップ３０において、更なる読み出し／
書き込みイネーブル要求をモニタする。
【００３６】図２に示されているように、同様のコンパ
レータの手順が、書き込み要求に関しても同時に生じ
る。コンパレータ１３は、ステップ３０において、書き
込みイネーブル要求を、連続的にモニタする。書き込み
イネーブル要求を受け取ると、コンパレータ１３は、書
き込みカウンタ・ブロック及び書き込みフラグ・レジス
タ、すなわち、満たされた及びほとんど満たされたフラ
グ・レジスタの状態を、書き込みカウンタ・ブロック／
書き込みフラグ・レジスタ・モニタ・ステップ３６にお
いて、評価する。コンパレータ１３は、データ書き込み
評価ステップ３７において、書き込みイネーブル要求を
満足するのに充分なバッファ空間が存在するかどうかを
評価する。充分な空間がバッファ・レジスタ１２に存在
し、すべてのフラグ・レジスタが書き込みは許容され得
ることを指示する場合には、コンパレータ１３は、ステ
ップ３９において、書き込みイネーブルを発する。コン
パレータ１３は、次に、ステップ４０において、書き込
みカウンタをインクリメントする。充分な空間がステッ
プ３７において存在しない場合には、コンパレータ１３
は、書き込み要求否定ステップ３８において書き込み要
求を拒絶し、ステップ３０に進んで、書き込み要求をモ
ニタする。
【００３７】バッファリング・システムの動作は、次の
ように生じる。バッファは当初は空であり、読み出しポ
インタと書き込みポインタとが現在の位置にあることを
指示し、空のフラグ・レジスタがハイに設定される。読
み出し要求を受け取ると、コンパレータ１３は、フラグ
とカウンタ・ブロックとをモニタして、読み出し要求が
イネーブルされ得るかを判断する。コンパレータ１３
は、空のフラグが設定されており、データが入手不可能
であることを示していることを判断すると、要求を否定
する。次の書き込み指示を受け取ると、コンパレータ１
３は、ブロックとフラグとの現在の状態を再び評価す
る。満たされた及びほとんど満たされたフラグの両方が
設定されておらず、従って、書き込み要求が付与され、
それぞれの書き込みブロックは、１フレームだけインク
リメントされ、Ｗ’＝Ｗ＋１、（Ｗ＋１）’＝Ｗ＋２、
（Ｗ＋２）’＝Ｗ＋３と設定する。空のフラグ・レジス
タは、ローに設定されており、ほとんど空のフラグ・レ
ジスタは、ハイに設定されている。別の書き込み指示
が、再び、書き込みブロックを前進させ、システムは、
次に、読み出しフラグと書き込みフラグとをモニタす
る。第２の書き込みイネーブル要求を受け取る際には、
読み出しポインタＲの値と書き込みプラス２（Ｗ＋２）
のポインタとは、等しい。ほとんど空のフラグ・レジス
タは、この２つが等しくなると、この場合にはハイから
ローに、状態を変化させる。ほとんど空及びほとんど満
たされたフラグ・レジスタをモニタして変化させる好適
な方法は、イネーブル要求をモニタすることであり、イ
ネーブルが付与され適切な書き込み又は読み出しカウン
タ・ブロックがインクリメントするときには、読み出し
及び書き込みポインタの比較が生じて、レジスタがほと
んど満たされた状態又はほとんど空の状態に変化した
か、又は、ＲがＷ＋２に等しくなったか、又は、ＷがＲ
＋２に等しくなったかを判断する。この条件が生じる
と、ほとんど満たされた又はほとんど空のフラグ・レジ
スタが、ハイに設定される。
【００３８】この例の目的のために、「ほとんど空」の
フラグは、コンパレータによって送出された最後の書き
込みイネーブルの結果として、偽に設定されてきてい
る。コンパレータ１３が読み出しイネーブル要求を受け
取ると、コンパレータ１３は、フラグ・レジスタを評価
するが、フラグ・レジスタは、条件のどれもが真ではな
いことを指示し、読み出し要求を生じる。読み出し要求
が生じることが、読み出しカウンタ・ブロックをトリガ
して１だけインクリメントさせ、ほとんど空のフラグ・
レジスタが設定されるべきかどうかを決定するために、
比較が行われる。この場合には、入手可能なデータが、
１だけ減少し、ポインタが１だけ減少し、従って、読み
出しカウンタが書き込みカウンタ・プラス２以下である
かどうかを判断する比較は真となる。動作は継続し、通
常の条件下では、いくつかの書き込み要求が生じて、満
たされた、ほとんど満たされた、空の、ほとんど空の指
示のどれも与えられない。
【００３９】バッファの条件は、バッファを充填しそれ
に関する指示を送出するのに重要である。バッファは、
どれも、有限の大きさであり、すなわち、特定の量のデ
ータだけが、バッファが満たされる前に、又は、この状
況では、ほとんど満たされる前に、バッファに書き込ま
れ得る。ここでは、バッファは、ただ２だけ多いデータ
書き込みイネーブル・コマンドを提供することができる
ときには、ほとんど満たされていると考えられる。従っ
て、バッファ・モニタリング構成の読み出し側をモニタ
するのではなく、コンパレータ１３は、書き込み要求を
モニタして書き込みポインタをバッファの最大の大きさ
と比較しなければならない。コンパレータが受け取った
書き込みイネーブル要求がコンパレータにポインタは最
大のバッファ空間すなわちＢから２書き込み要求の状態
であるとの情報を与えるときには、ほとんど満たされた
レジスタはハイに設定され、書き込みカウンタ・ブロッ
クはインクリメントされる。別の書き込みイネーブルを
受け取ると、コンパレータは、ほとんど満たされたイン
ジケータが設定されているのを見出して、カウンタ・ブ
ロックを１だけインクリメントする。次の書き込みイネ
ーブルがバッファを満たし、ポインタ位置の間の比較に
よって、書き込みイネーブルが許容され、ほとんど満た
されたフラグ・レジスタをローに変化させ、満たされた
フラグ・レジスタをハイに変化させる。それ以後の読み
出しイネーブル要求は応えられるが、書き込み要求は否
定される。上述のように、コンパレータは、バッファ容
量とバッファの中のデータとをトラッキングし、すなわ
ち、Ｗ、Ｗ＋１、Ｗ＋２をＢと比較する。
【００４０】４つのフラグ・レジスタは、メタ安定性が
生じることができる最小の時間ウィンドウを保証するフ
リップフロップを介して、同期がとられる。それぞれの
フラグ・レジスタのフリップフロップは、アクティブな
クロック・エッジをモニタすることによって動作して、
クロック・エッジの周囲のウィンドウを提供し、そのウ
ィンドウの間にデータが変更されないことを保証し、結
果的に出力が安定することを保証する。ウィンドウの幅
は、フリップフロップ・トランジスタのレイアウトに依
存して変動し、ウィンドウ幅が最小化されると最大の安
定性が与えられる。従って、フリップフロップのための
回路は、システム設計が先行するクロック・エッジ（前
縁部）における不必要なデータ変化を排除する充分な時
間ウィンドウ動作を与え、他方で、同時に、重要なフラ
グ・レジスタの動作周期を制限しない。
【００４１】本発明の重要な側面は、上述の実例から判
断されるように、フラグ・レジスタのためのグレイ・カ
ウンタの使用であり、フリップフロップをチューニング
してタイミング使用を最大にすることは、コンパレータ
がバッファの現在の状態を評価してそれに従って作用す
る能力を強化する。この明細書で開示されている構成を
通じて、データを転送し現在の条件を評価して状態を変
更するのには最小の時間だけが要求されるので、高速の
データ転送のために、非同期クロック動作、非同期デー
タ要求、及び非同期データ転送を統御する最大の能力が
達成される。本発明は、従って、安定的な転送条件の下
で、クロック領域の間の高速なデータ転送及びＦＩＦＯ
動作を提供する。
【００４２】本発明を以上で特定の実施例との関係で説
明したが、更なる修正が可能であることを理解すべきで
ある。この出願は、本発明の原理に一般的に従う本発明
のあらゆる改変、使用又は適合を含むことを意図してい
る。
【図面の簡単な説明】
【図１】本発明によるＦＩＦＯデータ・バッファリング
構成を図解している。
【図２】本発明と共に用いられるコンパレータの動作の
流れ図である。

Claims (24)

    【特許請求の範囲】
  1. 【請求項１】 データを、少なくとも１つの関連するバ
    ッファ・ポインタを有する先入れ先出しデータ・バッフ
    ァの中に及びその中から外へ転送するシステムであっ
    て、 コンパレータ回路と、 ポインタ位置をトラッキングする複数のカウンタ・ブロ
    ックと、 相対的なバッファ容量を指示する複数のフラグ・レジス
    タと、 を備えており、前記コンパレータ回路は、前記カウンタ
    ・ブロックと前記フラグ・レジスタとを評価して、前記
    バッファがデータを受け取る又は送出する能力を判断す
    ることを特徴とするシステム。
  2. 【請求項２】 請求項１記載のシステムにおいて、前記
    データ・バッファは、２つの非同期デバイスの間でデー
    タを転送するように動作することを特徴とするシステ
    ム。
  3. 【請求項３】 請求項１記載のシステムにおいて、前記
    複数のフラグ・レジスタは、絶対的な容量レジスタと、
    二次的な容量レジスタとを備えていることを特徴とする
    システム。
  4. 【請求項４】 請求項３記載のシステムにおいて、前記
    複数のフラグ・レジスタは、 満たされたフラグ・レジスタと、 ほとんど満たされたフラグ・レジスタと、 ほとんど空のフラグ・レジスタと、 空のフラグ・レジスタと、 を備えていることを特徴とするシステム。
  5. 【請求項５】 請求項１記載のシステムにおいて、前記
    フラグ・レジスタは、複数のグレイ・カウンタを備えて
    いることを特徴とするシステム。
  6. 【請求項６】 請求項１記載のシステムにおいて、前記
    カウンタ・ブロックは、 複数の読み出しカウンタ・ブロックと、 複数の書き込みカウンタ・ブロックと、 を備えていることを特徴とするシステム。
  7. 【請求項７】 請求項６記載のシステムにおいて、前記
    読み出しカウンタ・ブロックは、 バッファ読み出しポインタをトラッキングする１つの一
    次カウンタ・ブロックと、 前記バッファ読み出しポインタから所定の回数だけオフ
    セットしたデータをトラッキングする少なくとも１つの
    二次カウンタ・ブロックと、 を備えていることを特徴とするシステム。
  8. 【請求項８】 請求項７記載のシステムにおいて、前記
    書き込みカウンタ・ブロックは、 バッファ書き込みポインタをトラッキングする１つの一
    次カウンタ・ブロックと、 前記バッファ書き込みポインタから所定の回数だけオフ
    セットしたデータをトラッキングする少なくとも１つの
    二次カウンタ・ブロックと、 を備えていることを特徴とするシステム。
  9. 【請求項９】 請求項１記載のシステムにおいて、 前記カウンタ・ブロックと前記フラグ・レジスタとに接
    続されたクロックを更に備えていることを特徴とするシ
    ステム。
  10. 【請求項１０】 データ転送要求を評価しデータ・バッ
    ファを介して２つのデバイスの間でデータを転送する方
    法であって、 複数のカウンタ・ブロックを同時にモニタしながら、デ
    ータ・バッファ充填状態を示す複数のフラグ・レジスタ
    をモニタするステップと、 前記フラグ・レジスタと前記カウンタ・ブロックとが転
    送するデータが入手可能であることを示すときには、前
    記データ転送要求を通過させるステップと、 を含むことを特徴とする方法。
  11. 【請求項１１】 請求項１０記載の方法において、前記
    モニタするステップは、更に、少なくとも１つのポイン
    タを用いて、前記カウンタ・ブロックによる前記バッフ
    ァ充填状態をトラッキングするステップを含むことを特
    徴とする方法。
  12. 【請求項１２】 請求項１０記載の方法において、前記
    データ・バッファ充填状態は、絶対的な及び二次的に絶
    対的な充填指示を含むことを特徴とする方法。
  13. 【請求項１３】 請求項１２記載の方法において、前記
    バッファが現在のポインタ位置よりも所定の回数だけ先
    に絶対的な充填容量に到達することを前記カウンタ・ブ
    ロックが示すときに、二次的に絶対的な充填インジケー
    タを設定するステップを更に含むことを特徴とする方
    法。
  14. 【請求項１４】 請求項１３記載の方法において、 絶対的な充填容量は空を含み、 二次的に絶対的な充填容量は、ほとんど空を含むことを
    特徴とする方法。
  15. 【請求項１５】 請求項１１記載の方法において、 前記モニタするステップの間にイネーブル要求を受け取
    るステップを更に含むことを特徴とする方法。
  16. 【請求項１６】 データを、少なくとも１つの関連する
    ポインタを有する先入れ先出しデータ・バッファを用い
    て２つのデバイスの間でデータを転送するシステムであ
    って、 バッファ容量状態を指示する複数のフラグ・レジスタ
    と、 ポインタ位置をシーケンシャルにトラッキングする複数
    のカウンタ・ブロックと、 前記カウンタ・ブロックと前記フラグ・レジスタとから
    の情報を比較し、所定の条件下でのデータ転送指示を提
    供するコンパレータ回路と、 を備えていることを特徴とするシステム。
  17. 【請求項１７】 請求項１６記載のシステムにおいて、
    前記フラグ・レジスタは、グレイ・カウンタを備えてい
    ることを特徴とするシステム。
  18. 【請求項１８】 請求項１６記載システムにおいて、前
    記フラグ・レジスタは、満たされたフラグ・レジスタと
    空のフラグ・レジスタとを備えていることを特徴とする
    システム。
  19. 【請求項１９】 請求項１８記載のシステムにおいて、
    前記データ転送は、書き込み命令を含み、前記所定の条
    件は、ハイに設定されていない前記満たされたフラグ・
    レジスタを含むことを特徴とするシステム。
  20. 【請求項２０】 請求項１８記載のシステムにおいて、
    前記データ転送は、読み出し命令を含み、前記所定の条
    件は、ハイに設定されていない前記空のフラグ・レジス
    タを含むことを特徴とするシステム。
  21. 【請求項２１】 請求項１６記載のシステムにおいて、
    前記データ・ブロックは、 前記ポインタをトラッキングする１つのブロックを含
    み、 残りのブロックは、前記ポインタに対して所定の時間周
    期においてトラッキングをすることを特徴とするシステ
    ム。
  22. 【請求項２２】 請求項１６記載のシステムにおいて、 前記カウンタ・ブロックと前記フラグ・レジスタとに接
    続されたクロックを更に備えていることを特徴とするシ
    ステム。
  23. 【請求項２３】 請求項２２記載のシステムにおいて、 前記カウンタ・ブロックは、読み出しカウンタ・ブロッ
    クを含み、 前記フラグ・レジスタは、空のフラグ・レジスタとほと
    んど空のフラグ・レジスタとを含み、 前記クロックは読み出しクロックを含むことを特徴とす
    るシステム。
  24. 【請求項２４】 請求項１６記載のシステムにおいて、
    前記データ・バッファは、２つの非同期デバイスの間で
    データを転送するように動作することを特徴とするシス
    テム。
JP10035954A 1997-02-18 1998-02-18 先入れ先出しデータ・バッファリング・システム Pending JPH1124889A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US08/801,630 US6101329A (en) 1997-02-18 1997-02-18 System for comparing counter blocks and flag registers to determine whether FIFO buffer can send or receive data
US801630 2007-05-09

Publications (1)

Publication Number Publication Date
JPH1124889A true JPH1124889A (ja) 1999-01-29

Family

ID=25181641

Family Applications (1)

Application Number Title Priority Date Filing Date
JP10035954A Pending JPH1124889A (ja) 1997-02-18 1998-02-18 先入れ先出しデータ・バッファリング・システム

Country Status (3)

Country Link
US (1) US6101329A (ja)
EP (1) EP0859311A1 (ja)
JP (1) JPH1124889A (ja)

Families Citing this family (40)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE69940104D1 (de) * 1998-03-18 2009-01-29 Oce Tech Bv Verfahren und system zur verwaltung von druckdaten
JPH11273243A (ja) * 1998-03-20 1999-10-08 Toshiba Corp ディスク装置及び同装置に適用されるライトバッファ制御方法
JP3447586B2 (ja) * 1998-10-22 2003-09-16 Ｎｅｃエレクトロニクス株式会社 クロック同期化方法及びその装置
US6396894B2 (en) * 2000-02-01 2002-05-28 Broadcom Corporation Overflow detector for FIFO
US6745265B1 (en) * 2000-03-21 2004-06-01 Agere Systems Inc. Method and apparatus for generating status flags in a memory device
US6687255B1 (en) * 2000-03-21 2004-02-03 Lsi Logic Corporation Data communication circuit having FIFO buffer with frame-in-FIFO generator
JP2001290700A (ja) * 2000-04-07 2001-10-19 Mitsubishi Electric Corp 出力ｆｉｆｏデータ転送制御装置
US6857043B1 (en) * 2000-04-28 2005-02-15 Altera Corporation Shift register implementations of first-in/first-out memories utilizing a double increment gray code counter
US6977897B1 (en) * 2000-05-08 2005-12-20 Crossroads Systems, Inc. System and method for jitter compensation in data transfers
JP3803246B2 (ja) * 2000-12-05 2006-08-02 松下電器産業株式会社 非同期ｆｉｆｏ回路
US7366270B2 (en) * 2000-12-20 2008-04-29 Primarion, Inc. PLL/DLL dual loop data synchronization utilizing a granular FIFO fill level indicator
WO2002058317A2 (en) * 2000-12-20 2002-07-25 Primarion, Inc. Pll/dll dual loop data synchronization
GB2371641B (en) 2001-01-27 2004-10-06 Mitel Semiconductor Ltd Direct memory access controller for circular buffers
EP1229437B1 (en) * 2001-02-06 2007-06-20 Nortel Networks S.A. Multirate circular buffer and method of operating the same
US20040019715A1 (en) * 2001-02-06 2004-01-29 Raphael Apfeldorfer Multirate circular buffer and method of operating the same
US6486704B1 (en) * 2001-06-19 2002-11-26 Texas Instruments Incorporated Programmable burst FIFO
US6696854B2 (en) * 2001-09-17 2004-02-24 Broadcom Corporation Methods and circuitry for implementing first-in first-out structure
GB2387932B (en) * 2002-04-26 2005-06-22 Motorola Inc Apparatus and method for scheduling tasks in a communications network
US7042813B2 (en) * 2002-05-13 2006-05-09 Texas Instruments Incorporated Shock protection for compressed audio on a CD player
US7099972B2 (en) * 2002-07-03 2006-08-29 Sun Microsystems, Inc. Preemptive round robin arbiter
JP4383068B2 (ja) * 2003-02-20 2009-12-16 パナソニック株式会社 ファクシミリ装置及び複合機
US7546400B2 (en) * 2004-02-13 2009-06-09 International Business Machines Corporation Data packet buffering system with automatic threshold optimization
DE102004014968B4 (de) * 2004-03-26 2008-09-11 Qimonda Ag Integrierte Schaltung mit einem Parallel-Seriell-Umsetzer und Verfahren
US7911475B2 (en) * 2004-10-18 2011-03-22 Genesis Microchip Inc. Virtual extended display information data (EDID) in a flat panel controller
US7911473B2 (en) * 2004-10-18 2011-03-22 Genesis Microchip Inc. Method for acquiring extended display identification data (EDID) in a powered down EDID compliant display controller
US7484112B2 (en) 2004-10-18 2009-01-27 Genesis Microchip Inc. Power management in a display controller
US7995043B2 (en) * 2004-10-18 2011-08-09 Tamiras Per Pte. Ltd., Llc Arbitration for acquisition of extended display identification data (EDID)
US7477244B2 (en) * 2004-10-18 2009-01-13 Genesis Microchip Inc. Automatic activity detection in a display controller
US7839409B2 (en) * 2004-10-18 2010-11-23 Ali Noorbakhsh Acquisition of extended display identification data (EDID) using inter-IC (I2C) protocol
US7694097B2 (en) * 2004-11-15 2010-04-06 International Business Machines Corporation System and method for managing an electronic storage volume
KR100837268B1 (ko) * 2005-02-03 2008-06-11 삼성전자주식회사 메모리 카드에서의 파워다운모드 제어장치 및 방법
US7454538B2 (en) * 2005-05-11 2008-11-18 Qualcomm Incorporated Latency insensitive FIFO signaling protocol
EP1773043A1 (en) * 2005-10-06 2007-04-11 Dibcom Method and system for storing data packets
US7966435B2 (en) * 2007-01-11 2011-06-21 International Business Machines Corporation Integrated circuit design structure for an asychronous data interface
US8131967B2 (en) * 2007-01-11 2012-03-06 International Business Machines Corporation Asynchronous data interface
DE602008004500D1 (en) * 2007-05-16 2011-02-24 Nxp Bv Fifo-puffer
GB2497525A (en) 2011-12-12 2013-06-19 St Microelectronics Ltd Controlling shared memory data flow
EP2937807B1 (en) * 2012-12-21 2018-01-31 Nippon Telegraph and Telephone Corporation Monitoring device and monitoring method
US9389906B2 (en) * 2013-12-23 2016-07-12 Intel Corporation Latency agnostic transaction buffer for request-grant protocols
CN112965689B (zh) * 2021-02-26 2023-05-09 西安微电子技术研究所 一种基于源同步的分布式异步fifo数据交互方法及fifo结构

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE2459476B2 (de) * 1974-12-16 1977-01-20 Gesellschaft für Mathematik und Datenverarbeitung mbH, 5300 Bonn Schaltungsanordnung fuer nichtzyklische datenpermutationen
US4085438A (en) * 1976-11-11 1978-04-18 Copes-Vulcan Inc. Digital sootblower control systems and methods therefor
US4175287A (en) * 1978-01-23 1979-11-20 Rockwell International Corporation Elastic store slip control circuit apparatus and method for preventing overlapping sequential read and write operations
EP0206743A3 (en) * 1985-06-20 1990-04-25 Texas Instruments Incorporated Zero fall-through time asynchronous fifo buffer with nonambiguous empty/full resolution
JP2563451B2 (ja) * 1988-03-10 1996-12-11 松下電器産業株式会社 論理シミュレーション方法と論理シミュレーション装置
US5084841A (en) * 1989-08-14 1992-01-28 Texas Instruments Incorporated Programmable status flag generator FIFO using gray code
US5249271A (en) * 1990-06-04 1993-09-28 Emulex Corporation Buffer memory data flow controller
JPH0827705B2 (ja) * 1990-07-25 1996-03-21 インターナショナル・ビジネス・マシーンズ・コーポレイション アダプタ
JP2703417B2 (ja) * 1991-04-05 1998-01-26 富士通株式会社 受信バッファ
US5384744A (en) * 1992-11-23 1995-01-24 Paradigm Technology, Inc. Look ahead flag for FIFO
US5448606A (en) * 1993-06-30 1995-09-05 The United States Of America As Represented By The Secratary Of The Navy Gray code counter
US5513224A (en) * 1993-09-16 1996-04-30 Codex, Corp. Fill level indicator for self-timed fifo
US5365485A (en) * 1993-11-22 1994-11-15 Texas Instruments Incorporated Fifo with fast retransmit mode
US5687316A (en) * 1994-07-29 1997-11-11 International Business Machines Corporation Communication apparatus and methods having P-MAC, I-MAC engines and buffer bypass for simultaneously transmitting multimedia and packet data
US5712992A (en) * 1995-12-06 1998-01-27 Cypress Semiconductor Corporation State machine design for generating empty and full flags in an asynchronous FIFO
US5802052A (en) * 1996-06-26 1998-09-01 Level One Communication, Inc. Scalable high performance switch element for a shared memory packet or ATM cell switch fabric

Also Published As

Publication number Publication date
US6101329A (en) 2000-08-08
EP0859311A1 (en) 1998-08-19

Similar Documents

Publication Publication Date Title
JPH1124889A (ja) 先入れ先出しデータ・バッファリング・システム
US5579530A (en) Method and apparatus for dynamically allocating access time to a resource shared between a peripheral bus and a host bus by dynamically controlling the size of burst data transfers on the peripheral bus
KR0145321B1 (ko) 2방향 데이타 전송장치
US6192428B1 (en) Method/apparatus for dynamically changing FIFO draining priority through asynchronous or isochronous DMA engines in response to packet type and predetermined high watermark being reached
US6151651A (en) Communication link with isochronous and asynchronous priority modes coupling bridge circuits in a computer system
US7434081B2 (en) System and method for read synchronization of memory modules
US6157989A (en) Dynamic bus arbitration priority and task switching based on shared memory fullness in a multi-processor system
US7461286B2 (en) System and method for using a learning sequence to establish communications on a high-speed nonsynchronous interface in the absence of clock forwarding
US6493773B1 (en) Data validity measure for efficient implementation of first-in-first-out memories for multi-processor systems
US5919254A (en) Method and apparatus for switching between source-synchronous and common clock data transfer modes in a multiple processing system
US6148357A (en) Integrated CPU and memory controller utilizing a communication link having isochronous and asynchronous priority modes
US5592629A (en) Apparatus and method for matching data rates to transfer data between two asynchronous devices
US7783817B2 (en) Method and apparatus for conditional broadcast of barrier operations
US6845414B2 (en) Apparatus and method of asynchronous FIFO control
KR100291409B1 (ko) 컴퓨터 시스템내의 동일 버스상에 두 개의 부 디코드 에이전트를 지원하는 방법 및 장치
US4604685A (en) Two stage selection based on time of arrival and predetermined priority in a bus priority resolver
US5894567A (en) Mechanism for enabling multi-bit counter values to reliably cross between clocking domains
EP0343989A2 (en) Data processing systems with delayed cache write
US5745731A (en) Dual channel FIFO circuit with a single ported SRAM
US6336179B1 (en) Dynamic scheduling mechanism for an asynchronous/isochronous integrated circuit interconnect bus
US7822905B2 (en) Bridges capable of controlling data flushing and methods for flushing data
EP0437712A2 (en) Tandem cache memory
EP0378422B1 (en) Look ahead bus transfer request
JP2000047977A (ja) 双方向バス制御方式
US6377650B1 (en) Counter register monitor and update circuit for dual-clock system