JPH11238085A - 検査系列生成方法 - Google Patents
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- JPH11238085A JPH11238085A JP10311948A JP31194898A JPH11238085A JP H11238085 A JPH11238085 A JP H11238085A JP 10311948 A JP10311948 A JP 10311948A JP 31194898 A JP31194898 A JP 31194898A JP H11238085 A JPH11238085 A JP H11238085A
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Abstract
(57)【要約】
【課題】 検査容易化されたＲＴＬ回路に対して検査系
列を容易に生成可能な検査系列生成方法を提供する。 【解決手段】 ＲＴＬ回路に対して、検査容易である回
路構造になるようにスキャン化するレジスタを決定す
る。このＲＴＬ回路に対して所定の評価指標を基にして
時間軸展開を行う（Ｓ２０）とともに、論理合成を行っ
て（Ｓ３１）、時間軸展開されたゲートレベルの回路で
ある時間軸展開組合せ回路を検査系列生成用回路として
生成する（Ｓ３２）。この時間軸展開組合せ回路に対し
て多重縮退故障を対象とした検査入力を生成し（Ｓ３
３）、各外部入力および擬似外部入力が存在するタイム
フレームの情報を基に検査系列に変換し、さらにスキャ
ンのシフト動作を考慮したスキャン用検査系列に変換す
る（Ｓ３４，Ｓ３５）。
列を容易に生成可能な検査系列生成方法を提供する。 【解決手段】 ＲＴＬ回路に対して、検査容易である回
路構造になるようにスキャン化するレジスタを決定す
る。このＲＴＬ回路に対して所定の評価指標を基にして
時間軸展開を行う（Ｓ２０）とともに、論理合成を行っ
て（Ｓ３１）、時間軸展開されたゲートレベルの回路で
ある時間軸展開組合せ回路を検査系列生成用回路として
生成する（Ｓ３２）。この時間軸展開組合せ回路に対し
て多重縮退故障を対象とした検査入力を生成し（Ｓ３
３）、各外部入力および擬似外部入力が存在するタイム
フレームの情報を基に検査系列に変換し、さらにスキャ
ンのシフト動作を考慮したスキャン用検査系列に変換す
る（Ｓ３４，Ｓ３５）。
Description
【０００１】
【発明の属する技術分野】本発明は、集積回路（ＬＳ
Ｉ）の検査系列生成に関するものであり、特にレジスタ
トランスファレベル（ＲＴＬ，Register Transfer Leve
l ）で設計された集積回路であるＲＴＬ回路に対して検
査系列生成を行う技術に属するものである。
Ｉ）の検査系列生成に関するものであり、特にレジスタ
トランスファレベル（ＲＴＬ，Register Transfer Leve
l ）で設計された集積回路であるＲＴＬ回路に対して検
査系列生成を行う技術に属するものである。
【０００２】
【従来の技術】従来の検査容易化設計の手法の代表的な
ものとして、スキャン設計方法がある。スキャン設計方
法とは、論理設計された集積回路内のフリップフロップ
（ＦＦ）を、外部から直接に制御（スキャンイン）およ
び観測（スキャンアウト）可能なスキャンＦＦに置き換
え、順序回路の検査入力生成問題を組合せ回路の問題に
簡略化することによって、検査系列の生成が容易になる
ようにするものである（1990年，コンピュータサイエン
スプレス（Computer Science Press）社発行，「Digita
l Systems Tesing and Testable DESIGN」，９章デザイ
ンフォーテスタビリティ（Design For Testability）参
照）。
ものとして、スキャン設計方法がある。スキャン設計方
法とは、論理設計された集積回路内のフリップフロップ
（ＦＦ）を、外部から直接に制御（スキャンイン）およ
び観測（スキャンアウト）可能なスキャンＦＦに置き換
え、順序回路の検査入力生成問題を組合せ回路の問題に
簡略化することによって、検査系列の生成が容易になる
ようにするものである（1990年，コンピュータサイエン
スプレス（Computer Science Press）社発行，「Digita
l Systems Tesing and Testable DESIGN」，９章デザイ
ンフォーテスタビリティ（Design For Testability）参
照）。
【０００３】従来のスキャン設計方法としては、全ての
ＦＦをスキャンＦＦに置き換えるフルスキャン設計手法
や、前記フルスキャン設計手法における面積オーバヘッ
ド大などの問題点を解消すべく、観測・制御が困難な箇
所のみをスキャンＦＦに置き換えるパーシャルスキャン
設計手法があり、主としてゲートレベルで行われてい
た。
ＦＦをスキャンＦＦに置き換えるフルスキャン設計手法
や、前記フルスキャン設計手法における面積オーバヘッ
ド大などの問題点を解消すべく、観測・制御が困難な箇
所のみをスキャンＦＦに置き換えるパーシャルスキャン
設計手法があり、主としてゲートレベルで行われてい
た。
【０００４】
【発明が解決しようとする課題】ところが、従来のゲー
トレベルにおけるパーシャルスキャン設計手法による
と、論理合成によって生成したゲートレベルの回路の動
作タイミングがスキャン設計によって影響を受けてしま
い、正常な動作が保証されなくなる場合があった。この
ため、設計の手戻りが生じ、設計期間が長期化するとい
う問題があった。
トレベルにおけるパーシャルスキャン設計手法による
と、論理合成によって生成したゲートレベルの回路の動
作タイミングがスキャン設計によって影響を受けてしま
い、正常な動作が保証されなくなる場合があった。この
ため、設計の手戻りが生じ、設計期間が長期化するとい
う問題があった。
【０００５】そこで最近では、ゲートレベルよりも抽象
度が高いレジスタトランスファレベル（ＲＴＬ）におい
て、パーシャルスキャン設計を行う手法が提案されてい
る。
度が高いレジスタトランスファレベル（ＲＴＬ）におい
て、パーシャルスキャン設計を行う手法が提案されてい
る。
【０００６】例えば、ＲＴＬで設計された集積回路（Ｒ
ＴＬ回路）に対して、指定されたスキャン化割合の範囲
の中で、可検査性尺度などを用いて、スキャン化するレ
ジスタを決定するという方法が提案されている（1995
年，ＡＳＰＤＡＣ（Asia and South Pasific Design Au
tomation Conference ），pp209〜216，「Design For T
estability Using register Transfer Level Partial S
can Selection」）。
ＴＬ回路）に対して、指定されたスキャン化割合の範囲
の中で、可検査性尺度などを用いて、スキャン化するレ
ジスタを決定するという方法が提案されている（1995
年，ＡＳＰＤＡＣ（Asia and South Pasific Design Au
tomation Conference ），pp209〜216，「Design For T
estability Using register Transfer Level Partial S
can Selection」）。
【０００７】ところが前記のＲＴＬにおけるパーシャル
スキャン設計手法によると、ＲＴＬにおいて、高い故障
検出率を保証することは困難であった。すなわち、前記
のＲＴＬにおけるパーシャルスキャン設計手法では、指
定されたスキャン化割合の範囲の中でできるだけ故障検
出率を上げるというスタンスをとるので、スキャン化す
るレジスタの決定、論理合成、スキャンパス挿入、検査
系列生成という一連の工程を、高い故障検出率が得られ
るまで、繰り返し行わなければならない。このため、ス
キャン化設計全体としては時間がかかり、結果としてテ
スト設計コストが大きくなるという問題があった。
スキャン設計手法によると、ＲＴＬにおいて、高い故障
検出率を保証することは困難であった。すなわち、前記
のＲＴＬにおけるパーシャルスキャン設計手法では、指
定されたスキャン化割合の範囲の中でできるだけ故障検
出率を上げるというスタンスをとるので、スキャン化す
るレジスタの決定、論理合成、スキャンパス挿入、検査
系列生成という一連の工程を、高い故障検出率が得られ
るまで、繰り返し行わなければならない。このため、ス
キャン化設計全体としては時間がかかり、結果としてテ
スト設計コストが大きくなるという問題があった。
【０００８】前記の問題に鑑み、本発明は、検査容易で
ある構造を有するＲＴＬ回路に対して、検査系列を容易
に生成することができる検査系列生成方法を提供するこ
とを課題とする。
ある構造を有するＲＴＬ回路に対して、検査系列を容易
に生成することができる検査系列生成方法を提供するこ
とを課題とする。
【０００９】
【課題を解決するための手段】前記課題を解決するため
に、請求項１の発明が講じた解決手段は、レジスタトラ
ンスファレベル（ＲＴＬ，Register Transfer Level ）
で設計された集積回路であるＲＴＬ回路に対して、検査
系列を生成する検査系列生成方法として、前記ＲＴＬ回
路は、検査時において無閉路構造であるか、または、ス
キャン化するレジスタが決定されており、かつ、検査時
において、スキャン化するレジスタの通常データ入力を
擬似外部出力とみなし、データ出力を擬似外部入力とみ
なしたとき無閉路構造となるものとし、前記ＲＴＬ回路
を、時間軸展開されたゲートレベルの回路である時間軸
展開組合せ回路に変換する第１の工程と、前記第１の工
程において生成した時間軸展開組合せ回路に対して、検
査入力を生成する第２の工程と、前記第２の工程におい
て生成した検査入力を、前記第１の工程において生成し
た時間軸展開組合せ回路における各外部入力および擬似
外部入力が属するタイムフレームの情報を基に、前記Ｒ
ＴＬ回路を論理合成して得られるゲートレベル回路に対
する検査系列に変換する第３の工程とを備えているもの
である。
に、請求項１の発明が講じた解決手段は、レジスタトラ
ンスファレベル（ＲＴＬ，Register Transfer Level ）
で設計された集積回路であるＲＴＬ回路に対して、検査
系列を生成する検査系列生成方法として、前記ＲＴＬ回
路は、検査時において無閉路構造であるか、または、ス
キャン化するレジスタが決定されており、かつ、検査時
において、スキャン化するレジスタの通常データ入力を
擬似外部出力とみなし、データ出力を擬似外部入力とみ
なしたとき無閉路構造となるものとし、前記ＲＴＬ回路
を、時間軸展開されたゲートレベルの回路である時間軸
展開組合せ回路に変換する第１の工程と、前記第１の工
程において生成した時間軸展開組合せ回路に対して、検
査入力を生成する第２の工程と、前記第２の工程におい
て生成した検査入力を、前記第１の工程において生成し
た時間軸展開組合せ回路における各外部入力および擬似
外部入力が属するタイムフレームの情報を基に、前記Ｒ
ＴＬ回路を論理合成して得られるゲートレベル回路に対
する検査系列に変換する第３の工程とを備えているもの
である。
【００１０】請求項１の発明によると、第１の工程にお
いて、ＲＴＬ回路を、容易に検査入力生成可能なゲート
レベルの時間軸展開組合せ回路に変換し、第２の工程に
おいて、この時間軸展開組合せ回路に対して組合せ回路
用の検査入力を生成し、第３の工程において、前記検査
入力を、スキャン化された順序回路用の検査系列に変換
する。これによって、ＲＴＬ回路を論理合成して得られ
るゲートレベル回路に対する検査系列を容易に生成する
ことができる。
いて、ＲＴＬ回路を、容易に検査入力生成可能なゲート
レベルの時間軸展開組合せ回路に変換し、第２の工程に
おいて、この時間軸展開組合せ回路に対して組合せ回路
用の検査入力を生成し、第３の工程において、前記検査
入力を、スキャン化された順序回路用の検査系列に変換
する。これによって、ＲＴＬ回路を論理合成して得られ
るゲートレベル回路に対する検査系列を容易に生成する
ことができる。
【００１１】そして、請求項２の発明では、前記請求項
１の検査系列生成方法における第１の工程は、前記ＲＴ
Ｌ回路に対して所定の評価指標を基に時間軸展開を行う
ＲＴＬ時間軸展開処理と、前記ＲＴＬ回路に対して論理
合成を行いゲートレベルの回路に変換する論理合成処理
と、前記ＲＴＬ時間軸展開処理において求めた時間軸展
開されたＲＴＬ回路と、前記論理合成処理において生成
したゲートレベルの回路とを基にして、前記時間軸展開
組合せ回路を生成する検査系列生成用回路生成処理とを
備えているものとする。
１の検査系列生成方法における第１の工程は、前記ＲＴ
Ｌ回路に対して所定の評価指標を基に時間軸展開を行う
ＲＴＬ時間軸展開処理と、前記ＲＴＬ回路に対して論理
合成を行いゲートレベルの回路に変換する論理合成処理
と、前記ＲＴＬ時間軸展開処理において求めた時間軸展
開されたＲＴＬ回路と、前記論理合成処理において生成
したゲートレベルの回路とを基にして、前記時間軸展開
組合せ回路を生成する検査系列生成用回路生成処理とを
備えているものとする。
【００１２】さらに、請求項３の発明では、前記請求項
２の検査系列生成方法におけるＲＴＬ時間軸展開処理
は、各タイムフレームに存在する組合せ機能部品の個数
の総和または各タイムフレームに存在する組合せ機能部
品の見積もりゲート数の総和を前記所定の評価指標とし
て用いて、この評価指標がより小さくなるように前記Ｒ
ＴＬ回路に対して時間軸展開を行うものとする。
２の検査系列生成方法におけるＲＴＬ時間軸展開処理
は、各タイムフレームに存在する組合せ機能部品の個数
の総和または各タイムフレームに存在する組合せ機能部
品の見積もりゲート数の総和を前記所定の評価指標とし
て用いて、この評価指標がより小さくなるように前記Ｒ
ＴＬ回路に対して時間軸展開を行うものとする。
【００１３】また、請求項４の発明では、前記請求項２
の検査系列生成方法におけるＲＴＬ時間軸展開処理は、
擬似外部入力または擬似外部出力が存在するタイムフレ
ームの個数を前記所定の評価指標として用いて、この評
価指標がより小さくなるよう前記ＲＴＬ回路に対して時
間軸展開を行うものとする。
の検査系列生成方法におけるＲＴＬ時間軸展開処理は、
擬似外部入力または擬似外部出力が存在するタイムフレ
ームの個数を前記所定の評価指標として用いて、この評
価指標がより小さくなるよう前記ＲＴＬ回路に対して時
間軸展開を行うものとする。
【００１４】また、請求項５の発明では、前記請求項２
の検査系列生成方法におけるＲＴＬ時間軸展開処理は、
各擬似外部入力が存在するタイムフレーム数の総和と各
擬似外部出力が存在するタイムフレーム数の総和との和
から、対応する擬似外部出力が存在するタイムフレーム
の次のタイムフレームに，対応する擬似外部入力が存在
するレジスタの個数を減じたものを、前記所定の評価指
標として用いて、この評価指標がより小さくなるよう前
記ＲＴＬ回路に対して時間軸展開を行うものとする。
の検査系列生成方法におけるＲＴＬ時間軸展開処理は、
各擬似外部入力が存在するタイムフレーム数の総和と各
擬似外部出力が存在するタイムフレーム数の総和との和
から、対応する擬似外部出力が存在するタイムフレーム
の次のタイムフレームに，対応する擬似外部入力が存在
するレジスタの個数を減じたものを、前記所定の評価指
標として用いて、この評価指標がより小さくなるよう前
記ＲＴＬ回路に対して時間軸展開を行うものとする。
【００１５】また、請求項６の発明では、前記請求項２
の検査系列生成方法におけるＲＴＬ時間軸展開処理は、
各タイムフレームに存在する外部入力の個数の総和を前
記所定の評価指標として用いて、この評価指標がより大
きくなるよう前記ＲＴＬ回路に対して時間軸展開を行う
ものとする。
の検査系列生成方法におけるＲＴＬ時間軸展開処理は、
各タイムフレームに存在する外部入力の個数の総和を前
記所定の評価指標として用いて、この評価指標がより大
きくなるよう前記ＲＴＬ回路に対して時間軸展開を行う
ものとする。
【００１６】そして、請求項７の発明では、前記請求項
２の検査系列生成方法におけるＲＴＬ時間軸展開処理
は、前記ＲＴＬ回路の各外部出力および擬似外部出力に
ついて、それぞれ、最大順序深度を求める第１の処理
と、前記ＲＴＬ回路の各外部出力および擬似外部出力
を、前記第１の処理において計算した最大順序深度の大
きい順にソートする第２の処理と、前記第１の処理で計
算した最大順序深度の最大値に１を加えた値を、時間軸
展開のタイムフレーム数として設定する第３の処理と、
各外部出力または擬似外部出力について、前記第２の処
理におけるソート結果の順に、所定の評価指標に基づい
て時間軸展開を行う第４の処理とを備えているものとす
る。
２の検査系列生成方法におけるＲＴＬ時間軸展開処理
は、前記ＲＴＬ回路の各外部出力および擬似外部出力に
ついて、それぞれ、最大順序深度を求める第１の処理
と、前記ＲＴＬ回路の各外部出力および擬似外部出力
を、前記第１の処理において計算した最大順序深度の大
きい順にソートする第２の処理と、前記第１の処理で計
算した最大順序深度の最大値に１を加えた値を、時間軸
展開のタイムフレーム数として設定する第３の処理と、
各外部出力または擬似外部出力について、前記第２の処
理におけるソート結果の順に、所定の評価指標に基づい
て時間軸展開を行う第４の処理とを備えているものとす
る。
【００１７】また、請求項８の発明では、前記請求項２
の検査系列生成方法において、前記第１の工程は、前記
ＲＴＬ回路について、互いを結ぶ経路にレジスタ、外部
入力および外部出力がいずれも属さない組合せ機能部品
をグループ化する前処理を有し、かつ、前記ＲＴＬ時間
軸展開処理は、前記前処理でグループ化した組合せ機能
部品を１つの組合せ機能部品として時間軸展開を行うも
のであり、前記論理合成処理は、前記前処理でグループ
化した組合せ機能部品を単位として論理合成を行うもの
とする。
の検査系列生成方法において、前記第１の工程は、前記
ＲＴＬ回路について、互いを結ぶ経路にレジスタ、外部
入力および外部出力がいずれも属さない組合せ機能部品
をグループ化する前処理を有し、かつ、前記ＲＴＬ時間
軸展開処理は、前記前処理でグループ化した組合せ機能
部品を１つの組合せ機能部品として時間軸展開を行うも
のであり、前記論理合成処理は、前記前処理でグループ
化した組合せ機能部品を単位として論理合成を行うもの
とする。
【００１８】また、請求項９の発明では、前記請求項１
の検査系列生成方法における第１の工程は、前記ＲＴＬ
回路に対して論理合成を行う論理合成処理と、前記論理
合成処理で生成されたゲートレベルの回路に対して、所
定の評価指標を基にして時間軸展開を行い、前記時間軸
展開組合せ回路を生成するゲートレベル時間軸展開処理
とを備えているものとする。
の検査系列生成方法における第１の工程は、前記ＲＴＬ
回路に対して論理合成を行う論理合成処理と、前記論理
合成処理で生成されたゲートレベルの回路に対して、所
定の評価指標を基にして時間軸展開を行い、前記時間軸
展開組合せ回路を生成するゲートレベル時間軸展開処理
とを備えているものとする。
【００１９】そして、請求項１０の発明では、前記請求
項９の検査系列生成方法におけるゲートレベル時間軸展
開処理は、各タイムフレームに存在するゲートの個数の
総和を前記所定の評価指標として用いて、この評価指標
がより小さくなるよう前記ゲートレベルの回路に対して
時間軸展開を行うものとする。
項９の検査系列生成方法におけるゲートレベル時間軸展
開処理は、各タイムフレームに存在するゲートの個数の
総和を前記所定の評価指標として用いて、この評価指標
がより小さくなるよう前記ゲートレベルの回路に対して
時間軸展開を行うものとする。
【００２０】また、請求項１１の発明では、前記請求項
１の検査系列生成方法における第３の工程は、一のタイ
ムフレームに存在する擬似外部出力に対応するレジスタ
を構成するスキャンＦＦ、および前記一のタイムフレー
ムの次のタイムフレームに存在する擬似外部入力に対応
するレジスタを構成するスキャンＦＦによって、一個の
スキャンパスを構成して、前記検査入力を検査系列に変
換するものとする。
１の検査系列生成方法における第３の工程は、一のタイ
ムフレームに存在する擬似外部出力に対応するレジスタ
を構成するスキャンＦＦ、および前記一のタイムフレー
ムの次のタイムフレームに存在する擬似外部入力に対応
するレジスタを構成するスキャンＦＦによって、一個の
スキャンパスを構成して、前記検査入力を検査系列に変
換するものとする。
【００２１】
【発明の実施の形態】以下、本発明の実施形態につい
て、図面を参照しながら説明する。
て、図面を参照しながら説明する。
【００２２】（第１の参考例）図１は本発明の第１の参
考例に係る検査容易化設計方法における処理の流れを示
すフローチャートである。図１において、Ｓ１１は検査
容易である回路構造を指定する第１の工程としてのステ
ップ、Ｓ１２はレジスタトランスファレベル（ＲＴＬ，
Register Transfer Level ）で設計された集積回路であ
るＲＴＬ回路についてＲＴＬ設計データから有向グラフ
を生成するステップ、Ｓ１３は検査時における前記ＲＴ
Ｌ回路の回路構造が、スキャン化するレジスタの通常デ
ータ入力を擬似外部出力とみなし、データ出力を擬似外
部入力とみなしたときに、ステップＳ１１で指定した回
路構造になるように、ステップＳ１２で生成した有向グ
ラフ上でスキャンレジスタに置換すべきレジスタ（スキ
ャン化するレジスタ）を決定する第２の工程としてのス
テップである。
考例に係る検査容易化設計方法における処理の流れを示
すフローチャートである。図１において、Ｓ１１は検査
容易である回路構造を指定する第１の工程としてのステ
ップ、Ｓ１２はレジスタトランスファレベル（ＲＴＬ，
Register Transfer Level ）で設計された集積回路であ
るＲＴＬ回路についてＲＴＬ設計データから有向グラフ
を生成するステップ、Ｓ１３は検査時における前記ＲＴ
Ｌ回路の回路構造が、スキャン化するレジスタの通常デ
ータ入力を擬似外部出力とみなし、データ出力を擬似外
部入力とみなしたときに、ステップＳ１１で指定した回
路構造になるように、ステップＳ１２で生成した有向グ
ラフ上でスキャンレジスタに置換すべきレジスタ（スキ
ャン化するレジスタ）を決定する第２の工程としてのス
テップである。
【００２３】ステップＳ１１では、検査容易である回路
構造として、無閉路構造、ｎ重整列構造（ｎは自然数）
または組合せ検査入力生成複雑度を持つ構造を指定す
る。
構造として、無閉路構造、ｎ重整列構造（ｎは自然数）
または組合せ検査入力生成複雑度を持つ構造を指定す
る。
【００２４】無閉路構造とは、回路中にフィードバック
ループを含まない構造のことをいう。ｎ重整列構造と
は、回路中のレジスタと外部出力または擬似外部出力と
の任意の対について、この対をなすレジスタと外部出力
または擬似外部出力との間の各経路の順序深度はｎ通り
以下である構造のことをいう。ｎ重整列構造を持つ回路
は、任意の外部出力または擬似外部出力に対して時間軸
展開したとき、各レジスタが存在するタイムフレームの
個数はそれぞれｎ以下に限定されるという性質を持つ。
また、組合せ検査入力生成複雑度を持つ構造とは、組合
せ回路に対する検査系列生成アルゴリズムが適用可能な
程度の複雑度を持つ構造のことをいう。
ループを含まない構造のことをいう。ｎ重整列構造と
は、回路中のレジスタと外部出力または擬似外部出力と
の任意の対について、この対をなすレジスタと外部出力
または擬似外部出力との間の各経路の順序深度はｎ通り
以下である構造のことをいう。ｎ重整列構造を持つ回路
は、任意の外部出力または擬似外部出力に対して時間軸
展開したとき、各レジスタが存在するタイムフレームの
個数はそれぞれｎ以下に限定されるという性質を持つ。
また、組合せ検査入力生成複雑度を持つ構造とは、組合
せ回路に対する検査系列生成アルゴリズムが適用可能な
程度の複雑度を持つ構造のことをいう。
【００２５】図２は構造による同期式順序回路の分類を
表す図である。図２に示すように、無閉路構造はｎ重整
列構造を含み、ｎ重整列構造は組合せ検査入力生成複雑
度を持つ構造を含む。
表す図である。図２に示すように、無閉路構造はｎ重整
列構造を含み、ｎ重整列構造は組合せ検査入力生成複雑
度を持つ構造を含む。
【００２６】またステップＳ１２で生成する有向グラフ
は、組合せ機能部品やレジスタなどの機能部品をノード
で表し、各ノード間のデータ転送をエッジで表すもので
ある。なおファイナイトステートマシンを含むＲＴＬ回
路については、ファイナイトステートマシンのみを論理
合成してＲＴＬ回路全体をレジスタと組合せ機能部品の
接続で表現した後に、有向グラフを生成する。または、
ファイナイトステートマシーンに含まれるレジスタはス
キャン化されるものとして、レジスタと組合せ機能部品
で有向グラフを生成する。
は、組合せ機能部品やレジスタなどの機能部品をノード
で表し、各ノード間のデータ転送をエッジで表すもので
ある。なおファイナイトステートマシンを含むＲＴＬ回
路については、ファイナイトステートマシンのみを論理
合成してＲＴＬ回路全体をレジスタと組合せ機能部品の
接続で表現した後に、有向グラフを生成する。または、
ファイナイトステートマシーンに含まれるレジスタはス
キャン化されるものとして、レジスタと組合せ機能部品
で有向グラフを生成する。
【００２７】本参考例に係る検査容易化設計方法につい
て、具体的な回路を例にとって、図３〜図６を参照して
説明する。
て、具体的な回路を例にとって、図３〜図６を参照して
説明する。
【００２８】図３はステップＳ１２においてＲＴＬ設計
データから生成した，本参考例に係る検査容易化設計方
法が対象とするＲＴＬ回路の一例を表す有向グラフであ
る。図３において、Ａ〜Ｋは組合せ機能部品、ｒｅｇ１
〜ｒｅｇ９はレジスタ、ＰＩ１，ＰＩ２は外部入力、Ｐ
Ｏ１，ＰＯ２は外部出力をそれぞれ示している。図３に
示すような有向グラフは、実際の検査容易化設計におい
て、図で記述される場合もあるし、Verilog-HDL などの
機能記述言語で記述される場合もある。
データから生成した，本参考例に係る検査容易化設計方
法が対象とするＲＴＬ回路の一例を表す有向グラフであ
る。図３において、Ａ〜Ｋは組合せ機能部品、ｒｅｇ１
〜ｒｅｇ９はレジスタ、ＰＩ１，ＰＩ２は外部入力、Ｐ
Ｏ１，ＰＯ２は外部出力をそれぞれ示している。図３に
示すような有向グラフは、実際の検査容易化設計におい
て、図で記述される場合もあるし、Verilog-HDL などの
機能記述言語で記述される場合もある。
【００２９】図４はステップＳ１１で検査容易である回
路構造として無閉路構造を指定した場合において、ステ
ップＳ１３において図３に示すＲＴＬ回路に対してスキ
ャン化するレジスタを決定した結果を示す図である。図
４に示すように、元の有向グラフには、レジスタｒｅｇ
１，ｒｅｇ２，ｒｅｇ６および組合せ機能部品Ａ，Ｂ，
Ｆからなるループ１と、レジスタｒｅｇ１，ｒｅｇ２，
ｒｅｇ８および組合せ機能部品Ａ，Ｂ，Ｈからなるルー
プ２と、レジスタｒｅｇ４および組合せ機能部品Ｄから
なるループ３の３つのフィードバックループが存在す
る。ループ１，ループ２はともにレジスタｒｅｇ１，ｒ
ｅｇ２を含むので、レジスタｒｅｇ１，ｒｅｇ２のいず
れかをスキャンレジスタに置換すればループ１，ループ
２はともにブレイクできる。またループ３はレジスタｒ
ｅｇ４をスキャンレジスタに置換すればブレイクでき
る。このため、図４に示すように、ハッチを付している
レジスタｒｅｇ２，ｒｅｇ４をスキャン化するレジスタ
として決定する。
路構造として無閉路構造を指定した場合において、ステ
ップＳ１３において図３に示すＲＴＬ回路に対してスキ
ャン化するレジスタを決定した結果を示す図である。図
４に示すように、元の有向グラフには、レジスタｒｅｇ
１，ｒｅｇ２，ｒｅｇ６および組合せ機能部品Ａ，Ｂ，
Ｆからなるループ１と、レジスタｒｅｇ１，ｒｅｇ２，
ｒｅｇ８および組合せ機能部品Ａ，Ｂ，Ｈからなるルー
プ２と、レジスタｒｅｇ４および組合せ機能部品Ｄから
なるループ３の３つのフィードバックループが存在す
る。ループ１，ループ２はともにレジスタｒｅｇ１，ｒ
ｅｇ２を含むので、レジスタｒｅｇ１，ｒｅｇ２のいず
れかをスキャンレジスタに置換すればループ１，ループ
２はともにブレイクできる。またループ３はレジスタｒ
ｅｇ４をスキャンレジスタに置換すればブレイクでき
る。このため、図４に示すように、ハッチを付している
レジスタｒｅｇ２，ｒｅｇ４をスキャン化するレジスタ
として決定する。
【００３０】図５はステップＳ１１で検査容易である回
路構造として１重整列構造を指定した場合において、ス
テップＳ１３において図３に示すＲＴＬ回路に対してス
キャン化するレジスタを決定した結果を示す図である。
１重整列構造とは、ｎ重整列構造においてｎ＝１とした
もの、すなわち、あるレジスタからある外部出力または
擬似外部出力までの各経路の順序深度は１通りである構
造をいう。言い換えると、１重整列構造では、各レジス
タは、ある外部出力または擬似外部出力までの経路が自
己を通らず、かつ前記各経路におけるレジスタの個数が
１通りである。
路構造として１重整列構造を指定した場合において、ス
テップＳ１３において図３に示すＲＴＬ回路に対してス
キャン化するレジスタを決定した結果を示す図である。
１重整列構造とは、ｎ重整列構造においてｎ＝１とした
もの、すなわち、あるレジスタからある外部出力または
擬似外部出力までの各経路の順序深度は１通りである構
造をいう。言い換えると、１重整列構造では、各レジス
タは、ある外部出力または擬似外部出力までの経路が自
己を通らず、かつ前記各経路におけるレジスタの個数が
１通りである。
【００３１】図５に示すように、元の有向グラフにおい
て、レジスタｒｅｇ１，ｒｅｇ２，ｒｅｇ４，ｒｅｇ
６，ｒｅｇ８はフィードバックループの存在によって外
部出力ＰＯ１，ＰＯ２までの自己を通る経路が存在する
ものであり、レジスタｒｅｇ３は外部出力ＰＯ１までの
経路においてレジスタの個数が２通り（２個と１個）で
ある。したがって、元のＲＴＬ回路は１重整列構造では
ない。そこで、レジスタｒｅｇ２，ｒｅｇ４をスキャン
レジスタに置換すると自己を通る経路を持つレジスタが
なくなり、レジスタｒｅｇ３をスキャンレジスタに置換
すると、各レジスタは外部出力または擬似外部出力まで
の経路においてレジスタの個数が１通りになり、ＲＴＬ
回路は１重整列構造になる。このため、図５に示すよう
に、ハッチを付しているレジスタｒｅｇ２，ｒｅｇ３，
ｒｅｇ４をスキャン化するレジスタとして決定する。
て、レジスタｒｅｇ１，ｒｅｇ２，ｒｅｇ４，ｒｅｇ
６，ｒｅｇ８はフィードバックループの存在によって外
部出力ＰＯ１，ＰＯ２までの自己を通る経路が存在する
ものであり、レジスタｒｅｇ３は外部出力ＰＯ１までの
経路においてレジスタの個数が２通り（２個と１個）で
ある。したがって、元のＲＴＬ回路は１重整列構造では
ない。そこで、レジスタｒｅｇ２，ｒｅｇ４をスキャン
レジスタに置換すると自己を通る経路を持つレジスタが
なくなり、レジスタｒｅｇ３をスキャンレジスタに置換
すると、各レジスタは外部出力または擬似外部出力まで
の経路においてレジスタの個数が１通りになり、ＲＴＬ
回路は１重整列構造になる。このため、図５に示すよう
に、ハッチを付しているレジスタｒｅｇ２，ｒｅｇ３，
ｒｅｇ４をスキャン化するレジスタとして決定する。
【００３２】図６はステップＳ１１で検査容易である回
路構造として組合せ検査入力生成複雑度を持つ構造（平
衡構造）を指定した場合において、ステップＳ１３にお
いて図３に示すＲＴＬ回路に対してスキャン化するレジ
スタを決定した結果を示す図である。図６において、外
部入力ＰＩ１から外部出力ＰＯ１までのレジスタの個数
は１通りでなく、外部入力ＰＩ２から外部出力ＰＯ２ま
でのレジスタの個数は１通りでない。また外部入力ＰＩ
２から外部出力ＰＯ１までのレジスタの個数も１通りで
ない。レジスタｒｅｇ２，ｒｅｇ４，ｒｅｇ７をスキャ
ンレジスタに置換すると、回路は平衡構造になる。この
ため、図６に示すように、ハッチを付しているレジスタ
ｒｅｇ２，ｒｅｇ４，ｒｅｇ７をスキャン化するレジス
タとして決定する。
路構造として組合せ検査入力生成複雑度を持つ構造（平
衡構造）を指定した場合において、ステップＳ１３にお
いて図３に示すＲＴＬ回路に対してスキャン化するレジ
スタを決定した結果を示す図である。図６において、外
部入力ＰＩ１から外部出力ＰＯ１までのレジスタの個数
は１通りでなく、外部入力ＰＩ２から外部出力ＰＯ２ま
でのレジスタの個数は１通りでない。また外部入力ＰＩ
２から外部出力ＰＯ１までのレジスタの個数も１通りで
ない。レジスタｒｅｇ２，ｒｅｇ４，ｒｅｇ７をスキャ
ンレジスタに置換すると、回路は平衡構造になる。この
ため、図６に示すように、ハッチを付しているレジスタ
ｒｅｇ２，ｒｅｇ４，ｒｅｇ７をスキャン化するレジス
タとして決定する。
【００３３】このように、ＲＴＬ回路の構造が、スキャ
ン化するレジスタの通常データ入力を擬似外部出力とみ
なし、データ出力を擬似外部入力とみなしたとき、無閉
路構造、ｎ重整列構造、組合せ検査入力生成複雑度をも
つ構造などの検査容易である回路構造になるように、ス
キャン化するレジスタを決定するので、上流設計段階に
おいて高い故障検出率を保証することができる。また論
理合成の際にはスキャン化するレジスタがすでに決定さ
れているため、論理合成によって生成したゲートレベル
の回路の動作タイミングが、以降のスキャン設計によっ
て影響を受けることがなくなるので、設計の手戻りが大
幅に減少する。
ン化するレジスタの通常データ入力を擬似外部出力とみ
なし、データ出力を擬似外部入力とみなしたとき、無閉
路構造、ｎ重整列構造、組合せ検査入力生成複雑度をも
つ構造などの検査容易である回路構造になるように、ス
キャン化するレジスタを決定するので、上流設計段階に
おいて高い故障検出率を保証することができる。また論
理合成の際にはスキャン化するレジスタがすでに決定さ
れているため、論理合成によって生成したゲートレベル
の回路の動作タイミングが、以降のスキャン設計によっ
て影響を受けることがなくなるので、設計の手戻りが大
幅に減少する。
【００３４】（第２の参考例）図７は本発明の第２の参
考例に係る検査容易化設計方法における処理の流れを示
すフローチャートである。図７に示す本参考例に係る検
査容易化設計方法は、図１に示す第１の参考例に係る検
査容易化設計方法に、スキャン化するレジスタを追加決
定する第３の工程としてのステップＳ１４を追加したも
のである。
考例に係る検査容易化設計方法における処理の流れを示
すフローチャートである。図７に示す本参考例に係る検
査容易化設計方法は、図１に示す第１の参考例に係る検
査容易化設計方法に、スキャン化するレジスタを追加決
定する第３の工程としてのステップＳ１４を追加したも
のである。
【００３５】ステップＳ１４は、ステップＳ１３でスキ
ャン化するレジスタを決定したＲＴＬ回路に対して、ス
キャン化するレジスタの通常データ入力を擬似外部出力
とみなし、データ出力を擬似外部入力とみなしたとき、
一の擬似外部入力から、外部出力または擬似外部出力ま
での各経路について、レジスタの個数が同一になるよ
う、スキャン化するレジスタを追加決定する処理であ
る。
ャン化するレジスタを決定したＲＴＬ回路に対して、ス
キャン化するレジスタの通常データ入力を擬似外部出力
とみなし、データ出力を擬似外部入力とみなしたとき、
一の擬似外部入力から、外部出力または擬似外部出力ま
での各経路について、レジスタの個数が同一になるよ
う、スキャン化するレジスタを追加決定する処理であ
る。
【００３６】図８はステップＳ１２においてＲＴＬ設計
データから生成した，本参考例に係る検査容易化設計方
法が対象とするＲＴＬ回路の一例を表す有向グラフであ
る。図８において、Ａ〜Ｄは組合せ機能部品、ｒｅｇ１
〜ｒｅｇ４はレジスタ、ＰＩ１，ＰＩ２は外部入力、Ｐ
Ｏ１は外部出力をそれぞれ示している。図８ではステッ
プＳ１１で検査容易である構造として無閉路構造を指定
したものとしており、元の有向グラフではレジスタｒｅ
ｇ１，ｒｅｇ３および組合せ機能部品Ｂ，Ｃからなるル
ープが存在するので、このループをブレイクすべく、ハ
ッチを付しているレジスタｒｅｇ１をスキャン化するレ
ジスタとして決定する。
データから生成した，本参考例に係る検査容易化設計方
法が対象とするＲＴＬ回路の一例を表す有向グラフであ
る。図８において、Ａ〜Ｄは組合せ機能部品、ｒｅｇ１
〜ｒｅｇ４はレジスタ、ＰＩ１，ＰＩ２は外部入力、Ｐ
Ｏ１は外部出力をそれぞれ示している。図８ではステッ
プＳ１１で検査容易である構造として無閉路構造を指定
したものとしており、元の有向グラフではレジスタｒｅ
ｇ１，ｒｅｇ３および組合せ機能部品Ｂ，Ｃからなるル
ープが存在するので、このループをブレイクすべく、ハ
ッチを付しているレジスタｒｅｇ１をスキャン化するレ
ジスタとして決定する。
【００３７】図９は図８に示すＲＴＬ回路を、スキャン
化するレジスタとして決定したレジスタｒｅｇ１の通常
データ入力を擬似外部出力ＰＰＯ１と、データ出力を擬
似外部入力ＰＰＩ１として変換した結果を示す図であ
る。図９において、擬似外部入力ＰＰＩ１から外部入力
ＰＯ１までの各経路のレジスタの個数は２通り（１個と
２個）であるので、これを１通りにするために、ステッ
プＳ１４において、ハッチを付しているレジスタｒｅｇ
４をスキャン化するレジスタとして追加決定する。
化するレジスタとして決定したレジスタｒｅｇ１の通常
データ入力を擬似外部出力ＰＰＯ１と、データ出力を擬
似外部入力ＰＰＩ１として変換した結果を示す図であ
る。図９において、擬似外部入力ＰＰＩ１から外部入力
ＰＯ１までの各経路のレジスタの個数は２通り（１個と
２個）であるので、これを１通りにするために、ステッ
プＳ１４において、ハッチを付しているレジスタｒｅｇ
４をスキャン化するレジスタとして追加決定する。
【００３８】このように、スキャン化するレジスタの通
常データ入力を擬似外部出力とみなし、データ出力を擬
似外部入力とみなしたとき、一の擬似外部入力から外部
出力または擬似外部出力までの各経路について、レジス
タの個数が同一になるよう、スキャン化するレジスタを
追加決定することによって、ある故障についてのスキャ
ン用検査系列においてシフト動作を限定することができ
るので、検査系列を短縮することができる。
常データ入力を擬似外部出力とみなし、データ出力を擬
似外部入力とみなしたとき、一の擬似外部入力から外部
出力または擬似外部出力までの各経路について、レジス
タの個数が同一になるよう、スキャン化するレジスタを
追加決定することによって、ある故障についてのスキャ
ン用検査系列においてシフト動作を限定することができ
るので、検査系列を短縮することができる。
【００３９】（第１の実施形態）本発明の第１の実施形
態は、ＲＴＬ回路に対して検査系列を生成する検査系列
生成方法に関するものである。本実施形態に係る検査系
列生成方法は、第１または第２の参考例に係る検査容易
化設計方法によって、スキャン化するレジスタが決定さ
れたＲＴＬ回路を対象とするものである。ただし、検査
時において、もともと無閉路構造であるＲＴＬ回路や、
スキャン化するレジスタが決定されており、かつ、検査
時において、スキャン化するレジスタの通常データ入力
を擬似外部出力とみなし、データ出力を擬似外部入力と
みなしたとき無閉路構造になるＲＴＬ回路も、本実施形
態に係る検査系列生成方法の対象とすることができる。
態は、ＲＴＬ回路に対して検査系列を生成する検査系列
生成方法に関するものである。本実施形態に係る検査系
列生成方法は、第１または第２の参考例に係る検査容易
化設計方法によって、スキャン化するレジスタが決定さ
れたＲＴＬ回路を対象とするものである。ただし、検査
時において、もともと無閉路構造であるＲＴＬ回路や、
スキャン化するレジスタが決定されており、かつ、検査
時において、スキャン化するレジスタの通常データ入力
を擬似外部出力とみなし、データ出力を擬似外部入力と
みなしたとき無閉路構造になるＲＴＬ回路も、本実施形
態に係る検査系列生成方法の対象とすることができる。
【００４０】図１０は本発明の第１の実施形態に係る検
査系列生成方法における処理の流れを示すフローチャー
トである。図１０において、Ｓ２０は対象とするＲＴＬ
回路に対して時間軸展開を行い、時間軸展開ＲＴＬ回路
を生成するとともに、各外部出力および擬似外部出力が
存在するタイムフレームを記憶するステップ、Ｓ３１は
前記ＲＴＬ回路を論理合成してゲートレベルの回路を生
成するステップ、Ｓ３２はステップＳ２０で記憶した各
外部出力および擬似外部出力のタイムフレームからそれ
ぞれゲートレベル回路の時間軸展開を行ない、時間軸展
開されたゲートレベルの回路である時間軸展開組合せ回
路を検査系列生成用回路として生成し、各外部入力およ
び擬似外部入力が存在するタイムフレームを記憶するス
テップ、Ｓ３３はステップＳ３２で生成した時間軸展開
組合せ回路に対して、多重縮退故障を対象とした組合せ
回路用の検査入力を生成するステップ、Ｓ３４はステッ
プＳ３３で生成した検査入力を、ステップＳ３２で記憶
した各外部入力及び擬似外部入力が存在するタイムフレ
ームの情報を基に、順序回路用の検査系列に変換するス
テップ、Ｓ３５はステップＳ３４で変換した検査系列を
スキャンのシフト動作を考慮したスキャン用検査系列に
変換するステップである。ステップＳ２０，Ｓ３１，Ｓ
３２によって第１の工程が構成されており、ステップＳ
３３によって第２の工程が構成されており、ステップＳ
３４，Ｓ３５によって第３の工程が構成されている。
査系列生成方法における処理の流れを示すフローチャー
トである。図１０において、Ｓ２０は対象とするＲＴＬ
回路に対して時間軸展開を行い、時間軸展開ＲＴＬ回路
を生成するとともに、各外部出力および擬似外部出力が
存在するタイムフレームを記憶するステップ、Ｓ３１は
前記ＲＴＬ回路を論理合成してゲートレベルの回路を生
成するステップ、Ｓ３２はステップＳ２０で記憶した各
外部出力および擬似外部出力のタイムフレームからそれ
ぞれゲートレベル回路の時間軸展開を行ない、時間軸展
開されたゲートレベルの回路である時間軸展開組合せ回
路を検査系列生成用回路として生成し、各外部入力およ
び擬似外部入力が存在するタイムフレームを記憶するス
テップ、Ｓ３３はステップＳ３２で生成した時間軸展開
組合せ回路に対して、多重縮退故障を対象とした組合せ
回路用の検査入力を生成するステップ、Ｓ３４はステッ
プＳ３３で生成した検査入力を、ステップＳ３２で記憶
した各外部入力及び擬似外部入力が存在するタイムフレ
ームの情報を基に、順序回路用の検査系列に変換するス
テップ、Ｓ３５はステップＳ３４で変換した検査系列を
スキャンのシフト動作を考慮したスキャン用検査系列に
変換するステップである。ステップＳ２０，Ｓ３１，Ｓ
３２によって第１の工程が構成されており、ステップＳ
３３によって第２の工程が構成されており、ステップＳ
３４，Ｓ３５によって第３の工程が構成されている。
【００４１】まずステップＳ２０について、図１１〜図
２０を参照しながら説明する。
２０を参照しながら説明する。
【００４２】図１１は図１０に示す本実施形態に係る検
査系列生成方法におけるステップＳ２０の詳細な処理の
流れを示すフローチャートである。図１１において、Ｓ
２１は各外部出力および擬似外部出力について、外部入
力または擬似外部入力までの順序深度の最大値すなわち
最大順序深度をそれぞれ求めるステップ、Ｓ２２は最大
順序深度の大きい順に各外部出力および擬似外部出力を
ソートするステップ、Ｓ２３は時間軸展開のタイムフレ
ーム数を設定するステップ、Ｓ２４〜Ｓ２６は各外部出
力および擬似外部出力について、ステップＳ２２におけ
るソート結果の順に、所定の評価指標に基づいて、時間
軸展開を行うステップである。
査系列生成方法におけるステップＳ２０の詳細な処理の
流れを示すフローチャートである。図１１において、Ｓ
２１は各外部出力および擬似外部出力について、外部入
力または擬似外部入力までの順序深度の最大値すなわち
最大順序深度をそれぞれ求めるステップ、Ｓ２２は最大
順序深度の大きい順に各外部出力および擬似外部出力を
ソートするステップ、Ｓ２３は時間軸展開のタイムフレ
ーム数を設定するステップ、Ｓ２４〜Ｓ２６は各外部出
力および擬似外部出力について、ステップＳ２２におけ
るソート結果の順に、所定の評価指標に基づいて、時間
軸展開を行うステップである。
【００４３】図１２は本実施形態に係る検査系列生成方
法が対象とするＲＴＬ回路の一例を表す有向グラフであ
る。図１２において、Ａ〜Ｉは組合せ機能部品、ｒｅｇ
１〜ｒｅｇ７はレジスタ、ＰＩ１〜ＰＩ３は外部入力、
ＰＰI１は擬似外部入力、ＰＯ１は外部出力、ＰＰＯ１
は擬似外部出力をそれぞれ示している。
法が対象とするＲＴＬ回路の一例を表す有向グラフであ
る。図１２において、Ａ〜Ｉは組合せ機能部品、ｒｅｇ
１〜ｒｅｇ７はレジスタ、ＰＩ１〜ＰＩ３は外部入力、
ＰＰI１は擬似外部入力、ＰＯ１は外部出力、ＰＰＯ１
は擬似外部出力をそれぞれ示している。
【００４４】まずステップＳ２１において、外部出力Ｐ
Ｏ１および擬似外部出力ＰＰＯ１について、それぞれ最
大順序深度を求める。外部出力ＰＯ１については、外部
入力ＰＩ１までの順序深度は２、外部入力ＰＩ２までの
順序深度は２、擬似外部入力ＰＰＩ１までの順序深度は
３であるので、最大順序深度は３である。また擬似外部
出力ＰＰＯ１については、外部入力ＰＩ１までの順序深
度は３、外部入力ＰＩ２までの順序深度は３、擬似外部
入力ＰＰＩ１までの順序深度は４であるので、最大順序
深度は４である。
Ｏ１および擬似外部出力ＰＰＯ１について、それぞれ最
大順序深度を求める。外部出力ＰＯ１については、外部
入力ＰＩ１までの順序深度は２、外部入力ＰＩ２までの
順序深度は２、擬似外部入力ＰＰＩ１までの順序深度は
３であるので、最大順序深度は３である。また擬似外部
出力ＰＰＯ１については、外部入力ＰＩ１までの順序深
度は３、外部入力ＰＩ２までの順序深度は３、擬似外部
入力ＰＰＩ１までの順序深度は４であるので、最大順序
深度は４である。
【００４５】次にステップＳ２２において、外部出力Ｐ
Ｏ１および擬似外部出力ＰＰＯ１を最大順序深度の大き
い順にソートする。ソートの結果、擬似外部出力ＰＰＯ
１、外部出力ＰＯ１の順になる。
Ｏ１および擬似外部出力ＰＰＯ１を最大順序深度の大き
い順にソートする。ソートの結果、擬似外部出力ＰＰＯ
１、外部出力ＰＯ１の順になる。
【００４６】次にステップＳ２３において、時間軸展開
のタイムフレーム数を設定する。時間軸展開に必要なタ
イムフレームの数は、各外部出力および擬似外部出力の
最大順序深度の最大値に１を加えたもので与えられるの
で、ソートした結果の先頭の擬似外部出力ＰＰＯ１の最
大順序深度に１を加えた値すなわち５を、タイムフレー
ム数として設定する。
のタイムフレーム数を設定する。時間軸展開に必要なタ
イムフレームの数は、各外部出力および擬似外部出力の
最大順序深度の最大値に１を加えたもので与えられるの
で、ソートした結果の先頭の擬似外部出力ＰＰＯ１の最
大順序深度に１を加えた値すなわち５を、タイムフレー
ム数として設定する。
【００４７】以下、ステップＳ２４〜Ｓ２６においてＲ
ＴＬ回路の時間軸展開を行う。ここでの時間軸展開は、
外部出力または擬似外部出力毎に、ステップＳ２２でソ
ートした順に行う。すなわち、まず擬似外部出力ＰＰＯ
１について時間軸展開を行い、次いで外部出力ＰＯ１に
ついて時間軸展開を行う。また時間軸展開の際に、外部
出力または擬似外部出力をいずれのタイムフレームに配
置するかは、所定の評価指標を基に決定する。
ＴＬ回路の時間軸展開を行う。ここでの時間軸展開は、
外部出力または擬似外部出力毎に、ステップＳ２２でソ
ートした順に行う。すなわち、まず擬似外部出力ＰＰＯ
１について時間軸展開を行い、次いで外部出力ＰＯ１に
ついて時間軸展開を行う。また時間軸展開の際に、外部
出力または擬似外部出力をいずれのタイムフレームに配
置するかは、所定の評価指標を基に決定する。
【００４８】ここでは、各タイムフレームに存在する組
合せ機能部品の個数の総和を所定の評価指標として用い
るものとする。そしてこの評価指標が、より小さくなる
ように時間軸展開を行う。検査系列生成用回路の規模は
各タイムフレームに存在する組合せ機能部品の個数の総
和にほぼ比例し、また検査系列生成は回路規模が小さい
ほど容易であるので、各タイムフレームに存在する組合
せ機能部品の個数の総和を評価指標として用いて時間軸
展開を行うことによって、検査系列の生成をより容易に
することができる。
合せ機能部品の個数の総和を所定の評価指標として用い
るものとする。そしてこの評価指標が、より小さくなる
ように時間軸展開を行う。検査系列生成用回路の規模は
各タイムフレームに存在する組合せ機能部品の個数の総
和にほぼ比例し、また検査系列生成は回路規模が小さい
ほど容易であるので、各タイムフレームに存在する組合
せ機能部品の個数の総和を評価指標として用いて時間軸
展開を行うことによって、検査系列の生成をより容易に
することができる。
【００４９】図１３は擬似外部出力ＰＰＯ１について時
間軸展開を行った結果を示す図である。擬似外部出力Ｐ
ＰＯ１の最大順序深度は４であるのでこの時間軸展開に
必要なタイムフレーム数は５であり、ステップＳ２３で
設定したタイムフレーム数と等しい。このため、擬似外
部出力ＰＰＯ１の位置は必然的にタイムフレーム５に決
定される。
間軸展開を行った結果を示す図である。擬似外部出力Ｐ
ＰＯ１の最大順序深度は４であるのでこの時間軸展開に
必要なタイムフレーム数は５であり、ステップＳ２３で
設定したタイムフレーム数と等しい。このため、擬似外
部出力ＰＰＯ１の位置は必然的にタイムフレーム５に決
定される。
【００５０】次に外部出力ＰＯ１について時間軸展開を
行うが、外部出力ＰＯ１の最大順序深度は３であるので
この時間軸展開に必要なタイムフレーム数は４となる。
このため、外部出力ＰＯ１の位置はタイムフレーム４ま
たはタイムフレーム５になるが、前記の評価指標に基づ
いて、タイムフレーム４およびタイムフレーム５のいず
れに外部出力ＰＯ１を配置するのかを決定する。
行うが、外部出力ＰＯ１の最大順序深度は３であるので
この時間軸展開に必要なタイムフレーム数は４となる。
このため、外部出力ＰＯ１の位置はタイムフレーム４ま
たはタイムフレーム５になるが、前記の評価指標に基づ
いて、タイムフレーム４およびタイムフレーム５のいず
れに外部出力ＰＯ１を配置するのかを決定する。
【００５１】図１４は外部出力ＰＯ１をタイムフレーム
５に配置したときの図である。擬似外部出力ＰＰＯ１に
ついての時間軸展開に係る組合せ機能部品の個数は１０
であり、外部出力ＰＯ１についての時間軸展開に係る組
合せ機能部品の個数は７であるので、各タイムフレーム
において組合せ機能部品の重複がなければ、前記所定の
評価指標としての各タイムフレームに存在する組合せ機
能部品の個数の総和は１７になる。図１４においては、
タイムフレーム２では組合せ機能部品Ｆが重複し、タイ
ムフレーム３では組合せ機能部品Ａが重複するので、重
複した組合せ機能部品の個数は２である。したがって、
外部出力ＰＯ１をタイムフレーム５に配置したときの前
記所定の評価指標の値は、重複がないときの各タイムフ
レームに存在する組合せ機能部品の個数の総和である１
７から、重複した組合せ機能部品の個数である２を減じ
た１５となる。
５に配置したときの図である。擬似外部出力ＰＰＯ１に
ついての時間軸展開に係る組合せ機能部品の個数は１０
であり、外部出力ＰＯ１についての時間軸展開に係る組
合せ機能部品の個数は７であるので、各タイムフレーム
において組合せ機能部品の重複がなければ、前記所定の
評価指標としての各タイムフレームに存在する組合せ機
能部品の個数の総和は１７になる。図１４においては、
タイムフレーム２では組合せ機能部品Ｆが重複し、タイ
ムフレーム３では組合せ機能部品Ａが重複するので、重
複した組合せ機能部品の個数は２である。したがって、
外部出力ＰＯ１をタイムフレーム５に配置したときの前
記所定の評価指標の値は、重複がないときの各タイムフ
レームに存在する組合せ機能部品の個数の総和である１
７から、重複した組合せ機能部品の個数である２を減じ
た１５となる。
【００５２】図１５は外部出力ＰＯ１をタイムフレーム
４に配置したときの図である。図１５においては、タイ
ムフレーム１では組合せ機能部品Ｆが重複し、タイムフ
レーム２では組合せ機能部品Ａ，Ｆ，Ｇが重複し、タイ
ムフレーム３では組合せ機能部品Ｂ，Ｈが重複するの
で、重複した組合せ機能部品の個数は６である。したが
って、外部出力ＰＯ１をタイムフレーム４に配置したと
きの前記所定の評価指標の値は、重複がないときの各タ
イムフレームに存在する組合せ機能部品の個数の総和で
ある１７から、重複した組合せ機能部品の個数である６
を減じた１１となる。
４に配置したときの図である。図１５においては、タイ
ムフレーム１では組合せ機能部品Ｆが重複し、タイムフ
レーム２では組合せ機能部品Ａ，Ｆ，Ｇが重複し、タイ
ムフレーム３では組合せ機能部品Ｂ，Ｈが重複するの
で、重複した組合せ機能部品の個数は６である。したが
って、外部出力ＰＯ１をタイムフレーム４に配置したと
きの前記所定の評価指標の値は、重複がないときの各タ
イムフレームに存在する組合せ機能部品の個数の総和で
ある１７から、重複した組合せ機能部品の個数である６
を減じた１１となる。
【００５３】よって、外部出力ＰＯ１の位置はタイムフ
レーム４に決定する。この結果、図１２に示すＲＴＬ回
路の時間軸展開の結果（時間軸展開ＲＴＬ回路）は図１
６のようになる。ステップＳ２０において、擬似外部出
力ＰＰＯ１の位置はタイムフレーム５、外部出力ＰＯ１
の位置はタイムフレーム４と記憶する。
レーム４に決定する。この結果、図１２に示すＲＴＬ回
路の時間軸展開の結果（時間軸展開ＲＴＬ回路）は図１
６のようになる。ステップＳ２０において、擬似外部出
力ＰＰＯ１の位置はタイムフレーム５、外部出力ＰＯ１
の位置はタイムフレーム４と記憶する。
【００５４】次にステップＳ３１において、ＲＴＬ回路
の論理合成を行い、ゲートレベルの回路を生成する。図
１７は図１２に示すＲＴＬ回路に対して論理合成を行っ
て生成したゲートレベルの回路を示す図である。
の論理合成を行い、ゲートレベルの回路を生成する。図
１７は図１２に示すＲＴＬ回路に対して論理合成を行っ
て生成したゲートレベルの回路を示す図である。
【００５５】次にステップＳ３２において、ステップＳ
２０で求めた時間軸展開ＲＴＬ回路と、ステップＳ３１
で生成したゲートレベルの回路とから、検査系列生成用
の時間軸展開されたゲートレベルの回路（時間軸展開組
合せ回路）を生成する。具体的には、対象とするＲＴＬ
回路の各外部出力および擬似外部出力をステップＳ２０
で記憶したタイムフレームにそれぞれ配置し、ステップ
Ｓ３１で生成したゲートレベルの回路情報を基にして、
配置した各外部出力および擬似外部出力からゲートレベ
ルで時間軸展開することによって、時間軸展開組合せ回
路を生成する。図１８は図１６に示す時間軸展開ＲＴＬ
回路および図１７に示すゲートレベル回路を基にして、
ステップＳ３２において生成した時間軸展開組合せ回路
を示す図である。
２０で求めた時間軸展開ＲＴＬ回路と、ステップＳ３１
で生成したゲートレベルの回路とから、検査系列生成用
の時間軸展開されたゲートレベルの回路（時間軸展開組
合せ回路）を生成する。具体的には、対象とするＲＴＬ
回路の各外部出力および擬似外部出力をステップＳ２０
で記憶したタイムフレームにそれぞれ配置し、ステップ
Ｓ３１で生成したゲートレベルの回路情報を基にして、
配置した各外部出力および擬似外部出力からゲートレベ
ルで時間軸展開することによって、時間軸展開組合せ回
路を生成する。図１８は図１６に示す時間軸展開ＲＴＬ
回路および図１７に示すゲートレベル回路を基にして、
ステップＳ３２において生成した時間軸展開組合せ回路
を示す図である。
【００５６】次にステップＳ３３において、ステップＳ
３２で生成した時間軸展開組合せ回路に対して、多重の
組合せ回路用の検査入力を生成する。例えば、図１８の
時間軸展開組合せ回路について、次のような故障検出の
ための検査入力を生成する。 ＰＩ１（２）＝０，ＰＩ１（３）＝１，ＰＩ２（２）＝０，ＰＩ３（４）＝１ ＰＰＩ１（１）＝０，ＰＰＩ１（２）＝１ ここで、括弧内の数字はタイムフレームの番号である。
例えば「ＰＰＩ１（１）＝０」は、タイムフレーム１に
おける擬似外部入力ＰＰＩ１についての検査入力は
“０”であることを示す。
３２で生成した時間軸展開組合せ回路に対して、多重の
組合せ回路用の検査入力を生成する。例えば、図１８の
時間軸展開組合せ回路について、次のような故障検出の
ための検査入力を生成する。 ＰＩ１（２）＝０，ＰＩ１（３）＝１，ＰＩ２（２）＝０，ＰＩ３（４）＝１ ＰＰＩ１（１）＝０，ＰＰＩ１（２）＝１ ここで、括弧内の数字はタイムフレームの番号である。
例えば「ＰＰＩ１（１）＝０」は、タイムフレーム１に
おける擬似外部入力ＰＰＩ１についての検査入力は
“０”であることを示す。
【００５７】次にステップＳ３４において、ステップＳ
３３で生成した検査入力を、各外部入力および擬似外部
入力のタイムフレームの位置に従って、順序回路用の検
査系列に変換する。図１８の時間軸展開組合せ回路につ
いての前記の検査入力は、以下のような検査系列に変換
される。ただし、Ｘはドントケアを表す。 ＰＩ１＝Ｘ０１ＸＸ，ＰＩ２＝Ｘ０ＸＸＸ，ＰＩ３＝ＸＸＸ１Ｘ ＰＰＩ１＝０１ＸＸＸ
３３で生成した検査入力を、各外部入力および擬似外部
入力のタイムフレームの位置に従って、順序回路用の検
査系列に変換する。図１８の時間軸展開組合せ回路につ
いての前記の検査入力は、以下のような検査系列に変換
される。ただし、Ｘはドントケアを表す。 ＰＩ１＝Ｘ０１ＸＸ，ＰＩ２＝Ｘ０ＸＸＸ，ＰＩ３＝ＸＸＸ１Ｘ ＰＰＩ１＝０１ＸＸＸ
【００５８】さらにステップＳ３５において、擬似外部
入力についての検査系列をスキャンパスのシフト動作を
考慮に入れてスキャン用検査系列に変換する。図１８の
時間軸展開組合せ回路については、擬似外部入力ＰＰＩ
１についての検査系列がスキャン用検査系列に変換され
る。
入力についての検査系列をスキャンパスのシフト動作を
考慮に入れてスキャン用検査系列に変換する。図１８の
時間軸展開組合せ回路については、擬似外部入力ＰＰＩ
１についての検査系列がスキャン用検査系列に変換され
る。
【００５９】以上のように、各タイムフレームに存在す
る組合せ機能部品の個数の総和を評価指標として用い
て、この評価指標がより小さくなるようにＲＴＬにおけ
る時間軸展開を行い、時間軸展開組合せ回路を生成する
ことによって、検査入力生成用の組合せ回路がより小規
模になるので、検査系列生成が容易になる。
る組合せ機能部品の個数の総和を評価指標として用い
て、この評価指標がより小さくなるようにＲＴＬにおけ
る時間軸展開を行い、時間軸展開組合せ回路を生成する
ことによって、検査入力生成用の組合せ回路がより小規
模になるので、検査系列生成が容易になる。
【００６０】なおここでは、各タイムフレームに存在す
る組合せ機能部品の個数の総和を評価指標として用いた
が、各組合せ機能部品に対しその種類に応じて重み付け
した上で足し合わせた値を評価指標として用いてもよ
い。また、各組合せ機能部品に対して予めゲート数を見
積もっておき、各タイムフレームに存在する組合せ機能
部品の見積もりゲート数の総和を評価指標として用いて
もよい。
る組合せ機能部品の個数の総和を評価指標として用いた
が、各組合せ機能部品に対しその種類に応じて重み付け
した上で足し合わせた値を評価指標として用いてもよ
い。また、各組合せ機能部品に対して予めゲート数を見
積もっておき、各タイムフレームに存在する組合せ機能
部品の見積もりゲート数の総和を評価指標として用いて
もよい。
【００６１】またステップＳ２０のＲＴＬ時間軸展開に
おいて、一の外部出力または擬似外部出力のタイムフレ
ーム位置を決定する際、すでに決定した外部出力または
擬似外部出力のタイムフレーム位置を変えないで、評価
指標が最適になるようにタイムフレーム位置を決定して
もよいし、すでに決定した外部出力または擬似外部出力
のタイムフレーム位置の変更も含めて、評価指標が最適
になるようにタイムフレーム位置を決定してもかまわな
い。
おいて、一の外部出力または擬似外部出力のタイムフレ
ーム位置を決定する際、すでに決定した外部出力または
擬似外部出力のタイムフレーム位置を変えないで、評価
指標が最適になるようにタイムフレーム位置を決定して
もよいし、すでに決定した外部出力または擬似外部出力
のタイムフレーム位置の変更も含めて、評価指標が最適
になるようにタイムフレーム位置を決定してもかまわな
い。
【００６２】なおＲＴＬにおける時間軸展開に用いる評
価指標は、前述の各タイムフレームに存在する組合せ機
能部品の個数の総和のみに限られるものではない。
価指標は、前述の各タイムフレームに存在する組合せ機
能部品の個数の総和のみに限られるものではない。
【００６３】ここでは他の評価指標の例として、擬似外
部入力または擬似外部出力が存在するタイムフレームの
個数を用いるものとする。擬似外部入力または擬似外部
出力が存在するタイムフレームの個数はある故障検出の
ための検査系列に必要となるシフト動作の回数に相当す
るので、この評価指標の値が小さいほどシフト動作の回
数が減ることになり、これにより、検査系列の長さが短
くなる。したがって、この評価指標の値がより小さくな
るように、時間軸展開を行うことによって、検査系列を
短縮することができる。
部入力または擬似外部出力が存在するタイムフレームの
個数を用いるものとする。擬似外部入力または擬似外部
出力が存在するタイムフレームの個数はある故障検出の
ための検査系列に必要となるシフト動作の回数に相当す
るので、この評価指標の値が小さいほどシフト動作の回
数が減ることになり、これにより、検査系列の長さが短
くなる。したがって、この評価指標の値がより小さくな
るように、時間軸展開を行うことによって、検査系列を
短縮することができる。
【００６４】図１９および図２０は図１２のＲＴＬ回路
に対して時間軸展開を行った結果を示す図であり、図１
９は外部出力ＰＯ１をタイムフレーム５に配置したとき
の図、図２０は外部出力ＰＯ１をタイムフレーム４に配
置したときの図である。図１９に示すように、外部出力
ＰＯ１をタイムフレーム５に配置したときは、擬似外部
入力ＰＰＩ１または擬似外部出力ＰＰＯ１が存在するタ
イムフレームは４個（タイムフレーム１，２，３，５）
なので、評価指標の値は４である。一方、図２０に示す
ように、外部出力ＰＯ１をタイムフレーム４に配置した
ときは、擬似外部入力ＰＰＩ１または擬似外部出力ＰＰ
Ｏ１が存在するタイムフレームは３個（タイムフレーム
１，２，５）なので、評価指標の値は３である。
に対して時間軸展開を行った結果を示す図であり、図１
９は外部出力ＰＯ１をタイムフレーム５に配置したとき
の図、図２０は外部出力ＰＯ１をタイムフレーム４に配
置したときの図である。図１９に示すように、外部出力
ＰＯ１をタイムフレーム５に配置したときは、擬似外部
入力ＰＰＩ１または擬似外部出力ＰＰＯ１が存在するタ
イムフレームは４個（タイムフレーム１，２，３，５）
なので、評価指標の値は４である。一方、図２０に示す
ように、外部出力ＰＯ１をタイムフレーム４に配置した
ときは、擬似外部入力ＰＰＩ１または擬似外部出力ＰＰ
Ｏ１が存在するタイムフレームは３個（タイムフレーム
１，２，５）なので、評価指標の値は３である。
【００６５】よって、外部出力ＰＯ１の位置は評価指標
の値がより小さくなるタイムフレーム４に決定する。こ
の場合も図１２に示すＲＴＬ回路の時間軸展開の結果は
図１６のようになる。
の値がより小さくなるタイムフレーム４に決定する。こ
の場合も図１２に示すＲＴＬ回路の時間軸展開の結果は
図１６のようになる。
【００６６】以上のように、所定の評価指標を基にＲＴ
Ｌ回路を時間軸展開して、検査系列生成用の時間軸展開
組合せ回路を生成することによって、検査系列の生成を
容易にしたり、検査系列を短縮したりすることができ
る。
Ｌ回路を時間軸展開して、検査系列生成用の時間軸展開
組合せ回路を生成することによって、検査系列の生成を
容易にしたり、検査系列を短縮したりすることができ
る。
【００６７】（第２の実施形態）本発明の第２の実施形
態は、第１の実施形態と同様に、検査時において無閉路
構造であるＲＴＬ回路や、スキャン化するレジスタが決
定されており、かつ、検査時において、スキャン化する
レジスタの通常データ入力を擬似外部出力とみなし、デ
ータ出力を擬似外部入力とみなしたとき無閉路構造にな
るＲＴＬ回路に対して、検査系列を生成する検査系列生
成方法に関するものである。
態は、第１の実施形態と同様に、検査時において無閉路
構造であるＲＴＬ回路や、スキャン化するレジスタが決
定されており、かつ、検査時において、スキャン化する
レジスタの通常データ入力を擬似外部出力とみなし、デ
ータ出力を擬似外部入力とみなしたとき無閉路構造にな
るＲＴＬ回路に対して、検査系列を生成する検査系列生
成方法に関するものである。
【００６８】図２１は本発明の第２の実施形態に係る検
査系列生成方法における処理の流れを示すフローチャー
トである。図２１に示すように、本実施形態に係る検査
系列生成方法は、図１０に示す第１の実施形態に係る検
査系列生成方法とステップＳ３３〜Ｓ３５は共通する。
査系列生成方法における処理の流れを示すフローチャー
トである。図２１に示すように、本実施形態に係る検査
系列生成方法は、図１０に示す第１の実施形態に係る検
査系列生成方法とステップＳ３３〜Ｓ３５は共通する。
【００６９】Ｓ４０は対象とするＲＴＬ回路について、
互いを結ぶ経路にレジスタ、外部入力および外部出力が
いずれも属さない組合せ機能部品をグループ化する前処
理としてのステップ、Ｓ４１はステップＳ４０でグルー
プ化した組合せ機能部品を１個の組合せ機能部品とし
て、前記ＲＴＬ回路に対して時間軸展開を行い、時間軸
展開ＲＴＬ回路を生成するステップ、Ｓ４２はステップ
Ｓ４０でグループ化した組合せ機能部品を単位として論
理合成を行い、ゲートレベルの回路を生成するステッ
プ、Ｓ４３はステップＳ４１で生成した時間軸展開ＲＴ
Ｌ回路とステップＳ４２で生成したグループ毎のゲート
レベルの回路とから、検査系列生成用の時間軸展開組合
せ回路を生成し、各外部入力および擬似外部入力が存在
するタイムフレームを記憶するステップである。ステッ
プＳ４０，Ｓ４１，Ｓ４２，Ｓ４３によって第１の工程
が構成されている。
互いを結ぶ経路にレジスタ、外部入力および外部出力が
いずれも属さない組合せ機能部品をグループ化する前処
理としてのステップ、Ｓ４１はステップＳ４０でグルー
プ化した組合せ機能部品を１個の組合せ機能部品とし
て、前記ＲＴＬ回路に対して時間軸展開を行い、時間軸
展開ＲＴＬ回路を生成するステップ、Ｓ４２はステップ
Ｓ４０でグループ化した組合せ機能部品を単位として論
理合成を行い、ゲートレベルの回路を生成するステッ
プ、Ｓ４３はステップＳ４１で生成した時間軸展開ＲＴ
Ｌ回路とステップＳ４２で生成したグループ毎のゲート
レベルの回路とから、検査系列生成用の時間軸展開組合
せ回路を生成し、各外部入力および擬似外部入力が存在
するタイムフレームを記憶するステップである。ステッ
プＳ４０，Ｓ４１，Ｓ４２，Ｓ４３によって第１の工程
が構成されている。
【００７０】図２２は本実施形態に係る検査系列生成方
法が対象とするＲＴＬ回路の一例を表す有向グラフであ
る。図２２において、Ａ〜Ｉは組合せ機能部品、ｒｅｇ
１〜ｒｅｇ６はレジスタ、ＰＩ１は外部入力、ＰＰI１
は擬似外部入力、ＰＯ１は外部出力、ＰＰＯ１は擬似外
部出力ををそれぞれ示している。
法が対象とするＲＴＬ回路の一例を表す有向グラフであ
る。図２２において、Ａ〜Ｉは組合せ機能部品、ｒｅｇ
１〜ｒｅｇ６はレジスタ、ＰＩ１は外部入力、ＰＰI１
は擬似外部入力、ＰＯ１は外部出力、ＰＰＯ１は擬似外
部出力ををそれぞれ示している。
【００７１】まずステップＳ４０において、各組合せ機
能部品Ａ〜Ｉをグループ化する。図２２では、組合せ機
能部品Ａ，ＢによってグループＰ１が、組合せ機能部品
Ｃ，Ｄ，Ｅ，ＦによってグループＰ２が、組合せ機能部
品Ｈ，Ｇ，ＩによってそれぞれグループＰ３，Ｐ４，Ｐ
５が生成されている。図２３はステップＳ４０による各
組合せ機能部品のグループ化の結果を示す図である。
能部品Ａ〜Ｉをグループ化する。図２２では、組合せ機
能部品Ａ，ＢによってグループＰ１が、組合せ機能部品
Ｃ，Ｄ，Ｅ，ＦによってグループＰ２が、組合せ機能部
品Ｈ，Ｇ，ＩによってそれぞれグループＰ３，Ｐ４，Ｐ
５が生成されている。図２３はステップＳ４０による各
組合せ機能部品のグループ化の結果を示す図である。
【００７２】次にステップＳ４１において、図２３に示
すＲＴＬ回路に対して、第３の実施形態におけるステッ
プＳ２０と同様に、時間軸展開を行う。図２４はステッ
プＳ４１における時間軸展開の結果得られた時間軸展開
ＲＴＬ回路を示す図である。
すＲＴＬ回路に対して、第３の実施形態におけるステッ
プＳ２０と同様に、時間軸展開を行う。図２４はステッ
プＳ４１における時間軸展開の結果得られた時間軸展開
ＲＴＬ回路を示す図である。
【００７３】次にステップＳ４２において、ステップＳ
４０においてグループ化した結果の各グループＰ１〜Ｐ
５を単位として、論理合成を行い、各グループＰ１〜Ｐ
５に対応するゲートレベルの組合せ回路を生成する。そ
してステップＳ４３において、図２４に示すステップＳ
４１で生成した時間軸展開ＲＴＬ回路の各グループＰ１
〜Ｐ５に、ステップＳ４２で生成したゲートレベルの組
合せ回路を割り付けることによって、図２５に示すよう
な時間軸展開組合せ回路を検査系列生成用回路として生
成する。以降の処理は、第１の実施形態と同様である。
４０においてグループ化した結果の各グループＰ１〜Ｐ
５を単位として、論理合成を行い、各グループＰ１〜Ｐ
５に対応するゲートレベルの組合せ回路を生成する。そ
してステップＳ４３において、図２４に示すステップＳ
４１で生成した時間軸展開ＲＴＬ回路の各グループＰ１
〜Ｐ５に、ステップＳ４２で生成したゲートレベルの組
合せ回路を割り付けることによって、図２５に示すよう
な時間軸展開組合せ回路を検査系列生成用回路として生
成する。以降の処理は、第１の実施形態と同様である。
【００７４】（第３の実施形態）本発明の第３の実施形
態は、第１および第２の実施形態と同様に、検査時にお
いて無閉路構造であるＲＴＬ回路や、スキャン化するレ
ジスタが決定されており、かつ、検査時において、スキ
ャン化するレジスタの通常データ入力を擬似外部出力と
みなし、データ出力を擬似外部入力とみなしたとき無閉
路構造になるＲＴＬ回路に対して、検査系列を生成する
検査系列生成方法に関するものである。
態は、第１および第２の実施形態と同様に、検査時にお
いて無閉路構造であるＲＴＬ回路や、スキャン化するレ
ジスタが決定されており、かつ、検査時において、スキ
ャン化するレジスタの通常データ入力を擬似外部出力と
みなし、データ出力を擬似外部入力とみなしたとき無閉
路構造になるＲＴＬ回路に対して、検査系列を生成する
検査系列生成方法に関するものである。
【００７５】図２６は本発明の第３の実施形態に係る検
査系列生成方法における処理の流れを示すフローチャー
トである。図２６に示すように、本実施形態に係る検査
系列生成方法は、第１および第２の実施形態に係る検査
系列生成方法とステップＳ３３〜Ｓ３５が共通する。
査系列生成方法における処理の流れを示すフローチャー
トである。図２６に示すように、本実施形態に係る検査
系列生成方法は、第１および第２の実施形態に係る検査
系列生成方法とステップＳ３３〜Ｓ３５が共通する。
【００７６】Ｓ５１は対象とするＲＴＬ回路を論理合成
してゲートレベルの回路を生成するステップ、Ｓ５２は
ステップＳ５１で生成したゲートレベル回路に対して時
間軸展開を行い、検査系列生成用の時間軸展開組合せ回
路を生成し、各外部入力および擬似外部入力が存在する
タイムフレームを記憶するステップである。ステップＳ
５１，Ｓ５２によって第１の工程が構成されている。
してゲートレベルの回路を生成するステップ、Ｓ５２は
ステップＳ５１で生成したゲートレベル回路に対して時
間軸展開を行い、検査系列生成用の時間軸展開組合せ回
路を生成し、各外部入力および擬似外部入力が存在する
タイムフレームを記憶するステップである。ステップＳ
５１，Ｓ５２によって第１の工程が構成されている。
【００７７】ステップＳ５２におけるゲートレベルの時
間軸展開は、第１の実施形態のステップＳ２０における
ＲＴＬ時間軸展開と同様に、所定の評価指標を基にして
行うものとする。
間軸展開は、第１の実施形態のステップＳ２０における
ＲＴＬ時間軸展開と同様に、所定の評価指標を基にして
行うものとする。
【００７８】例えば、各タイムフレームに存在するゲー
トの個数の総和を評価指標として用いて、この評価指標
がより小さくなるようにゲートレベルにおける時間軸展
開を行い、時間軸展開組合せ回路を生成することによっ
て、検査入力生成用の組合せ回路がより小規模になるの
で、検査系列生成が容易になる。また、擬似外部入力ま
たは擬似外部出力が存在するタイムフレームの個数を評
価指標として用いることによって、検査系列を短縮する
ことができる。
トの個数の総和を評価指標として用いて、この評価指標
がより小さくなるようにゲートレベルにおける時間軸展
開を行い、時間軸展開組合せ回路を生成することによっ
て、検査入力生成用の組合せ回路がより小規模になるの
で、検査系列生成が容易になる。また、擬似外部入力ま
たは擬似外部出力が存在するタイムフレームの個数を評
価指標として用いることによって、検査系列を短縮する
ことができる。
【００７９】（第４の実施形態）本発明の第４の実施形
態は、第１および第２の実施形態と同様に、検査時にお
いて無閉路構造であるＲＴＬ回路や、スキャン化するレ
ジスタが決定されており、かつ、検査時において、スキ
ャン化するレジスタの通常データ入力を擬似外部出力と
みなし、データ出力を擬似外部入力とみなしたとき無閉
路構造になるＲＴＬ回路に対して、検査系列を生成する
検査系列生成方法に関するものであり、第１の実施形態
で示したものとは異なる評価指標を基にして、時間軸展
開を行うものである。
態は、第１および第２の実施形態と同様に、検査時にお
いて無閉路構造であるＲＴＬ回路や、スキャン化するレ
ジスタが決定されており、かつ、検査時において、スキ
ャン化するレジスタの通常データ入力を擬似外部出力と
みなし、データ出力を擬似外部入力とみなしたとき無閉
路構造になるＲＴＬ回路に対して、検査系列を生成する
検査系列生成方法に関するものであり、第１の実施形態
で示したものとは異なる評価指標を基にして、時間軸展
開を行うものである。
【００８０】本実施形態では、各擬似外部出力につい
て、存在するタイムフレームの数ができるだけ少なくな
るような評価指標を用いる。具体的には、各擬似外部入
力が存在するタイムフレーム数の総和と各擬似外部出力
が存在するタイムフレーム数の総和との和を評価指標と
する。ただし、対応する擬似外部出力が属するタイムフ
レームの次のタイムフレームに、対応する擬似外部入力
が属するレジスタがあるときは、そのレジスタの個数を
前記評価指標から減じる。このとき、最終のタイムフレ
ームについては、次のタイムフレームとは最初のタイム
フレームを意味するものとする。
て、存在するタイムフレームの数ができるだけ少なくな
るような評価指標を用いる。具体的には、各擬似外部入
力が存在するタイムフレーム数の総和と各擬似外部出力
が存在するタイムフレーム数の総和との和を評価指標と
する。ただし、対応する擬似外部出力が属するタイムフ
レームの次のタイムフレームに、対応する擬似外部入力
が属するレジスタがあるときは、そのレジスタの個数を
前記評価指標から減じる。このとき、最終のタイムフレ
ームについては、次のタイムフレームとは最初のタイム
フレームを意味するものとする。
【００８１】また、一のタイムフレームに存在する擬似
外部出力に対応するレジスタを構成するスキャンＦＦ、
および前記一のタイムフレームの次のタイムフレームに
存在する擬似外部入力に対応するレジスタを構成するス
キャンＦＦによって、一個のスキャンパスを構成して、
前記検査入力を検査系列に変換することによって、検査
系列の長さを短縮することができる。
外部出力に対応するレジスタを構成するスキャンＦＦ、
および前記一のタイムフレームの次のタイムフレームに
存在する擬似外部入力に対応するレジスタを構成するス
キャンＦＦによって、一個のスキャンパスを構成して、
前記検査入力を検査系列に変換することによって、検査
系列の長さを短縮することができる。
【００８２】図２７は本実施形態に係る検査系列生成方
法が対象とするＲＴＬ回路の一例を表す有向グラフであ
る。図２７において、Ａ〜Ｇは組合せ機能部品、ｒｅｇ
１〜ｒｅｇ５はレジスタ、ＰＩ１，ＰＩ２は外部入力、
ＰＯ１，ＰＯ２は外部出力をそれぞれ示している。図２
７に示すＲＴＬ回路は２つのフィードバックループを有
しているので、無閉路構造となるように２つのフィード
バックループをブレイクすべく、レジスタｒｅｇ４，ｒ
ｅｇ５をスキャン化するレジスタとして決定する。
法が対象とするＲＴＬ回路の一例を表す有向グラフであ
る。図２７において、Ａ〜Ｇは組合せ機能部品、ｒｅｇ
１〜ｒｅｇ５はレジスタ、ＰＩ１，ＰＩ２は外部入力、
ＰＯ１，ＰＯ２は外部出力をそれぞれ示している。図２
７に示すＲＴＬ回路は２つのフィードバックループを有
しているので、無閉路構造となるように２つのフィード
バックループをブレイクすべく、レジスタｒｅｇ４，ｒ
ｅｇ５をスキャン化するレジスタとして決定する。
【００８３】図２８は図２７に示すＲＴＬ回路におい
て、スキャン化するレジスタを擬似外部入力および擬似
外部出力に置換した結果を示す図である。図２８では、
レジスタｒｅｇ４は擬似外部入力ＰＰＩｒ４および擬似
外部出力ＰＰＯｒ４に置換されており、レジスタｒｅｇ
５は擬似外部入力ＰＰＩｒ５および擬似外部出力ＰＰＯ
ｒ５に置換されている。
て、スキャン化するレジスタを擬似外部入力および擬似
外部出力に置換した結果を示す図である。図２８では、
レジスタｒｅｇ４は擬似外部入力ＰＰＩｒ４および擬似
外部出力ＰＰＯｒ４に置換されており、レジスタｒｅｇ
５は擬似外部入力ＰＰＩｒ５および擬似外部出力ＰＰＯ
ｒ５に置換されている。
【００８４】図２９は図２８に示すＲＴＬ回路に対する
本実施形態に係る時間軸展開を示す図である。図２８に
示すＲＴＬ回路の順序深度（すなわち各外部出力および
擬似外部出力の最大順序深度の最大値）は３であるの
で、図２９に示すように、時間軸展開の際のタイムフレ
ーム数を４に設定する。そして、まず最大順序深度が最
大である擬似外部出力ＰＰＯｒ４について、時間軸展開
する。
本実施形態に係る時間軸展開を示す図である。図２８に
示すＲＴＬ回路の順序深度（すなわち各外部出力および
擬似外部出力の最大順序深度の最大値）は３であるの
で、図２９に示すように、時間軸展開の際のタイムフレ
ーム数を４に設定する。そして、まず最大順序深度が最
大である擬似外部出力ＰＰＯｒ４について、時間軸展開
する。
【００８５】次に最大順序深度が１である擬似外部出力
ＰＰＯｒ５について、時間軸展開を行う。
ＰＰＯｒ５について、時間軸展開を行う。
【００８６】擬似外部出力ＰＰＯｒ５をタイムフレーム
４に配置したとき（図２９の（ｉ））は、擬似外部入力
についてはＰＰＩｒ４がタイムフレーム１，３に存在す
るとともにＰＰＩｒ５がタイムフレーム４に存在し、擬
似外部出力についてはＰＰＯｒ４，ＰＰＯｒ５はともに
タイムフレーム４に存在し、かつレジスタｒｅｇ４につ
いて擬似外部出力ＰＰＯｒ４がタイムフレーム４に、擬
似外部入力ＰＰＩｒ４がタイムフレーム１に存在するの
で、評価指標の値は４（＝３＋２−１）である。
４に配置したとき（図２９の（ｉ））は、擬似外部入力
についてはＰＰＩｒ４がタイムフレーム１，３に存在す
るとともにＰＰＩｒ５がタイムフレーム４に存在し、擬
似外部出力についてはＰＰＯｒ４，ＰＰＯｒ５はともに
タイムフレーム４に存在し、かつレジスタｒｅｇ４につ
いて擬似外部出力ＰＰＯｒ４がタイムフレーム４に、擬
似外部入力ＰＰＩｒ４がタイムフレーム１に存在するの
で、評価指標の値は４（＝３＋２−１）である。
【００８７】擬似外部出力ＰＰＯｒ５をタイムフレーム
３に配置したとき（図２９の（ｉｉ））は、擬似外部入
力についてはＰＰＩｒ４がタイムフレーム１，２に存在
するとともにＰＰＩｒ５がタイムフレーム３に存在し、
擬似外部出力についてはＰＰＯｒ４はタイムフレーム４
に存在するとともにＰＰＯｒ５はタイムフレーム３に存
在し、かつレジスタｒｅｇ４について擬似外部出力ＰＰ
Ｏｒ４がタイムフレーム４に、擬似外部入力ＰＰＩｒ４
がタイムフレーム１に存在するので、評価指標の値は４
（＝３＋２−１）である。
３に配置したとき（図２９の（ｉｉ））は、擬似外部入
力についてはＰＰＩｒ４がタイムフレーム１，２に存在
するとともにＰＰＩｒ５がタイムフレーム３に存在し、
擬似外部出力についてはＰＰＯｒ４はタイムフレーム４
に存在するとともにＰＰＯｒ５はタイムフレーム３に存
在し、かつレジスタｒｅｇ４について擬似外部出力ＰＰ
Ｏｒ４がタイムフレーム４に、擬似外部入力ＰＰＩｒ４
がタイムフレーム１に存在するので、評価指標の値は４
（＝３＋２−１）である。
【００８８】擬似外部出力ＰＰＯｒ５をタイムフレーム
２に配置したとき（図２９の（ｉｉｉ））は、擬似外部
入力についてはＰＰＩｒ４がタイムフレーム１に存在す
るとともにＰＰＩｒ５がタイムフレーム２に存在し、擬
似外部出力についてはＰＰＯｒ４はタイムフレーム４に
存在するとともにＰＰＯｒ５はタイムフレーム２に存在
し、かつレジスタｒｅｇ４について擬似外部出力ＰＰＯ
ｒ４がタイムフレーム４に、擬似外部入力ＰＰＩｒ４が
タイムフレーム１に存在するので、評価指標の値は３
（＝２＋２−１）である。
２に配置したとき（図２９の（ｉｉｉ））は、擬似外部
入力についてはＰＰＩｒ４がタイムフレーム１に存在す
るとともにＰＰＩｒ５がタイムフレーム２に存在し、擬
似外部出力についてはＰＰＯｒ４はタイムフレーム４に
存在するとともにＰＰＯｒ５はタイムフレーム２に存在
し、かつレジスタｒｅｇ４について擬似外部出力ＰＰＯ
ｒ４がタイムフレーム４に、擬似外部入力ＰＰＩｒ４が
タイムフレーム１に存在するので、評価指標の値は３
（＝２＋２−１）である。
【００８９】そこで、擬似外部出力ＰＰＯｒ５の配置位
置は、評価指標の値が最小になるタイムフレーム２に決
定する。同様にして、外部出力ＰＯ１の配置位置はタイ
ムフレーム１に、外部出力ＰＯ２の配置位置はタイムフ
レーム３に決定する。
置は、評価指標の値が最小になるタイムフレーム２に決
定する。同様にして、外部出力ＰＯ１の配置位置はタイ
ムフレーム１に、外部出力ＰＯ２の配置位置はタイムフ
レーム３に決定する。
【００９０】この結果、図３０に示すような時間軸展開
ＲＴＬ回路が生成される。図３０において、各擬似外部
入力および擬似外部出力は、タイムフレーム１にはＰＰ
Ｉｒ４のみが、タイムフレーム２にはＰＰＩｒ５，ＰＰ
Ｏｒ５のみが、タイムフレーム３にはＰＰＩｒ５のみ
が、タイムフレーム４にはＰＰＯｒ４のみが存在する。
ＲＴＬ回路が生成される。図３０において、各擬似外部
入力および擬似外部出力は、タイムフレーム１にはＰＰ
Ｉｒ４のみが、タイムフレーム２にはＰＰＩｒ５，ＰＰ
Ｏｒ５のみが、タイムフレーム３にはＰＰＩｒ５のみ
が、タイムフレーム４にはＰＰＯｒ４のみが存在する。
【００９１】図３０に示す時間軸展開ＲＴＬ回路を基に
して生成された検査系列生成用の時間軸展開組合せ回路
について、レジスタｒｅｇ４によって一のスキャンパス
を、レジスタｒｅｇ５によって他のスキャンパスを構成
するものとする。
して生成された検査系列生成用の時間軸展開組合せ回路
について、レジスタｒｅｇ４によって一のスキャンパス
を、レジスタｒｅｇ５によって他のスキャンパスを構成
するものとする。
【００９２】例えばレジスタｒｅｇ４が８ビット、レジ
スタｒｅｇ５が４ビットのデータ幅を持つと仮定する。
この場合、レジスタｒｅｇ４，ｒｅｇ５を構成するＦＦ
の個数は１２となる。
スタｒｅｇ５が４ビットのデータ幅を持つと仮定する。
この場合、レジスタｒｅｇ４，ｒｅｇ５を構成するＦＦ
の個数は１２となる。
【００９３】ここで、単純に６個のスキャンＦＦからな
るスキャンパスを２本構成し、各スキャンパスにはレジ
スタｒｅｇ４とレジスタｒｅｇ５のスキャンＦＦが混在
しているものとすると、タイムフレーム１，２，３にお
いてシフト動作が必要であるので、１個の検査入力につ
き必要になるシフトのための検査系列の長さは１８（＝
６・３）となる。
るスキャンパスを２本構成し、各スキャンパスにはレジ
スタｒｅｇ４とレジスタｒｅｇ５のスキャンＦＦが混在
しているものとすると、タイムフレーム１，２，３にお
いてシフト動作が必要であるので、１個の検査入力につ
き必要になるシフトのための検査系列の長さは１８（＝
６・３）となる。
【００９４】一方、レジスタｒｅｇ４を構成する８個の
スキャンＦＦによって一のスキャンパスを、レジスタｒ
ｅｇ５を構成する４個のスキャンＦＦによって他のスキ
ャンパスを構成したとき、１個の検査入力につき必要に
なるシフトのための検査系列の長さは１６（＝８＋４・
２）となる。
スキャンＦＦによって一のスキャンパスを、レジスタｒ
ｅｇ５を構成する４個のスキャンＦＦによって他のスキ
ャンパスを構成したとき、１個の検査入力につき必要に
なるシフトのための検査系列の長さは１６（＝８＋４・
２）となる。
【００９５】このように、各擬似外部出力について、存
在するタイムフレームの数ができるだけ少なくなるよう
な評価指標を用いて時間軸展開を行うことによって、検
査系列を短縮することができる。
在するタイムフレームの数ができるだけ少なくなるよう
な評価指標を用いて時間軸展開を行うことによって、検
査系列を短縮することができる。
【００９６】（第５の実施形態）本発明の第５の実施形
態は、第１および第２の実施形態と同様に、検査時にお
いて無閉路構造であるＲＴＬ回路や、スキャン化するレ
ジスタが決定されており、かつ、検査時において、スキ
ャン化するレジスタの通常データ入力を擬似外部出力と
みなし、データ出力を擬似外部入力とみなしたとき無閉
路構造になるＲＴＬ回路に対して、検査系列を生成する
検査系列生成方法に関するものであり、第１の実施形態
で示したものとは異なる評価指標を基にして、時間軸展
開を行うものである。
態は、第１および第２の実施形態と同様に、検査時にお
いて無閉路構造であるＲＴＬ回路や、スキャン化するレ
ジスタが決定されており、かつ、検査時において、スキ
ャン化するレジスタの通常データ入力を擬似外部出力と
みなし、データ出力を擬似外部入力とみなしたとき無閉
路構造になるＲＴＬ回路に対して、検査系列を生成する
検査系列生成方法に関するものであり、第１の実施形態
で示したものとは異なる評価指標を基にして、時間軸展
開を行うものである。
【００９７】本実施形態では、各タイムフレームに存在
する外部入力の個数の総和を評価指標とする。そしてこ
の評価指標の値が最大になるように、時間軸展開を行
う。
する外部入力の個数の総和を評価指標とする。そしてこ
の評価指標の値が最大になるように、時間軸展開を行
う。
【００９８】図３１は本実施形態に係る検査系列生成方
法が対象とする，無閉路構造であるＲＴＬ回路の一例を
表す有向グラフである。図３１において、Ａ〜Ｆは組合
せ機能部品、ｒｅｇ１〜ｒｅｇ４はレジスタ、ＰＩ１，
ＰＩ２は外部入力、ＰＯ１，ＰＯ２は外部出力をそれぞ
れ示している。
法が対象とする，無閉路構造であるＲＴＬ回路の一例を
表す有向グラフである。図３１において、Ａ〜Ｆは組合
せ機能部品、ｒｅｇ１〜ｒｅｇ４はレジスタ、ＰＩ１，
ＰＩ２は外部入力、ＰＯ１，ＰＯ２は外部出力をそれぞ
れ示している。
【００９９】図３２は図３１に示すＲＴＬ回路に対する
本実施形態に係る時間軸展開を示す図である。図３１に
示すＲＴＬ回路の順序深度（すなわち各外部出力および
擬似外部出力の最大順序深度の最大値）は３であるの
で、図３２に示すように、時間軸展開の際のタイムフレ
ーム数を４に設定する。そして、まず最大順序深度が最
大である外部出力ＰＯ１について、時間軸展開する。
本実施形態に係る時間軸展開を示す図である。図３１に
示すＲＴＬ回路の順序深度（すなわち各外部出力および
擬似外部出力の最大順序深度の最大値）は３であるの
で、図３２に示すように、時間軸展開の際のタイムフレ
ーム数を４に設定する。そして、まず最大順序深度が最
大である外部出力ＰＯ１について、時間軸展開する。
【０１００】次に外部出力ＰＯ２について、時間軸展開
を行う。外部出力ＰＯ２をタイムフレーム４に配置した
とき（図３２の（ｉ））は、タイムフレーム１に外部入
力ＰＩ１が、タイムフレーム２に外部入力ＰＩ１が、タ
イムフレーム３に外部入力ＰＩ１，ＰＩ２が存在するの
で、評価指標の値は４（＝１＋１＋２）である。一方、
外部出力ＰＯ２をタイムフレーム３に配置したとき（図
３２の（ｉｉ））は、タイムフレーム１に外部入力ＰＩ
１が、タイムフレーム２に外部入力ＰＩ１，ＰＩ２が存
在するので、評価指標の値は３（＝１＋２）である。そ
こで、外部出力ＰＯ２の配置位置は、評価指標の値が最
大になるタイムフレーム４に決定する。
を行う。外部出力ＰＯ２をタイムフレーム４に配置した
とき（図３２の（ｉ））は、タイムフレーム１に外部入
力ＰＩ１が、タイムフレーム２に外部入力ＰＩ１が、タ
イムフレーム３に外部入力ＰＩ１，ＰＩ２が存在するの
で、評価指標の値は４（＝１＋１＋２）である。一方、
外部出力ＰＯ２をタイムフレーム３に配置したとき（図
３２の（ｉｉ））は、タイムフレーム１に外部入力ＰＩ
１が、タイムフレーム２に外部入力ＰＩ１，ＰＩ２が存
在するので、評価指標の値は３（＝１＋２）である。そ
こで、外部出力ＰＯ２の配置位置は、評価指標の値が最
大になるタイムフレーム４に決定する。
【０１０１】図３３は図３１に示すＲＴＬ回路に対する
本実施形態に係る時間軸展開によって生成された時間軸
展開ＲＴＬ回路を示す図である。同図中、（ａ）は外部
出力ＰＯ２をタイムフレーム４に配置したときの図、
（ｂ）は外部出力ＰＯ２をタイムフレーム３に配置した
ときの図である。
本実施形態に係る時間軸展開によって生成された時間軸
展開ＲＴＬ回路を示す図である。同図中、（ａ）は外部
出力ＰＯ２をタイムフレーム４に配置したときの図、
（ｂ）は外部出力ＰＯ２をタイムフレーム３に配置した
ときの図である。
【０１０２】図３４は図３３に示す時間軸展開ＲＴＬ回
路をゲートレベルに変換した結果を示す図である。同図
中、（ａ）は外部出力ＰＯ２をタイムフレーム４に配置
した図３３（ａ）の変換結果を示す図、（ｂ）は外部出
力ＰＯ２をタイムフレーム３に配置した図３３（ｂ）の
変換結果を示す図である。図３４において、組合せ機能
部品Ａは１個のＮＯＴゲートｇａに、組合せ機能部品Ｂ
は１個のＮＯＴゲートｇｂに、組合せ機能部品Ｃは１個
のＮＡＮＤゲートｇｃに、組合せ機能部品Ｄは１個のＮ
ＯＴゲートｇｄに、組合せ機能部品Ｅは１個のＮＯＲゲ
ートｇｅに、組合せ機能部品Ｆは１個のＡＮＤゲートｇ
ｆに置換されている。
路をゲートレベルに変換した結果を示す図である。同図
中、（ａ）は外部出力ＰＯ２をタイムフレーム４に配置
した図３３（ａ）の変換結果を示す図、（ｂ）は外部出
力ＰＯ２をタイムフレーム３に配置した図３３（ｂ）の
変換結果を示す図である。図３４において、組合せ機能
部品Ａは１個のＮＯＴゲートｇａに、組合せ機能部品Ｂ
は１個のＮＯＴゲートｇｂに、組合せ機能部品Ｃは１個
のＮＡＮＤゲートｇｃに、組合せ機能部品Ｄは１個のＮ
ＯＴゲートｇｄに、組合せ機能部品Ｅは１個のＮＯＲゲ
ートｇｅに、組合せ機能部品Ｆは１個のＡＮＤゲートｇ
ｆに置換されている。
【０１０３】図３４（ａ）の回路において、ＮＡＮＤゲ
ートｇｃの出力における０縮退故障（ｓ・ａ−０）を検
出するための検査入力は、 ＰＩ１（０）＝０，ＰＩ１（１）＝１，ＰＩ１（２）＝０，ＰＩ２（２）＝１ となり、この検査入力によって、ＮＯＲゲートｇｅの出
力の１縮退故障も併せて検出することができる。一方、
図３４（ｂ）の回路において、ＮＡＮＤゲートｇｃの出
力における０縮退故障を検出するための検査入力は、 ＰＩ１（０）＝０，ＰＩ１（１）＝１，ＰＩ２（１）＝１ となる。この検査入力によると、ＰＩ１（１）＝１であ
るためにＡＮＤゲートｇｆの一方の入力は常に“０”に
なるため、ＡＮＤゲートｇｆの出力は常に“０”になる
ので、ＮＯＲゲートｇｅの出力の１縮退故障は検出する
ことができない。
ートｇｃの出力における０縮退故障（ｓ・ａ−０）を検
出するための検査入力は、 ＰＩ１（０）＝０，ＰＩ１（１）＝１，ＰＩ１（２）＝０，ＰＩ２（２）＝１ となり、この検査入力によって、ＮＯＲゲートｇｅの出
力の１縮退故障も併せて検出することができる。一方、
図３４（ｂ）の回路において、ＮＡＮＤゲートｇｃの出
力における０縮退故障を検出するための検査入力は、 ＰＩ１（０）＝０，ＰＩ１（１）＝１，ＰＩ２（１）＝１ となる。この検査入力によると、ＰＩ１（１）＝１であ
るためにＡＮＤゲートｇｆの一方の入力は常に“０”に
なるため、ＡＮＤゲートｇｆの出力は常に“０”になる
ので、ＮＯＲゲートｇｅの出力の１縮退故障は検出する
ことができない。
【０１０４】このように、各タイムフレームに存在する
外部入力の個数が多い方が、一の検査入力によって検出
可能な故障の数が多くなるので、必要となる検査系列長
が短くなる。したがって、本実施形態に示すような評価
指標に基づいて、時間軸展開を行うことによって、検査
系列の長さを短くすることができる。
外部入力の個数が多い方が、一の検査入力によって検出
可能な故障の数が多くなるので、必要となる検査系列長
が短くなる。したがって、本実施形態に示すような評価
指標に基づいて、時間軸展開を行うことによって、検査
系列の長さを短くすることができる。
【０１０５】なお、第４および第５の実施形態において
示した評価指標は、第３の実施形態のようにゲートレベ
ルで時間軸展開を行う場合においても、用いることがで
きる。
示した評価指標は、第３の実施形態のようにゲートレベ
ルで時間軸展開を行う場合においても、用いることがで
きる。
【０１０６】（第３の参考例）本発明の第３の参考例
は、第１の参考例と同様の検査容易化設計方法に係るも
のであり、ＲＴＬ回路を複数のブロックに分割し、各ブ
ロックごとに、検査容易である回路構造になるようにス
キャン化するレジスタを決定するものである。
は、第１の参考例と同様の検査容易化設計方法に係るも
のであり、ＲＴＬ回路を複数のブロックに分割し、各ブ
ロックごとに、検査容易である回路構造になるようにス
キャン化するレジスタを決定するものである。
【０１０７】図３５は複数のブロックに分割されたＲＴ
Ｌ回路を模式的に示す図である。図３５に示すＲＴＬ回
路はＡ，Ｂ，Ｃの３つのブロックに分割されている。た
だし、各ブロックＡ，Ｂ，Ｃによってフィードバックル
ープが構成されているので、各ブロックＡ，Ｂ，Ｃを検
査容易である回路構造にするだけでは、ＲＴＬ回路全体
として検査容易にはならない。検査系列の生成はＬＳＩ
全体に対して行うので、ＬＳＩ全体で検査容易でなけれ
ば高い故障検出率が得られない。
Ｌ回路を模式的に示す図である。図３５に示すＲＴＬ回
路はＡ，Ｂ，Ｃの３つのブロックに分割されている。た
だし、各ブロックＡ，Ｂ，Ｃによってフィードバックル
ープが構成されているので、各ブロックＡ，Ｂ，Ｃを検
査容易である回路構造にするだけでは、ＲＴＬ回路全体
として検査容易にはならない。検査系列の生成はＬＳＩ
全体に対して行うので、ＬＳＩ全体で検査容易でなけれ
ば高い故障検出率が得られない。
【０１０８】そこで、各ブロックにおいて、当該ブロッ
クの出力から入力側に遡って組合せ機能部品のみを通っ
て到達するレジスタを、スキャン化するレジスタとして
決定する。そして、その後、各ブロックが検査容易であ
る回路構造になるように、スキャン化するレジスタを決
定する。
クの出力から入力側に遡って組合せ機能部品のみを通っ
て到達するレジスタを、スキャン化するレジスタとして
決定する。そして、その後、各ブロックが検査容易であ
る回路構造になるように、スキャン化するレジスタを決
定する。
【０１０９】図３６は図３５に示すＲＴＬ回路の各ブロ
ックの構成を示す有向グラフである。同図中、（ａ）は
ブロックＡを、（ｂ）はブロックＢを、（ｃ）はブロッ
クＣをそれぞれ示している。図３６において、ａ〜ｎは
組合せ機能部品、ｒｅｇ０〜ｒｅｇ１１はレジスタ、Ｉ
１〜Ｉ７はブロックの入力、Ｏ１〜Ｏ７はブロックの出
力である。
ックの構成を示す有向グラフである。同図中、（ａ）は
ブロックＡを、（ｂ）はブロックＢを、（ｃ）はブロッ
クＣをそれぞれ示している。図３６において、ａ〜ｎは
組合せ機能部品、ｒｅｇ０〜ｒｅｇ１１はレジスタ、Ｉ
１〜Ｉ７はブロックの入力、Ｏ１〜Ｏ７はブロックの出
力である。
【０１１０】まず各ブロックＡ，Ｂ，Ｃにおいて、当該
ブロックの出力から入力側に遡って組合せ機能部品のみ
を通って到達するレジスタを、スキャン化するレジスタ
として決定する。ブロックＡについては、図３６（ａ）
に示すように、出力Ｏ１から直接到達するレジスタｒｅ
ｇ３および出力Ｏ２から組合せ機能部品ｃを通って到達
するレジスタｒｅｇ２を、ブロックＢについては、図３
６（ｂ）に示すように、出力Ｏ３から直接到達するレジ
スタｒｅｇ６、出力Ｏ４から直接到達するレジスタｒｅ
ｇ７および出力Ｏ５から直接到達するレジスタｒｅｇ８
を、ブロックＣについては、図３６（ｃ）に示すよう
に、出力Ｏ６，Ｏ７から直接到達するレジスタｒｅｇ１
１を、スキャン化するレジスタとしてまず決定する。
ブロックの出力から入力側に遡って組合せ機能部品のみ
を通って到達するレジスタを、スキャン化するレジスタ
として決定する。ブロックＡについては、図３６（ａ）
に示すように、出力Ｏ１から直接到達するレジスタｒｅ
ｇ３および出力Ｏ２から組合せ機能部品ｃを通って到達
するレジスタｒｅｇ２を、ブロックＢについては、図３
６（ｂ）に示すように、出力Ｏ３から直接到達するレジ
スタｒｅｇ６、出力Ｏ４から直接到達するレジスタｒｅ
ｇ７および出力Ｏ５から直接到達するレジスタｒｅｇ８
を、ブロックＣについては、図３６（ｃ）に示すよう
に、出力Ｏ６，Ｏ７から直接到達するレジスタｒｅｇ１
１を、スキャン化するレジスタとしてまず決定する。
【０１１１】その後、各ブロックＡ，Ｂ，Ｃが検査容易
である回路構造になるように、スキャン化するレジスタ
を決定する。ここでは検査容易である回路構造として、
無閉路構造を指定するものとする。この場合、ブロック
Ａにまだブレイクされていない、レジスタｒｅｇ０，ｒ
ｅｇ１および組合せ機能部品ａ，ｂ，ｄからなるループ
が存在するので、このループをブレイクするためにレジ
スタｒｅｇ０をスキャン化するレジスタとして決定す
る。
である回路構造になるように、スキャン化するレジスタ
を決定する。ここでは検査容易である回路構造として、
無閉路構造を指定するものとする。この場合、ブロック
Ａにまだブレイクされていない、レジスタｒｅｇ０，ｒ
ｅｇ１および組合せ機能部品ａ，ｂ，ｄからなるループ
が存在するので、このループをブレイクするためにレジ
スタｒｅｇ０をスキャン化するレジスタとして決定す
る。
【０１１２】この結果、図３６においてハッチを付した
レジスタｒｅｇ０，ｒｅｇ２，ｒｅｇ３，ｒｅｇ６，ｒ
ｅｇ７，ｒｅｇ８，ｒｅｇ１１がスキャン化するレジス
タとして決定される。これによって、ＲＴＬ回路全体が
検査容易化されたことになり、高い故障検出率を保証す
ることができる。
レジスタｒｅｇ０，ｒｅｇ２，ｒｅｇ３，ｒｅｇ６，ｒ
ｅｇ７，ｒｅｇ８，ｒｅｇ１１がスキャン化するレジス
タとして決定される。これによって、ＲＴＬ回路全体が
検査容易化されたことになり、高い故障検出率を保証す
ることができる。
【０１１３】（第４の参考例）本発明の第４の参考例
は、第１の参考例と同様の検査容易化設計方法に係るも
のであり、検査容易である回路構造として、第１の参考
例とは異なる回路構造を指定するものである。
は、第１の参考例と同様の検査容易化設計方法に係るも
のであり、検査容易である回路構造として、第１の参考
例とは異なる回路構造を指定するものである。
【０１１４】本参考例では、時間軸展開したときに多重
度がｎ（ｎは自然数）になるような回路構造を、検査容
易である回路構造として指定する。具体的には、スキャ
ン化するレジスタの通常データ入力を擬似外部出力とみ
なし、データ出力を擬似外部入力とみなしたときに、外
部入力または擬似外部入力から外部出力または擬似外部
出力までの各経路において、スキャン化しないレジスタ
の個数がｎ以下である構造を、検査容易である回路構造
として指定する。前記の回路構造のことを、本明細書で
は「ｎ重無閉路構造」と呼ぶことにする。ｎが１のと
き、ｎ重無閉路構造は平衡構造と同義になる。
度がｎ（ｎは自然数）になるような回路構造を、検査容
易である回路構造として指定する。具体的には、スキャ
ン化するレジスタの通常データ入力を擬似外部出力とみ
なし、データ出力を擬似外部入力とみなしたときに、外
部入力または擬似外部入力から外部出力または擬似外部
出力までの各経路において、スキャン化しないレジスタ
の個数がｎ以下である構造を、検査容易である回路構造
として指定する。前記の回路構造のことを、本明細書で
は「ｎ重無閉路構造」と呼ぶことにする。ｎが１のと
き、ｎ重無閉路構造は平衡構造と同義になる。
【０１１５】図３７は本参考例に係る検査容易化設計方
法が対象とするＲＴＬ回路の一例を表す有向グラフであ
る。図３７において、Ａ〜Ｋは組合せ機能部品、ｒｅｇ
１〜ｒｅｇ８はレジスタ、ＰＩ１，ＰＩ２は外部入力、
ＰＯ１，ＰＯ２は外部出力をそれぞれ示している。
法が対象とするＲＴＬ回路の一例を表す有向グラフであ
る。図３７において、Ａ〜Ｋは組合せ機能部品、ｒｅｇ
１〜ｒｅｇ８はレジスタ、ＰＩ１，ＰＩ２は外部入力、
ＰＯ１，ＰＯ２は外部出力をそれぞれ示している。
【０１１６】図３７に示すＲＴＬ回路に対して、２重無
閉路構造を検査容易である回路構造として指定して検査
容易化するものとする。図３７に示すように、元の有向
グラフには、レジスタｒｅｇ１，ｒｅｇ５および組合せ
機能部品Ａ，Ｂ，Ｆからなるループと、レジスタｒｅｇ
１，ｒｅｇ７および組合せ機能部品Ａ，Ｂ，Ｈからなる
ループと、レジスタｒｅｇ３および組合せ機能部品Ｄか
らなるループの３つのフィードバックループが存在する
ので、各ループをブレイクするために、まずレジスタｒ
ｅｇ１，ｒｅｇ３をスキャン化するレジスタとして決定
する。
閉路構造を検査容易である回路構造として指定して検査
容易化するものとする。図３７に示すように、元の有向
グラフには、レジスタｒｅｇ１，ｒｅｇ５および組合せ
機能部品Ａ，Ｂ，Ｆからなるループと、レジスタｒｅｇ
１，ｒｅｇ７および組合せ機能部品Ａ，Ｂ，Ｈからなる
ループと、レジスタｒｅｇ３および組合せ機能部品Ｄか
らなるループの３つのフィードバックループが存在する
ので、各ループをブレイクするために、まずレジスタｒ
ｅｇ１，ｒｅｇ３をスキャン化するレジスタとして決定
する。
【０１１７】このとき、外部入力ＰＩ１から外部出力Ｐ
Ｏ１までについて、３個のスキャン化しないレジスタｒ
ｅｇ２，ｒｅｇ６，ｒｅｇ８が存在する経路があるの
で、このＲＴＬ回路は３重無閉路構造である。このＲＴ
Ｌ回路を２重無閉路構造にするために、レジスタｒｅｇ
６をスキャン化するレジスタとして決定する。
Ｏ１までについて、３個のスキャン化しないレジスタｒ
ｅｇ２，ｒｅｇ６，ｒｅｇ８が存在する経路があるの
で、このＲＴＬ回路は３重無閉路構造である。このＲＴ
Ｌ回路を２重無閉路構造にするために、レジスタｒｅｇ
６をスキャン化するレジスタとして決定する。
【０１１８】以上のような処理の結果、図３７のＲＴＬ
回路は図３８のように検査容易化される。図３８のＲＴ
Ｌ回路は、ハッチを付したレジスタｒｅｇ１，ｒｅｇ
３，ｒｅｇ６をスキャン化するレジスタとして決定した
ことによって、２重無閉路構造になっている。図３８の
ＲＴＬ回路を時間軸展開したとき、その多重度は２にな
るので、多重故障検査入力を生成する際には、２重故障
まで考慮すれば足りることになる。このように、検査容
易である回路構造としてｎ重無閉路構造を指定すること
によって、多重故障検査入力生成の際に加味すべき多重
度がｎに限定されるので、検査系列の生成が容易にな
る。
回路は図３８のように検査容易化される。図３８のＲＴ
Ｌ回路は、ハッチを付したレジスタｒｅｇ１，ｒｅｇ
３，ｒｅｇ６をスキャン化するレジスタとして決定した
ことによって、２重無閉路構造になっている。図３８の
ＲＴＬ回路を時間軸展開したとき、その多重度は２にな
るので、多重故障検査入力を生成する際には、２重故障
まで考慮すれば足りることになる。このように、検査容
易である回路構造としてｎ重無閉路構造を指定すること
によって、多重故障検査入力生成の際に加味すべき多重
度がｎに限定されるので、検査系列の生成が容易にな
る。
【０１１９】（第５の参考例）本発明の第５の参考例
は、第１の参考例と同様の検査容易化設計方法に係るも
のであり、検査容易である回路構造として、第１の参考
例とは異なる回路構造を指定するものである。
は、第１の参考例と同様の検査容易化設計方法に係るも
のであり、検査容易である回路構造として、第１の参考
例とは異なる回路構造を指定するものである。
【０１２０】本参考例では、スキャン化するレジスタの
通常データ入力を擬似外部出力とみなし、データ出力を
擬似外部入力とみなしたときに、外部入力または擬似外
部入力から外部出力または擬似外部出力までの各経路に
おいて、ゲートの段数がｎ（ｎは０または自然数）以下
である構造を、検査容易である回路構造として指定す
る。この前提としては、ＲＴＬ回路の各組合せ機能部品
について、ゲート段数が見積もられている必要がある。
通常データ入力を擬似外部出力とみなし、データ出力を
擬似外部入力とみなしたときに、外部入力または擬似外
部入力から外部出力または擬似外部出力までの各経路に
おいて、ゲートの段数がｎ（ｎは０または自然数）以下
である構造を、検査容易である回路構造として指定す
る。この前提としては、ＲＴＬ回路の各組合せ機能部品
について、ゲート段数が見積もられている必要がある。
【０１２１】図３９は本参考例に係る検査容易化設計方
法が対象とするＲＴＬ回路の一例を表す有向グラフであ
る。図３９において、Ａ〜Ｋは組合せ機能部品、ｒｅｇ
１〜ｒｅｇ９はレジスタ、ＰＩ１，ＰＩ２は外部入力、
ＰＯ１，ＰＯ２は外部出力をそれぞれ示している。図３
９に示すように、各組合せ機能部品Ａ〜Ｋについては、
ゲート段数がそれぞれ見積もられている。例えば組合せ
機能部品Ａについては、２つの経路について、それぞれ
ゲート段数が２，１と見積もられている。
法が対象とするＲＴＬ回路の一例を表す有向グラフであ
る。図３９において、Ａ〜Ｋは組合せ機能部品、ｒｅｇ
１〜ｒｅｇ９はレジスタ、ＰＩ１，ＰＩ２は外部入力、
ＰＯ１，ＰＯ２は外部出力をそれぞれ示している。図３
９に示すように、各組合せ機能部品Ａ〜Ｋについては、
ゲート段数がそれぞれ見積もられている。例えば組合せ
機能部品Ａについては、２つの経路について、それぞれ
ゲート段数が２，１と見積もられている。
【０１２２】図３９に示すＲＴＬ回路に対して、外部入
力または擬似外部入力から外部出力または擬似外部出力
までの各経路においてゲートの段数が５以下である構造
を検査容易である回路構造として指定して、検査容易化
するものとする。
力または擬似外部入力から外部出力または擬似外部出力
までの各経路においてゲートの段数が５以下である構造
を検査容易である回路構造として指定して、検査容易化
するものとする。
【０１２３】まずレジスタｒｅｇ４および組合せ機能部
品Ｄからなるループをブレイクするために、レジスタｒ
ｅｇ４をスキャン化するレジスタとして決定する。
品Ｄからなるループをブレイクするために、レジスタｒ
ｅｇ４をスキャン化するレジスタとして決定する。
【０１２４】次に、レジスタｒｅｇ１，ｒｅｇ２，ｒｅ
ｇ６および組合せ機能部品Ａ，Ｂ，Ｆからなるループを
ブレイクするために、レジスタｒｅｇ１，ｒｅｇ２，ｒ
ｅｇ６のいずれかをスキャン化するレジスタとして決定
する。
ｇ６および組合せ機能部品Ａ，Ｂ，Ｆからなるループを
ブレイクするために、レジスタｒｅｇ１，ｒｅｇ２，ｒ
ｅｇ６のいずれかをスキャン化するレジスタとして決定
する。
【０１２５】レジスタｒｅｇ１をスキャン化するレジス
タとして決定したとすると、最大ゲート段数が５を越え
る経路は、レジスタｒｅｇ１から外部出力ＰＯ１まで
（ゲート段数７）、レジスタｒｅｇ１からレジスタｒｅ
ｇ１まで（ゲート段数７）、レジスタｒｅｇ１から外部
出力ＰＯ２まで（ゲート段数８）、外部入力ＰＩ１から
外部出力ＰＯ１まで（ゲート段数６）、外部入力ＰＩ１
から外部出力ＰＯ２まで（ゲート段数７）の５つであ
る。
タとして決定したとすると、最大ゲート段数が５を越え
る経路は、レジスタｒｅｇ１から外部出力ＰＯ１まで
（ゲート段数７）、レジスタｒｅｇ１からレジスタｒｅ
ｇ１まで（ゲート段数７）、レジスタｒｅｇ１から外部
出力ＰＯ２まで（ゲート段数８）、外部入力ＰＩ１から
外部出力ＰＯ１まで（ゲート段数６）、外部入力ＰＩ１
から外部出力ＰＯ２まで（ゲート段数７）の５つであ
る。
【０１２６】レジスタｒｅｇ２をスキャン化するレジス
タとして決定したとすると、最大ゲート段数が５を越え
る経路は、レジスタｒｅｇ２からレジスタｒｅｇ２まで
（ゲート段数７）、外部入力ＰＩ１から外部出力ＰＯ１
まで（ゲート段数６）、レジスタｒｅｇ４からレジスタ
ｒｅｇ２まで（ゲート段数６）の３つである。
タとして決定したとすると、最大ゲート段数が５を越え
る経路は、レジスタｒｅｇ２からレジスタｒｅｇ２まで
（ゲート段数７）、外部入力ＰＩ１から外部出力ＰＯ１
まで（ゲート段数６）、レジスタｒｅｇ４からレジスタ
ｒｅｇ２まで（ゲート段数６）の３つである。
【０１２７】レジスタｒｅｇ６をスキャン化するレジス
タとして決定したとすると、最大ゲート段数が５を越え
る経路は、レジスタｒｅｇ６からレジスタｒｅｇ６まで
（ゲート段数７）、外部入力ＰＩ１から外部出力ＰＯ１
まで（ゲート段数６）、外部入力ＰＩ１から外部出力Ｐ
Ｏ２まで（ゲート段数７）、レジスタｒｅｇ４から外部
出力ＰＯ１まで（ゲート段数１０）、レジスタｒｅｇ４
から外部出力ＰＯ２まで（ゲート段数無限大）の５つで
ある。
タとして決定したとすると、最大ゲート段数が５を越え
る経路は、レジスタｒｅｇ６からレジスタｒｅｇ６まで
（ゲート段数７）、外部入力ＰＩ１から外部出力ＰＯ１
まで（ゲート段数６）、外部入力ＰＩ１から外部出力Ｐ
Ｏ２まで（ゲート段数７）、レジスタｒｅｇ４から外部
出力ＰＯ１まで（ゲート段数１０）、レジスタｒｅｇ４
から外部出力ＰＯ２まで（ゲート段数無限大）の５つで
ある。
【０１２８】そこで、最大ゲート段数が５を越える経路
の個数が最も少なくなるレジスタｒｅｇ２を、スキャン
化するレジスタとして決定する。レジスタｒｅｇ２をス
キャン化するレジスタとして決定したことによって、レ
ジスタｒｅｇ１，ｒｅｇ２，ｒｅｇ８および組合せ機能
部品Ａ，Ｂ，Ｈからなるループもまたブレイクされるこ
とになる。
の個数が最も少なくなるレジスタｒｅｇ２を、スキャン
化するレジスタとして決定する。レジスタｒｅｇ２をス
キャン化するレジスタとして決定したことによって、レ
ジスタｒｅｇ１，ｒｅｇ２，ｒｅｇ８および組合せ機能
部品Ａ，Ｂ，Ｈからなるループもまたブレイクされるこ
とになる。
【０１２９】次に、ゲート段数が５を越える経路がなく
なるように、ゲート段数が５を越える残りの経路に属す
るレジスタのいずれかをスキャン化するレジスタとして
決定する。レジスタｒｅｇ２からレジスタｒｅｇ６，ｒ
ｅｇ１を通ってレジスタｒｅｇ２までの経路（ゲート段
数７）、外部入力ＰＩ１からレジスタｒｅｇ３，ｒｅｇ
５を通って外部出力ＰＯ１までの経路（ゲート段数
６）、およびレジスタｒｅｇ４からレジスタｒｅｇ８，
ｒｅｇ１を通ってレジスタｒｅｇ２までの経路（ゲート
段数６）がゲート段数が５を越える経路として残ってい
るので、レジスタｒｅｇ１，ｒｅｇ３，ｒｅｇ５，ｒｅ
ｇ６，ｒｅｇ８のいずれかをスキャン化するレジスタと
して決定する。
なるように、ゲート段数が５を越える残りの経路に属す
るレジスタのいずれかをスキャン化するレジスタとして
決定する。レジスタｒｅｇ２からレジスタｒｅｇ６，ｒ
ｅｇ１を通ってレジスタｒｅｇ２までの経路（ゲート段
数７）、外部入力ＰＩ１からレジスタｒｅｇ３，ｒｅｇ
５を通って外部出力ＰＯ１までの経路（ゲート段数
６）、およびレジスタｒｅｇ４からレジスタｒｅｇ８，
ｒｅｇ１を通ってレジスタｒｅｇ２までの経路（ゲート
段数６）がゲート段数が５を越える経路として残ってい
るので、レジスタｒｅｇ１，ｒｅｇ３，ｒｅｇ５，ｒｅ
ｇ６，ｒｅｇ８のいずれかをスキャン化するレジスタと
して決定する。
【０１３０】ゲート段数が５を越える経路は、レジスタ
ｒｅｇ１をスキャン化するレジスタとして決定したとす
ると残り１個になり、他のレジスタｒｅｇ３，ｒｅｇ
５，ｒｅｇ６，ｒｅｇ８のいずれか１つをスキャン化す
るレジスタとして決定したとすると、残り２個になるの
で、ここではレジスタｒｅｇ１をスキャン化するレジス
タとして決定する。
ｒｅｇ１をスキャン化するレジスタとして決定したとす
ると残り１個になり、他のレジスタｒｅｇ３，ｒｅｇ
５，ｒｅｇ６，ｒｅｇ８のいずれか１つをスキャン化す
るレジスタとして決定したとすると、残り２個になるの
で、ここではレジスタｒｅｇ１をスキャン化するレジス
タとして決定する。
【０１３１】ゲート段数が５を越える経路として残った
のは、外部入力ＰＩ１からレジスタｒｅｇ３，ｒｅｇ５
を通って外部出力ＰＯ１までの経路（ゲート段数６）の
みであるので、レジスタｒｅｇ３，ｒｅｇ５のいずれか
をスキャン化するレジスタとして決定すると、ＲＴＬ回
路内にゲート段数が５を越える経路がなくなることにな
る。ここではレジスタｒｅｇ５をスキャン化するレジス
タとして決定する。
のは、外部入力ＰＩ１からレジスタｒｅｇ３，ｒｅｇ５
を通って外部出力ＰＯ１までの経路（ゲート段数６）の
みであるので、レジスタｒｅｇ３，ｒｅｇ５のいずれか
をスキャン化するレジスタとして決定すると、ＲＴＬ回
路内にゲート段数が５を越える経路がなくなることにな
る。ここではレジスタｒｅｇ５をスキャン化するレジス
タとして決定する。
【０１３２】以上のような処理の結果、図３９のＲＴＬ
回路は図４０のように検査容易化かされる。図４０のＲ
ＴＬ回路は、ハッチを付したレジスタｒｅｇ１，ｒｅｇ
２，ｒｅｇ４，ｒｅｇ５をスキャン化するレジスタとし
て決定したことによって、外部入力または擬似外部入力
から外部出力または擬似外部出力までの各経路におい
て、ゲートの段数が５以下である構造になっている。図
４０のＲＴＬ回路を時間軸展開したとき、各タイムフレ
ームのゲート段数は５以下になる可能性が高い。組合せ
回路に対する検査入力の生成は、一般にゲート段数が大
きいほど困難になる。したがって、本実施形態のよう
に、検査容易である回路構造として、外部入力または擬
似外部入力から外部出力または擬似外部出力までの各経
路においてゲートの段数がｎ以下である構造を指定する
ことによって、検査入力の生成が容易になる。
回路は図４０のように検査容易化かされる。図４０のＲ
ＴＬ回路は、ハッチを付したレジスタｒｅｇ１，ｒｅｇ
２，ｒｅｇ４，ｒｅｇ５をスキャン化するレジスタとし
て決定したことによって、外部入力または擬似外部入力
から外部出力または擬似外部出力までの各経路におい
て、ゲートの段数が５以下である構造になっている。図
４０のＲＴＬ回路を時間軸展開したとき、各タイムフレ
ームのゲート段数は５以下になる可能性が高い。組合せ
回路に対する検査入力の生成は、一般にゲート段数が大
きいほど困難になる。したがって、本実施形態のよう
に、検査容易である回路構造として、外部入力または擬
似外部入力から外部出力または擬似外部出力までの各経
路においてゲートの段数がｎ以下である構造を指定する
ことによって、検査入力の生成が容易になる。
【０１３３】
【発明の効果】以上のように本発明によると、検査容易
化されたＲＴＬ回路に対し、時間軸展開組合せ回路に変
換した上で検査入力を生成し、この検査入力から検査系
列を生成するので、検査系列の生成が容易になる。ま
た、ＲＴＬ回路の時間軸展開を所定の評価指標を基に行
うことによって、検査系列の生成をより容易にしたり、
検査系列を短縮したりすることができる。
化されたＲＴＬ回路に対し、時間軸展開組合せ回路に変
換した上で検査入力を生成し、この検査入力から検査系
列を生成するので、検査系列の生成が容易になる。ま
た、ＲＴＬ回路の時間軸展開を所定の評価指標を基に行
うことによって、検査系列の生成をより容易にしたり、
検査系列を短縮したりすることができる。
【図１】本発明の第１の参考例に係る検査容易化設計方
法における処理の流れを示すフローチャートである。
法における処理の流れを示すフローチャートである。
【図２】構造による同期式順序回路の分類を表す図であ
る。
る。
【図３】本発明の第１の参考例に係る検査容易化設計方
法が対象とするＲＴＬ回路の一例を示す有向グラフであ
る。
法が対象とするＲＴＬ回路の一例を示す有向グラフであ
る。
【図４】検査容易である回路構造として無閉路構造を指
定した場合において、図３に示すＲＴＬ回路についてス
キャン化するレジスタを決定した結果を示す図である。
定した場合において、図３に示すＲＴＬ回路についてス
キャン化するレジスタを決定した結果を示す図である。
【図５】検査容易である回路構造として１重整列構造を
指定した場合において、図３に示すＲＴＬ回路について
スキャン化するレジスタを決定した結果を示す図であ
る。
指定した場合において、図３に示すＲＴＬ回路について
スキャン化するレジスタを決定した結果を示す図であ
る。
【図６】検査容易である回路構造として組合せ検査入力
生成複雑度を持つ構造（平衡構造）を指定した場合にお
いて、図３に示すＲＴＬ回路についてスキャン化するレ
ジスタを決定した結果を示す図である。
生成複雑度を持つ構造（平衡構造）を指定した場合にお
いて、図３に示すＲＴＬ回路についてスキャン化するレ
ジスタを決定した結果を示す図である。
【図７】本発明の第２の参考例に係る検査容易化設計方
法における処理の流れを示すフローチャートである。
法における処理の流れを示すフローチャートである。
【図８】本発明の第２の参考例に係る検査容易化設計方
法が対象とするＲＴＬ回路の一例を表す有向グラフであ
る。
法が対象とするＲＴＬ回路の一例を表す有向グラフであ
る。
【図９】図８に示すＲＴＬ回路を、スキャン化するレジ
スタの通常データ入力を擬似外部出力とみなし、データ
出力を擬似外部入力として、変換した結果を示す図であ
る。
スタの通常データ入力を擬似外部出力とみなし、データ
出力を擬似外部入力として、変換した結果を示す図であ
る。
【図１０】本発明の第１の実施形態に係る検査系列生成
方法における処理の流れを示すフローチャートである。
方法における処理の流れを示すフローチャートである。
【図１１】図１０に示す本発明の第１の実施形態に係る
検査系列生成方法におけるＲＴＬ時間軸展開Ｓ２０の詳
細な処理の流れを示すフローチャートである。
検査系列生成方法におけるＲＴＬ時間軸展開Ｓ２０の詳
細な処理の流れを示すフローチャートである。
【図１２】本発明の第１の実施形態に係る検査系列生成
方法が対象とするＲＴＬ回路の一例を示す有向グラフで
ある。
方法が対象とするＲＴＬ回路の一例を示す有向グラフで
ある。
【図１３】図１２に示すＲＴＬ回路に対して、擬似外部
出力ＰＰＯ１について時間軸展開を行った図である。
出力ＰＰＯ１について時間軸展開を行った図である。
【図１４】図１３に対して、外部出力ＰＯ１をタイムフ
レーム５に配置して時間軸展開を行った図である。
レーム５に配置して時間軸展開を行った図である。
【図１５】図１３に対して、外部出力ＰＯ１をタイムフ
レーム４に配置して時間軸展開を行った図である。
レーム４に配置して時間軸展開を行った図である。
【図１６】図１２に示すＲＴＬ回路に対して、時間軸展
開を行った結果を示す図である。
開を行った結果を示す図である。
【図１７】図１２に示すＲＴＬ回路に対して、論理合成
を行って生成したゲートレベルの回路を示す図である。
を行って生成したゲートレベルの回路を示す図である。
【図１８】図１２に示すＲＴＬ回路に対して、図１６に
示す時間軸展開ＲＴＬ回路および図１７に示すゲートレ
ベル回路を基にして生成した、時間軸展開組合せ回路で
ある。
示す時間軸展開ＲＴＬ回路および図１７に示すゲートレ
ベル回路を基にして生成した、時間軸展開組合せ回路で
ある。
【図１９】図１２に示すＲＴＬ回路に対する時間軸展開
を示す図であり、外部出力ＰＯ１をタイムフレーム５に
配置したときの図である。
を示す図であり、外部出力ＰＯ１をタイムフレーム５に
配置したときの図である。
【図２０】図１２に示すＲＴＬ回路に対する時間軸展開
を示す図であり、外部出力ＰＯ１をタイムフレーム４に
配置したときの図である。
を示す図であり、外部出力ＰＯ１をタイムフレーム４に
配置したときの図である。
【図２１】本発明の第２の実施形態に係る検査系列生成
方法における処理の流れを示すフローチャートである。
方法における処理の流れを示すフローチャートである。
【図２２】本発明の第２の実施形態に係る検査系列生成
方法が対象とするＲＴＬ回路の一例を示す有向グラフで
ある。
方法が対象とするＲＴＬ回路の一例を示す有向グラフで
ある。
【図２３】図２２に示すＲＴＬ回路に対して、組合せ機
能部品のグループ化を行った結果を示す図である。
能部品のグループ化を行った結果を示す図である。
【図２４】図２３に示すＲＴＬ回路に対して、時間軸展
開を行った結果を示す図である。
開を行った結果を示す図である。
【図２５】図２２に示すＲＴＬ回路に対して、図２４に
示す時間軸展開ＲＴＬ回路を基に生成した、時間軸展開
組合せ回路を示す図である。
示す時間軸展開ＲＴＬ回路を基に生成した、時間軸展開
組合せ回路を示す図である。
【図２６】本発明の第３の実施形態に係る検査系列生成
方法における処理の流れを示すフローチャートである。
方法における処理の流れを示すフローチャートである。
【図２７】本発明の第４の実施形態に係る検査系列生成
方法が対象とするＲＴＬ回路の一例を表す有向グラフで
ある。
方法が対象とするＲＴＬ回路の一例を表す有向グラフで
ある。
【図２８】図２７に示すＲＴＬ回路において、スキャン
化するレジスタを擬似外部入力おおよび擬似外部出力に
置換した結果を示す図である。
化するレジスタを擬似外部入力おおよび擬似外部出力に
置換した結果を示す図である。
【図２９】図２８に示すＲＴＬ回路に対する、本発明の
第４の実施形態に係る時間軸展開を示す図である。
第４の実施形態に係る時間軸展開を示す図である。
【図３０】図２８に示すＲＴＬ回路に対して、本発明の
第４の実施形態に係る時間軸展開が行われた結果を示す
図である。
第４の実施形態に係る時間軸展開が行われた結果を示す
図である。
【図３１】本発明の第５の実施形態に係る検査系列生成
方法が対象とするＲＴＬ回路の一例を表す有向グラフで
ある。
方法が対象とするＲＴＬ回路の一例を表す有向グラフで
ある。
【図３２】図３１に示すＲＴＬ回路に対する、本発明の
第５の実施形態に係る時間軸展開を示す図である。
第５の実施形態に係る時間軸展開を示す図である。
【図３３】図３１に示すＲＴＬ回路に対して、本発明の
第５の実施形態に係る時間軸展開が行われた結果を示す
図であり、（ａ）は外部出力ＰＯ２をタイムフレーム４
に配置したときの図、（ｂ）は外部出力ＰＯ２をタイム
フレーム３に配置したときの図である。
第５の実施形態に係る時間軸展開が行われた結果を示す
図であり、（ａ）は外部出力ＰＯ２をタイムフレーム４
に配置したときの図、（ｂ）は外部出力ＰＯ２をタイム
フレーム３に配置したときの図である。
【図３４】図３３に示す時間軸展開ＲＴＬ回路をゲート
レベルに変換した結果を示す図であり、（ａ）は図３３
（ａ）の変換結果を示す図、（ｂ）は図３３（ｂ）の変
換結果を示す図である。
レベルに変換した結果を示す図であり、（ａ）は図３３
（ａ）の変換結果を示す図、（ｂ）は図３３（ｂ）の変
換結果を示す図である。
【図３５】本発明の第３の参考例に係る検査容易化設計
方法が対象とするＲＴＬ回路の一例を模式的に示す図で
ある。
方法が対象とするＲＴＬ回路の一例を模式的に示す図で
ある。
【図３６】図３５に示すＲＴＬ回路の各ブロックの構成
を示す有向グラフであり、（ａ）はブロックＡを、
（ｂ）はブロックＢを、（ｃ）はブロックＣをそれぞれ
示す図である。
を示す有向グラフであり、（ａ）はブロックＡを、
（ｂ）はブロックＢを、（ｃ）はブロックＣをそれぞれ
示す図である。
【図３７】本発明の第４の参考例に係る検査容易化設計
方法が対象とするＲＴＬ回路の一例を表す有向グラフで
ある。
方法が対象とするＲＴＬ回路の一例を表す有向グラフで
ある。
【図３８】図３７に示すＲＴＬ回路に対して、本発明の
第４の参考例に係る検査容易化が行われた結果を示す図
である。
第４の参考例に係る検査容易化が行われた結果を示す図
である。
【図３９】本発明の第５の参考例に係る検査容易化設計
方法が対象とするＲＴＬ回路の一例を示す有向グラフで
ある。
方法が対象とするＲＴＬ回路の一例を示す有向グラフで
ある。
【図４０】図３９に示すＲＴＬ回路に対して、本発明の
第５の参考例に係る検査容易化が行われた結果を示す図
である。
第５の参考例に係る検査容易化が行われた結果を示す図
である。
ｒｅｇ１〜ｒｅｇ１１ レジスタ Ａ〜Ｋ，ａ〜ｎ 組合せ機能部品 ＰＩ１，ＰＩ２，ＰＩ３ 外部入力 ＰＯ１，ＰＯ２ 外部出力 ＰＰＩ１，ＰＰＩｒ４，ＰＰＩｒ５ 擬似外部入力 ＰＰＯ１，ＰＰＯｒ４，ＰＰＯｒ５ 擬似外部出力 Ｏ１〜Ｏ７ ブロックの出力
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｇ０６Ｆ 15/60 ６５４Ｎ
Claims (11)
- 【請求項１】 レジスタトランスファレベル（ＲＴＬ，
Register TransferLevel ）で設計された集積回路であ
るＲＴＬ回路に対して、検査系列を生成する検査系列生
成方法であって、 前記ＲＴＬ回路は、検査時において無閉路構造である
か、または、スキャン化するレジスタが決定されてお
り、かつ、検査時において、スキャン化するレジスタの
通常データ入力を擬似外部出力とみなし、データ出力を
擬似外部入力とみなしたとき無閉路構造となるものと
し、 前記ＲＴＬ回路を、時間軸展開されたゲートレベルの回
路である時間軸展開組合せ回路に変換する第１の工程
と、 前記第１の工程において生成した時間軸展開組合せ回路
に対して、検査入力を生成する第２の工程と、 前記第２の工程において生成した検査入力を、前記第１
の工程において生成した時間軸展開組合せ回路における
各外部入力および擬似外部入力が属するタイムフレーム
の情報を基に、前記ＲＴＬ回路を論理合成して得られる
ゲートレベル回路に対する検査系列に変換する第３の工
程とを備えていることを特徴とする検査系列生成方法。 - 【請求項２】 請求項１記載の検査系列生成方法におい
て、 前記第１の工程は、 前記ＲＴＬ回路に対して、所定の評価指標を基に、時間
軸展開を行うＲＴＬ時間軸展開処理と、 前記ＲＴＬ回路に対して論理合成を行い、ゲートレベル
の回路に変換する論理合成処理と、 前記ＲＴＬ時間軸展開処理において求めた時間軸展開さ
れたＲＴＬ回路と、前記論理合成処理において生成した
ゲートレベルの回路とを基にして、前記時間軸展開組合
せ回路を生成する検査系列生成用回路生成処理とを備え
ていることを特徴とする検査系列生成方法。 - 【請求項３】 請求項２記載の検査系列生成方法におい
て、 前記ＲＴＬ時間軸展開処理は、 各タイムフレームに存在する組合せ機能部品の個数の総
和、または各タイムフレームに存在する組合せ機能部品
の見積もりゲート数の総和を、前記所定の評価指標とし
て用いて、この評価指標がより小さくなるように、前記
ＲＴＬ回路に対して時間軸展開を行うものであることを
特徴とする検査系列生成方法。 - 【請求項４】 請求項２記載の検査系列生成方法におい
て、 前記ＲＴＬ時間軸展開処理は、 擬似外部入力または擬似外部出力が存在するタイムフレ
ームの個数を、前記所定の評価指標として用いて、この
評価指標がより小さくなるよう、前記ＲＴＬ回路に対し
て時間軸展開を行うものであることを特徴とする検査系
列生成方法。 - 【請求項５】 請求項２記載の検査系列生成方法におい
て、 前記ＲＴＬ時間軸展開処理は、 各擬似外部入力が存在するタイムフレーム数の総和と各
擬似外部出力が存在するタイムフレーム数の総和との和
から、対応する擬似外部出力が存在するタイムフレーム
の次のタイムフレームに，対応する擬似外部入力が存在
するレジスタの個数を減じたものを、前記所定の評価指
標として用いて、この評価指標がより小さくなるよう、
前記ＲＴＬ回路に対して時間軸展開を行うものであるこ
とを特徴とする検査系列生成方法。 - 【請求項６】 請求項２記載の検査系列生成方法におい
て、 前記ＲＴＬ時間軸展開処理は、 各タイムフレームに存在する外部入力の個数の総和を、
前記所定の評価指標として用いて、この評価指標がより
大きくなるよう、前記ＲＴＬ回路に対して時間軸展開を
行うものであることを特徴とする検査系列生成方法。 - 【請求項７】 請求項２記載の検査系列生成方法におい
て、 前記ＲＴＬ時間軸展開処理は、 前記ＲＴＬ回路の各外部出力および擬似外部出力につい
て、それぞれ、最大順序深度を求める第１の処理と、 前記ＲＴＬ回路の各外部出力および擬似外部出力を、前
記第１の処理において計算した最大順序深度の大きい順
にソートする第２の処理と、 前記第１の処理で計算した最大順序深度の最大値に１を
加えた値を、時間軸展開のタイムフレーム数として設定
する第３の処理と、 各外部出力または擬似外部出力について、前記第２の処
理におけるソート結果の順に、所定の評価指標に基づい
て、時間軸展開を行う第４の処理とを備えていることを
特徴とする検査系列生成方法。 - 【請求項８】 請求項２記載の検査系列生成方法におい
て、 前記第１の工程は、前記ＲＴＬ回路について、互いを結
ぶ経路にレジスタ、外部入力および外部出力がいずれも
属さない組合せ機能部品をグループ化する前処理を有
し、かつ、 前記ＲＴＬ時間軸展開処理は、前記前処理でグループ化
した組合せ機能部品を１つの組合せ機能部品として、時
間軸展開を行うものであり、 前記論理合成処理は、前記前処理でグループ化した組合
せ機能部品を単位として、論理合成を行うものであるこ
とを特徴とする検査系列生成方法。 - 【請求項９】 請求項１記載の検査系列生成方法におい
て、 前記第１の工程は、 前記ＲＴＬ回路に対して、論理合成を行う論理合成処理
と、 前記論理合成処理で生成されたゲートレベルの回路に対
して、所定の評価指標を基にして時間軸展開を行い、前
記時間軸展開組合せ回路を生成するゲートレベル時間軸
展開処理とを備えていることを特徴とする検査系列生成
方法。 - 【請求項１０】 請求項９記載の検査系列生成方法にお
いて、 前記ゲートレベル時間軸展開処理は、 各タイムフレームに存在するゲートの個数の総和を、前
記所定の評価指標として用いて、この評価指標がより小
さくなるよう、前記ゲートレベルの回路に対して時間軸
展開を行うものであることを特徴とする検査系列生成方
法。 - 【請求項１１】 請求項１記載の検査系列生成方法にお
いて、 前記第３の工程は、 一のタイムフレームに存在する擬似外部出力に対応する
レジスタを構成するスキャンＦＦ、および前記一のタイ
ムフレームの次のタイムフレームに存在する擬似外部入
力に対応するレジスタを構成するスキャンＦＦによっ
て、一個のスキャンパスを構成して、前記検査入力を検
査系列に変換するものであることを特徴とする検査系列
生成方法。
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