JPH11233649A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH11233649A JPH11233649A JP10051536A JP5153698A JPH11233649A JP H11233649 A JPH11233649 A JP H11233649A JP 10051536 A JP10051536 A JP 10051536A JP 5153698 A JP5153698 A JP 5153698A JP H11233649 A JPH11233649 A JP H11233649A
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- semiconductor device
- semiconductor
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Abstract
(57)【要約】
【課題】 高密度に記憶機能を集積し、かつ低電圧化に
おいても安定に動作できる半導体装置と、その製造方法
を提供する。 【解決手段】 ゲート電極４、ｎ型不純物拡散層８，９
からなるＭＯＳトランジスタは、ゲート電極４直下のｐ
型エピタキシャル層２に形成された第１の溝６内に、誘
電体膜１６、導電体１８、ｎ型不純物拡散層１２，１３
から構成されるメモリキャパシタＣ１を有している。こ
れにより、ＭＯＳトランジスタとメモリキャパシタの専
有面積を最小限に抑えることができ、また、ＭＯＳトラ
ンジスタのドレインとソースが検出回路に正反信号を供
給して２Ｔｒセルを構成するため、記憶動作を確実にす
ることができ、特に低電圧時における安定動作を実現す
ることが可能となる。
おいても安定に動作できる半導体装置と、その製造方法
を提供する。 【解決手段】 ゲート電極４、ｎ型不純物拡散層８，９
からなるＭＯＳトランジスタは、ゲート電極４直下のｐ
型エピタキシャル層２に形成された第１の溝６内に、誘
電体膜１６、導電体１８、ｎ型不純物拡散層１２，１３
から構成されるメモリキャパシタＣ１を有している。こ
れにより、ＭＯＳトランジスタとメモリキャパシタの専
有面積を最小限に抑えることができ、また、ＭＯＳトラ
ンジスタのドレインとソースが検出回路に正反信号を供
給して２Ｔｒセルを構成するため、記憶動作を確実にす
ることができ、特に低電圧時における安定動作を実現す
ることが可能となる。
Description
【０００１】
【発明の属する技術分野】この発明は、ＭＯＳトランジ
スタとキャパシタ（容量素子）とから成るメモリセルを
半導体基板の主表面に設け、記憶装置として用いる集積
回路を備えた半導体装置及びその製造方法に関するもの
である。
スタとキャパシタ（容量素子）とから成るメモリセルを
半導体基板の主表面に設け、記憶装置として用いる集積
回路を備えた半導体装置及びその製造方法に関するもの
である。
【０００２】
【従来の技術】ＭＯＳトランジスタとキャパシタから成
るメモリセルを半導体基板の主表面に集積する集積回路
は、キャパシタの半導体基板の主表面における占有面積
の縮小により集積密度を増大して、大規模集積回路を実
現することができる。
るメモリセルを半導体基板の主表面に集積する集積回路
は、キャパシタの半導体基板の主表面における占有面積
の縮小により集積密度を増大して、大規模集積回路を実
現することができる。
【０００３】このようなメモリセルキャパシタとして、
半導体基板の主表面の上方に伸びるスタック・キャパシ
タや、主表面からトレンチと呼ぶ孔部を掘り込んで形成
されるトレンチ・キャパシタが知られている。そして、
これらのメモリセルキャパシタにおいては、単位メモリ
セルが一個のＭＯＳトランジスタと一個のキャパシタか
らなる、１トランジスタセルとするのが一般的である。
半導体基板の主表面の上方に伸びるスタック・キャパシ
タや、主表面からトレンチと呼ぶ孔部を掘り込んで形成
されるトレンチ・キャパシタが知られている。そして、
これらのメモリセルキャパシタにおいては、単位メモリ
セルが一個のＭＯＳトランジスタと一個のキャパシタか
らなる、１トランジスタセルとするのが一般的である。
【０００４】このような１トランジスタ型のメモリセル
は、回路機能素子数が少ないため記憶素子数の高密度化
を充分に実現することができる。
は、回路機能素子数が少ないため記憶素子数の高密度化
を充分に実現することができる。
【０００５】
【発明が解決しようとする課題】しかしながら、近時に
おいては微細加工技術の進展に伴い電源電圧がより縮小
される傾向にあり、これにより信号振幅が圧縮されてメ
モリセルからの情報信号の確実な読み出し動作が困難に
なっている。
おいては微細加工技術の進展に伴い電源電圧がより縮小
される傾向にあり、これにより信号振幅が圧縮されてメ
モリセルからの情報信号の確実な読み出し動作が困難に
なっている。
【０００６】ダイナミック型ランダム・アクセス・メモ
リ（ＤＲＡＭ）では、読み出し番地のメモリセルからの
信号を一対のビット線の一方に伝達し、ビット線対の他
方にダミーセルからの信号を受け、これらのビット線対
の電位差をゲーテッド・フリップ・フロップをセンス回
路として用いて情報検出する。
リ（ＤＲＡＭ）では、読み出し番地のメモリセルからの
信号を一対のビット線の一方に伝達し、ビット線対の他
方にダミーセルからの信号を受け、これらのビット線対
の電位差をゲーテッド・フリップ・フロップをセンス回
路として用いて情報検出する。
【０００７】このセンス動作の際、１Ｔｒセルを用いる
記憶回路では、ダミーセルの信号電位の設定ズレと電位
変動分の電圧が電源電圧の不感帯として利用できないた
め、微細加工技術の進展に伴う電源電圧の縮小は安定な
記憶動作実現を不可能としていた。
記憶回路では、ダミーセルの信号電位の設定ズレと電位
変動分の電圧が電源電圧の不感帯として利用できないた
め、微細加工技術の進展に伴う電源電圧の縮小は安定な
記憶動作実現を不可能としていた。
【０００８】この問題を回避するために、特願昭５９一
１３６１１０号（特開昭６１−１６０９９号公報）、特
願昭６０−８１８２９号（特開昭６１−２４０４９７号
公報），特願昭６０−２０４０８７号（特開昭６２−６
５２９５号公報）に詳述されるように、ビット線対の双
方に同一情報信号を相補的に伝達する２Ｔｒセル構造が
知られている。
１３６１１０号（特開昭６１−１６０９９号公報）、特
願昭６０−８１８２９号（特開昭６１−２４０４９７号
公報），特願昭６０−２０４０８７号（特開昭６２−６
５２９５号公報）に詳述されるように、ビット線対の双
方に同一情報信号を相補的に伝達する２Ｔｒセル構造が
知られている。
【０００９】しかしながら従来の技術によれば、２個の
ＭＯＳトランジスタと１個のキャパシタから成る２Ｔｒ
セルは、スペース的な問題から記憶密度を損なうことな
く実現することが困難であった。従って、集積記憶素子
の高密度化と、微細加工技術導入に伴う電源電圧の低電
圧印加での安定動作を両立させることができなかった。
ＭＯＳトランジスタと１個のキャパシタから成る２Ｔｒ
セルは、スペース的な問題から記憶密度を損なうことな
く実現することが困難であった。従って、集積記憶素子
の高密度化と、微細加工技術導入に伴う電源電圧の低電
圧印加での安定動作を両立させることができなかった。
【００１０】本発明は、このような問題を解決するため
に成されたものであり、高密度に記憶機能を集積し、か
つ低電圧化においても安定に動作できる集積回路を備え
た半導体装置とその製造方法を提供することにある。
に成されたものであり、高密度に記憶機能を集積し、か
つ低電圧化においても安定に動作できる集積回路を備え
た半導体装置とその製造方法を提供することにある。
【００１１】
【課題を解決するための手段】本発明の半導体装置は、
半導体基板上に絶縁膜を介して形成された第１の導電膜
と、前記第１の導電膜の両側における前記半導体基板に
形成された一対の第１の不純物拡散層とを備えた半導体
装置であって、前記第１の導電膜の下層における前記半
導体基板に溝が形成されており、前記溝の内壁を覆うよ
うに形成された誘電体膜と、前記誘電体膜を介して前記
溝を充填する第２の導電膜とを有する。
半導体基板上に絶縁膜を介して形成された第１の導電膜
と、前記第１の導電膜の両側における前記半導体基板に
形成された一対の第１の不純物拡散層とを備えた半導体
装置であって、前記第１の導電膜の下層における前記半
導体基板に溝が形成されており、前記溝の内壁を覆うよ
うに形成された誘電体膜と、前記誘電体膜を介して前記
溝を充填する第２の導電膜とを有する。
【００１２】本発明の半導体装置の一態様例において
は、前記溝の両側の側壁部位における前記半導体基板の
表面領域に第２の不純物拡散層が形成されている。
は、前記溝の両側の側壁部位における前記半導体基板の
表面領域に第２の不純物拡散層が形成されている。
【００１３】本発明の半導体装置の一態様例において、
前記半導体基板は前記第１の不純物拡散層と逆導電型の
第１の半導体層と、前記第１の半導体層上に形成された
第２の半導体層とからなり、前記溝は前記第１の半導体
層に達している。
前記半導体基板は前記第１の不純物拡散層と逆導電型の
第１の半導体層と、前記第１の半導体層上に形成された
第２の半導体層とからなり、前記溝は前記第１の半導体
層に達している。
【００１４】本発明の半導体装置は、列方向に形成され
た第１の溝と、行方向に形成された第２の溝とを有する
半導体基板上に構成された半導体装置であって、前記第
１の溝の内壁面を覆う誘電体膜と、前記第１の溝内を充
填し、前記第１の溝の側壁部位において前記誘電体膜を
介して前記半導体基板と対向する第１の電極とから電荷
を蓄積するメモリキャパシタが構成され、前記第２の溝
の内壁面を覆う絶縁膜と、前記絶縁膜を介して前記第２
の溝を充填する第２の電極とからフィールドシールド素
子分離構造が構成されており、前記メモリキャパシタは
前記半導体基板とともに前記フィールドシールド素子分
離構造により区画されており、前記メモリキャパシタ上
に形成されたゲート構造と、前記ゲート構造の両側にお
ける前記半導体基板に形成された一対の第１の不純物拡
散層とから前記メモリキャパシタに前記電荷を蓄積する
トランジスタが構成されている。
た第１の溝と、行方向に形成された第２の溝とを有する
半導体基板上に構成された半導体装置であって、前記第
１の溝の内壁面を覆う誘電体膜と、前記第１の溝内を充
填し、前記第１の溝の側壁部位において前記誘電体膜を
介して前記半導体基板と対向する第１の電極とから電荷
を蓄積するメモリキャパシタが構成され、前記第２の溝
の内壁面を覆う絶縁膜と、前記絶縁膜を介して前記第２
の溝を充填する第２の電極とからフィールドシールド素
子分離構造が構成されており、前記メモリキャパシタは
前記半導体基板とともに前記フィールドシールド素子分
離構造により区画されており、前記メモリキャパシタ上
に形成されたゲート構造と、前記ゲート構造の両側にお
ける前記半導体基板に形成された一対の第１の不純物拡
散層とから前記メモリキャパシタに前記電荷を蓄積する
トランジスタが構成されている。
【００１５】本発明の半導体装置の一態様例において
は、前記第１の溝の両側の側壁部位における前記半導体
基板の表面領域に第２の不純物拡散層が形成されてい
る。
は、前記第１の溝の両側の側壁部位における前記半導体
基板の表面領域に第２の不純物拡散層が形成されてい
る。
【００１６】本発明の半導体装置の一態様例において、
前記ゲート構造はゲート電極とゲート絶縁膜からなり、
前記第１の電極の上面は前記ゲート絶縁膜によって覆わ
れている。
前記ゲート構造はゲート電極とゲート絶縁膜からなり、
前記第１の電極の上面は前記ゲート絶縁膜によって覆わ
れている。
【００１７】本発明の半導体装置の一態様例において、
前記半導体基板は前記第１の不純物拡散層と逆導電型の
第１の半導体層と、前記第１の半導体層上に形成された
第２の半導体層とからなり、前記第１の溝及び前記第２
の溝は前記第１の半導体層に達している。
前記半導体基板は前記第１の不純物拡散層と逆導電型の
第１の半導体層と、前記第１の半導体層上に形成された
第２の半導体層とからなり、前記第１の溝及び前記第２
の溝は前記第１の半導体層に達している。
【００１８】本発明の半導体装置の一態様例において
は、前記フィールドシールド素子分離構造によって列方
向に区画された前記第２の半導体層の各々に、複数の前
記メモリキャパシタ及び前記トランジスタが形成されて
いる。
は、前記フィールドシールド素子分離構造によって列方
向に区画された前記第２の半導体層の各々に、複数の前
記メモリキャパシタ及び前記トランジスタが形成されて
いる。
【００１９】本発明の半導体装置の一態様例において
は、前記第１の半導体層と前記第２の半導体層は同じ導
電型であって、前記第１の半導体層が含有する不純物の
濃度は、前記第２の半導体層が含有する不純物の濃度よ
りも大きい。
は、前記第１の半導体層と前記第２の半導体層は同じ導
電型であって、前記第１の半導体層が含有する不純物の
濃度は、前記第２の半導体層が含有する不純物の濃度よ
りも大きい。
【００２０】本発明の半導体装置の一態様例において、
前記第１の半導体層は単結晶シリコン層からなり、前記
第２の半導体層はシリコンエピタキシャル層からなる。
前記第１の半導体層は単結晶シリコン層からなり、前記
第２の半導体層はシリコンエピタキシャル層からなる。
【００２１】本発明の半導体装置の一態様例において、
前記誘電体膜はシリコン窒化膜を含む。
前記誘電体膜はシリコン窒化膜を含む。
【００２２】本発明の半導体装置の一態様例において、
前記誘電体膜はシリコン窒化膜及びシリコン酸化膜から
なる２層構造を含む。
前記誘電体膜はシリコン窒化膜及びシリコン酸化膜から
なる２層構造を含む。
【００２３】本発明の半導体装置の一態様例において、
前記誘電体膜はシリコン酸化膜、シリコン窒化膜及びシ
リコン酸化膜からなる３層構造を含む。
前記誘電体膜はシリコン酸化膜、シリコン窒化膜及びシ
リコン酸化膜からなる３層構造を含む。
【００２４】本発明の半導体装置の一態様例において、
前記誘電体膜は強誘電体膜を含む。
前記誘電体膜は強誘電体膜を含む。
【００２５】本発明の半導体装置の一態様例において、
前記絶縁膜はシリコン窒化膜を含む。
前記絶縁膜はシリコン窒化膜を含む。
【００２６】本発明の半導体装置の一態様例において、
前記絶縁膜はシリコン窒化膜及びシリコン酸化膜からな
る２層構造を含む。
前記絶縁膜はシリコン窒化膜及びシリコン酸化膜からな
る２層構造を含む。
【００２７】本発明の半導体装置の一態様例において、
前記絶縁膜はシリコン酸化膜、シリコン窒化膜及びシリ
コン酸化膜からなる３層構造を含む。
前記絶縁膜はシリコン酸化膜、シリコン窒化膜及びシリ
コン酸化膜からなる３層構造を含む。
【００２８】本発明の半導体装置の製造方法は、半導体
基板の列方向に複数の第１の溝を形成する第１の工程
と、前記第１の溝の内壁面を覆うように誘電体膜を形成
する第２の工程と、前記第１の溝内に前記誘電体膜を介
して第１の導電膜を埋め込む第３の工程と、前記半導体
基板の行方向に複数の第２の溝を形成するとともに、当
該第２の溝により前記第１の溝に形成された前記誘電体
膜及び前記第１の導電膜を分断する第４の工程と、前記
第２の溝の内壁面を覆うように第１の絶縁膜を形成する
第５の工程と、前記第１の溝内に前記第１の絶縁膜を介
して第２の導電膜を埋め込む第６の工程と、隣接する前
記第２の溝により行方向に延在するように分割された前
記半導体基板の表面に第２の絶縁膜を形成する第７の工
程と、前記第２の絶縁膜上に第３の導電膜を形成する第
８の工程と、前記第３の導電膜及び前記第２の絶縁膜を
前記第１の溝上に残すようにパターニングして、前記第
１の溝上に前記第２の絶縁膜及び前記第３の導電膜から
なるゲート構造を形成する第９の工程と、前記ゲート構
造の両側の前記半導体基板の表面領域に一対の不純物拡
散層を形成する第１０の工程とを有する。
基板の列方向に複数の第１の溝を形成する第１の工程
と、前記第１の溝の内壁面を覆うように誘電体膜を形成
する第２の工程と、前記第１の溝内に前記誘電体膜を介
して第１の導電膜を埋め込む第３の工程と、前記半導体
基板の行方向に複数の第２の溝を形成するとともに、当
該第２の溝により前記第１の溝に形成された前記誘電体
膜及び前記第１の導電膜を分断する第４の工程と、前記
第２の溝の内壁面を覆うように第１の絶縁膜を形成する
第５の工程と、前記第１の溝内に前記第１の絶縁膜を介
して第２の導電膜を埋め込む第６の工程と、隣接する前
記第２の溝により行方向に延在するように分割された前
記半導体基板の表面に第２の絶縁膜を形成する第７の工
程と、前記第２の絶縁膜上に第３の導電膜を形成する第
８の工程と、前記第３の導電膜及び前記第２の絶縁膜を
前記第１の溝上に残すようにパターニングして、前記第
１の溝上に前記第２の絶縁膜及び前記第３の導電膜から
なるゲート構造を形成する第９の工程と、前記ゲート構
造の両側の前記半導体基板の表面領域に一対の不純物拡
散層を形成する第１０の工程とを有する。
【００２９】本発明の半導体装置の製造方法の一態様例
においては、前記第１の工程と前記第２の工程の間に、
前記第１の溝の両側の側壁部位に不純物を導入して、前
記側壁部位における前記半導体基板の表面領域に一対の
不純物拡散層を形成する第１１の工程を更に有する。
においては、前記第１の工程と前記第２の工程の間に、
前記第１の溝の両側の側壁部位に不純物を導入して、前
記側壁部位における前記半導体基板の表面領域に一対の
不純物拡散層を形成する第１１の工程を更に有する。
【００３０】本発明の半導体装置の製造方法の一態様例
において、前記半導体基板は第１の半導体層上に第２の
半導体層が形成されてなる半導体基板であって、前記第
１の工程において、前記第１の溝を前記第１の半導体層
に達するように前記第２の半導体層に形成し、前記第４
の工程において、前記第２の溝を前記第１の半導体層に
達するように前記第２の半導体層に形成して、前記第２
の半導体層を行方向に延在するように分断する。
において、前記半導体基板は第１の半導体層上に第２の
半導体層が形成されてなる半導体基板であって、前記第
１の工程において、前記第１の溝を前記第１の半導体層
に達するように前記第２の半導体層に形成し、前記第４
の工程において、前記第２の溝を前記第１の半導体層に
達するように前記第２の半導体層に形成して、前記第２
の半導体層を行方向に延在するように分断する。
【００３１】本発明の半導体装置の製造方法の一態様例
においては、前記誘電体膜がシリコン窒化膜を含む。
においては、前記誘電体膜がシリコン窒化膜を含む。
【００３２】本発明の半導体装置の製造方法の一態様例
において、前記第２の工程は、シリコン酸化膜とシリコ
ン窒化膜を形成する工程を有する。
において、前記第２の工程は、シリコン酸化膜とシリコ
ン窒化膜を形成する工程を有する。
【００３３】本発明の半導体装置の製造方法の一態様例
において、前記第２の工程は、シリコン酸化膜、シリコ
ン窒化膜及びシリコン酸化膜を順次形成する工程を有す
る。
において、前記第２の工程は、シリコン酸化膜、シリコ
ン窒化膜及びシリコン酸化膜を順次形成する工程を有す
る。
【００３４】本発明の半導体装置の製造方法の一態様例
において、前記誘電体膜は強誘電体膜を含む。
において、前記誘電体膜は強誘電体膜を含む。
【００３５】本発明の半導体装置の製造方法の一態様例
においては、前記第１の絶縁膜がシリコン窒化膜を含
む。
においては、前記第１の絶縁膜がシリコン窒化膜を含
む。
【００３６】本発明の半導体装置の製造方法の一態様例
において、前記第５の工程は、シリコン酸化膜とシリコ
ン窒化膜を形成する工程を有する。
において、前記第５の工程は、シリコン酸化膜とシリコ
ン窒化膜を形成する工程を有する。
【００３７】本発明の半導体装置の製造方法の一態様例
において、前記第５の工程は、シリコン酸化膜、シリコ
ン窒化膜及びシリコン酸化膜を順次形成する工程を有す
る。
において、前記第５の工程は、シリコン酸化膜、シリコ
ン窒化膜及びシリコン酸化膜を順次形成する工程を有す
る。
【００３８】
【作用】本発明によれば、個々のメモリセルにおけるメ
モリキャパシタをＭＯＳトランジスタの下層に埋設した
構造とするため、単位記憶機能素子の占有面積が縮小し
て高密度の集積記憶回路を実現することができる。
モリキャパシタをＭＯＳトランジスタの下層に埋設した
構造とするため、単位記憶機能素子の占有面積が縮小し
て高密度の集積記憶回路を実現することができる。
【００３９】また、個々のメモリセルにおけるＭＯＳト
ランジスタのドレインとソースを、記憶回路の一対の情
報線（相補的ビットライン対）にそれぞれ結合して、検
出回路に正反信号を供給する２Ｔｒセルを構成するた
め、記憶動作を確実にし、特に低電圧時における安定動
作を実現することができる。
ランジスタのドレインとソースを、記憶回路の一対の情
報線（相補的ビットライン対）にそれぞれ結合して、検
出回路に正反信号を供給する２Ｔｒセルを構成するた
め、記憶動作を確実にし、特に低電圧時における安定動
作を実現することができる。
【００４０】
【発明の実施の形態】以下、本発明の一実施形態を図面
に基づいて説明する。
に基づいて説明する。
【００４１】最初に、本発明に係る半導体装置の構造を
説明する。図ｌ、図２及び図３は、本発明の一実施形態
に係る半導体装置であるＤＲＡＭメモリセルアレイを示
している。ここで、図１はこのＤＲＡＭメモリセルアレ
イの平面図を示しており、図２は図１に示す一点鎖線Ａ
ＢＣＤ線に沿った断面図を示している。また、図３は、
この半導体装置の等価回路図を示している。
説明する。図ｌ、図２及び図３は、本発明の一実施形態
に係る半導体装置であるＤＲＡＭメモリセルアレイを示
している。ここで、図１はこのＤＲＡＭメモリセルアレ
イの平面図を示しており、図２は図１に示す一点鎖線Ａ
ＢＣＤ線に沿った断面図を示している。また、図３は、
この半導体装置の等価回路図を示している。
【００４２】図１の平面図に示すように、ＤＲＡＭメモ
リセルキャパシタの上層には、各々のメモリセルと接続
されるワード線ＷＬ１，ＷＬ２，ＷＬ３，ＷＬ４と、ビ
ット線ＢＬ１，ＢＬ２，ＢＬ３が形成されている。ここ
で、行方向に形成されているのがワード線ＷＬ１，ＷＬ
２，ＷＬ３，ＷＬ４であり、列方向に形成されているの
がビット線ＢＬ１，ＢＬ２，ＢＬ３である。
リセルキャパシタの上層には、各々のメモリセルと接続
されるワード線ＷＬ１，ＷＬ２，ＷＬ３，ＷＬ４と、ビ
ット線ＢＬ１，ＢＬ２，ＢＬ３が形成されている。ここ
で、行方向に形成されているのがワード線ＷＬ１，ＷＬ
２，ＷＬ３，ＷＬ４であり、列方向に形成されているの
がビット線ＢＬ１，ＢＬ２，ＢＬ３である。
【００４３】そして、このワード線ＷＬ１，ＷＬ２，Ｗ
Ｌ３，ＷＬ４とビット線ＢＬ１，ＢＬ２，ＢＬ３の交差
部分に、メモリキャパシタとＭＯＳトランジスタとから
なる各々のメモリセルが形成されている。
Ｌ３，ＷＬ４とビット線ＢＬ１，ＢＬ２，ＢＬ３の交差
部分に、メモリキャパシタとＭＯＳトランジスタとから
なる各々のメモリセルが形成されている。
【００４４】図２の断面図に示すように、メモリセルが
形成されている半導体基板は、高濃度にボロン（Ｂ）を
含む比抵抗０．０１０〜０．０５０Ω−ｃｍ程度のｐ型
シリコン単結晶基板１と、ｐ型シリコン単結晶基板１の
主表面に形成されたｐ型エピタキシャル層２からなる。
ｐ型エピタキシャル層２の比抵抗は０．５〜３０Ω−ｃ
ｍ程度が好ましく、本実施形態においては比抵抗１〜１
０Ω−ｃｍ程度、厚さ３〜１０μｍ程度に形成されてい
る。
形成されている半導体基板は、高濃度にボロン（Ｂ）を
含む比抵抗０．０１０〜０．０５０Ω−ｃｍ程度のｐ型
シリコン単結晶基板１と、ｐ型シリコン単結晶基板１の
主表面に形成されたｐ型エピタキシャル層２からなる。
ｐ型エピタキシャル層２の比抵抗は０．５〜３０Ω−ｃ
ｍ程度が好ましく、本実施形態においては比抵抗１〜１
０Ω−ｃｍ程度、厚さ３〜１０μｍ程度に形成されてい
る。
【００４５】ｐ型エピタキシャル層２上の所定位置に
は、ゲート絶縁膜３を介して燐（Ｐ）を含有した多結晶
シリコンからなるゲート電極４，５が形成されている。
そして、図２に示すように、このメモリセルのＭＯＳト
ランジスタは、ゲート電極４，５と、ビット線対に接続
され、ソースおよびドレインとなるｎ型不純物拡散層
８，９，１０を有している。
は、ゲート絶縁膜３を介して燐（Ｐ）を含有した多結晶
シリコンからなるゲート電極４，５が形成されている。
そして、図２に示すように、このメモリセルのＭＯＳト
ランジスタは、ゲート電極４，５と、ビット線対に接続
され、ソースおよびドレインとなるｎ型不純物拡散層
８，９，１０を有している。
【００４６】そして、ゲート電極４，５のゲート幅方向
の中央付近の直下のｐ型エピタキシャル層２に、幅０．
１〜０．３μｍ程度で、深さがｐ型エピタキシャル層２
の膜厚以上である第１の溝６，７が形成され、この第１
の溝６，７にメモリキャパシタＣｌ，Ｃ２が構成されて
いる。
の中央付近の直下のｐ型エピタキシャル層２に、幅０．
１〜０．３μｍ程度で、深さがｐ型エピタキシャル層２
の膜厚以上である第１の溝６，７が形成され、この第１
の溝６，７にメモリキャパシタＣｌ，Ｃ２が構成されて
いる。
【００４７】すなわち、図２においてメモリキャパシタ
Ｃ１は、ゲート電極４を有する１つのＭＯＳトランジス
タのチャネル領域の中間を分断して形成されている。従
って、図３に示すように、等価的には２つのＭＯＳトラ
ンジスタＴｒ１及びＴｒ２が構成されていることにな
る。同様に、メモリキャパシタＣ２の両側にもトランジ
スタＴｒ３及びＴｒ４が構成されている。
Ｃ１は、ゲート電極４を有する１つのＭＯＳトランジス
タのチャネル領域の中間を分断して形成されている。従
って、図３に示すように、等価的には２つのＭＯＳトラ
ンジスタＴｒ１及びＴｒ２が構成されていることにな
る。同様に、メモリキャパシタＣ２の両側にもトランジ
スタＴｒ３及びＴｒ４が構成されている。
【００４８】そして、ＭＯＳトランジスタＴｒ１，Ｔｒ
２に共通なゲート電極４は、図１及び図３に示すように
コンタクト部Ｋ１によってワード線ＷＬ３と接続されて
いる。同様に、ＭＯＳトランジスタＴｒ３，Ｔｒ４に共
通なゲート電極５は、コンタクト部Ｋ２によってワード
線ＷＬ４と接続されている。
２に共通なゲート電極４は、図１及び図３に示すように
コンタクト部Ｋ１によってワード線ＷＬ３と接続されて
いる。同様に、ＭＯＳトランジスタＴｒ３，Ｔｒ４に共
通なゲート電極５は、コンタクト部Ｋ２によってワード
線ＷＬ４と接続されている。
【００４９】ビット線ＢＬｌ，ＢＬ２は、ワード線ＷＬ
３の駆動時に同一情報の正反の相補信号を伝達するビッ
ト線対である。同様に、ビット線ＢＬ２，ＢＬ３は、ワ
ード線ＷＬ４の駆動時に同一情報の正反の相補信号を伝
達するビット線対である。
３の駆動時に同一情報の正反の相補信号を伝達するビッ
ト線対である。同様に、ビット線ＢＬ２，ＢＬ３は、ワ
ード線ＷＬ４の駆動時に同一情報の正反の相補信号を伝
達するビット線対である。
【００５０】このように、個々のメモリセルにおけるＭ
ＯＳトランジスタのドレインとソースを、記憶回路の相
補的ビットライン対にそれぞれ結合して、検出回路に正
反信号を供給する２Ｔｒセルを構成するため、記憶動作
を確実にし、特に低電圧時における安定動作を実現する
ことができる。
ＯＳトランジスタのドレインとソースを、記憶回路の相
補的ビットライン対にそれぞれ結合して、検出回路に正
反信号を供給する２Ｔｒセルを構成するため、記憶動作
を確実にし、特に低電圧時における安定動作を実現する
ことができる。
【００５１】ビット線ＢＬｌ，ＢＬ２とワード線ＷＬ３
の交差部分のメモリセル、すなわちメモリキャパシタＣ
１を有するメモリセルにおいては、コンタクト部Ｋ３及
びＫ４を介してビット線ＢＬｌ，ＢＬ２とＭＯＳトラン
ジスタＴｒ１，Ｔｒ２のソース／ドレインの一方である
ｎ型不純物拡散層８，９が接続されている。
の交差部分のメモリセル、すなわちメモリキャパシタＣ
１を有するメモリセルにおいては、コンタクト部Ｋ３及
びＫ４を介してビット線ＢＬｌ，ＢＬ２とＭＯＳトラン
ジスタＴｒ１，Ｔｒ２のソース／ドレインの一方である
ｎ型不純物拡散層８，９が接続されている。
【００５２】そして、ソース／ドレインの他方となるｎ
型不純物拡散層１２，１３は、メモリキャパシタＣ１の
対向電極として機能する。
型不純物拡散層１２，１３は、メモリキャパシタＣ１の
対向電極として機能する。
【００５３】同様に、ビット線ＢＬ２，ＢＬ３とワード
線ＷＬ４の交差部分のメモリセル、すなわちメモリキャ
パシタＣ２を有するメモリセルにおいては、コンタクト
部Ｋ４及びＫ５を介してビット線ＢＬ２，ＢＬ３とＭＯ
ＳトランジスタＴｒ３，Ｔｒ４のソース／ドレインの一
方であるｎ型不純物拡散層９，１０が接続されている。
線ＷＬ４の交差部分のメモリセル、すなわちメモリキャ
パシタＣ２を有するメモリセルにおいては、コンタクト
部Ｋ４及びＫ５を介してビット線ＢＬ２，ＢＬ３とＭＯ
ＳトランジスタＴｒ３，Ｔｒ４のソース／ドレインの一
方であるｎ型不純物拡散層９，１０が接続されている。
【００５４】そして、ＭＯＳトランジスタＴｒ３，Ｔｒ
４のソース／ドレインの他方となるｎ型不純物拡散層１
４，１５は、メモリキャパシタＣ２の対向電極として機
能する。
４のソース／ドレインの他方となるｎ型不純物拡散層１
４，１５は、メモリキャパシタＣ２の対向電極として機
能する。
【００５５】従って、メモリキャパシタＣｌ，Ｃ２はｐ
型エピタキシャル層２に形成された第１の溝６，７に埋
め込まれ、第１の溝６，７の内壁面からｐ型エピタキシ
ャル層２の内部に拡散形成されたｎ型不純物拡散層１
２，１３，１４，１５と、第１の溝６，７の内壁に形成
された誘電体膜１６，１７と、第１の溝６，７に埋め込
まれた燐を含有する多結晶シリコンの導電体１８，１９
とから構成されることになる。
型エピタキシャル層２に形成された第１の溝６，７に埋
め込まれ、第１の溝６，７の内壁面からｐ型エピタキシ
ャル層２の内部に拡散形成されたｎ型不純物拡散層１
２，１３，１４，１５と、第１の溝６，７の内壁に形成
された誘電体膜１６，１７と、第１の溝６，７に埋め込
まれた燐を含有する多結晶シリコンの導電体１８，１９
とから構成されることになる。
【００５６】そして、導電体１８は溝の両側のｎ型不純
物拡散層１２，１３との間にメモリキャパシタＣ１を形
成し、導電体ｌ９は第１の溝の両側のｎ型不純物拡散層
１４，１５との間にメモリキャパシタＣ２を形成してい
る。
物拡散層１２，１３との間にメモリキャパシタＣ１を形
成し、導電体ｌ９は第１の溝の両側のｎ型不純物拡散層
１４，１５との間にメモリキャパシタＣ２を形成してい
る。
【００５７】このように，本実施形態において各メモリ
セルはＭＯＳトランジスタのゲート電極４，５の中間部
の直下の半導体層を分断してメモリキャパシタを形成し
ている。このため、ＭＯＳトランジスタとメモリキャパ
シタの専有面積を最小限に抑えることができ、ＤＲＡＭ
メモリセルの高集積化を達成することが可能である。
セルはＭＯＳトランジスタのゲート電極４，５の中間部
の直下の半導体層を分断してメモリキャパシタを形成し
ている。このため、ＭＯＳトランジスタとメモリキャパ
シタの専有面積を最小限に抑えることができ、ＤＲＡＭ
メモリセルの高集積化を達成することが可能である。
【００５８】導電体１８，１９は、誘電体膜１６，１７
に完全に包囲された浮遊電極であって、外部回路との電
荷の出入りが遮断されているため、メモリキャパシタＣ
１，Ｃ２はそれぞれｎ型不純物拡散層１２，１３および
ｎ型不純物拡散層ｌ４，１５の間で動作する。
に完全に包囲された浮遊電極であって、外部回路との電
荷の出入りが遮断されているため、メモリキャパシタＣ
１，Ｃ２はそれぞれｎ型不純物拡散層１２，１３および
ｎ型不純物拡散層ｌ４，１５の間で動作する。
【００５９】誘電体膜１６，１７は、本実施形態では、
シリコン酸化膜−シリコン窒化膜−シリコン酸化膜の３
層構造からなる、いわゆるＯＮＯ膜から構成されてお
り、シリコン酸化膜の換算膜厚で３０〜１２０Å程度に
制御されている。ＯＮＯ膜は、本実施形態のようなダイ
ナミック型ランダム・アクセス・メモリ（ＤＲＡＭ）に
汎用されており、例えば特公昭５９−９７７号公報（特
願昭５１−ｌｌ１９９１号）に詳述されている。
シリコン酸化膜−シリコン窒化膜−シリコン酸化膜の３
層構造からなる、いわゆるＯＮＯ膜から構成されてお
り、シリコン酸化膜の換算膜厚で３０〜１２０Å程度に
制御されている。ＯＮＯ膜は、本実施形態のようなダイ
ナミック型ランダム・アクセス・メモリ（ＤＲＡＭ）に
汎用されており、例えば特公昭５９−９７７号公報（特
願昭５１−ｌｌ１９９１号）に詳述されている。
【００６０】このような、メモリキャパシタＣ１，Ｃ２
が形成されたｐ型エピタキシャル層２は、ワード線ＷＬ
１，ＷＬ２，ＷＬ３，ＷＬ４と同一方向、すなわち行方
向に延在しており、ｐ型エピタキシャル層２に形成され
た素子分離構造によって帯状に区画されている。すなわ
ち、図２の断面図に示すように、ｐ型エピタキシャル層
２には行方向に第２の溝２２が形成されており、この第
２の溝２２の内壁面に被着されたシリコン酸化膜を主成
分とする絶縁膜２３と、第２の溝２２を充填するフィ−
ルドシールド電極２４（多結晶シリコン膜からなる）に
よって素子分離がなされている。
が形成されたｐ型エピタキシャル層２は、ワード線ＷＬ
１，ＷＬ２，ＷＬ３，ＷＬ４と同一方向、すなわち行方
向に延在しており、ｐ型エピタキシャル層２に形成され
た素子分離構造によって帯状に区画されている。すなわ
ち、図２の断面図に示すように、ｐ型エピタキシャル層
２には行方向に第２の溝２２が形成されており、この第
２の溝２２の内壁面に被着されたシリコン酸化膜を主成
分とする絶縁膜２３と、第２の溝２２を充填するフィ−
ルドシールド電極２４（多結晶シリコン膜からなる）に
よって素子分離がなされている。
【００６１】メモリキャパシタＣ１，Ｃ２の導電体ｌ
８，ｌ９と、ゲート電極４，５との問にもゲート絶縁膜
３が介在しており、導電体１８，１９はメモリキャパシ
タＣ１，Ｃ２の誘電体膜１６，１７及び素子分離構造の
絶縁膜２３とともに周囲を全て絶縁体で包囲されてい
る。従って、導電体１８，１９は外部との導電結合のな
い浮遊電極とされている。
８，ｌ９と、ゲート電極４，５との問にもゲート絶縁膜
３が介在しており、導電体１８，１９はメモリキャパシ
タＣ１，Ｃ２の誘電体膜１６，１７及び素子分離構造の
絶縁膜２３とともに周囲を全て絶縁体で包囲されてい
る。従って、導電体１８，１９は外部との導電結合のな
い浮遊電極とされている。
【００６２】そして、フィ−ルドシールド電極２４の電
位は、ｐ型シリコン単結晶基板１とほぼ同電位に設定す
る。あるいは、この実施形態の半導体装置に外部から供
給する電源の基準電位（ＧＮＤ）に固定してもよい。
位は、ｐ型シリコン単結晶基板１とほぼ同電位に設定す
る。あるいは、この実施形態の半導体装置に外部から供
給する電源の基準電位（ＧＮＤ）に固定してもよい。
【００６３】ＭＯＳトランジスタＴｒ１，Ｔｒ２，Ｔｒ
３，Ｔｒ４のドレイン及びソースと、ビット線ＢＬｌ，
ＢＬ２，ＢＬ３との電気接続は、ゲート電極４，５の両
端のｐ型エピタキシャル層２の表面付近に不純物を拡散
させて形成したｎ型不純物拡散層８，９，１０によって
行う。
３，Ｔｒ４のドレイン及びソースと、ビット線ＢＬｌ，
ＢＬ２，ＢＬ３との電気接続は、ゲート電極４，５の両
端のｐ型エピタキシャル層２の表面付近に不純物を拡散
させて形成したｎ型不純物拡散層８，９，１０によって
行う。
【００６４】これらのｎ型不純物拡散層８，９，１０か
らは、コンタクト部からのプラグ・イオン注入によるコ
ンタクト燐拡散法によって、導電結合を良好にする高濃
度ｎ型不純物拡散層８’，９’，１０’を設けている。
そして、高濃度ｎ型不純物拡散層８’，９’，１０’上
にチタニウム・シリサイド合金と窒化チタニウムのコン
タクトプラグ２５，２６，２７を形成して接触させ、列
方向に伸びる少量の銅を含有したアルミニウムからなる
ビット線ＢＬｌ，ＢＬ２，ＢＬ３を接続している。
らは、コンタクト部からのプラグ・イオン注入によるコ
ンタクト燐拡散法によって、導電結合を良好にする高濃
度ｎ型不純物拡散層８’，９’，１０’を設けている。
そして、高濃度ｎ型不純物拡散層８’，９’，１０’上
にチタニウム・シリサイド合金と窒化チタニウムのコン
タクトプラグ２５，２６，２７を形成して接触させ、列
方向に伸びる少量の銅を含有したアルミニウムからなる
ビット線ＢＬｌ，ＢＬ２，ＢＬ３を接続している。
【００６５】本実施形態に係る半導体装置による上述し
た構造の集積回路では、図３の等価回路に示すように、
各列のメモリセルのビット線対の一端にセンス・アンプ
ＳＡａ１，ＳＡｂ１，ＳＡａ２・・・を配置しており、
隣接するセル列がビット線対を共用する２トランジスタ
型のメモリセルである。
た構造の集積回路では、図３の等価回路に示すように、
各列のメモリセルのビット線対の一端にセンス・アンプ
ＳＡａ１，ＳＡｂ１，ＳＡａ２・・・を配置しており、
隣接するセル列がビット線対を共用する２トランジスタ
型のメモリセルである。
【００６６】メモリセルは等価的にメモリキャパシタＣ
ｌの両端にＭＯＳトランジスタＴｒ１，Ｔｒ２を通じて
一情報の相補的信号をビット線対ＢＬｌ，ＢＬ２に伝達
し、この信号はセンス・アンプＳＡａ１で増幅される。
２トランジスタ型のメモリセルを用いるため、低電圧で
も安定して高速のＤＲＡＭ動作を実現することが可能で
ある。
ｌの両端にＭＯＳトランジスタＴｒ１，Ｔｒ２を通じて
一情報の相補的信号をビット線対ＢＬｌ，ＢＬ２に伝達
し、この信号はセンス・アンプＳＡａ１で増幅される。
２トランジスタ型のメモリセルを用いるため、低電圧で
も安定して高速のＤＲＡＭ動作を実現することが可能で
ある。
【００６７】次に、図４〜図６を参照しながら、上述し
た本実施形態に係るＤＲＡＭメモリセルアレイの製造方
法を説明する。図４〜図６は、ＤＲＡＭメモリセルアレ
イの製造方法を工程順に示す模式図である。図４及び図
５は、それぞれＤＲＡＭメモリセルアレイの同一工程に
おける平面図と断面図を同時に示している。ここで、図
４（ｂ）は図４（ａ）に示す一点鎖線ＥＦＧＨに沿った
断面を示しており、図５（ｂ）は図５（ａ）に示す一点
鎖線ＩＪＫＬに沿った断面を示している。また、図６は
図５に示した工程後の、図５（ａ）に示す一点鎖線ＩＪ
ＫＭＮに沿った断面図を工程順に示している。なお、こ
れらの図においては図１〜３に示した構成要素について
は、対応した同一の符号を記す。
た本実施形態に係るＤＲＡＭメモリセルアレイの製造方
法を説明する。図４〜図６は、ＤＲＡＭメモリセルアレ
イの製造方法を工程順に示す模式図である。図４及び図
５は、それぞれＤＲＡＭメモリセルアレイの同一工程に
おける平面図と断面図を同時に示している。ここで、図
４（ｂ）は図４（ａ）に示す一点鎖線ＥＦＧＨに沿った
断面を示しており、図５（ｂ）は図５（ａ）に示す一点
鎖線ＩＪＫＬに沿った断面を示している。また、図６は
図５に示した工程後の、図５（ａ）に示す一点鎖線ＩＪ
ＫＭＮに沿った断面図を工程順に示している。なお、こ
れらの図においては図１〜３に示した構成要素について
は、対応した同一の符号を記す。
【００６８】初めに、図４に示すように、高濃度に不純
物がドープされたｐ型シリコン単結晶基板１の一主表面
に、膜厚３〜１６μｍ程度の低濃度ｐ型エピタキシャル
層２を形成した半導体基板を用意する。そして、表面を
熱酸化することによりｐ型エピタキシャル層２の上面に
シリコン酸化膜３０を形成する。
物がドープされたｐ型シリコン単結晶基板１の一主表面
に、膜厚３〜１６μｍ程度の低濃度ｐ型エピタキシャル
層２を形成した半導体基板を用意する。そして、表面を
熱酸化することによりｐ型エピタキシャル層２の上面に
シリコン酸化膜３０を形成する。
【００６９】次に、フォトリソグラフィ及びこれに続く
ドライエッチングにより、シリコン酸化膜３０を選択的
に除去して、列方向にのびる第１の溝６，７を形成す
る。この第１の溝６，７の深さは、膜厚３〜１６μｍ程
度のｐ型エピタキシャル層２を分断する深さとし、第１
の溝６，７の底面をｐ型シリコン単結晶基板１に到達さ
せるようにする。また、第１の溝６，７の幅は、０．１
〜０．３５μｍ程度とするのが好適であり、微細化に適
している。
ドライエッチングにより、シリコン酸化膜３０を選択的
に除去して、列方向にのびる第１の溝６，７を形成す
る。この第１の溝６，７の深さは、膜厚３〜１６μｍ程
度のｐ型エピタキシャル層２を分断する深さとし、第１
の溝６，７の底面をｐ型シリコン単結晶基板１に到達さ
せるようにする。また、第１の溝６，７の幅は、０．１
〜０．３５μｍ程度とするのが好適であり、微細化に適
している。
【００７０】そして、第１の溝６，７の内壁面に、例え
ば燐（Ｐ）あるいは砒素（Ａｓ）を導入し拡散させるこ
とにより、内壁面からｐ型エピタキシャル層２側にｎ型
不純物拡散層１２，１３，１４，１５を形成する。
ば燐（Ｐ）あるいは砒素（Ａｓ）を導入し拡散させるこ
とにより、内壁面からｐ型エピタキシャル層２側にｎ型
不純物拡散層１２，１３，１４，１５を形成する。
【００７１】ここで、第１の溝６，７の底面は高濃度に
不純物が導入されたｐ型シリコン単結晶基板１に到達し
ているため、ｎ型不純物拡散層１２，１３，１４，１５
はｐ型エピタキシャル層２内に留まり、ｐ型シリコン単
結晶基板１の基板濃度を反転することがない。従って、
ｎ型不純物拡散層１２，１３，１４，１５はｐ型シリコ
ン単結晶基板１に達した所で分断される。
不純物が導入されたｐ型シリコン単結晶基板１に到達し
ているため、ｎ型不純物拡散層１２，１３，１４，１５
はｐ型エピタキシャル層２内に留まり、ｐ型シリコン単
結晶基板１の基板濃度を反転することがない。従って、
ｎ型不純物拡散層１２，１３，１４，１５はｐ型シリコ
ン単結晶基板１に達した所で分断される。
【００７２】その後、第１の溝６，７の内壁に膜厚３０
〜１２０Å程度の誘電体膜１６，１７を形成し、誘電体
膜１６，１７を介して第１の溝６，７内に燐（Ｐ）をド
ープした多結晶シリコン膜からなる導電体１８，１９を
形成する。これにより、第１の溝６，７が導電体１８，
１９によって充填される。
〜１２０Å程度の誘電体膜１６，１７を形成し、誘電体
膜１６，１７を介して第１の溝６，７内に燐（Ｐ）をド
ープした多結晶シリコン膜からなる導電体１８，１９を
形成する。これにより、第１の溝６，７が導電体１８，
１９によって充填される。
【００７３】ここで、誘電体膜１６，１７は、図４
（ｂ）の円Ｃに拡大して示すように、シリコン酸化膜３
１、シリコン窒化膜３２及びシリコン酸化膜３３の３層
構造からなる。
（ｂ）の円Ｃに拡大して示すように、シリコン酸化膜３
１、シリコン窒化膜３２及びシリコン酸化膜３３の３層
構造からなる。
【００７４】次に、図５に示すように、ｐ型エピタキシ
ャル層２の表面及び第１の溝６，７を覆うエッチングマ
スクとしてシリコン酸化膜３４を熱酸化形成する。そし
て、フォトリソグラフィ及びこれに続くドライエッチン
グにより、行方向に延びる複数の第２の溝２２を形成す
る。この第２の溝２２の深さは、第１の溝６，７よりも
深く形成する。従って、第１の溝６，７は第２の溝２２
によって完全に列方向で分割される。ここで、図５
（ａ）はシリコン酸化膜３４を省略した平面図を示して
いる。
ャル層２の表面及び第１の溝６，７を覆うエッチングマ
スクとしてシリコン酸化膜３４を熱酸化形成する。そし
て、フォトリソグラフィ及びこれに続くドライエッチン
グにより、行方向に延びる複数の第２の溝２２を形成す
る。この第２の溝２２の深さは、第１の溝６，７よりも
深く形成する。従って、第１の溝６，７は第２の溝２２
によって完全に列方向で分割される。ここで、図５
（ａ）はシリコン酸化膜３４を省略した平面図を示して
いる。
【００７５】同時に、ｎ型不純物拡散層１２，１３，１
４，１５、誘電体膜ｌ６，１７、導電体１８，１９及び
ｐ型エピタキシャル層２が列方向で分割される。そし
て、第１の溝６の両側において、ｎ型不純物拡散層１２
とｎ型不純物拡散層１３とが誘電体膜１６及び浮遊電極
となる導電体１８を介してメモリキャパシタＣ１を構成
する。また、第１の溝７の両側において、ｎ型不純物拡
散層１４とｎ型不純物拡散層１５とが誘電体膜１７及び
浮遊電極となる導電体１９を介してメモリキャパシタＣ
２を構成する。
４，１５、誘電体膜ｌ６，１７、導電体１８，１９及び
ｐ型エピタキシャル層２が列方向で分割される。そし
て、第１の溝６の両側において、ｎ型不純物拡散層１２
とｎ型不純物拡散層１３とが誘電体膜１６及び浮遊電極
となる導電体１８を介してメモリキャパシタＣ１を構成
する。また、第１の溝７の両側において、ｎ型不純物拡
散層１４とｎ型不純物拡散層１５とが誘電体膜１７及び
浮遊電極となる導電体１９を介してメモリキャパシタＣ
２を構成する。
【００７６】そして、第２の溝２２を、シリコン酸化膜
２を主成分とする絶縁膜２３、及び燐を含み導電性を有
するフィ−ルドシールド電極２４（多結晶シリコン膜か
らなる）を形成することにより埋め込み、列方向の素子
分離を完成させる。
２を主成分とする絶縁膜２３、及び燐を含み導電性を有
するフィ−ルドシールド電極２４（多結晶シリコン膜か
らなる）を形成することにより埋め込み、列方向の素子
分離を完成させる。
【００７７】その後、マスクとして用いたシリコン酸化
膜３４を除去し、以後の工程に備えて図６（ａ）に示す
ように全面にシリコン酸化膜３５を形成する。
膜３４を除去し、以後の工程に備えて図６（ａ）に示す
ように全面にシリコン酸化膜３５を形成する。
【００７８】ここで、図６（ａ）に示すように、ｎ型不
純物拡散層１２，１３，１４，１５をそれぞれ含むｐ型
エピタキシャル層２ａ，２ｂ，２ｃは、第１の溝６，７
及び第２の溝２２の形成により互いに独立している。
純物拡散層１２，１３，１４，１５をそれぞれ含むｐ型
エピタキシャル層２ａ，２ｂ，２ｃは、第１の溝６，７
及び第２の溝２２の形成により互いに独立している。
【００７９】そして、ｐ型エピタキシャル層２ａ，２
ｂ，２ｃの行方向の素子分離は、メモリキャパシタＣ
１，Ｃ２が構成される導電体１８，１９を含む第１の溝
６，７により行われることになる。
ｂ，２ｃの行方向の素子分離は、メモリキャパシタＣ
１，Ｃ２が構成される導電体１８，１９を含む第１の溝
６，７により行われることになる。
【００８０】その後、図６（ｂ）に示すように、ｐ型エ
ピタキシャル層２ａ，２ｂ，２ｃの上面のシリコン酸化
膜３５を選択的に除去し、更に表面に熱酸化処理を施し
てゲート絶縁膜３を形成し、ゲート絶縁膜３上に燐を含
む多結晶シリコンからなるゲート電極４，５を形成す
る。
ピタキシャル層２ａ，２ｂ，２ｃの上面のシリコン酸化
膜３５を選択的に除去し、更に表面に熱酸化処理を施し
てゲート絶縁膜３を形成し、ゲート絶縁膜３上に燐を含
む多結晶シリコンからなるゲート電極４，５を形成す
る。
【００８１】その後、これらのゲート電極４，５の両端
のｐ型エピタキシャル層２ａ，２ｂ，２ｃの表面に、ゲ
ート電極４，５を有するＭＯＳトランジスタのソース／
ドレイン領域としてビット線に接続されるｎ型不純物拡
散層８，９，１０を形成する。メモリキャパシタＣ１，
Ｃ２は各ゲート電極４，５の略中間の直下に位置するこ
ととなり、ゲート電極４，５を有するＭＯＳトランジス
タのチャネル領域を分断する。
のｐ型エピタキシャル層２ａ，２ｂ，２ｃの表面に、ゲ
ート電極４，５を有するＭＯＳトランジスタのソース／
ドレイン領域としてビット線に接続されるｎ型不純物拡
散層８，９，１０を形成する。メモリキャパシタＣ１，
Ｃ２は各ゲート電極４，５の略中間の直下に位置するこ
ととなり、ゲート電極４，５を有するＭＯＳトランジス
タのチャネル領域を分断する。
【００８２】その後、図６（ｃ）に示すように、ボロン
・シリケート・ガラス（ＢＳＧ）等の絶縁膜３６を積層
してｎ型不純物拡散層８，９，１０の表面の一部にコン
タクトホール３７を形成する。その後、コンタクトホー
ル３７から高濃度のｎ型不純物をイオン注入して、高濃
度ｎ型不純物拡散層８’，９’，１０’を形成し、この
高濃度ｎ型不純物拡散層８’，９’，１０’にチタニウ
ム（Ｔｉ）、窒化チタニウム（ＴｉＮ）、タングステン
（Ｗ）を順次に被着して、導電結合体となるコンタクト
プラグ２５，２６，２７を形成する。
・シリケート・ガラス（ＢＳＧ）等の絶縁膜３６を積層
してｎ型不純物拡散層８，９，１０の表面の一部にコン
タクトホール３７を形成する。その後、コンタクトホー
ル３７から高濃度のｎ型不純物をイオン注入して、高濃
度ｎ型不純物拡散層８’，９’，１０’を形成し、この
高濃度ｎ型不純物拡散層８’，９’，１０’にチタニウ
ム（Ｔｉ）、窒化チタニウム（ＴｉＮ）、タングステン
（Ｗ）を順次に被着して、導電結合体となるコンタクト
プラグ２５，２６，２７を形成する。
【００８３】そして、図６（ｃ）に示すように、ソース
／ドレインであるｎ型不純物拡散層８，９と、ゲート電
極４からなるＭＯＳトランジスタと、ソース／ドレイン
であるｎ型不純物拡散層９，１０と、ゲート電極５から
なるＭＯＳトランジスタが形成され、各ＭＯＳトランジ
スタはチャネルを分断するメモリキャパシタＣｌ，Ｃ２
を内蔵することになる。
／ドレインであるｎ型不純物拡散層８，９と、ゲート電
極４からなるＭＯＳトランジスタと、ソース／ドレイン
であるｎ型不純物拡散層９，１０と、ゲート電極５から
なるＭＯＳトランジスタが形成され、各ＭＯＳトランジ
スタはチャネルを分断するメモリキャパシタＣｌ，Ｃ２
を内蔵することになる。
【００８４】その後、図２に示すように、コンタクトホ
ール３７を介してｎ型不純物拡散層８，９，１０と接続
されるビット線ＢＬｌ，ＢＬ２，ＢＬ３を形成し、ビッ
ト線ＢＬｌ，ＢＬ２，ＢＬ３を覆う層間絶縁膜、ゲート
電極４，５と接続されるワード線を形成して、本実施形
態に係るＤＲＡＭメモリセルアレイを完成させる。
ール３７を介してｎ型不純物拡散層８，９，１０と接続
されるビット線ＢＬｌ，ＢＬ２，ＢＬ３を形成し、ビッ
ト線ＢＬｌ，ＢＬ２，ＢＬ３を覆う層間絶縁膜、ゲート
電極４，５と接続されるワード線を形成して、本実施形
態に係るＤＲＡＭメモリセルアレイを完成させる。
【００８５】以上説明した本実施形態に係るＤＲＡＭメ
モリセルは、等価的に２つのＭＯＳトランジスタＴｒ
１，Ｔｒ２（Ｔｒ３，Ｔｒ４）と、このＭＯＳトランジ
スタの間のメモリキャパシタＣ１（Ｃ２）によって構成
される。従って、上下に重ねられたＭＯＳトランジスタ
とメモリキャパシタとが、占有面積の小さいメモリセル
を構成し、かつ、このメモリセルのＭＯＳトランジスタ
のソース／ドレインは相補的な正反信号をビット線対に
供給するため、低電圧動作においても安定して動作させ
ることが可能である。
モリセルは、等価的に２つのＭＯＳトランジスタＴｒ
１，Ｔｒ２（Ｔｒ３，Ｔｒ４）と、このＭＯＳトランジ
スタの間のメモリキャパシタＣ１（Ｃ２）によって構成
される。従って、上下に重ねられたＭＯＳトランジスタ
とメモリキャパシタとが、占有面積の小さいメモリセル
を構成し、かつ、このメモリセルのＭＯＳトランジスタ
のソース／ドレインは相補的な正反信号をビット線対に
供給するため、低電圧動作においても安定して動作させ
ることが可能である。
【００８６】なお、本実施形態において、メモリキャパ
シタＣ１，Ｃ２を形成する誘電体膜１６，１７は、シリ
コン酸化膜、シリコン窒化膜等の絶縁膜を単層で形成し
てもよいし、これらの膜を積層して用いてもよい。そし
て、必要に応じて酸化タンタル（Ｔａ2 Ｏ5 ）や、バリ
ウム（Ｂａ）−ストロンチウム（Ｓｒ）ーチタニウム
（Ｔｉ）のような高誘電材料や強誘電体材料を用いるこ
とも可能である。
シタＣ１，Ｃ２を形成する誘電体膜１６，１７は、シリ
コン酸化膜、シリコン窒化膜等の絶縁膜を単層で形成し
てもよいし、これらの膜を積層して用いてもよい。そし
て、必要に応じて酸化タンタル（Ｔａ2 Ｏ5 ）や、バリ
ウム（Ｂａ）−ストロンチウム（Ｓｒ）ーチタニウム
（Ｔｉ）のような高誘電材料や強誘電体材料を用いるこ
とも可能である。
【００８７】また、導電体１８，１９は、多結晶シリコ
ンのほか、高融点金属にも代替可能である。ビット線Ｂ
Ｌ１，ＢＬ２，ＢＬ３とワード線ＷＬ１，ＷＬ２，ＷＬ
３，ＷＬ４についても、アルミニウム（Ａｌ）、銅（Ｃ
ｕ）、タングステン（Ｗ）、チタニウム（Ｔｉ）、タン
タル（Ｔａ）等の配線材料を単独もしくは複合して構成
してもよい。
ンのほか、高融点金属にも代替可能である。ビット線Ｂ
Ｌ１，ＢＬ２，ＢＬ３とワード線ＷＬ１，ＷＬ２，ＷＬ
３，ＷＬ４についても、アルミニウム（Ａｌ）、銅（Ｃ
ｕ）、タングステン（Ｗ）、チタニウム（Ｔｉ）、タン
タル（Ｔａ）等の配線材料を単独もしくは複合して構成
してもよい。
【００８８】また、行方向に伸びるｐ型エピタキシャル
層２を絶縁分離するフィールドシールド素子分離構造の
絶縁膜２３も、シリコン酸化膜、シリコン窒化膜の２層
構造、もしくはシリコン酸化膜一シリコン窒化膜一シリ
コン酸化膜の３層構造とすることもできる。
層２を絶縁分離するフィールドシールド素子分離構造の
絶縁膜２３も、シリコン酸化膜、シリコン窒化膜の２層
構造、もしくはシリコン酸化膜一シリコン窒化膜一シリ
コン酸化膜の３層構造とすることもできる。
【００８９】また、ｐ型シリコン単結晶基板１上にｐ型
エピタキシャル層２が形成された半導体基板を例示した
が、絶縁層上に半導体層が設けられてなるＳＯＩ基板を
用いてもよい。このように、本発明は必要に応じて実施
例各部分、各工程の材料、導電型の変更が可能であり、
本発明の技術的範囲は上記実施形態に限定されるもので
はない。
エピタキシャル層２が形成された半導体基板を例示した
が、絶縁層上に半導体層が設けられてなるＳＯＩ基板を
用いてもよい。このように、本発明は必要に応じて実施
例各部分、各工程の材料、導電型の変更が可能であり、
本発明の技術的範囲は上記実施形態に限定されるもので
はない。
【００９０】
【発明の効果】本発明によれば、個々のメモリセルにお
いて、２つのトランジスタと１つのメモリキャパシタを
最小限のスペースで効率良く半導体基板上に構成するこ
とが可能となる。従って、高集積化を可能とし、かつ低
電圧化においても安定に動作できる半導体装置と、その
製造方法を提供することができる。
いて、２つのトランジスタと１つのメモリキャパシタを
最小限のスペースで効率良く半導体基板上に構成するこ
とが可能となる。従って、高集積化を可能とし、かつ低
電圧化においても安定に動作できる半導体装置と、その
製造方法を提供することができる。
【図１】本発明の一実施形態に係る半導体装置を示す概
略平面図である。
略平面図である。
【図２】本発明の一実施形態に係る半導体装置を示す概
略断面図である。
略断面図である。
【図３】本発明の一実施形態に係る半導体装置の等価回
路図である。
路図である。
【図４】本発明の一実施形態に係る半導体装置の製造方
法を示す模式図である。
法を示す模式図である。
【図５】図４に続いて、本発明の一実施形態に係る半導
体装置の製造方法を示す模式図である。
体装置の製造方法を示す模式図である。
【図６】図５に続いて、本発明の一実施形態に係る半導
体装置の製造方法を示す模式図である。
体装置の製造方法を示す模式図である。
１ ｐ型シリコン単結晶基板 ２，２ａ，２ｂ，２ｃ ｐ型エピタキシャル層 ３ ゲート絶縁膜 ４，５ ゲート電極 ６，７ 第１の溝 ８，９，１０，１２，１３，１４，１５ ｎ型不純物拡
散層 ８’，９’，１０’ 高濃度ｎ型不純物拡散層 １６，１７ 誘電体膜 １８，１９ 導電体 ２２ 第２の溝 ２３ 絶縁膜 ２４ フィールドシールド電極 ２５，２６，２７ コンタクトプラグ ３０，３１，３３，３４，３５ シリコン酸化膜 ３２ シリコン窒化膜 ３６ 絶縁膜（ＢＳＧ） ３７ コンタクトホール ＢＬｌ，ＢＬ２，ＢＬ３ ビット線 Ｃ１，Ｃ２ メモリキャパシタ Ｋ１，Ｋ２，Ｋ３，Ｋ４ コンタクト部 ＳＡａ１，ＳＡｂ１，ＳＡａ２ センス・アンプ Ｔｒ１，Ｔｒ２，Ｔｒ３，Ｔｒ４ トランジスタ ＷＬｌ，ＷＬ２，ＷＬ３，ＷＬ４ ワード線
散層 ８’，９’，１０’ 高濃度ｎ型不純物拡散層 １６，１７ 誘電体膜 １８，１９ 導電体 ２２ 第２の溝 ２３ 絶縁膜 ２４ フィールドシールド電極 ２５，２６，２７ コンタクトプラグ ３０，３１，３３，３４，３５ シリコン酸化膜 ３２ シリコン窒化膜 ３６ 絶縁膜（ＢＳＧ） ３７ コンタクトホール ＢＬｌ，ＢＬ２，ＢＬ３ ビット線 Ｃ１，Ｃ２ メモリキャパシタ Ｋ１，Ｋ２，Ｋ３，Ｋ４ コンタクト部 ＳＡａ１，ＳＡｂ１，ＳＡａ２ センス・アンプ Ｔｒ１，Ｔｒ２，Ｔｒ３，Ｔｒ４ トランジスタ ＷＬｌ，ＷＬ２，ＷＬ３，ＷＬ４ ワード線
Claims (27)
- 【請求項１】 半導体基板上に絶縁膜を介して形成され
た第１の導電膜と、 前記第１の導電膜の両側における前記半導体基板に形成
された一対の第１の不純物拡散層とを備えた半導体装置
であって、 前記第１の導電膜の下層における前記半導体基板に溝が
形成されており、 前記溝の内壁を覆うように形成された誘電体膜と、 前記誘電体膜を介して前記溝を充填する第２の導電膜と
を有することを特徴とする半導体装置。 - 【請求項２】 前記溝の両側の側壁部位における前記半
導体基板の表面領域に、第２の不純物拡散層が形成され
ていることを特徴とする請求項１に記載の半導体装置。 - 【請求項３】 前記半導体基板は前記第１の不純物拡散
層と逆導電型の第１の半導体層と、前記第１の半導体層
上に形成された第２の半導体層とからなり、 前記溝は前記第１の半導体層に達していることを特徴と
する請求項１又は２に記載の半導体装置。 - 【請求項４】 列方向に形成された第１の溝と、行方向
に形成された第２の溝とを有する半導体基板上に構成さ
れた半導体装置であって、 前記第１の溝の内壁面を覆う誘電体膜と、 前記第１の溝内を充填し、前記第１の溝の側壁部位にお
いて前記誘電体膜を介して前記半導体基板と対向する第
１の電極とから電荷を蓄積するメモリキャパシタが構成
され、 前記第２の溝の内壁面を覆う絶縁膜と、 前記絶縁膜を介して前記第２の溝を充填する第２の電極
とからフィールドシールド素子分離構造が構成されてお
り、 前記メモリキャパシタは前記半導体基板とともに前記フ
ィールドシールド素子分離構造により区画されており、 前記メモリキャパシタ上に形成されたゲート構造と、前
記ゲート構造の両側における前記半導体基板に形成され
た一対の第１の不純物拡散層とから前記メモリキャパシ
タに前記電荷を蓄積するトランジスタが構成されている
ことを特徴とする半導体装置。 - 【請求項５】 前記第１の溝の両側の側壁部位における
前記半導体基板の表面領域に第２の不純物拡散層が形成
されていることを特徴とする請求項４に記載の半導体装
置。 - 【請求項６】 前記ゲート構造はゲート電極とゲート絶
縁膜からなり、前記第１の電極の上面は前記ゲート絶縁
膜によって覆われていることを特徴とする請求項４又は
５に記載の半導体装置。 - 【請求項７】 前記半導体基板は前記第１の不純物拡散
層と逆導電型の第１の半導体層と、前記第１の半導体層
上に形成された第２の半導体層とからなり、 前記第１の溝及び前記第２の溝は前記第１の半導体層に
達していることを特徴とする請求項４〜６のいずれか１
項に記載の半導体装置。 - 【請求項８】 前記フィールドシールド素子分離構造に
よって列方向に区画された前記第２の半導体層の各々
に、複数の前記メモリキャパシタ及び前記トランジスタ
が形成されていることを特徴とする請求項７に記載の半
導体装置。 - 【請求項９】 前記第１の半導体層と前記第２の半導体
層は同じ導電型であって、 前記第１の半導体層が含有する不純物の濃度は、前記第
２の半導体層が含有する不純物の濃度よりも大きいこと
を特徴とする請求項７又は８に記載の半導体装置。 - 【請求項１０】 前記第１の半導体層は単結晶シリコン
層からなり、前記第２の半導体層はシリコンエピタキシ
ャル層からなることを特徴とする請求項７〜９のいずれ
か１項に記載の半導体装置。 - 【請求項１１】 前記誘電体膜はシリコン窒化膜を含む
ことを特徴とする請求項１〜１０のいずれか１項に記載
の半導体装置。 - 【請求項１２】 前記誘電体膜はシリコン窒化膜及びシ
リコン酸化膜からなる２層構造を含むことを特徴とする
請求項１〜１１のいずれか１項に記載の半導体装置。 - 【請求項１３】 前記誘電体膜はシリコン酸化膜、シリ
コン窒化膜及びシリコン酸化膜からなる３層構造を含む
ことを特徴とする請求項１〜１２のいずれか１項に記載
の半導体装置。 - 【請求項１４】 前記誘電体膜は強誘電体膜を含むこと
を特徴とする請求項１〜１３のいずれか１項に記載の半
導体装置。 - 【請求項１５】 前記絶縁膜はシリコン窒化膜を含むこ
とを特徴とする請求項４〜１４のいずれか１項に記載の
半導体装置。 - 【請求項１６】 前記絶縁膜はシリコン窒化膜及びシリ
コン酸化膜からなる２層構造を含むことを特徴とする請
求項４〜１５のいずれか１項に記載の半導体装置。 - 【請求項１７】 前記絶縁膜はシリコン酸化膜、シリコ
ン窒化膜及びシリコン酸化膜からなる３層構造を含むこ
とを特徴とする請求項４〜１６のいずれか１項に記載の
半導体装置。 - 【請求項１８】 半導体基板の列方向に複数の第１の溝
を形成する第１の工程と、 前記第１の溝の内壁面を覆うように誘電体膜を形成する
第２の工程と、 前記第１の溝内に前記誘電体膜を介して第１の導電膜を
埋め込む第３の工程と、 前記半導体基板の行方向に複数の第２の溝を形成すると
ともに、当該第２の溝により前記第１の溝に形成された
前記誘電体膜及び前記第１の導電膜を分断する第４の工
程と、 前記第２の溝の内壁面を覆うように第１の絶縁膜を形成
する第５の工程と、 前記第１の溝内に前記第１の絶縁膜を介して第２の導電
膜を埋め込む第６の工程と、 隣接する前記第２の溝により行方向に延在するように分
割された前記半導体基板の表面に第２の絶縁膜を形成す
る第７の工程と、 前記第２の絶縁膜上に第３の導電膜を形成する第８の工
程と、 前記第３の導電膜及び前記第２の絶縁膜を前記第１の溝
上に残すようにパターニングして、前記第１の溝上に前
記第２の絶縁膜及び前記第３の導電膜からなるゲート構
造を形成する第９の工程と、 前記ゲート構造の両側の前記半導体基板の表面領域に一
対の不純物拡散層を形成する第１０の工程とを有するこ
とを特徴とする半導体装置の製造方法。 - 【請求項１９】 前記第１の工程と前記第２の工程の間
に、前記第１の溝の両側の側壁部位に不純物を導入し
て、前記側壁部位における前記半導体基板の表面領域に
一対の不純物拡散層を形成する第１１の工程を更に有す
ることを特徴とする請求項１８に記載の半導体装置の製
造方法。 - 【請求項２０】 前記半導体基板は第１の半導体層上に
第２の半導体層が形成されてなる半導体基板であって、 前記第１の工程において、前記第１の溝を前記第１の半
導体層に達するように前記第２の半導体層に形成し、 前記第４の工程において、前記第２の溝を前記第１の半
導体層に達するように前記第２の半導体層に形成して、
前記第２の半導体層を行方向に延在するように分断する
ことを特徴とする請求項１８又は１９に記載の半導体装
置の製造方法。 - 【請求項２１】 前記誘電体膜がシリコン窒化膜を含む
ことを特徴とする請求項１８〜２０のいずれか１項に記
載の半導体装置の製造方法。 - 【請求項２２】 前記第２の工程は、シリコン酸化膜と
シリコン窒化膜を形成する工程を有することを特徴とす
る請求項１８〜２１のいずれか１項に記載の半導体装置
の製造方法。 - 【請求項２３】 前記第２の工程は、シリコン酸化膜、
シリコン窒化膜及びシリコン酸化膜を順次形成する工程
を有することを特徴とする請求項１８〜２２のいずれか
１項に記載の半導体装置の製造方法。 - 【請求項２４】 前記誘電体膜は強誘電体膜を含むこと
を特徴とする請求項１８〜２３のいずれか１項に記載の
半導体装置の製造方法。 - 【請求項２５】 前記第１の絶縁膜がシリコン窒化膜を
含むことを特徴とする請求項１８〜２４のいずれか１項
に記載の半導体装置の製造方法。 - 【請求項２６】 前記第５の工程は、シリコン酸化膜と
シリコン窒化膜を形成する工程を有することを特徴とす
る請求項１８〜２５のいずれか１項に記載の半導体装置
の製造方法。 - 【請求項２７】 前記第５の工程は、シリコン酸化膜、
シリコン窒化膜及びシリコン酸化膜を順次形成する工程
を有することを特徴とする請求項１８〜２６のいずれか
１項に記載の半導体装置の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10051536A JPH11233649A (ja) | 1998-02-17 | 1998-02-17 | 半導体装置及びその製造方法 |
| US09/176,417 US6198151B1 (en) | 1997-10-24 | 1998-10-21 | Semiconductor device, semiconductor integrated circuit device, and method of manufacturing same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10051536A JPH11233649A (ja) | 1998-02-17 | 1998-02-17 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11233649A true JPH11233649A (ja) | 1999-08-27 |
Family
ID=12889759
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10051536A Pending JPH11233649A (ja) | 1997-10-24 | 1998-02-17 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11233649A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2019077876A1 (ja) * | 2017-10-17 | 2019-04-25 | ソニーセミコンダクタソリューションズ株式会社 | 半導体記憶装置及び電子機器 |
-
1998
- 1998-02-17 JP JP10051536A patent/JPH11233649A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2019077876A1 (ja) * | 2017-10-17 | 2019-04-25 | ソニーセミコンダクタソリューションズ株式会社 | 半導体記憶装置及び電子機器 |
| CN111316438A (zh) * | 2017-10-17 | 2020-06-19 | 索尼半导体解决方案公司 | 半导体存储装置和电子设备 |
| US11374013B2 (en) | 2017-10-17 | 2022-06-28 | Sony Semiconductor Solutions Corporation | Semiconductor storage device and electronic apparatus |
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