JPH11126830A

JPH11126830A - 半導体集積回路及びその製造方法

Info

Publication number: JPH11126830A
Application number: JP9309604A
Authority: JP
Inventors: Toshio Wada; 俊男和田
Original assignee: Nippon Foundry Inc
Current assignee: UMC Japan Co Ltd
Priority date: 1997-10-24
Filing date: 1997-10-24
Publication date: 1999-05-11

Abstract

(57)【要約】【課題】高密度に記憶機能を集積し、且つ低電圧化に
おいても安定な動作を可能とする。【解決手段】エピタキシャル層１０２，１０３に形成
された各第１の溝２０２内に誘電体膜１０６，１０７を
介して導電体１０８，１０９が埋め込まれており、第１
の溝２０２の側部のエピタキシャル層１０２，１０３に
はＮ型領域１０４，１０４’，１０５，１０５’が形成
され、メモリキャパシタが構成される。これらのメモリ
キャパシタは、ソース／ドレインの間におけるエピタキ
シャル層１０２，１０３に形成されており、上部にはア
クセストランジスタが存する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明はＭＯＳトランジス
タ等のアクセストランジスタとＭＯＳキャパシタ等のメ
モリキャパシタとを有してなるメモリセルが半導体基板
の主表面に設けられた半導体集積回路及びその製造方法
に関する。

【０００２】

【従来の技術】ＭＯＳトランジスタとＭＯＳキャパシタ
からなるメモリセルを半導体基板の主表面に集積する半
導体集積回路においては、ＭＯＳキャパシタの半導体基
板の主表面における占有面積の縮小により集積密度が増
大して大規模集積回路を実現することができる。従来の
集積化技術は、メモリキャパシタが半導体基板の主表面
の上方に伸びるスタック・キャパシタ或いは主表面に掘
り込まれた溝（トレンチ）内に形成されたトレンチ・キ
ャパシタとされており、単位メモリセルが一個のＭＯＳ
トランジスタと一個のＭＯＳキャパシタ（１トランジス
タ・セル）から構成されている。かかる１トランジスタ
型のメモリセルは回路機能素子数が少ないため、メモリ
セル数の充分な密度を実現できるが、近来の微細加工技
術の進展に伴う電源電圧の縮小により信号振幅の圧縮で
メモリセルからの情報信号の確実な読み出し動作が困難
になっている。例えば、ダイナミック型ランダム・アク
セス・メモリ（ＤＲＡＭ）では、読み出し番地のメモリ
セルからの信号を一対のビット線の一方に伝達し、ビッ
ト線対の他方にダミーメモリセルからの信号を受け、こ
れらのビット線対の電位差をゲーテッド・フリップ・フ
ロップをセンス回路として用いて情報検出する。このセ
ンス動作で１トランジスタ・セルを用いる場合では、ダ
ミーメモリセルの信号電位の設定ズレと電位変動分の電
圧が電源電圧の不感帯として利用できないため、微細加
工技術の進展に伴う電源電圧の低下により安定な記憶動
作が困難となる。

【０００３】上述の問題を回避する従来の技術として
は、特開昭６１−１６０９９号公報や特開昭６１−２４
０４９７号公報、特開昭６２−６５２９５号公報に詳述
されるように、ピット線対の双方に同一情報信号を相補
的に伝達する２トランジスタ・セルを設ける技術が開示
されている。しかしながら、これらの従来技術によれ
ば、２個のＭＯＳトランジスタと１個のＭＯＳキャパシ
タからなる２トランジスタ・セルを記憶密度を損なうこ
となく実現することが困難であった。

【０００４】

【発明が解決しようとする課題】このように、従来の半
導体集積回路においては、メモリセルの高密度化と微細
加工技術の導入に伴う電源電圧の低電圧印加での安定動
作とを共に実現することは不可能であった。

【０００５】そこで、本発明の目的は、高密度に記憶機
能を集積し、且つ低電圧化においても安定に動作できる
半導体集積回路及びその製造方法を提供することにあ
る。

【０００６】

【課題を解決するための手段】本発明の半導体集積回路
は、基板の一主表面に各々互いに絶縁分離された一導電
型の半導体層を有し、前記半導体層にアクセストランジ
スタ及びメモリキャパシタが形成されてなる半導体集積
回路において、前記メモリキャパシタは、前記アクセス
トランジスタのドレインとソースとの間のゲート電極下
の前記半導体層に形成された第１の溝に埋め込み形成さ
れており、前記半導体層は、その表面から前記基板に向
かう第２の溝により絶縁分離されている。

【０００７】本発明の半導体集積回路の一態様例におい
ては、前記第２の溝が前記半導体層の表面から前記基板
に至るように形成されている。

【０００８】本発明の半導体集積回路の一態様例におい
ては、前記第２の溝が絶縁物により充填されている。

【０００９】本発明の半導体集積回路の一態様例におい
ては、前記メモリキャパシタが前記第１の溝内で誘電体
膜に覆われて浮遊電位とされる導電体を有する。

【００１０】本発明の半導体集積回路の一態様例におい
ては、前記メモリキャパシタが前記第１の溝の両側壁面
で前記導電体と前記誘電体膜を介して容量結合する導電
領域を有する。

【００１１】本発明の半導体集積回路の一態様例におい
ては、前記導電体が不純物を含有する多結晶シリコン膜
からなるとともに、前記導電領域が前記半導体層に逆導
電型の不純物が導入されてなる。

【００１２】本発明の半導体集積回路の一態様例におい
ては、前記各半導体層が、前記基板上で絶縁されて一方
向に略平行に形成されており、複数の前記アクセストラ
ンジスタ及び前記メモリキャパシタが整列形成されてい
る。

【００１３】本発明の半導体集積回路の一態様例におい
ては、前記基板が高濃度一導電型の単結晶シリコン基板
であり、前記半導体層が低濃度一導電型のシリコンエピ
タキシャル層である。

【００１４】本発明の半導体集積回路の一態様例におい
ては、前記第１の溝が、その上端が前記アクセストラン
ジスタの前記ゲート電極と絶縁膜を介して対向し、その
下端が前記基板内に到達している。

【００１５】本発明の半導体集積回路の一態様例におい
ては、前記メモリキャパシタの誘電体膜が窒化膜を含
む。

【００１６】本発明の半導体集積回路の一態様例におい
ては、前記メモリキャパシタの誘電体膜が、酸化膜、窒
化膜及び酸化膜からなる３層構造膜を含む。

【００１７】本発明の半導体集積回路の一態様例におい
ては、前記メモリキャパシタの誘電体膜が強誘電体膜を
含む。

【００１８】本発明の半導体集積回路の製造方法は、基
板の一主表面に一導電型の半導体層を形成する第１の工
程と、前記半導体層を列方向に分割する第１の溝を形成
する第２の工程と、前記第１の溝の両側壁面に逆導電型
の不純物を導入して導電領域を形成する第３の工程と、
前記第１の溝の内壁面を覆うように誘電体膜を被着形成
する第４の工程と、前記誘電体膜を介して前記第１の溝
内に埋め込まれるように導電体を形成する第５の工程
と、前記半導体層及び前記第１の溝を列方向に分割する
複数の第２の溝を形成し、島状とされた前記導電体と前
記誘電体膜を介して前記導電領域が容量結合するメモリ
キャパシタを完成させる第６の工程と、前記第２の溝に
より行方向に分割された前記半導体層の表面及び前記導
電体の上面に絶縁膜を形成する第７の工程と、前記絶縁
膜上に少なくとも導電膜を形成し、前記導電膜及び前記
絶縁膜を加工して、前記メモリキャパシタの上部にゲー
ト電極構造を形成する第８の工程と、前記ゲート電極構
造の両側の前記半導体層の表面領域に、逆導電型の不純
物を導入してソース／ドレインを形成し、前記ゲート電
極構造及び前記ソース／ドレインを備えてなるアクセス
トランジスタを完成させる第９の工程とを有する。

【００１９】本発明の半導体集積回路の製造方法の一態
様例においては、前記第６の工程の後、前記第２の溝内
に絶縁物を埋め込んで前記半導体層を絶縁分離する。

【００２０】本発明の半導体集積回路の製造方法の一態
様例においては、前記基板が高濃度一導電型の単結晶シ
リコン基板であり、前記半導体層が低濃度一導電型のシ
リコンエピタキシャル層である。

【００２１】本発明の半導体集積回路の製造方法の一態
様例においては、前記第２の工程において、前記第１の
溝を、その下端が前記基板内に到達するように形成す
る。

【００２２】本発明の半導体集積回路の製造方法の一態
様例においては、前記メモリキャパシタの誘電体膜が窒
化膜を含む。

【００２３】本発明の半導体集積回路の製造方法の一態
様例においては、前記メモリキャパシタの誘電体膜が、
酸化膜、窒化膜及び酸化膜からなる３層構造膜を含む。

【００２４】本発明の半導体集積回路の製造方法の一態
様例においては、前記メモリキャパシタの誘電体膜が強
誘電体膜を含む。

【００２５】

【作用】本発明においては、第１の溝内にメモリキャパ
シタ構造を形成した後に、第２の溝を形成することによ
って当該構造を個々のメモリキャパシタに分割し、個々
のメモリキャパシタをそれぞれのアクセスランジスタの
下部に埋め込む構造に形成するため、単位メモリセルの
占有面積が小さく高密度の半導体集積回路が実現され
る。また、この半導体集積回路は、アクセストランジス
タのソース／ドレインを一対の情報線（相補的ビット線
対）にそれぞれ結合して検出回路に正反信号を供給する
所謂２トランジスタ・セルであるため、記憶動作が確実
で低電圧にて安定動作化が可能となる。

【００２６】

【発明の実施の形態】以下、本発明のいくつかの具体的
な実施形態について、図面を参照しながら詳細に説明す
る。

【００２７】（第１の実施形態）この第１の実施形態で
は、半導体集積回路としてＤＲＡＭを例示し、そのメモ
リセルの構成及びその製造方法について説明する。図１
は、ＤＲＡＭのメモリセルの構造を模式的に示す概略平
面図であり、図２は図１中の破線ａ−ｂに沿った概略断
面図、図３はメモリセルの等価回路図である。

【００２８】先ず、第１の実施形態のＤＲＡＭの構成に
ついて説明する。このＤＲＡＭは、図１〜図３に示すよ
うに、ＭＯＳ型メモリの集積回路であり、列方向に延び
る燐を含む導電性の多結晶シリコン膜からなるワード線
ＷＬ１，ＷＬ２，ＷＬ３，ＷＬ４と行方向に延びるビッ
ト線ＢＬ１，ＢＬ１’，ＢＬ２，ＢＬ２’との交差部分
にＭＯＳキャパシタＣ１，Ｃ２を夫々内蔵するアクセス
トランジスタであるＭＯＳトランジスタＴｒ１，Ｔｒ２
を備えている。ビット線ＢＬ１，ＢＬ１’及びビット線
ＢＬ２，ＢＬ２’は、同一情報の正反の相補信号を伝達
するビット線対であり、各々がワード線の両端のＭＯＳ
トランジスタのドレイン及びソースに接続されている。

【００２９】図２に示すように、このＤＲＡＭは、高濃
度にボロンを含む０．０１０〜０．０５０ΩｃｍのＰ型
シリコン単結晶基板１０１の一主表面に行方向に延びる
比抵抗１〜１０Ωｃｍで厚み３〜１０μｍのエピタキシ
ャル層１０２，１０３を有する。エピタキシャル層１０
２，１０３の内部には、ワード線ＷＬ１，ＷＬ２の中央
付近の直下の０．１〜０．３μｍ幅で深さがエピタキシ
ャル層１０２，１０３の厚み以上である第１の溝２０
２，２０３に埋め込まれたメモリキャパシタ（ＭＯＳキ
ャパシタ）Ｃ１，Ｃ２が形成されている。

【００３０】ＭＯＳキャパシタＣ１，Ｃ２は、後述する
ように第１の溝２０２，２０３の内壁面からエピタキシ
ャル層１０２の内部に不純物が拡散して形成されたＮ型
領域１０４，１０４’，１０５，１０５’と、第１の溝
２０２，２０３に誘電体膜１０６，１０７を被着した後
に第１の溝２０２，２０３に埋め込まれたリン（Ｐ）を
含有する多結晶シリコンからなる導電体１０８，１０９
とから構成される。この構成において、導電体１０８と
第１の溝２０２の両側のＮ型領域１０４，１０４’との
間にＭＯＳキャパシタが形成されるとともに、導電体１
０９と第１の溝２０３の両側のＮ型領域１０５，１０
５’との間にＭＯＳキャパシタが形成される。

【００３１】誘電体膜１０６，１０７は、特公昭５９−
９７７号公報に開示されているようなＤＲＡＭに汎用さ
れるシリコン酸化膜／シリコン窒化膜／シリコン酸化膜
の３層構造からなる所謂ＯＮＯ膜であり、酸化膜シリコ
ン膜の換算膜厚で３０〜１２０Å程度に制御される。エ
ピタキシャル層１０２，１０３の境界には、シリコン酸
化膜を主成分とする絶縁物１１０が充填されてなる第２
の溝２０８が存し、この第２の溝２０８が横方向の絶縁
分離帯を構成している。

【００３２】ＭＯＳキャパシタの導電体１０８，１０９
は、ＭＯＳトランジスタのゲート電極であるワード線と
の間にもゲート絶縁膜形成時の薄い絶縁膜を介在し、Ｍ
ＯＳキャパシタの誘電体１０６，１０７及び絶縁分離の
絶縁物１ｌ０と共に絶縁体で包含されて外部から電気的
に絶縁された浮遊電極となる。実効的に、ＭＯＳトラン
ジスタＴｒ１のＭＯＳキャパシタＣ１は、ＭＯＳトラン
ジスタＴｒｌのゲート電極であるワード線ＷＬ１の直下
のＮ型領域１０４，１０４’を対向電極とし、導電体１
０８が浮遊電極の中間電極となる。同様に、ＭＯＳトラ
ンジスタＴｒ２のＭＯＳキャパシタは、ワード線ＷＬ２
の直下のＮ型領域１０５，１０５’を対向電極とする。

【００３３】ＭＯＳトランジスタＴｒ１，Ｔｒ２のドレ
イン及びソースは、各々のＭＯＳトランジスタのゲート
電極であるワード線ＷＬ１，ＷＬ２の両端のＰ型エピタ
キシャル層１０２の表面付近に拡散形成したＮ型領域ｌ
ｌ１，１１２及びＮ型領域ｌｌ２，１１３である。これ
らのＮ型領域１１１，１１２，１１３は、チタニュウム
・シリサイド合金と窒化チタニュウムのコンタクト１１
４，１１５，１１６を通じて行方向に延びるビット線対
ＢＬ１，ＢＬ１’と導電結合されている。

【００３４】次いで、第１の実施形態のＤＲＡＭの製造
方法について説明する。図４〜図６は、ＤＲＡＭの製造
方法を説明するための平面図及び断面図である。ここ
で、図４（ａ）の破線ａ−ｂに沿った断面図が図４
（ｂ）であり、図５（ａ）の破線ａ−ｃに沿った断面図
が図５（ｂ）である。また、図６（ａ）〜図６（ｃ）
は、図５に続く工程を示す断面図である。

【００３５】初めに、図４（ａ）及び図４（ｂ）に示す
ように、高濃度Ｐ型シリコン単結晶基板１０１の一主表
面に低濃度Ｐ型エピタキシャル層１０２を形成した基体
半導体を用意し、エピタキシャル層１０２の上面にシリ
コン酸化膜２０１を熱酸化により形成して、このシリコ
ン酸化膜２０１をマスクとしてエッチングして列方向に
延びる第１の溝２０２，２０３を形成する。第１の溝２
０２，２０３は、その深さが厚みが３〜１６μｍのエピ
タキシャル層１０２を分割して底面が高濃度基板１０１
に到達する程度の値であり、その幅が０．１〜０．３５
μｍとなるように形成される。

【００３６】次に、第１の溝２０２，２０３の内壁面に
Ｎ型不純物、ここではリン或いは砒素（Ａｓ）を導入し
てエピタキシャル層１０２にＮ型領域１０４を拡散形成
する。続いて、第１の溝２０２，２０３の内壁面に３０
〜１２０Åの薄い誘電体膜１０６を形成し、更にリンを
含有する多結晶シリコン膜１０８により第１の溝２０
２，２０３を充填する。誘電体膜１０６は、図４（ｂ）
に示すように、シリコン酸化膜２０４／シリコン窒化膜
２０５／シリコン酸化膜２０６の三層構造膜とされる。

【００３７】次に、図５（ａ）及び図５（ｂ）に示すよ
うに、エピタキシャル層１０２及び第１の溝２０２，２
０３の上面にエッチングマスクとなるシリコン酸化膜２
０７を熱酸化により形成し、これにフォトリソグラフィ
ー及びそれに続くドライエッチングを施して行方向に延
びる第２の溝２０８，２０９を形成する。この第２の溝
２０８，２０９は、その深さが第１の溝２０２，２０３
よりも深く、従って第１の溝２０２，２０３は第２の溝
２０８，２０９により完全に分割される。それと同時
に、Ｎ型領域１０４，１０４’、誘電体１０６、導電体
１０８及びエピタキシャル層１０２が列方向で分割さ
れ、第１の溝２０２，２０３の両側にＮ型領域１０４と
Ｎ型領域１０４’とが誘電体１０６及び浮遊電極１０８
を介してＭＯＳキャパシタが形成される。Ｎ型領域１０
４，１０４’をそれぞれ含むＰ型エピタキシャル層２１
０，２１１は、第１の溝２０２，２０３及び第２の溝２
０８，２０９の形成により互いに独立することになる。

【００３８】次に、図６（ａ）に示すように、第２の溝
２０８，２０９をシリコン酸化物を主成分とする絶縁物
２１２で埋め込み、列方向の絶縁分離を実現する。Ｐ型
領域２１０，２１１，２１３の行方向の分離は導電体１
０８，１０９を含む第１の溝２０２，２０３により実現
される。続いて、Ｐ型領域２１０，２１１，２１３およ
び第１の溝２０２，２０３の表面に、以後の工程に備え
てシリコン酸化膜２１４を被覆する。

【００３９】次に、図６（ｂ）に示すように、Ｐ型領域
２１０，２１１，２１３の上面のシリコン酸化膜２１４
を除去し、更に熱酸化処理を施してゲート絶縁膜２１
５，２１６を形成し、その表面にリンを含む多結晶シリ
コン膜とタングステン・シリコン層を順次被着し、フォ
トリソグラフィー及びそれに続くドライエッチングを施
して、ワード線ＷＬ１，ＷＬ２を加工形成する。ワード
線ＷＬ１，ＷＬ２は、それぞれ導電体１０８，１０９を
跨いで列方向に延び、ゲート絶縁膜２１５，２１６とワ
ード線ＷＬ１，ＷＬ２に埋め込まれるＭＯＳキャパシタ
がワード線ＷＬ１，ＷＬ２の夫々の中央付近直下に位置
することになる。

【００４０】続いて、ワード線ＷＬ１，ＷＬ２の両端の
Ｐ型領域２１０，２１１，２１３の表面付近に、ワード
線ＷＬ１，ＷＬ２及び第１の溝２０８，２０９を被覆す
るシリコン酸化膜２１４をマスクとしてＮ型不純物を導
入し、Ｎ型領域ｌｌ１，１１２，１１３を形成する。

【００４１】次に、図６（ｃ）に示すように、全面に例
えばボロン・シリケート・ガラスからなる絶縁膜２１５
を積層した後、Ｎ型領域１１１，１１２，１１３の表面
の一部にコンタクト孔２１７，２１８，２１９を形成
し、これらのコンタクト孔２１７，２１８，２１９から
高濃度のＮ型不純物を導入して最終的なＬＤＤ構造のＮ
型領域１１１，１１２，１１３を形成し、この領域にチ
タニュウム／窒化チタニュウム／タングステンを順次披
着して導電結合体となるコンタクト１１４，１１５，１
１６を形成する。この工程で、Ｎ型領域１１１，１１２
をドレイン，ソースとしワード線ＷＬ１をゲート電極と
するＭＯＳトランジスタＴｒ１と、Ｎ型領域１１２，１
１３をドレイン，ソースとしワード線ＷＬ２をゲート電
極とするＭＯＳトランジスタＴｒ２が形成され、各ＭＯ
ＳトランジスタＴｒ１，Ｔｒ２の下部にはチャンネルを
分断するＭＯＳキャパシタＣｌ，Ｃ２が存する。

【００４２】しかる後、図２に示すように、コンタクト
１１４，１１５，１１６に配線接続するビット線ＢＬ
ｌ，ＢＬ２を形成し、更なる層間絶縁膜やヴィア孔の形
成工程等を経て、ＤＲＡＭのメモリセル・アレイを完成
させる。

【００４３】以上説明したように、第１の実施形態のＤ
ＲＡＭにおいては、ＭＯＳトランジスタＴｒ１が等価的
にワード線ＷＬ１をゲート電極としＮ型領域１１１，１
０４をドレイン，ソースとするトランジスタと、同じワ
ード線ＷＬ１をゲート電極としＮ型領域１０４’，１１
２をドレイン，ソースとするトランジスタとを含み、こ
れらのトランジスタのＮ型領域１０４，１０４’がＭＯ
ＳキャパシタＣ１を介在している。従って、上下に重ね
られたＭＯＳトランジスタＴｒ１とＭＯＳキャパシタＣ
１とが、占有面積の小さなメモリセルを構成し、且つ、
このメモリセルのＭＯＳトランジスタのドレイン・ソー
スが相補的な正反信号をビット線対に供給するため、低
電圧動作においても安定な動作を得ることができる。

【００４４】（第２の実施形態）次いで、第２の実施形
態について説明する。図７及び図８は、第２の実施形態
のＤＲＡＭのメモリセルを示す等価回路図及び平面図で
ある。この第２の実施形態のＤＲＡＭは、第１の実施形
態のＤＲＡＭとほぼ同様の構成を有するが、第１の実施
形態に比してメモリセルの断面構造が同一で平面配置の
パターン形状が変更されている。即ち、導電性の多結晶
シリコンのゲート電極形成工程以降のパターン変更によ
り、ワード線ＷＬａ１，ＷＬｂ１，ｗＬａ２，ＷＬｂ２
とビット線ＢＬ１，ＢＬ２，ＢＬ３，ＢＬ４の配線方向
が変更されている。即ち、ビット線ＢＬ１，ＢＬ２，Ｂ
Ｌ３，ＢＬ４は列方向に伸び、列方向に隣接するメモリ
セルに共通のビット線となる。例えば、２１番地のメモ
リセルのＭＯＳトランジスタＴｒ２１のドレイン及びソ
ースの一方が第２ビット線ＢＬ２へのコンタクトＫ２を
左隣のＭＯＳトランジスタＴｒ１１と共有し、他方が右
隣のＭＯＳトランジスタＴｒ３１と第３ビット線ＢＬ３
へのコンタクトＫ４で共有する。同様に、同一列のＭＯ
ＳトランジスタＴｒ２２は同一行の左隣のＭＯＳトラン
ジスタＴｒｌ２と共通のコンタクトで第２ビット線ＢＬ
２に接続され、右隣のＭＯＳトランジスタＴｒ２３と共
に第３ピット線ＢＬ３に接続される。

【００４５】各メモリセルのゲート電極Ｇ１１，Ｇ１
２，Ｇ２１，Ｇ２２はメモリセル毎に独立しており、ゲ
ート電極上のコンタクトＫ３，Ｋ５，・・・を通して行
方向に延びる金属配線のワード線ＷＬａ１，ＷＬｂ１，
・・に導電結合する。ここで、奇数行のワード線ＷＬａ
ｉと偶数行のワード線ＷＬｂｊ（ｉ，ｊ＝１，２・・
・）はそれぞれ奇数列のＭＯＳトランジスタのゲート電
極と偶数列のＭＯＳトランジスタのゲート電極に接続さ
れており、奇数行のワード線ＷＬａｉの駆動時に奇数列
のセンス回路ＳＡａ１，ＳＡａ２・・・が活性化され、
偶数行のワード線ＷＬｂｊの駆動時に偶数列のセンス回
路ＳＡｂ１，ＳＡｂ２・・・が活性化される。

【００４６】この第２の実施形態においても、各メモリ
セルのＭＯＳトランジスタ構造は第一の実施形態の図２
と同様で、各ＭＯＳトランジスタのゲート電極Ｇ１１，
Ｇ１２，Ｇ２１，Ｇ２２・・・の中央付近の直下にチャ
ンネルを分断するＭＯＳキャパシタＣ１１，Ｃ１２，Ｃ
２１，Ｃ２２が設けられる。１個のメモリセルは、図７
に示すようにワード線ＷＬａ１とビット線対ＢＬ１，Ｂ
Ｌ２の交点に等価回路的に２個のＭＯＳトランジスタと
トランジスタ間を結合するＭＯＳキャパシタとからなる
２トランジスタ・１キャパシタ・セルである。

【００４７】この第２の実施形態のＤＲＡＭによれば、
既述した第２の実施形態のＤＲＡＭの奏する諸効果に加
えて、隣接列のメモリセルが同一のビット線を用いるこ
とにより、行方向密度を高密度化することができる。ま
た、記憶集積度に比較したビット線長の短縮、即ちビッ
ト線の寄生容量の減少を実現して、ビット線の蓄積とセ
ンス動作時の消失に関わる電荷量を減少するため電力消
費量を低減することができる。

【００４８】なお、本発明は第１，第２の実施形態に限
定されるものではなく、例えば、ＭＯＳキャパシタを構
成要素である誘電体膜の材料として、シリコン酸化膜，
シリコン窒化膜を単独もしくは積層して用いることも可
能であり、必要に応じて酸化タンタルやバリウムースト
ロンチウムーチタニュウムのような高誘電材料や強誘電
体材料を用いることができる。また、導電体には多結晶
シリコンのほか、高融点金属を代替可能であり、ビット
線やワード線にアルミニュウム，銅，タングステン，チ
タニュウム，タンタル等の配線材料を単独もしくは複合
してもちいることも可能である。

【００４９】

【発明の効果】本発明によれば、高密度に記憶機能を集
積し、且つ低電圧化においても安定に動作できる半導体
集積回路を実現することができる。

【図面の簡単な説明】

【図１】本発明の第１の実施形態に係るＤＲＡＭのメモ
リセルを示す概略平面図である。

【図２】本発明の第１の実施形態に係るＤＲＡＭのメモ
リセルを示す概略断面図である。

【図３】本発明の第１の実施形態に係るＤＲＡＭのメモ
リセルを示す等価回路図である。

【図４】本発明の第１の実施形態に係るＤＲＡＭの製造
方法を示す概略平面図及び概略断面図である。

【図５】図４に引き続き、本発明の第１の実施形態に係
るＤＲＡＭの製造方法を示す概略平面図及び概略断面図
である。

【図６】図５に引き続き、本発明の第１の実施形態に係
るＤＲＡＭの製造方法を示す概略断面図である。

【図７】本発明の第２の実施形態に係るＤＲＡＭのメモ
リセルを示す等価回路図である。

【図８】本発明の第２の実施形態に係るＤＲＡＭのメモ
リセルを示す概略平面図である。

【符号の説明】

１０１Ｐ型シリコン単結晶基板１０２，１０３エピタキシャル層１０４，１０４’，１０５，１０５’ Ｎ型領域１０６，１０７誘電体膜１０８，１０９導電体１１０，２１２絶縁物１１１，１１２，１１３Ｎ型領域１１４，１１５，１１６コンタクト２０１，２０４，２０６，２０７，２１４シリコン酸
化膜２０２，２０３第１の溝２０５シリコン窒化膜２０８，２０９第２の溝２１０，２１１，２１３Ｐ型領域２１５，２１６ゲート絶縁膜２１７，２１８，２１９コンタクト孔ＷＬ１，ＷＬ２，ＷＬａ１，ＷＬｂ１，ＷＬａ２，ＷＬ
ｂ２ワード線ＢＬ１〜ＢＬ４ビット線Ｔｒ１，Ｔｒ２，Ｔｒ１１，Ｔｒ１２，Ｔｒ２１，Ｔｒ
２２ＭＯＳトランジスタＣ１，Ｃ２ＭＯＳキャパシタＫ１〜Ｋ５コンタクト

Claims

【特許請求の範囲】

【請求項１】基板の一主表面に各々互いに絶縁分離さ
れた一導電型の半導体層を有し、前記半導体層にアクセ
ストランジスタ及びメモリキャパシタが形成されてなる
半導体集積回路において、前記メモリキャパシタは、前記アクセストランジスタの
ドレインとソースとの間のゲート電極下の前記半導体層
に形成された第１の溝に埋め込み形成されており、前記半導体層は、その表面から前記基板に向かう第２の
溝により絶縁分離されていることを特徴とする半導体集
積回路。
【請求項２】前記第２の溝は、前記半導体層の表面か
ら前記基板に至るように形成されていることを特徴とす
る請求項１に記載の半導体集積回路。
【請求項３】前記第２の溝は、絶縁物により充填され
ていることを特徴とする請求項１又は２に記載の半導体
集積回路。
【請求項４】前記メモリキャパシタは、前記第１の溝
内で誘電体膜に覆われて浮遊電位とされる導電体を有す
ることを特徴とする請求項１〜３のいずれか１項に記載
の半導体集積回路。
【請求項５】前記メモリキャパシタは、前記第１の溝
の両側壁面で前記導電体と前記誘電体膜を介して容量結
合する導電領域を有することを特徴とする請求項４に記
載の半導体集積回路。
【請求項６】前記導電体が不純物を含有する多結晶シ
リコン膜からなるとともに、前記導電領域が前記半導体
層に逆導電型の不純物が導入されてなることを特徴とす
る請求項５に記載の半導体集積回路。
【請求項７】前記各半導体層は、前記基板上で絶縁さ
れて一方向に略平行に形成されており、複数の前記アク
セストランジスタ及び前記メモリキャパシタが整列形成
されていることを特徴とする請求項１〜６のいずれか１
項に記載の半導体集積回路。
【請求項８】前記基板が高濃度一導電型の単結晶シリ
コン基板であり、前記半導体層が低濃度一導電型のシリ
コンエピタキシャル層であることを特徴とする請求項１
〜７のいずれか１項に記載の半導体集積回路。
【請求項９】前記第１の溝は、その上端が前記アクセ
ストランジスタの前記ゲート電極と絶縁膜を介して対向
し、その下端が前記基板内に到達していることを特徴と
する請求項１〜８のいずれか１項に記載の半導体集積回
路。
【請求項１０】前記メモリキャパシタの誘電体膜が窒
化膜を含むことを特徴とする請求項１〜９のいずれか１
項に記載の半導体集積回路。
【請求項１１】前記メモリキャパシタの誘電体膜が、
酸化膜、窒化膜及び酸化膜からなる３層構造膜を含むこ
とを特徴とする請求項１０に記載の半導体集積回路。
【請求項１２】前記メモリキャパシタの誘電体膜が強
誘電体膜を含むことを特徴とする請求項１〜９のいずれ
か１項に記載の半導体集積回路。
【請求項１３】基板の一主表面に一導電型の半導体層
を形成する第１の工程と、前記半導体層を列方向に分割する第１の溝を形成する第
２の工程と、前記第１の溝の両側壁面に逆導電型の不純物を導入して
導電領域を形成する第３の工程と、前記第１の溝の内壁面を覆うように誘電体膜を被着形成
する第４の工程と、前記誘電体膜を介して前記第１の溝内に埋め込まれるよ
うに導電体を形成する第５の工程と、前記半導体層及び前記第１の溝を列方向に分割する複数
の第２の溝を形成し、島状とされた前記導電体と前記誘
電体膜を介して前記導電領域が容量結合するメモリキャ
パシタを完成させる第６の工程と、前記第２の溝により行方向に分割された前記半導体層の
表面及び前記導電体の上面に絶縁膜を形成する第７の工
程と、前記絶縁膜上に少なくとも導電膜を形成し、前記導電膜
及び前記絶縁膜を加工して、前記メモリキャパシタの上
部にゲート電極構造を形成する第８の工程と、前記ゲート電極構造の両側の前記半導体層の表面領域
に、逆導電型の不純物を導入してソース／ドレインを形
成し、前記ゲート電極構造及び前記ソース／ドレインを
備えてなるアクセストランジスタを完成させる第９の工
程とを有することを特徴とする半導体集積回路の製造方
法。
【請求項１４】前記第６の工程の後、前記第２の溝内
に絶縁物を埋め込んで前記半導体層を絶縁分離すること
を特徴とする請求項１３に記載の半導体集積回路の製造
方法。
【請求項１５】前記基板が高濃度一導電型の単結晶シ
リコン基板であり、前記半導体層が低濃度一導電型のシ
リコンエピタキシャル層であることを特徴とする請求項
１３又は１４に記載の半導体集積回路の製造方法。
【請求項１６】前記第２の工程において、前記第１の
溝を、その下端が前記基板内に到達するように形成する
ことを特徴とする請求項１３〜１５のいずれか１項に記
載の半導体集積回路の製造方法。
【請求項１７】前記メモリキャパシタの誘電体膜が窒
化膜を含むことを特徴とする請求項１３〜１６のいずれ
か１項に記載の半導体集積回路の製造方法。
【請求項１８】前記メモリキャパシタの誘電体膜が、
酸化膜、窒化膜及び酸化膜からなる３層構造膜を含むこ
とを特徴とする請求項１７に記載の半導体集積回路の製
造方法。
【請求項１９】前記メモリキャパシタの誘電体膜が強
誘電体膜を含むことを特徴とする請求項１３〜１６のい
ずれか１項に記載の半導体集積回路の製造方法。