JPH11231836A

JPH11231836A - 表示装置の駆動方法及び駆動回路

Info

Publication number: JPH11231836A
Application number: JP2870898A
Authority: JP
Inventors: Yusuke Tsutsui; 雄介筒井; Mitsugi Kobayashi; 貢小林; Hisao Uehara; 久夫上原
Original assignee: Sanyo Electric Co Ltd
Current assignee: Sanyo Electric Co Ltd
Priority date: 1998-02-10
Filing date: 1998-02-10
Publication date: 1999-08-27

Abstract

(57)【要約】【課題】ｐ−ＳｉＴＦＴＬＣＤの原画信号の波形を整
形する。【解決手段】入力信号を４ドット期間遅延する遅延回
路11、この遅延信号DLと当該の原画素データVDとを減算
する減算回路12、この差分信号DFの振幅を、この振幅及
び当該の画素の行列位置の信号歪みの大きさに応じて増
幅または減少する振幅調整回路13、振幅調整回路13から
の出力と原画素データVDとを加算または減算する加減算
回路14、当該の原画素データVD及び加減算回路14から出
力された補正データRDを４倍に分割伸長するとともに、
分割伸長された原画素データと補正データを、所定のタ
イミングで切り換え出力する分割伸長回路151,152,153,
154よりなり、原画信号の立ち上がり及び立ち下がりエ
ッジ部を最適に強調する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、表示装置の駆動方
法及び駆動回路に関し、特に、最終的に表示画素に供給
される画素信号の歪みを考慮してあらかじめ原画信号の
波形整形を行うものである。

【０００２】

【従来の技術】液晶表示装置（ＬＣＤ）、有機エレクト
ロルミネッセンス（ＥＬ）ディスプレイ、プラズマディ
スプレイ等、フラットパネルディスプレイの開発が盛ん
に行われている。中でも、ＬＣＤは薄型、低消費電力の
点で優れており、ＡＶ機器、ＯＡ機器の分野におけるモ
ニターディスプレイの主流となっている。

【０００３】ＬＣＤは一対の対向基板間に液晶を封入を
してなる。各基板の対向内面には、液晶に電界を付与し
て駆動するための電極が多数形成されており、液晶を誘
電層にしたコンデンサとして表示画素が構成されてい
る。表示画素は、マトリクス（行列）状に配列される
が、特に、各々にスイッチング素子として薄膜電界効果
型トランジスタ（ＴＦＴ）を接続形成してなる表示素子
をマトリクス状に配列したものはアクティブマトリクス
型と呼ばれる。アクティブマトリクス型では、表示画素
電圧を順次に印加するとともに、非選択期間には、表示
画素電圧を保持することで表示を継続することが可能と
なり、高画質の表示画面が得られる。

【０００４】近年、ＴＦＴとして、それまで能動層に用
いられた非晶質半導体、特に、アモルファスシリコン
（ａ−Ｓｉ）に換わり、多結晶半導体、特に、ポリシリ
コン（ｐ−Ｓｉ）を用いることでスイッチング動作速度
が上昇し、これに伴い、ＴＦＴの小型化による有効表示
領域の拡大、あるいは、表示素子の小型化による高精細
化等が達成され、極めて高い画質を得るに至っている。
更に、表示素子を駆動するためのドライバー回路は、表
示素子よりも高速動作が要求されるが、ｐ−ＳｉＴＦＴ
によりＣＭＯＳを形成することが可能となり、ドライバ
ー回路を同一基板上に一体的に作り込むことができる。
このような、ドライバー内蔵型ＬＣＤは、製造コストが
低く、また、表示画面周辺の額縁部を小さくすることが
できるなどの利点があり、量産化が望まれている。

【０００５】図１１に、ＬＣＤモジュールの構成を示
す。信号処理回路（１）には、外部よりＲ、Ｇ、Ｂの映
像信号VIDEOが供給され、所定の原画信号VDR,G,Bを作成
する。この原画信号はバッファ回路（２）を介して、Ｌ
ＣＤ（４）のドレインドライバー（６）へ供給される。
一方、タイミングコントローラ（３）には、外部より同
期信号SYNCが供給され、各種のタイミング制御信号が作
成される。また、信号処理回路（１）では、タイミング
コントローラ（３）にて作成されるサンプルホールド信
号に基づいて、後に詳述するように、原画信号VDR,G,B
が複数相に分割伸長される。ドレインドライバー（６）
は、サンプリング動作を制御すべくタイミングコントロ
ーラ（３）にて作成された水平シフトクロック及び水平
スタートパルスに基づいて、後に述べるように、原画信
号VDR,G,Bのサンプリングを行う。また、ＬＣＤ（４）
のゲートドライバー（５）は、主に垂直シフトレジスタ
からなり、タイミングコントローラ（３）から垂直シフ
トクロック及び垂直スタートパルスが供給される。

【０００６】ＬＣＤ（４）は、多数のゲートライン（４
１）とドレインライン（４２）とが縦横に配置され、そ
の交差部において、スイッチング素子であるＴＦＴ（４
３）とこれに接続された表示画素である液晶容量（４
３）及び電荷蓄積用の補助容量（４４）が形成され、表
示素子を構成している。ゲートドライバー（５）は、行
走査を行ってゲートライン（４１）を順次に選択する。
ドレインドライバー（６）は、行選択期間中に各表示素
子を駆動すべく、原画信号をサンプリングすることによ
り画素信号を順次に供給していく。ここで、ＴＦＴ（４
３）はｐ−ＳｉＴＦＴであり、ゲートドライバー（５）
及びドレインドライバー（６）も、これと同じ構造のｐ
−ＳｉＴＦＴによりＣＭＯＳが構成されてなり、ＬＣＤ
（４）とゲートドライバー（５）及びドレインドライバ
ー（６）が一体化されたドライバー内蔵型となってい
る。

【０００７】図１２にドレインドライバーの構成を示
す。図の上段は水平シフトレジスタ（６１）、中段は原
画信号ライン（６２）、下段はサンプリングスイッチ
（６３）である。水平シフトレジスタ（６１）には、タ
イミングコントローラ（３）より水平スタートパルスST
H1,2と水平シフトクロックCKH1,2が送られており、各出
力段S/RよりサンプリングパルスSP1,2を発生してアナロ
グスイッチであるサンプリングスイッチ（６３）を順に
オンしていく。原画信号ライン（６２）には、バッファ
回路（２）よりＲ、Ｇ、Ｂの原画信号VDR,G,Bが送られ
ており、オンされたサンプリングスイッチ（６３）を介
して各ドレインライン（４２）へ原画信号VDR,G,Bが伝
達され、サンプリングスイッチ（６３）がオフした時点
の電圧を画素信号PXとしてサンプリングする。原画信号
VDR,G,Bは、信号処理回路（１）にて、Ｒ、Ｇ、Ｂ毎に
４相の信号に分割伸長され、各々、原画信号ライン（６
２）に供給される。

【０００８】ここで、４相に分割伸長された原画信号VD
R,G,Bは、Ｒ、Ｇ、Ｂ毎に、４つ毎の画素信号を含んで
おり、これらを同時にサンプリングする構成となってい
る。このように複数系列に分割伸長することで、各原画
信号の周期を長くして、信号の歪みの影響を抑えるとと
もに、ｐ−ＳｉＴＦＴからなるサンプリングスイッチ
（６３）の動作速度の不足を補っている。

【０００９】

【発明が解決しようとする課題】原画信号は、ドレイン
ドライバー（６）内での寄生抵抗および寄生容量からな
る積分回路により波形の歪みが生じ、画素信号電圧の振
幅が減少し、輝度あるいはコントラスト比が低下する。
特に、原画信号の供給端から遠方となるほど、あるい
は、画面の中央部、更に、基板の大型化に伴って顕著に
なる。このため、同一系列に関して、前の列に供給した
画素信号が、後の列に供給される画素信号に影響を及ぼ
し、この結果、数列毎に同一系列に対応する構成では、
ある列の影響が数列隣の列に影響が出て、ゴーストとし
て認識され、表示に悪影響を及ぼしていた。

【００１０】このような問題は、図１２に示すように、
原画信号を複数相に分割し、周波数を低くした構成によ
り、ある程度は解消される。しかしながら、高精細化に
よるサンプリング時間の短縮、大画面化による信号経路
の容量負荷及び抵抗負荷の増大等によって、その効果は
薄れてしまう。更に、このような問題を解決するために
分割数を多くすることもできるが、信号処理回路（１）
やドレインドライバー（６）の複雑化を招き、コストが
増大する。

【００１１】

【課題を解決するための手段】本発明は前述の課題に鑑
みて成され、表示画素である表示素子が行列状に配列さ
れてなり、原画信号より画素信号をサンプリングして前
記表示素子に供給することにより、前記表示素子を駆動
する表示装置の駆動方法において、前記原画信号の各画
素期間における始めの所定期間は、駆動すべき前記表示
素子の画素期間とその一定期間前の画素期間における前
記原画信号との差分、及び、駆動すべき前記表示素子の
行列位置に応じて、前記原画信号の振幅が増幅または減
衰される構成である。

【００１２】また、表示画素である表示素子が行列状に
配列されてなり、サンプリングスイッチによって原画信
号より画素信号をサンプリングし、前記表示素子に供給
することにより前記表示素子を駆動する表示装置の駆動
回路において、入力される原画信号をｎ（ｎは自然数）
画素期間遅延させる遅延回路と、前記遅延回路から出力
された遅延信号と前記入力原画信号との差分を取り差分
信号を発生する減算回路と、駆動すべき前記表示素子の
行列位置情報を発生する位置情報発生回路と、前記入力
原画信号を画素毎にｎ系列の信号に分割し、かつ、その
周期をｎ倍に伸長するとともに、このように分割伸長さ
れた各原画信号の画素期間における始めの所定期間の振
幅を、前記差分信号及び前記行列位置情報に応じて、増
幅または減衰させて前記サンプリングスイッチに供給す
る制御回路を備えた構成である。

【００１３】特に、前記制御回路は、前記差分信号及び
前記行列位置情報に応じた振幅調整信号を出力する振幅
調整回路と、前記振幅調整信号と前記入力原画信号を加
算または減算して補正信号を出力する加減算回路と、前
記入力原画信号と前記補正信号を画素毎にｎ系列の信号
に分割し、かつ、その周期をｎ倍に伸長する分割伸長回
路と、このように分割伸長された各々のｎ系列の原画信
号と補正信号とを切り換える選択回路とを有する構成で
ある。

【００１４】特に、前記制御回路は、前記差分信号及び
前記行列位置情報に応じた振幅調整信号を出力する振幅
調整回路と、前記入力原画信号及び前記振幅調整信号を
各々画素毎にｎ系列にの信号に分割し、かつ、その周期
をｎ倍に伸長する分割伸長回路と、このように分割伸長
された各々のｎ系列の原画信号に、同様にｎ系列に分割
伸長された振幅調整信号を前記所定期間加算または減算
する加減算回路とを有する構成である。

【００１５】特に、前記所定期間を、前記原画信号の１
画素期間とした構成である。これにより、原画信号の各
画素信号期間の始めの部分が、その直前の画素信号期間
と比べて凸状に波形整形されるので、信号の歪みがこの
凸部を吸収する形で、信号の歪みが抑えられる。また、
このような凸部である補正量は、同一系列における直前
の画素信号との差分、及び、表示装置内の位置に応じて
最適に調整されるので、所望の画素信号電圧を各表示素
子に供給することができる。

【００１６】

【発明の実施の形態】図１は、本発明の実施の形態にか
かる表示装置の駆動方法を実現するための信号処理回路
の構成図である。ここに挙げた信号処理回路の構成は、
Ｒ、Ｇ、Ｂについて同じである。デジタル信号である
Ｒ、ＧまたはＢの原画素データVDは、減算回路（１２）
及び４つのフリップフロップ（１９１）からなる遅延回
路（１１）に供給される。遅延回路（１１）では、原画
素データが４画素期間（ドット）遅延され、この遅延デ
ータDLが減算回路（１２）に送られる。減算回路（１
２）は、原画素データVDと遅延データDLとの差分が取ら
れる。即ち、当該の画素と４ドット分前の画素との間で
データの差を得る。この差分データDFは、フリップフロ
ップ（１９４）を介して、振幅調整回路（１３）に供給
される。振幅調整回路（１３）は、後に詳述するよう
に、当該の原画素データVDと４ドット前の原画素データ
VDの差分、及び、当該の原画素データVDが供給されるＬ
ＣＤ（４）内の行列位置に応じて差分データDFの振幅を
変化させて振幅調整データEDを生成し、加減算回路（１
４）に供給する。加減算回路（１４）にはまた、フリッ
プフロップ（１９２）を介することによりタイミングを
合わせた当該の原画素データVDが供給されており、この
原画素データVDに、振幅調整データEDを加算または減算
することにより、補正データRDを作成する。

【００１７】当該原画素データVD及び補正データRDは、
フリップフロップ（１９３，１９５）を介することで同
期を取って、第１から第４の分割伸長回路（１５１，１
５２，１５３，１５４）に供給される。分割伸長回路
（１５１，１５２，１５３，１５４）は、第１及び第２
のサンプルホールド回路（１６，１７）および選択回路
（１８）からなり、当該原画素データVDは第１のサンプ
ルホールド回路（１６）に、補正データRDは第２のサン
プルホールド回路（１７）に供給される。これら第１か
ら第４の分割伸長回路（１５１，１５２，１５３，１５
４）の出力は、後に詳述するように、互いに異なる４ド
ット毎の画素信号を含み、４倍の周期を有し、かつ、最
適に補正された補正原画データVDDを作成する。これら
４系列の補正原画データVDD1,2,3,4は、Ｒ、Ｇ、Ｂにつ
いて同様に作成され、図１１に示すバッファ回路（２）
へ送られ、Ｄ／Ａ変換及び振幅増幅が行われる。このよ
うに本発明の信号処理回路（１）にて作成された４系列
のＲ、Ｇ、Ｂの補正原画信号VDR1,2,3,4,VDG1,2,3,4,VD
B1,2,3,4は、各々ドレインドライバー（６）の対応する
原画信号ライン（６２）へ供給される。

【００１８】図２は、本発明の実施の形態にかかる振幅
調整回路（１３）の構成図である。補正値生成回路を構
成する第１のアドレス発生回路（２１）と補正値メモリ
（２２）、水平カウンタ（２３）、水平デコーダ（２
４）、垂直カウンタ（２５）、垂直デコーダ（２６）、
倍率生成回路を構成する第２のアドレス発生回路（２
７）と倍率メモリ（２８）、及び、乗算回路（２９）か
らなる。第１のアドレス発生回路（２１）には、減算回
路（１２）にて作成された差分データDFが供給され、こ
れを基にアドレスを生成する。補正値メモリ（２２）に
は、差分データDFの絶対値が大きくなるに従って大きく
なる補正値が保持されている。即ち、差分データDFより
作成されたアドレスにより補正値が読み出されること
で、当該の原画素データVDとそれよりも４ドット分前の
原画素データVDとの差が大きくなるに従って大きくなる
ような補正値データが発生される。これについては後に
詳述する。この補正値データは、乗算回路（２９）に送
られる。

【００１９】一方、水平カウンタ（２３）には、水平同
期パルスHSYNC及びドットクロックDCKが供給され、垂直
カウンタ（２５）には、垂直同期パルスVSYNC及びライ
ンクロックLCKが供給されている。水平カウンタ（２
３）はドットクロックDCKをカウントし、水平デコーダ
（２４）はこのカウント値より、当該原画素データVDの
対応する画素の列位置情報を第２のアドレス発生回路
（２７）に供給する。垂直カウンタ（２５）はラインク
ロックLCKをカウントし、垂直デコーダ（２６）はこの
カウント値より、当該原画素データVDの対応する画素の
行位置情報を第２のアドレス発生回路（２７）に供給す
る。第２のアドレス発生回路（２７）は、これら行列位
置情報よりアドレスを生成し、倍率メモリ（２８）より
倍率データを読み込む。倍率メモリ（２８）は、例えば
行列状に倍率値を保持したＲＯＭであるが、あらかじ
め、その行列位置におけるＬＣＤパネルの信号の歪みの
大きさに応じた倍率値が保持されている。この倍率値
は、ＬＣＤパネル内における行列位置の左側よりも右側
が大きく、かつ、上側よりも下側が大きくされている。
コスト面を重視する場合には、水平及び垂直カウンタ
（２３，２５）の出力の所定上位ビットのみをデコード
する等によりＬＣＤパネル内でいくかの領域に分割し、
これら分割された領域には同じ倍率値を与えることで行
列位置情報を少なくすることも可能である。これによ
り、ＬＣＤの各領域内の信号歪みのばらつきに対応した
倍率が指定される。この倍率値データは、乗算回路（２
９）へ供給され、補正値生成回路（２１，２２）にて作
成された補正値データとの乗算が取られ、振幅調整デー
タEDが作成される。この振幅調整データEDは、加減算回
路（１４）に供給される。

【００２０】図３は、図１に示された第１の分割伸長回
路（１５１）の更に詳細なブロック図である。原画素デ
ータVD用の第１のサンプルホールド回路（１６）を構成
する２つのＤ−ＦＦ（３１）（３２）と、補正データRD
用の第２のサンプルホールド回路（１７）を構成する２
つのＤ−ＦＦ（３３）（３４）、および、選択回路（１
８）を構成する２つのＡＮＤ回路（３５）（３６）とＯ
Ｒ回路（３７）からなる。

【００２１】また、クロック分周回路（３８）には水平
同期パルスHSYNCとドットクロックDCKが供給されて、ド
ットクロックDCKが１／４分周されるとともに、位相が
９０°づつ異なる１／４デューティの４つのサンプルホ
ールドクロックCK1,2,3,4が作成されている。第１から
第３の分割伸長回路（１５１，１５２，１５３）は図３
と同じ構成で、そのうち、第１の分割伸長回路（１５
１）には、クロック分周回路（３８）よりサンプルホー
ルドクロックCK1とサンプルホールドクロックCK4が供給
され、サンプルホールドクロックCK1がＤ−ＦＦ（３
１）（３３）のクロック入力に、サンプルホールドクロ
ックCK4がＤ−ＦＦ（３２）（３４）に供給されてい
る。また、サンプルホールドクロックCK4は、クロック
分周回路（３８）にて作成された他のクロックCK5等と
ともに、切換タイミング制御回路（３９）に供給されて
いる。例えば、切換タイミング制御回路（３９）にて選
択されたサンプルホールドクロックCK4は、選択切換ク
ロックSEL及びその反転クロックとしてＡＮＤ回路（３
６）及びＡＮＤ回路（３５）の入力端へ供給されてい
る。なお、４つの分割伸長回路（１５１，１５２，１５
３，１５４）において、クロック分周回路（３８）及び
切換タイミング制御回路（３９）は共通となっている。

【００２２】原画素データVDは、Ｄ−ＦＦ（３１）のＤ
端子に入力され、そのＱ出力LV1は次のＤ−ＦＦ（３
２）のＤ端子に入力される。一方、補正データRDは、Ｄ
−ＦＦ（３３）のＤ端子に入力され、そのＱ出力LR1は
次のＤ−ＦＦ（３４）のＤ端子に入力される。こうし
て、原画素データVD及び補正データRDは、サンプルホー
ルドクロックCK1によりサンプルホールドされて分割伸
長されるとともに、サンプルホールドクロックCK4によ
り他の分割伸長回路（１５２，１５３，１５４）と位相
が揃えられる。これらＤ−ＦＦ（３２）のＱ出力は分割
伸長された原画素データvd1としてＡＮＤ回路（３５）
の一方の入力端に供給され、Ｄ−ＦＦ（３４）のＱ出力
は分割伸長された補正データrd1としてＡＮＤ回路（３
６）の一方の入力端に供給される。

【００２３】ＡＮＤ回路（３６）（３５）では、選択ク
ロックSEL及びその反転クロックに基づいて、どちらか
一方が選択される。即ち、原画素データvd1または補正
データrd1が切換選択され、ＯＲ回路（３７）を介して
出力される。ＯＲ回路（３７）の出力は、分割伸長され
るとともに、各画素期間の始めの１／４期間の振幅が調
整された補正原画素データVDD1として出力される。

【００２４】第２および第３の分割伸長回路（１５２，
１５３）にはサンプルホールドクロックCK1の換わり
に、互いに位相が異なるサンプルホールドクロックCK2,
CK3が供給され、各々、第１の分割伸長回路（１５１）
とは異なる列に対応する補正原画素データVDD2,VDD3が
作成される。図４は、第４の分割伸長回路（１５４）の
ブロック図である。原画素データVD用の第１のサンプル
ホールド回路（１６）を構成するＤ−ＦＦ（３１）と、
補正データ用の第２のサンプルホールド回路（１７）を
構成するＤ−ＦＦ（３３）、および、選択回路（１８）
を構成する２つのＡＮＤ回路（３５）（３６）とＯＲ回
路（３７）からなる。Ｄ−ＦＦ（３１）（３３）のクロ
ック入力には、サンプルホールドクロックCK4が供給さ
れている。このサンプルホールドクロックCK4は、分割
伸長と位相揃えに共通となっている。

【００２５】図５および図６は、各々、このようなサン
プルホールド回路（１６）（１７）にて、原画素データ
VDおよび補正データRDが分割伸長される様子を示すタイ
ミング図である。また、図７は、これら分割伸長された
原画素データvd1,2,3,4と補正データrd1,2,3,4より、波
形整形された４つの補正原画素データVDD1,2,3,4が作成
される様子を示したタイミング図である。

【００２６】まず図５及び図６より、各画素に対応した
画素データVDnがシリーズに時間配列された原画素デー
タVD及びこれに対応する補正データRDnが、各系列につ
いて各々サンプルホールドクロックCK1,2,3,4により４
ドット分毎に取り込まれて４相に分割伸長され（LV1,2,
3,vd4,LR1,LR2,LR3,rd4）、更に、サンプルホールドク
ロックCK4により同じ位相に揃えられる（vd1,2,3,4,rd
1,2,3,4）。サンプルホールドクロックCK4は、第４系列
の原画素データVD及び補正データRDの取り込みと、位相
の一致の両方を兼ねている（vd4,rd4）。これらの分割
伸長された原画素データvd1,2,3,4及び補正データrd1,
2,3,4は４ドット期間分の周期を有している。

【００２７】図７において、ＡＮＤ回路（３５，３６）
により切り換えられることにより、これら分割伸長され
た原画素データvd1,2,3,4の始めの１／４期間が、各
々、同様に分割伸長された補正データrd1,2,3,4により
置き換えられる。こうして得られた補正原画素データVD
D1,2,3,4は、一つの画素に対応するデータが４ドット期
間に分割伸長されるとともに、その始めの１ドット期間
が振幅調整された補正データRDnであり、後の３ドット
期間が原画素データVDnとなっている。

【００２８】特に、補正原画素データVDD1,2,3,4は、４
倍伸長されるとともに、振幅調整する期間を１／４周期
期間、即ち、元の１ドット期間としているので、選択ク
ロックSELとしてサンプルホールドクロックCK4をそのま
ま利用し、１：３のデータ補正を行っている。このた
め、信号処理が比較的簡易な構成で実現される。他に、
例えば１：１の補正を行う際には、クロック分周回路
（３８）にて作成された１／２デューティのクロックCK
5を、サンプリングクロックCK4のかわりに切換タイミン
グ制御回路（３９）にて切換選択して選択切換クロック
SELとすることにより実現される。

【００２９】このように、信号処理回路（１）にて作成
されたデジタルデータである補正原画素データVDD1,2,
3,4は、バッファ回路（２）にてＤ／Ａ変換されるとと
もに、増幅され、波形が整形されたアナログの原画信号
としてドレインドライバー（６）へと送られる。図８及
び図９は、ドレインドライバー（６）に供給される原画
信号の各場合を比較する波形図である。まず、図８
（ａ）及び図９（ａ）はドレインドライバー（６）へ供
給される直前の原画信号で何らの処理を施さない従来の
信号波形、図８（ｂ）及び図９（ｂ）はこの信号が実際
に表示素子に供給された時の原画信号波形、図８（ｃ）
及び図９（ｃ）は本発明により波形整形された補正原画
信号のドレインドライバー（６）へ供給される直前の波
形、図８（ｄ）及び図９（ｄ）はこの信号が実際に各表
示素子に供給される原画信号波形、図８（ｅ）及び図９
（ｅ）は同じ原画信号を他の行列位置にある表示画素に
供給した時の信号波形である。ここで、図８（ｃ）は補
正量を、図１１に示すＬＣＤ（４）の比較的左上の行列
位置にある表示素子に合わせた場合を示し、図９（ｃ）
は比較的右下の行列位置にある表示素子に合わせた場合
を示す。また、図８（ｅ）及び図９（ｅ）は比較例であ
り、各々、比較的右下の行列位置にある表示素子、及
び、比較的左上の行列位置にある表示素子に同じ原画信
号を供給した時の信号波形である。

【００３０】図８（ａ）あるいは図９（ａ）に示す従来
の原画信号は、バッファ回路（２）におけるＤ／Ａ変換
以降、振幅増幅時、あるいは、ドレインドライバー
（６）内における原画信号ライン（６２）の容量負荷、
ｐ−ＳｉＴＦＴからなるサンプリングスイッチ（６３）
のオン抵抗等による信号歪み、更には、ドレインライン
（４２）における容量負荷による信号歪みのために、従
来の信号処理回路にて作成された原画信号は相当な歪み
を受け、実際に表示画素に供給される原画信号波形は図
８（ｂ）あるいは図９（ｂ）のようになる。このため、
サンプリングされた画素信号が所定の画素信号電圧値PX
に達しなくなる。ここで、図８（ｂ）における信号の歪
み量よりも図９（ｂ）における信号の歪み量が大きくな
っている。

【００３１】本発明では、信号処理回路（１）内のデジ
タル処理段階において、図８（ｃ）あるいは図９（ｃ）
に示すように、画素に対応するデータＤnの始めの所定
期間を、同一の系列における一つ前の画素に対応するデ
ータＤn-4との差分及びその画素の行列位置に応じて振
幅を調整することにより、凸状に波形整形を行い、前の
データとのエッジを強調した波形としている。即ち、ま
ず、当該のデータＤnが前のデータＤn-4よりも大きな時
は振幅をより大きく（上方に向いた凸）、当該のデータ
Ｄnが前のデータＤn-4よりも小さい時は振幅をより小さ
く（下方に向いた凸）、かつ、このような振幅の調整量
は、図２の補正値生成回路（２１，２２）により、当該
のデータＤnと前のデータＤn-4の差分が大きくなるに従
って、大きくなるようにされている。このように、画素
間でのデータの変化量に応じて、変化量が大きいとき
は、振幅の増幅幅あるいは減衰幅をより大きくすること
により、図８（ｄ）あるいは図９（ｄ）に示すように、
この補正部分である凸部を吸収する形で信号の歪みが緩
和され、各画素期間の最後にあるサンプリング時点で
は、所定の画素信号電圧値PXに達するようにされる。

【００３２】更に、同じ変化量であっても、信号の歪み
の大きさは、ＬＣＤパネル内の行列位置によって異な
る。例えば、ドレインドライバー（６）内では、原画信
号の入力端から遠いほど原画信号の歪みは大きく、ま
た、ＬＣＤパネル内では、ドレインドライバー（６）か
ら遠いほど、ドレインライン（４２）上の信号の歪みが
大きくなる。このため、比較的左上の行列位置に合わせ
て図８（ｃ）のようにした場合、比較的左上の行列位置
にある表示画素に関しては、図８（ｄ）に示すように最
適な信号整形が行われるが、これと同じ補正を比較的右
下の行列位置の画素に対して行った場合、図８（ｅ）の
ように補正量が不足する。この結果、原画信号が所定の
画素信号電圧値PXに達しなくなる。また、逆に、図９
（ｃ）に示すように、比較的右下にある表示素子に適し
た大きな補正量では、図９（ｅ）に示すように、比較的
左上にある表示素子においては大きすぎることとなる。

【００３３】従って本発明では、同一系列に関して前の
画素に対応するデータＤn-4と当該のデータＤnとの差分
に応じた補正量を、更に当該画素の行列位置に応じた倍
率で調整している。この結果、常に、図８（ｄ）及び図
９（ｄ）に示すような、行列位置に応じた最適な補正が
行われる。図１０は、本発明の他の実施の形態にかかる
表示装置の駆動方法を実現するための信号処理回路であ
る。本実施の形態では、振幅調整回路（１３）より出さ
れた振幅調整データEDは、直接に分割伸長回路（１５
１，１５２，１５３，１５４）の第２のサンプルホール
ド回路（１７）へ供給される。また、各分割伸長回路
（１５１，１５２，１５３，１５４）は、第１及び第２
のサンプルホールド回路（１６，１７）と加減算回路
（１４１）、及び、第２のサンプルホールド回路（１
７）と加減算回路（１４１）の間に設けられたマスク回
路（１７１）からなる。

【００３４】この構成で、第２のサンプルホールド回路
（１７）へ供給された振幅調整データEDは、第１のサン
プルホールド回路（１６）へ供給された原画素データVD
とともに４系列に分割伸長される。そして、この分割伸
長された振幅調整データEDは、前述の実施の形態と同じ
選択切換クロックSELにて制御されたマスク回路（１７
１）により、所定期間、例えば、各画素信号期間の始め
の１ドット期間を除いて振幅が無くされた形で、加減算
回路（１４１）へ供給され、分割伸長された原画素デー
タvd1,2,3,4に加算または減算される。この結果、前述
の実施の形態と同じ補正原画素データVDD1,2,3,4が得ら
れる。

【００３５】

【発明の効果】以上の説明より明らかな如く、表示装置
等に供給すべき原画信号を複数系列に分割伸長するとと
もに、当該の表示画素に対応する信号と同一系列におけ
る前の表示画素の信号との間の差分の大きさと当該表示
画素の行列位置における信号の歪み量に応じて、原画信
号の波形を整形することにより、表示装置の全領域にお
いて、信号の変化時の歪みが緩和され、コントラスト比
及び輝度が向上され、良好な表示が得られた。

【図面の簡単な説明】

【図１】本発明の実施の形態にかかる信号処理回路の構
成図である。

【図２】本発明の実施の形態にかかる信号処理回路の要
部詳細構成図である。

【図３】本発明の実施の形態にかかる信号処理回路の一
部詳細構成図である。

【図４】本発明の実施の形態にかかる信号処理回路の一
部詳細構成図である。

【図５】本発明の実施の形態にかかる信号処理のタイミ
ング図である。

【図６】本発明の実施の形態にかかる信号処理のタイミ
ング図である。

【図７】本発明の実施の形態にかかつ信号処理のタイミ
ング図である。

【図８】本発明の実施の形態にかかる信号の波形図であ
る。

【図９】本発明の実施の形態にかかる信号の波形図であ
る。

【図１０】本発明の他の実施の形態にかかる信号処理回
路の構成図である。

【図１１】従来のＬＣＤモジュールの構成図である。

【図１２】ドレインドライバーの構成図である。

【符号の説明】

１１遅延回路１２減算回路１３振幅調整回路１４，１４１加減算回路１５１，１５２，１５３，１５４分割伸長回路１６，１７サンプルホールド回路１８選択回路１９１，１９２，１９３，１９４フロップフロップ２１，２７アドレス発生回路２２補正値メモリ２３，２５カウンタ２４，２６デコーダ２８倍率メモリ２９乗算回路１７１マスク回路

Claims

【特許請求の範囲】

【請求項１】表示画素である表示素子が行列状に配列
されてなり、原画信号より画素信号をサンプリングして
前記表示素子に供給することにより、前記表示素子を駆
動する表示装置の駆動方法において、前記原画信号の各画素期間における始めの所定期間は、
駆動すべき前記表示素子の画素期間とその一定期間前の
画素期間における前記原画信号との差分、及び、駆動す
べき前記表示素子の行列位置に応じて、前記原画信号の
振幅が増幅または減衰されることを特徴とする表示素子
の駆動方法。
【請求項２】表示画素である表示素子が行列状に配列
されてなり、サンプリングスイッチによって原画信号よ
り画素信号をサンプリングし、前記表示素子に供給する
ことにより前記表示素子を駆動する表示装置の駆動回路
において、入力される原画信号をｎ（ｎは自然数）画素期間遅延さ
せる遅延回路と、前記遅延回路から出力された遅延信号
と前記入力原画信号との差分を取り差分信号を発生する
減算回路と、駆動すべき前記表示素子の行列位置情報を
発生する位置情報発生回路と、前記入力原画信号を画素
毎にｎ系列の信号に分割し、かつ、その周期をｎ倍に伸
長するとともに、このように分割伸長された各原画信号
の画素期間における始めの所定期間の振幅を、前記差分
信号及び前記行列位置情報に応じて、増幅または減衰さ
せて前記サンプリングスイッチに供給する制御回路を備
えたことを特徴とする表示装置の駆動回路。
【請求項３】前記制御回路は、前記差分信号及び前記
行列位置情報に応じた振幅調整信号を出力する振幅調整
回路と、前記振幅調整信号と前記入力原画信号を加算ま
たは減算して補正信号を出力する加減算回路と、前記入
力原画信号と前記補正信号を画素毎にｎ系列にの信号に
分割し、かつ、その周期をｎ倍に伸長する分割伸長回路
と、このように分割伸長された各々のｎ系列の原画信号
と補正信号とを切り換える選択回路とを有することを特
徴とする請求項２記載の表示装置の駆動回路。
【請求項４】前記制御回路は、前記差分信号及び前記
行列位置情報に応じた振幅調整信号を出力する振幅調整
回路と、前記入力原画信号及び前記振幅調整信号を各々
画素毎にｎ系列の信号に分割し、かつ、その周期をｎ倍
に伸長する分割伸長回路と、このように分割伸長された
各々のｎ系列の原画信号に、同様にｎ系列に分割伸長さ
れた振幅調整信号を前記所定期間加算または減算する加
減算回路とを有することを特徴とする請求項２記載の表
示装置の駆動回路。
【請求項５】前記所定期間は、前記原画信号の１画素
期間であることを特徴とする請求項２から請求項４のい
ずれかに記載の表示装置の駆動回路。