JPH11220634A - 同期分離回路 - Google Patents
同期分離回路Info
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- JPH11220634A JPH11220634A JP1737798A JP1737798A JPH11220634A JP H11220634 A JPH11220634 A JP H11220634A JP 1737798 A JP1737798 A JP 1737798A JP 1737798 A JP1737798 A JP 1737798A JP H11220634 A JPH11220634 A JP H11220634A
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- JP
- Japan
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- video signal
- circuit
- sync tip
- level
- differential amplifier
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Abstract
(57)【要約】
【課題】 ノイズの影響などを受けにくく安定に同期分
離できる。 【解決手段】 映像信号のシンクチップレベルを基準電
圧Ｖｒｅｆにクランプするシンクチップクランプ回路１
０と、該シンクチップクランプ回路でクランプされた映
像信号が一方の入力端子に印加されバーストゲートパル
ス期間のみ動作する差動増幅器２０と、該差動増幅器の
出力信号に応じて充電されるコンデンサ２５と、該コン
デンサの出力電圧を前記差動増幅器の他方の入力端子に
帰還する帰還手段とを含みペデスタルレベルを保持する
保持回路１１と、前記シンクチップクランプ回路でクラ
ンプされた映像信号を増幅する増幅器１２と、該増幅器
の出力映像信号と前記保持回路の出力電圧とのレベル比
較を行うコンパレータ１３とを備える。
離できる。 【解決手段】 映像信号のシンクチップレベルを基準電
圧Ｖｒｅｆにクランプするシンクチップクランプ回路１
０と、該シンクチップクランプ回路でクランプされた映
像信号が一方の入力端子に印加されバーストゲートパル
ス期間のみ動作する差動増幅器２０と、該差動増幅器の
出力信号に応じて充電されるコンデンサ２５と、該コン
デンサの出力電圧を前記差動増幅器の他方の入力端子に
帰還する帰還手段とを含みペデスタルレベルを保持する
保持回路１１と、前記シンクチップクランプ回路でクラ
ンプされた映像信号を増幅する増幅器１２と、該増幅器
の出力映像信号と前記保持回路の出力電圧とのレベル比
較を行うコンパレータ１３とを備える。
Description
【０００１】
【発明の属する技術分野】本発明は、テレビジョン受像
機やビデオテープレコーダなどで使用される映像信号か
ら水平同期信号を分離する同期分離回路に関するもの
で、特にノイズの影響などを受けにくく安定に同期分離
できる同期分離回路に関する。
機やビデオテープレコーダなどで使用される映像信号か
ら水平同期信号を分離する同期分離回路に関するもの
で、特にノイズの影響などを受けにくく安定に同期分離
できる同期分離回路に関する。
【０００２】
【従来の技術】テレビジョン受像機やビデオテープレコ
ーダなどで使用される映像信号から水平同期信号を分離
する同期分離回路が知られている。同期分離回路として
は例えば、図２に示されるようなものが考えられる。図
２の入力端子１には映像信号が印加される。印加された
映像信号は、シンクチップ（水平同期信号の先端部）が
シンクチップクランプ回路２でクランプされる。この時
のクランプ電圧は、基準電圧源３の電圧である基準電圧
Ｖｒｅｆ１となる。
ーダなどで使用される映像信号から水平同期信号を分離
する同期分離回路が知られている。同期分離回路として
は例えば、図２に示されるようなものが考えられる。図
２の入力端子１には映像信号が印加される。印加された
映像信号は、シンクチップ（水平同期信号の先端部）が
シンクチップクランプ回路２でクランプされる。この時
のクランプ電圧は、基準電圧源３の電圧である基準電圧
Ｖｒｅｆ１となる。
【０００３】クランプされた映像信号は、ＬＰＦ４でノ
イズ成分が除去された後、バッファ５に印加される。バ
ッファ５を通過した映像信号は、コンパレータ６で基準
電圧Ｖｒｅｆ２とレベル比較される。基準電圧Ｖｒｅｆ
２は、基準電圧Ｖｒｅｆ１と重畳されてコンパレータ６
に印加される。このコンパレータ６での比較により、出
力端子７に同期分離された水平同期信号が得られる。
イズ成分が除去された後、バッファ５に印加される。バ
ッファ５を通過した映像信号は、コンパレータ６で基準
電圧Ｖｒｅｆ２とレベル比較される。基準電圧Ｖｒｅｆ
２は、基準電圧Ｖｒｅｆ１と重畳されてコンパレータ６
に印加される。このコンパレータ６での比較により、出
力端子７に同期分離された水平同期信号が得られる。
【０００４】
【発明が解決しようとする課題】しかしながら、図２の
方法では入力端子１に加わる映像信号の大きさが変化す
ると、水平同期信号をスライスするレベルが固定してい
るのでスライスする位置が変化してしまった。スライス
する位置が変化すると、安定に同期分離できなくなる。
極端な場合には同期分離自体ができなくなる。
方法では入力端子１に加わる映像信号の大きさが変化す
ると、水平同期信号をスライスするレベルが固定してい
るのでスライスする位置が変化してしまった。スライス
する位置が変化すると、安定に同期分離できなくなる。
極端な場合には同期分離自体ができなくなる。
【０００５】その様子を図３に示す。スライスするレベ
ルが図３の点線ａのように水平同期信号の先端にちかづ
いてしまうとする。すると、先端で発生し易いノイズの
影響を受け誤判別し易くなる。逆に、スライスするレベ
ルが図３の点線ｂのようにペデスタルレベルにちかづい
てしまうとする。すると、図示のように映像信号の影響
を受け、この場合も誤判別し易い。
ルが図３の点線ａのように水平同期信号の先端にちかづ
いてしまうとする。すると、先端で発生し易いノイズの
影響を受け誤判別し易くなる。逆に、スライスするレベ
ルが図３の点線ｂのようにペデスタルレベルにちかづい
てしまうとする。すると、図示のように映像信号の影響
を受け、この場合も誤判別し易い。
【０００６】
【課題を解決するための手段】本発明は、上述の点に鑑
みなされたもので、映像信号のシンクチップレベルを基
準電圧Ｖｒｅｆにクランプするシンクチップクランプ回
路と、該シンクチップクランプ回路でクランプされた映
像信号が一方の入力端子に印加されバーストゲートパル
ス期間のみ動作する差動増幅器と、該差動増幅器の出力
信号に応じて充電されるコンデンサと、該コンデンサの
出力電圧を前記差動増幅器の他方の入力端子に帰還する
帰還手段とを含みペデスタルレベルを保持する保持回路
と、前記シンクチップクランプ回路でクランプされた映
像信号を増幅する増幅器と、該増幅器の出力映像信号と
前記保持回路の出力電圧とのレベル比較を行うコンパレ
ータとを備え該コンパレータから水平同期信号を導出す
るようにしたことを特徴とする。
みなされたもので、映像信号のシンクチップレベルを基
準電圧Ｖｒｅｆにクランプするシンクチップクランプ回
路と、該シンクチップクランプ回路でクランプされた映
像信号が一方の入力端子に印加されバーストゲートパル
ス期間のみ動作する差動増幅器と、該差動増幅器の出力
信号に応じて充電されるコンデンサと、該コンデンサの
出力電圧を前記差動増幅器の他方の入力端子に帰還する
帰還手段とを含みペデスタルレベルを保持する保持回路
と、前記シンクチップクランプ回路でクランプされた映
像信号を増幅する増幅器と、該増幅器の出力映像信号と
前記保持回路の出力電圧とのレベル比較を行うコンパレ
ータとを備え該コンパレータから水平同期信号を導出す
るようにしたことを特徴とする。
【０００７】
【発明の実施の形態】図１に本発明の同期分離回路を示
す。１０は映像信号のシンクチップレベルを基準電圧Ｖ
ｒｅｆにクランプするシンクチップクランプ回路、１１
は該シンクチップクランプ回路１０でクランプされた映
像信号のペデスタルレベルを保持する保持回路、１２は
前記シンクチップクランプ回路１０でクランプされた映
像信号と基準電圧Ｖｒｅｆが印加される差動増幅器、１
３は該差動増幅器１２の出力映像信号と前記保持回路の
出力電圧とのレベル比較を行うコンパレータ、１４はＬ
ＰＦ、１５はバッファ、１６は基準電圧源である。
す。１０は映像信号のシンクチップレベルを基準電圧Ｖ
ｒｅｆにクランプするシンクチップクランプ回路、１１
は該シンクチップクランプ回路１０でクランプされた映
像信号のペデスタルレベルを保持する保持回路、１２は
前記シンクチップクランプ回路１０でクランプされた映
像信号と基準電圧Ｖｒｅｆが印加される差動増幅器、１
３は該差動増幅器１２の出力映像信号と前記保持回路の
出力電圧とのレベル比較を行うコンパレータ、１４はＬ
ＰＦ、１５はバッファ、１６は基準電圧源である。
【０００８】入力端子１７には映像信号が印加される。
印加された映像信号は、シンクチップ（水平同期信号の
先端部）がシンクチップクランプ回路１０でクランプさ
れる。この時のクランプ電圧は、基準電圧源１６の電圧
である基準電圧Ｖｒｅｆとなる。その様子を図４の映像
信号Ａに示す。
印加された映像信号は、シンクチップ（水平同期信号の
先端部）がシンクチップクランプ回路１０でクランプさ
れる。この時のクランプ電圧は、基準電圧源１６の電圧
である基準電圧Ｖｒｅｆとなる。その様子を図４の映像
信号Ａに示す。
【０００９】クランプされた映像信号は、ＬＰＦ１４で
ノイズ成分が除去された後、バッファ１５に印加され
る。バッファ１５を通過した映像信号は、差動増幅器１
２で基準電圧Ｖｒｅｆに基づき増幅される。その様子を
図４の映像信号Ｂに示す。図１の差動増幅器１２の利得
を２倍に設定すると、その波形は図４のＢの如くなる。
即ち、シンクチップのレベルを基準電圧Ｖｒｅｆに保っ
た状態で振幅が２倍になっている。
ノイズ成分が除去された後、バッファ１５に印加され
る。バッファ１５を通過した映像信号は、差動増幅器１
２で基準電圧Ｖｒｅｆに基づき増幅される。その様子を
図４の映像信号Ｂに示す。図１の差動増幅器１２の利得
を２倍に設定すると、その波形は図４のＢの如くなる。
即ち、シンクチップのレベルを基準電圧Ｖｒｅｆに保っ
た状態で振幅が２倍になっている。
【００１０】そこで、本発明では、この２倍になった水
平同期信号のセンターにスライスレベルがくるように図
４の映像信号Ａのペデスタルレベルを検出してスライス
レベルとして利用する。その結果、最適のレベルで水平
同期信号を分離可能となる。本実施例では差動増幅器１
２の利得を２倍に設定したが、無論許容される範囲で上
下させてよい。
平同期信号のセンターにスライスレベルがくるように図
４の映像信号Ａのペデスタルレベルを検出してスライス
レベルとして利用する。その結果、最適のレベルで水平
同期信号を分離可能となる。本実施例では差動増幅器１
２の利得を２倍に設定したが、無論許容される範囲で上
下させてよい。
【００１１】図４の映像信号Ａのペデスタルレベルを検
出するには、S/H回路（サンプルアンドホールド）とし
て動作する保持回路１１を利用する。保持回路１１は、
バッファ１５を通過した映像信号中のペデスタルレベル
をS/Hしてコンパレータ１３に印加する。その結果、コ
ンパレータ１３では図４の映像信号Ｂの水平同期信号を
一点鎖線のレベルでスライスできる。
出するには、S/H回路（サンプルアンドホールド）とし
て動作する保持回路１１を利用する。保持回路１１は、
バッファ１５を通過した映像信号中のペデスタルレベル
をS/Hしてコンパレータ１３に印加する。その結果、コ
ンパレータ１３では図４の映像信号Ｂの水平同期信号を
一点鎖線のレベルでスライスできる。
【００１２】図５は、図１の保持回路１１の具体回路図
を示す。差動増幅器２０の一方の入力端子２１にはバッ
ファ１５からの映像信号が印加される。差動増幅器２０
の出力信号は、電流ミラー回路２２、２３、２４により
点Ａに導出される。点Ａの電流によりコンデンサ２５は
充放電される。コンデンサ２５の電圧はトランジスタ２
６、２７、２８を介して差動増幅器２０のトランジスタ
２９のベースに帰還される。この帰還により、トランジ
スタ２９のベース電圧は、入力端子２１の電圧に追従す
る。
を示す。差動増幅器２０の一方の入力端子２１にはバッ
ファ１５からの映像信号が印加される。差動増幅器２０
の出力信号は、電流ミラー回路２２、２３、２４により
点Ａに導出される。点Ａの電流によりコンデンサ２５は
充放電される。コンデンサ２５の電圧はトランジスタ２
６、２７、２８を介して差動増幅器２０のトランジスタ
２９のベースに帰還される。この帰還により、トランジ
スタ２９のベース電圧は、入力端子２１の電圧に追従す
る。
【００１３】差動増幅器２０の動作電流源３０は端子３
１からＢＧＰ（バーストゲートパルス）が印加されると
動作し、それ以外の期間は電流を流さない。このため、
入力映像信号のＢＧＰ期間の電圧すなわちペデスタル電
圧が出力端子３２に得られる。図５ではペデスタル期間
を検出するパルスとしてＢＧＰを用いたが、ペデスタル
期間に発生するパルスならばどのようなパルスでもよ
い。
１からＢＧＰ（バーストゲートパルス）が印加されると
動作し、それ以外の期間は電流を流さない。このため、
入力映像信号のＢＧＰ期間の電圧すなわちペデスタル電
圧が出力端子３２に得られる。図５ではペデスタル期間
を検出するパルスとしてＢＧＰを用いたが、ペデスタル
期間に発生するパルスならばどのようなパルスでもよ
い。
【００１４】
【発明の効果】以上述べた如く、本発明によれば、映像
信号のシンクチップレベルを基準電圧Ｖｒｅｆにクラン
プするシンクチップクランプ回路と、シンクチップクラ
ンプ回路でクランプされた映像信号のペデスタルレベル
を保持する保持回路と、シンクチップクランプ回路でク
ランプされた映像信号を増幅する増幅器とを設け、増幅
器の出力映像信号と保持回路の出力電圧とのレベル比較
を行うようにしているので、常に、水平同期信号のセン
ターにスライスレベルがくるようになる。スライスする
位置が一定化すれば、映像信号の振幅に拘わらず、安定
に同期分離できる。
信号のシンクチップレベルを基準電圧Ｖｒｅｆにクラン
プするシンクチップクランプ回路と、シンクチップクラ
ンプ回路でクランプされた映像信号のペデスタルレベル
を保持する保持回路と、シンクチップクランプ回路でク
ランプされた映像信号を増幅する増幅器とを設け、増幅
器の出力映像信号と保持回路の出力電圧とのレベル比較
を行うようにしているので、常に、水平同期信号のセン
ターにスライスレベルがくるようになる。スライスする
位置が一定化すれば、映像信号の振幅に拘わらず、安定
に同期分離できる。
【００１５】更に、本発明によれば、ペデスタルレベル
を簡単な回路で安定に検出できるので、確実な同期分離
が可能となる。
を簡単な回路で安定に検出できるので、確実な同期分離
が可能となる。
【図１】本発明の同期分離回路を示すブロック図であ
る。
る。
【図２】従来の同期分離回路を示すブロック図である。
【図３】従来の動作説明に供する波形図である。
【図４】本発明の動作説明に供する波形図である。
【図５】本発明の保持回路１１の具体回路図である。
（１０） シンクチップクランプ回路 （１１） 保持回路 （１２） 差動増幅器 （１３） コンパレータ （２０） 差動増幅器 （２５） コンデンサ
Claims (3)
- 【請求項１】 映像信号のシンクチップレベルを基準電
圧Ｖｒｅｆにクランプするシンクチップクランプ回路
と、 該シンクチップクランプ回路でクランプされた映像信号
が一方の入力端子に印加されペデスタル期間のある期間
のみ動作する差動増幅器と、該差動増幅器の出力信号に
応じて充電されるコンデンサと、該コンデンサの出力電
圧を前記差動増幅器の他方の入力端子に帰還する帰還手
段とを含みペデスタルレベルを保持する保持回路と、 前記シンクチップクランプ回路でクランプされた映像信
号を増幅する増幅器と、 該増幅器の出力映像信号と前記保持回路の出力電圧との
レベル比較を行うコンパレータとを備え該コンパレータ
から水平同期信号を導出するようにしたことを特徴とす
る同期分離回路。 - 【請求項２】 映像信号のシンクチップレベルを基準電
圧Ｖｒｅｆにクランプするシンクチップクランプ回路
と、 該シンクチップクランプ回路でクランプされた映像信号
が一方の入力端子に印加されペデスタル期間のある期間
のみ動作する差動増幅器と、該差動増幅器の出力信号に
応じて充電されるコンデンサと、該コンデンサの出力電
圧を前記差動増幅器の他方の入力端子に帰還する帰還手
段とを含みペデスタルレベルを保持する保持回路と、 前記シンクチップクランプ回路でクランプされた映像信
号を基準電圧Ｖｒｅｆを利用して増幅する増幅器と、 該増幅器の出力映像信号と前記保持回路の出力電圧との
レベル比較を行うコンパレータとを備え該コンパレータ
から水平同期信号を導出するようにしたことを特徴とす
る同期分離回路。 - 【請求項３】 映像信号のシンクチップレベルを基準電
圧Ｖｒｅｆにクランプするシンクチップクランプ回路
と、 該シンクチップクランプ回路でクランプされた映像信号
が一方の入力端子に印加されバーストゲートパルス期間
のみ動作する差動増幅器と、該差動増幅器の出力信号に
応じて充電されるコンデンサと、該コンデンサの出力電
圧を前記差動増幅器の他方の入力端子に帰還する帰還手
段とを含みペデスタルレベルを保持する保持回路と、 前記シンクチップクランプ回路でクランプされた映像信
号を基準電圧Ｖｒｅｆを利用して増幅する増幅器と、 該増幅器の出力映像信号と前記保持回路の出力電圧との
レベル比較を行うコンパレータとを備え該コンパレータ
から水平同期信号を導出するようにしたことを特徴とす
る同期分離回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP01737798A JP3547970B2 (ja) | 1998-01-29 | 1998-01-29 | 同期分離回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP01737798A JP3547970B2 (ja) | 1998-01-29 | 1998-01-29 | 同期分離回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11220634A true JPH11220634A (ja) | 1999-08-10 |
| JP3547970B2 JP3547970B2 (ja) | 2004-07-28 |
Family
ID=11942331
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP01737798A Expired - Fee Related JP3547970B2 (ja) | 1998-01-29 | 1998-01-29 | 同期分離回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3547970B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8212925B2 (en) | 2007-10-10 | 2012-07-03 | Sanyo Electric Co., Ltd. | Sync separation circuit |
-
1998
- 1998-01-29 JP JP01737798A patent/JP3547970B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8212925B2 (en) | 2007-10-10 | 2012-07-03 | Sanyo Electric Co., Ltd. | Sync separation circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3547970B2 (ja) | 2004-07-28 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20031225 |
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Effective date: 20040330 Free format text: JAPANESE INTERMEDIATE CODE: A01 |
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