JPH11205677A - 画像縮小フィルタ - Google Patents

Abstract

(57)【要約】 【課題】 回路規模を大きくせずに容易に様々な縮小率
を可能にすること。 【解決手段】 標本化周波数Ｆｓで標本化された入力画
像デ−タＧＤを順次１標本化周期Ｔ遅延させる複数の遅
延器１８と、所定のフィルタ特性を得るためのＮ組（例
えば３組）の係数群（Ｋ０〜Ｋ６）を書き替え可能に記
憶したＲＡＭ３０と、１標本化周期Ｔの切替タイミング
でＲＡＭ３０から係数群（Ｋ０〜Ｋ６）を読み出し、Ｍ
回（例えば４回）を繰り返しの１サイクルとし、この１
サイクル中にＮ組の係数群の各組を少なくとも１回含ま
せる係数切替制御部３２と、入力画像デ−タＧＤと複数
の遅延器１８の各々から出力する画像デ−タとにＲＡＭ
３０から読み出した係数を乗算する複数の乗算器３４
と、これらの乗算値を加算する加算器３６とを具備し、
繰り返し１サイクル毎に加算器３６からＭ回出力する加
算値のうちのＮ組の係数群に対応したＮ回の加算値を画
像デ−タとする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、１画面中に２画面
（例えば親子画面）を縮小表示する場合や、１画面に入
りきらない画像を１画面に縮小表示する場合などに用い
られる画像縮小フィルタに関するものである。

【０００２】

【従来の技術】従来の画像縮小フィルタは、図８に示す
ように、ゼロ内挿回路１０、帯域制限フィルタ１２及び
画像メモリ１４で構成されていた。説明の便宜上、入力
画像データＧＤが８ビット、画像の縮小率が３／４の場
合について説明する。ゼロ内挿回路１０は、標本化周波
数Ｆｓで標本化されて入力端子１６に入力した画像デ−
タＧＤに、０を仮想的に挿入することによって、標本化
周波数をＦｓから見掛け上３Ｆｓに上げる（すなわち１
標本化周期を１／３Ｆｓにする）。この段階は仮想的な
ものなので、波形、周波数スペクトルとも図９の
（ａ）、（ｂ）に示すように実質的な変化はない。

【０００３】帯域制限フィルタ１２は遅延器１８（１）
〜１８（２０）、乗算器２０（０）〜２０（２０）及び
加算器２２からなり、遅延器１８（１）〜１８（２０）
がゼロ内挿回路１０でゼロ内挿した画像デ−タを順次１
標本化周期Ｔ（Ｔ＝１／Ｆｓ）遅延させて出力し、乗算
器２０（０）がゼロ内挿回路１０でゼロ内挿した画像デ
−タに係数ｈ１０を乗算し、乗算器２０（１）〜２０
（９）が遅延器１８（１）〜１８（９）から出力した画
像デ−タにｈ９〜ｈ１を乗算し、乗算器２０（１０）が
遅延器１８（１０）から出力した画像デ−タにｈ０を乗
算し、乗算器２０（１１）〜２０（２０）が遅延器１８
（１１）〜１８（２０）から出力した画像デ−タにｈ１
〜ｈ１０を乗算し、加算器２２が乗算器２０（０）〜２
０（２０）の演算値を加算する。この結果、加算器２２
の出力側から、周波数帯域を３Ｆｓに対して１／４に圧
縮し、波形、周波数スペクトルを図９の（ｃ）に示すよ
うに変化させた画像デ−タが出力する。

【０００４】この加算器２２から出力した画像データを
標本化周波数（３／４）・Ｆｓで再標本化（リサンプリ
ング）して画像メモリ１４に書き込むことによって、入
力画像データＧＤに対して周波数帯域を３／４に圧縮
し、波形、周波数スペクトルを図９の（ｄ）に示すよう
に変化させた、画像デ−タが得られる。この画像メモリ
１４から任意の周波数で読み出された画像デ−タが出力
端子２４から出力する。

【０００５】

【発明が解決しようとする課題】しかしながら、図８に
示した従来例では、縮小率に応じた帯域制限フィルタが
必要になるので、１つの帯域制限フィルタで様々な縮小
率に対応することが困難であるという問題点があった。
さらに、標本化周波数を３倍にするためのゼロ内挿回路
１０が必要になるとともに、必要とする遅延器及び乗算
器の数が多くなる（図８の例では２０個の遅延器と２１
個の乗算器が必要になる）ので、回路規模が大きくなる
という問題点があった。また、回路規模を小さくするた
めに、帯域制限フィルタの周波数帯域制限を簡易的に固
定し（例えば周波数帯域を１／４に圧縮し）、再標本化
（例えば半分に間引く）するものもあるが、画質が著し
く劣化するという問題点があった。

【０００６】本発明は、上述の問題点に鑑みなされたも
ので、回路規模を大きくすることなく比較的容易に様々
な縮小率に対応することのできる画像縮小フィルタを提
供することを目的とする。

【０００７】

【課題を解決するための手段】請求項１の発明に係る画
像縮小フィルタは、標本化周波数Ｆｓで標本化されて入
力した画像デ−タを順次１標本化周期遅延させて出力す
る複数の遅延器と、所定のフィルタ特性を得るためのＮ
組（Ｎは２以上の整数）の係数群を書き替え可能に記憶
した係数記憶部と、１標本化周期の切替タイミングで係
数記憶部から各組の係数群を読み出し、この読み出しの
Ｍ回（ＭはＮより大きな整数）を繰り返しの１サイクル
とし、この繰り返し１サイクル中にＮ組の係数群の各組
を少なくとも１回含ませる係数切替制御部と、入力画像
デ−タと複数の遅延器の各々から出力する画像デ−タと
に係数記憶部から読み出した対応する係数を乗算して出
力する複数の乗算器と、この複数の乗算器の演算値を加
算する加算器とを具備し、繰り返し１サイクル毎に加算
器からＭ回出力する加算値のうちのＮ組の係数群に対応
したＮ回の加算値を画像デ−タとしてなることを特徴と
する。

【０００８】係数記憶部に予め記憶された係数群は、フ
ィルタ特性が入力画像デ−タに０を仮想的に挿入して標
本化周波数をＦｓからＮ・Ｆｓ（例えばＮ＝３の場合は
３Ｆｓ）に上げ、ついで周波数帯域を１／Ｍ（例えばＭ
＝４の場合は１／４）に制限した特性となるように、Ｎ
組分設定され、係数切替制御部によって１標本化周期Ｔ
（Ｔ＝１／Ｆｓ）の切替タイミングで係数記憶部から各
組の係数群が読み出されて複数の乗算器に出力し、この
読み出しのＭ回を繰り返しの１サイクルとし、この繰り
返し１サイクル中にＮ組の係数群の各組を少なくとも１
回含ませ、複数の乗算器の演算値を加算する加算器から
繰り返し１サイクル毎にＭ回出力する加算値のうちのＮ
組の係数群に対応したＮ回の加算値を画像デ−タとして
いるので、見かけ上の標本化周波数をＮ・Ｆｓにするた
めのゼロ内挿回路を不要にするとともに、必要とする遅
延器及び乗算器の数を従来例の約１／Ｎに減ずることが
できる。係数記憶部にはＮ組の係数群が書き替え可能に
記憶されているので、この係数の書き替えで様々な縮小
率に対応することができる。

【０００９】請求項２の発明は、請求項１の発明におい
て、所定の縮小率で縮小した画像のデ−タを任意の読み
出し周波数で読み出すことができるようにするために、
係数切替制御部による係数切替の繰り返し１サイクル毎
に加算器からＭ回出力する加算値のうちのＮ回の加算値
を画像デ−タとして書き込む画像デ−タ記憶手段を設け
てなることを特徴とする。

【００１０】請求項３の発明は、請求項２の発明におい
て、画像デ−タ記憶手段の構成を簡単にするために、画
像デ−タ記憶手段を、Ｍ、Ｎに対応した設定値に基づき
ライトイネーブル信号を発生するライトイネーブル信号
発生手段と、このライトイネーブル信号発生手段で発生
したライトイネーブル信号によって、繰り返し１サイク
ル毎に加算器からＭ回出力する加算値のうちのＮ回の加
算値を記憶する画像メモリとで構成する。

【００１１】請求項４の発明は、請求項１、２又は３の
発明において、係数切替制御部の構成を簡単にするため
に、係数切替制御部に、Ｍ、Ｎに対応した設定値に基づ
き係数記憶部へ係数切替アドレスを出力する係数切替ア
ドレス発生手段を設ける。

【００１２】

【発明の実施の形態】以下、本発明による画像縮小フィ
ルタの一実施形態例を、説明の便宜上、入力画像データ
ＧＤが８ビット、縮小率が３／４（すなわち、Ｎ＝３、
Ｍ＝４）の場合につき、図１を用いて説明する。図１に
おいて図８と同一部分は同一符号とし、この図において
１６は標本化周波数Ｆｓで標本化された画像デ−タＧＤ
を入力する入力端子である。１８（１）〜１８（６）
は、前記入力端子１６に入力した画像デ−タＧＤを順次
１標本化周期Ｔ（Ｔ＝１／Ｆｓ）遅延させて出力する遅
延器である。３０（０）〜３０（６）は、所定のフィル
タ特性を得るためのＮ組（Ｎは２以上の整数で、この例
ではＮ＝３）の係数群（Ｋ０〜Ｋ６）を書き替え可能に
記憶した係数記憶部の一例としてのＲＡＭ（ランダム・
アクセス・メモリ）である。３２は係数切替制御部で、
この係数切替制御部３２は、前記ＲＡＭ３０（０）〜３
０（６）に係数切替アドレスを出力することによって、
１標本化周期Ｔの切替タイミングで前記ＲＡＭ３０
（０）〜３０（６）から各組の係数群（Ｋ０〜Ｋ６）を
読み出し、この読み出しのＭ回（ＭはＮより大きな整数
で、この例ではＭ＝４）を繰り返しの１サイクルとし、
この繰り返し１サイクル中にＮ組の係数群の各組を少な
くとも１回含ませるものである。

【００１３】３４（０）〜３４（６）は乗算器で、これ
らの乗算器３４（０）〜３４（６）のうち、乗算器３４
（０）が前記入力端子１６に入力した画像デ−タＧＤに
前記ＲＡＭ３０（０）から読み出された係数Ｋ０を掛け
て出力し、残りの乗算器３４（１）〜３４（６）が前記
遅延器１８（１）〜１８（６）から出力した画像データ
に前記ＲＡＭ３０（１）〜３０（６）から読み出された
係数Ｋ１〜Ｋ６を掛けて出力する。３６は加算器で、こ
の加算器３６は、前記乗算器３４（０）〜３４（６）か
ら出力した画像データを加算する。３８は画像メモリ
で、この画像メモリ３８は、メモリ制御部４０から出力
したメモリライトイネーブル信号によって、繰り返し１
サイクル毎に前記加算器３６からＭ回出力する加算値の
うちのＮ組の係数群（Ｋ０〜Ｋ６）に対応したＮ回の加
算値を画像デ−タとして出力端子２４に出力する。

【００１４】所定のフィルタ特性を得るために前記ＲＡ
Ｍ３０（０）〜３０（６）に予め記憶されるＮ組の係数
群（Ｋ０〜Ｋ６）は、フィルタ特性が入力画像デ−タに
０を仮想的に挿入して標本化周波数をＦｓからＮ・Ｆｓ
（例えば３Ｆｓ、Ｎ＝３の場合）に上げ、ついで周波数
帯域を１／Ｍ（例えば１／４、Ｍ＝４の場合）に圧縮し
た特性となるように設定される。縮小率が３／４（すな
わち、Ｎ＝３、Ｍ＝４）の場合には、例えば、図８及び
図９の従来例の係数ｈ１０〜ｈ０〜ｈ１０を利用して次
ぎのように設定される。

【００１５】すなわち、標本化周波数Ｆｓで標本化され
１標本化周期Ｔ毎に図８の入力端子１６に入力した画像
データＧＤを「１、２、３、４、…」と番号付けする
と、この画像データＧＤを３倍の標本化周波数（３Ｆ
ｓ）で区切って表示したタイミングチャートは、図２の
（ａ）に示すように、「１、１、１、２、２、２、３、
３、３、４、４、４、…」と番号付けて表せる。図８の
ゼロ内挿回路１０及び帯域制限フィルタ１２によるゼロ
内挿及びフィルタリング（標本化周波数３Ｆｓ）のタイ
ミングチャートは、図２の（ｂ）に示すように表せるの
で、縮小率を３／４にするための再標本化（１／４に間
引く）によって画像メモリ１４に書き込まれる画像デー
タは同図の下方に示すようなＡ、Ｂ、Ｃ、Ｄ、…点に示
すデータとなり、これ以外の点（例えばＡ点とＢ点の間
の３か所の点）は間引く点なので演算する必要がない。
さらに、Ａ点の画像データは、「７、０、０、６、０、
０、５、０、０、４、０、０、３、０、０、２、０、
０、１、０、０」と番号付けされた画像データＧＤのそ
れぞれに、対応するｈ１０、ｈ９、ｈ８、ｈ７、ｈ６、
ｈ５、ｈ４、ｈ３、ｈ２、ｈ１、ｈ０、ｈ１、ｈ２、ｈ
３、ｈ４、ｈ５、ｈ６、ｈ７、ｈ８、ｈ９、ｈ１０を掛
けて加算したものとなる。ここで、「０」と番号付けさ
れた画像データＧＤは、ゼロ内挿によって付加された画
像データを表し、その値は０である。このため、Ａ点の
画像データは、図３に示すように、「７、６、５、４、
３、２、１」と番号付けされた入力画像データＧＤのそ
れぞれに、対応するｈ１０、ｈ７、ｈ４、ｈ１、ｈ２、
ｈ５、ｈ８を掛けて加算したデータとなる。同様にし
て、Ｂ点の画像データは、「８、７、６、５、４、３、
２」と番号付けされた入力画像データＧＤのそれぞれ
に、対応するｈ９、ｈ６、ｈ３、ｈ０、ｈ３、ｈ６、ｈ
９を掛けて加算したデータとなる。Ｃ、Ｄ、…点の画像
データも同様である。図３のＡ、Ｂ、Ｃ、Ｄ、…点の画
像データに掛ける係数に着目すると、図４に示すような
パターン１、２、３の３組の係数群（ｈ１０〜ｈ８）、
（ｈ９〜ｈ９）、（ｈ８〜ｈ１０）が順次一定の周期で
現われている。パターン１はＡ、Ｄ、Ｇ、…点の画像デ
ータに対応し、パターン２はＢ、Ｅ、Ｈ、…点の画像デ
ータに対応し、パターン３はＣ、Ｆ、Ｉ、…点の画像デ
ータに対応している。このため、パターン１、２、３の
３組の係数群（ｈ１０〜ｈ８）、（ｈ９〜ｈ９）、（ｈ
８〜ｈ１０）を３組の係数群（Ｋ０〜Ｋ６）としてＲＡ
Ｍ３０（０）〜３０（６）に予め記憶しておき、図１に
示すような、係数切替制御部３２からの係数切替アドレ
スに基づいて切り替えて読み出し乗算器３４（０）〜３
４（６）に出力することによって図８と同等の機能を達
成できる。

【００１６】前記係数切替制御部３２及びメモリ制御部
４０は、図５に示すような係数切替アドレス及びメモリ
ライトイネーブル信号の発生手段４２を具備し、この発
生手段４２は、入力画像データＧＤが８ビットの場合の
縮小率３／４（＝１９２／２５６）の分子（Ｎに対応）
に対応して入力端子４３に入力した設定値１９２を−１
倍して出力する乗算器４４と、この乗算器４４の出力を
Ｂ入力とし後述するＡ入力とを加算する８ビットの加算
器４６と、この加算器４６のＳ出力（加算値出力）を１
標本化周期Ｔ遅延させ初期化回路４８を介しＡ入力とし
て前記加算器４６へ出力するＤ型フリップフロップ５０
と、前記加算器４６のＣＯ（キャリーアウト）出力を順
次１標本化周期Ｔ遅延させ出力端子５１へメモリライト
イネーブル信号として出力するＤ型フリップフロップ５
２、５４と、前記加算器４６のＳ出力及びＣＯ出力の
「０」をデコードするデコーダ５６と、このデコーダ５
６のデコードデータを１標本化周期Ｔ遅延させるＤ型フ
リップフロップ５８と、このＤ型フリップフロップ５８
の出力データを初期化回路６０を介した後に１標本化周
期Ｔ遅延させるＤ型フリップフロップ６２と、前記Ｄ型
フリップフロップ５２の出力をＥＮ端子（イネーブル端
子）、前記Ｄ型フリップフロップ６２の出力をロード０
端子への入力として標本化クロックを計数し、計数値を
係数切替アドレスとして出力端子６３へ出力するカウン
タ６４とで構成されている。６５は初期化信号の入力端
子である。

【００１７】つぎに、図１及び図５の作用を図６及び図
７を併用して説明する。まず、図５及び図６を用いて、
係数切替アドレス及びメモリライトイネーブル信号の発
生手段４２による係数切替アドレス及びメモリライトイ
ネーブル信号の発生について説明する。

【００１８】（イ）カウンタ６４が計数する標本化クロ
ック（１標本化周期Ｔ）を図５（ａ）、入力端子６５に
入力した初期化信号を同図（ｂ）とすると、加算器４６
のＡ入力データ（Ａ端子に入力したデータ）は同図
（ｃ）に示すように初期化信号の立ち下がりで０とな
り、Ｂ入力データ（Ｂ端子に入力したデータ）は同図
（ｄ）に示すように常時−１９２となる。このため、加
算器４６による加算結果は図５（ｅ）に示すように−１
９２（＝０＋（−１９２））となり、ＣＯ端子とＳ端子
から同図の（ｆ）と（ｇ）に示すような「１」と「６
４」が出力する。加算器４６は、そのＳ出力データ（Ｓ
端子から出力したデータ）がＤ型フリップフロップ５０
及び初期化回路４８を介してＡ入力データとなるので、
第２番目のクロックでは、第１番目のクロックの加算器
４６のＳ出力データ「６４」がＡ入力となり、加算結
果、ＣＯ出力データ、Ｓ出力データが図６の（ｅ）、
（ｆ）、（ｇ）に示すように「−１２８」、「１」、
「１２８」に変化する。同様にして第３番目のクロック
では、第２番目のクロックの加算器４６のＳ出力データ
「１２８」が加算器４６のＡ入力データとなるので、加
算結果、ＣＯ出力データ、Ｓ出力データが「−６４」、
「１」、「１９８」に変化し、第４番目のクロックで
は、加算結果、ＣＯ出力データ、Ｓ出力データが
「０」、「０」、「０」に変化する。したがって、加算
器４６のＣＯ出力データは、初期化信号の立ち下がり時
のクロックから数えて第４ｐ番目クロック（例えば第
４、第８、第１２番目のクロック）のときに「０」とな
り、それ以外のクロックのときに「１」となる。また、
加算器４６のＳ出力データは、初期化信号の立ち下がり
時のクロックから数えて第４ｐ番目（ｐは正の整数）の
クロック（例えば第４、第８、第１２番目のクロック）
のときに「０」となり、それ以外のクロックのときに
「０以外の値」（例えば６４、１２８、１９２）とな
る。

【００１９】（ロ）デコーダ５６は加算器４６のＣＯ出
力データ及びＳ出力データの「０」をデコードするの
で、図６の（ｈ）に示すように、ＣＯ出力データ及びＳ
出力データがともに「０」となる第４ｐ番目のクロック
（例えば第４、第８、第１２番目のクロック）のときに
Ｌレベルとなり、それ以外のクロックのときにＨレベル
となる。

【００２０】（ハ）カウンタ６４のロード０端子には、
入力端子６５に入力した初期化信号が初期化回路６０及
びＤ型フリップフロップ６２を介して入力するととも
に、デコーダ５６の出力信号がＤ型フリップフロップ５
８、初期化回路６０及びＤ型フリップフロップ６２を介
して入力しているので、図６（ｉ）に示すように、初期
化信号のＬレベル時に立ち上がる第２番目のクロックの
ときと、デコーダ５６の出力信号がＬレベルとなる第４
ｐ番目のクロックより２クロック後のクロック（すなわ
ち（４ｐ＋２）番目のクロック）のときにＬレベルとな
り、それ以外のクロックのときにＨレベルとなる。

【００２１】（ニ）カウンタ６４のＥＮ端子には、加算
器４６のＣＯ出力データがＤ型フリップフロップ５２を
介して入力しているので、図６（ｊ）に示すように、加
算器４６のＣＯ出力データがＬレベルとなる第４ｐ番目
のクロックより１クロック後のクロック（すなわち（４
ｐ＋１）番目のクロック）のときにＬレベルとなり、そ
れ以外のクロックのときにＨレベルとなる。

【００２２】（ホ）カウンタ６４は、ＥＮ端子への入力
データがＨレベルのときにイネーブル状態となり、この
イネーブル状態におけるロード０端子への入力「０」
（Ｌレベル）をロードするので、図６（ｋ）に示すよう
に、ロード０端子への入力データが「０」となった次ぎ
のクロック（第３番目と第（４ｐ＋３）番目のクロッ
ク）のときに計数値が「０」となり、第４ｐ番目のクロ
ックのときに計数値が「１」となり、第（４ｐ＋１）番
目及び第（４ｐ＋２）番目のクロックのときに計数値が
「２」となり、これらの計数値が切替係数アドレスとし
て出力端子６３から出力する。

【００２３】（ヘ）加算器４６のＣＯ出力データは、Ｄ
型フリップフロップ５２及び５４を介してメモリライト
イネーブル信号として出力端子５１に出力するので、こ
のメモリライトイネーブル信号は、図６（ｊ）に点線で
示すように、第（４ｐ＋２）番目のクロックのときにＬ
レベル（ディスエーブル）、それ以外のクロックのとき
にＨレベル（イネーブル）となる。

【００２４】つぎに、図１の作用を図７を併用して説明
する。 （ト）図７（ａ）に示す標本化クロック（標本化周波数
Ｆｓ）で標本化されて入力端子１６に入力した画像デー
タＧＤを、同図（ｂ）に示すように、標本化クロック順
に「１、２、３、４、…」と番号付けすると、遅延器１
８（１）〜１８（６）の出力側から、同図の（ｃ）〜
（ｈ）に示すような１〜６クロック遅延した画像データ
ＧＤが出力する。

【００２５】（チ）係数切替制御部３２からＲＡＭ３０
（０）〜３０（６）へ出力する係数切替アドレスが、図
６（ｋ）に示すようにクロック毎に「０」、「１」、
「２」、「２」、「０」、「１」、「２」、「２」、…
と切り替わり、すなわち係数切替アドレスが「０」、
「１」、「２」、「２」と切り替わる４クロック分を１
サイクルとして繰り返しているので、このアドレス
「０」、「１」、「２」を図４のパターン１、２、３と
置き換えることによって、ＲＡＭ３０（０）〜３０
（６）から対応した乗算器３４（０）〜３４（６）へ出
力する係数群（Ｋ０〜Ｋ６）が、図７（ｉ）に示すよう
にパターン１、２、３、３、１、２、３、３、…と切り
替わる。すなわち、パターンが１、２、３、３と切り替
わる４クロック分を１サイクルとして繰り返している。

【００２６】（リ）乗算器３４（０）〜３４（６）は、
入力端子１６に入力した画像データＧＤの番号が図７
（ｂ）の「７」のタイミングでは、「７、６、５、４、
３、２、１」と番号付けされた入力画像データＧＤのそ
れぞれに、パターン１に対応する係数群のｈ１０、ｈ
７、ｈ４、ｈ１、ｈ２、ｈ５、ｈ８を掛け、加算器３６
が乗算器３４（０）〜３４（６）の演算データを加算す
るので、加算器３６から出力する画像データは同図
（ｊ）に示すようにＡ点の画像データとなる。同様にし
て、入力端子１６に入力した画像データＧＤの番号が図
７（ｂ）の「８」、「９」のタイミングでは、Ｂ点、Ｃ
点の画像データしたしたデータとなる。これらのＡ点、
Ｂ点、Ｃ点の画像データは図２及び図３に示したものと
同じものである。入力端子１６に入力した画像データＧ
Ｄの番号が図７（ｂ）の「１０」のタイミングでは、乗
算器３４（０）〜３４（６）は、「１０、９、８、７、
６、５、４」と番号付けされた入力画像データＧＤのそ
れぞれに、パターン３に対応する係数群のｈ８、ｈ５、
ｈ２、ｈ１、ｈ４、ｈ７、ｈ１０を掛け、加算器３６が
乗算器３４（０）〜３４（６）の演算データを加算する
ので、加算器３６から出力する画像データは図７（ｊ）
に示すようにＸ点の画像データとなる。このＸ点の画像
データは、次ぎの（ヌ）で記述するように不要なデータ
となる。以下同様にして加算器３６から出力する画像デ
ータは、図７（ｊ）に示すように、４クロックを繰り返
しの１サイクルとして、Ｄ点、Ｅ点、Ｆ点、Ｘ点の画像
データ、Ｇ点、Ｈ点、Ｉ点、Ｘ点の画像データ、…とな
る。

【００２７】（ヌ）メモリ制御部４０から画像メモリ３
８へ出力するメモリライトイネーブル信号は、図６
（ｊ）に点線で示すように、第（４ｐ＋２）番目のクロ
ックのときにＬレベル（ディスエーブル）、それ以外の
クロックのときにＨレベル（イネーブル）となるので、
これを図７のタイミングチャートに対応させると、図７
（ｋ）に示すように、Ｘ点の画像データに対応した第１
０番目、第１４番目、…のクロックのときにＬレベル
（ディスエーブル）、第７番目以降のそれ以外のクロッ
クのときにＨレベル（イネーブル）となる。このため、
画像メモリ３８には、Ｘ点の画像データが記憶されず、
Ａ点、Ｂ点、Ｃ点、Ｄ点、Ｅ点、Ｆ点、Ｇ点、…の画像
データが記憶される。この画像メモリ３８から任意の周
波数で読み出されたＡ点、Ｂ点、Ｃ点、Ｄ点、…の画像
データが出力端子２４から出力する。

【００２８】図１及び図２の実施形態例では、入力画像
データＧＤが８ビット、画像縮小率が３／４の場合につ
いて説明したが、本発明はこれに限るものではない。例
えば、画像縮小率が４／５の場合についても利用するこ
とができる。この場合、係数記憶部（例えばＲＡＭ）に
書き替えて記憶するＮ組の係数群（Ｋ０〜Ｋ６）を４組
（Ｎ＝４）の係数群とし、係数切替制御部による係数記
憶部の読み出しの５回（Ｍ＝５）を繰り返しの１サイク
ルとし、加算器から繰り返し１サイクルに５回出力する
加算値のうちの４回の加算値を画像データとする。上述
の４組の係数群（Ｋ０〜Ｋ６）は例えばパターン１、
２、３、４からなり、図８の従来例において、ゼロ内挿
回路を標本化周波数をＦｓの４倍にするためのゼロ内挿
回路で置換し、遅延器を２７個、乗算器を２８個（２８
＝４×７）に置換し、図２と同様に（ｈ１３〜ｈ０）、
（ｈ０〜ｈ１３）に対するタイムチャートを利用して設
定される。例えば、パターン１の係数群（Ｋ０〜Ｋ６）
には、（ｈ１３、ｈ９、ｈ５、ｈ１、ｈ２、ｈ６、ｈ１
０）、パターン２の係数群（Ｋ０〜Ｋ６）には、（ｈ１
２、ｈ８、ｈ４、ｈ０、ｈ３、ｈ７、ｈ１１）が、パタ
ーン３の係数群（Ｋ０〜Ｋ６）には、（ｈ１１、ｈ７、
ｈ３、ｈ０、ｈ４、ｈ８、ｈ１２）が、パターン４の係
数群（Ｋ０〜Ｋ６）には、（ｈ１０、ｈ６、ｈ２、ｈ
１、ｈ５、ｈ９、ｈ１３）がそれぞれ設定される。

【００２９】前記実施形態例では、複数の遅延器が６
個、複数の乗算器が７個の場合について説明したが、こ
れらの個数に制限されるものでないこと勿論である。

【００３０】

【発明の効果】請求項１の発明に係る画像縮小フィルタ
は、複数の遅延器、係数記憶部、係数切替制御部、複数
の乗算器及び加算器を具備し、係数記憶部に予め記憶さ
れた係数群が、フィルタ特性が入力画像デ−タに０を仮
想的に挿入して標本化周波数をＦｓからＮ・Ｆｓ（例え
ば３Ｆｓ、Ｎ＝３の場合）に上げ、ついで周波数帯域を
１／Ｍ（例えば１／４、Ｍ＝４の場合）に制限した特性
となるように、Ｎ組分設定され、係数切替制御部によっ
て標本化周期Ｔ（Ｔ＝１／Ｆｓ）の切替タイミングで係
数記憶部から各組の係数が読み出されて複数の乗算器に
出力し、この読出しのＭ回を繰り返しの１サイクルと
し、この繰り返し１サイクル中にＮ組の係数の各組を少
なくとも１回含ませ、複数の乗算器の演算値を加算する
加算器から繰り返し１サイクル毎にＭ回出力する加算値
のうちのＮ組の係数に対応したＮ回の加算値を画像デ−
タとしているので、見かけ上の標本化周波数をＮ・Ｆｓ
にするためのゼロ内挿回路を不要にするとともに、必要
とする遅延器及び乗算器の数を従来例の約１／Ｎに減ず
ることができ、回路規模を小さくすることができる。係
数記憶部にはＮ組の係数が書き替え可能に記憶されてい
るので、この係数の書き替えで様々な縮小率に対応する
ことができ、設計の自由度を大きくできる。

【００３１】請求項２の発明は、請求項１の発明におい
て、係数切替制御部による係数切替の繰り返し１サイク
ル毎に加算器からＭ回出力する加算値のうちのＮ回の加
算値を画像デ−タとして書き込む画像デ−タ記憶手段を
設けたので、所定の縮小率で縮小した画像のデ−タを任
意の読み出し周波数で読み出すことができる。

【００３２】請求項３の発明は、請求項２の発明におい
て、画像デ−タ記憶手段を、Ｍ、Ｎに対応した設定値に
基づきライトイネーブル信号を発生するライトイネーブ
ル信号発生手段と、このライトイネーブル信号発生手段
で発生したライトイネーブル信号によって、繰り返し１
サイクル毎に加算器からＭ回出力する加算値のうちのＮ
回の加算値を記憶する画像メモリとで構成したので、画
像デ−タ記憶手段の構成を簡単にすることができる。

【００３３】請求項４の発明は、請求項１、２又は３の
発明において、係数切替制御部に、Ｍ、Ｎに対応した設
定値に基づき係数記憶部へ係数切替アドレスを出力する
係数切替アドレス発生手段を設けたので、係数切替制御
部の構成を簡単にすることができる。

【図面の簡単な説明】

【図１】本発明による画像縮小フィルタの一実施形態例
を示すブロック図である。

【図２】図１中のＲＡＭ３０（０）〜３０（６）に記憶
する係数を求めるために利用したタイムチャートの説明
図で、このタイムチャートは図８の従来例の作用を説明
するものである。

【図３】図２のＡ、Ｂ、Ｃ、Ｄ、…点の画像データの内
容を説明する説明図である。

【図４】図１において、係数切替制御部３２からの係数
切替アドレスに基づき、ＲＡＭ３０（０）〜３０（６）
から乗算器３４（０）〜３４（６）へ供給されるパター
ン１、２、３の３組の係数群（Ｋ０〜Ｋ６）の説明図で
ある。

【図５】図１中の係数切替制御部３２から出力する係数
切替アドレスの発生手段、及びメモリ制御部４０から出
力するメモリライトイネーブル信号の発生手段のブロッ
ク図である。

【図６】図５中の作用を説明するタイムチャートであ
る。

【図７】図１の作用を説明するタイムチャートである。

【図８】従来例を示すブロック図である。

【図９】図８の作用を説明する画像データの波形図と周
波数スペクトル図である。

【符号の説明】

１６…画像データＧＤの入力端子、 １８（１）〜１８
（６）…遅延器、 ２４…画像データの出力端子、 ３
０（０）〜３０（６）…ＲＡＭ（係数記憶部の一例）、
３２…係数切替制御部、 ３４（０）〜３４（６）…
係数可変可能な乗算器、 ３６…加算器、 ３８…画像
メモリ、 ４０…メモリ制御部、 ４２…係数切替アド
レス及びメモリライトイネーブル信号の発生手段、 ４
３…設定値の入力端子、 ４４…−１の乗算器、 ４６
…８ビットのカウンタ、 ４８、６０…初期化回路、
５０、５２、５４、５８、６２…Ｄ型フリップフロッ
プ、５１…メモリライトイネーブル信号の出力端子、
５６…デコーダ、 ６３…係数切替アドレスの出力端
子、 ６４…カウンタ、 ６５…初期化信号の入力端
子、 Ｆｓ…標本化周波数、 ＧＤ…画像データ、 Ｋ
０〜Ｋ６…係数群、 Ｔ…１標本化周期（Ｔ＝１／Ｆ
ｓ）。

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号 ＦＩ Ｈ０３Ｈ 17/02 ６３５ Ｇ０６Ｆ 15/66 ３５５Ｐ (72)発明者 小野寺 純一 神奈川県川崎市高津区末長1116番地 株式 会社富士通ゼネラル内

Claims (4)

【特許請求の範囲】
1. 【請求項１】標本化周波数Ｆｓで標本化されて入力した
   画像デ−タを順次１標本化周期遅延させて出力する複数
   の遅延器と、所定のフィルタ特性を得るためのＮ組（Ｎ
   は２以上の整数）の係数群を書き替え可能に記憶した係
   数記憶部と、１標本化周期の切替タイミングで前記係数
   記憶部から各組の係数群を読み出し、この読み出しのＭ
   回（ＭはＮより大きな整数）を繰り返しの１サイクルと
   し、この繰り返し１サイクル中に前記Ｎ組の係数群の各
   組を少なくとも１回含ませる係数切替制御部と、前記入
   力画像デ−タと前記複数の遅延器の各々から出力する画
   像デ−タとに前記係数記憶部から読み出した対応する係
   数を乗算して出力する複数の乗算器と、この複数の乗算
   器の演算値を加算する加算器とを具備し、前記繰り返し
   １サイクル毎に前記加算器からＭ回出力する加算値のう
   ちの前記Ｎ組の係数群に対応したＮ回の加算値を画像デ
   −タとしてなることを特徴とする画像縮小フィルタ。
2. 【請求項２】係数切替制御部による係数切替の繰り返し
   １サイクル毎に加算器からＭ回出力する加算値のうちの
   Ｎ回の加算値を画像デ−タとして書き込む画像デ−タ記
   憶手段を設けてなる請求項１記載の画像縮小フィルタ。
3. 【請求項３】画像デ−タ記憶手段は、Ｍ、Ｎに対応した
   設定値に基づきライトイネーブル信号を発生するライト
   イネーブル信号発生手段と、このライトイネーブル信号
   発生手段で発生したライトイネーブル信号によって、繰
   り返し１サイクル毎に加算器からＭ回出力する加算値の
   うちのＮ回の加算値を記憶する画像メモリとを具備して
   なる請求項２記載の画像縮小フィルタ。
4. 【請求項４】係数切替制御部は、Ｍ、Ｎに対応した設定
   値に基づき係数記憶部へ係数切替アドレスを出力する係
   数切替アドレス発生手段を具備してなる請求項１、２又
   は３記載の画像縮小フィルタ。