JPH0612487A - 画像データのためのサンプルレート変換器 - Google Patents

画像データのためのサンプルレート変換器

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JPH0612487A
JPH0612487A JP4344142A JP34414292A JPH0612487A JP H0612487 A JPH0612487 A JP H0612487A JP 4344142 A JP4344142 A JP 4344142A JP 34414292 A JP34414292 A JP 34414292A JP H0612487 A JPH0612487 A JP H0612487A
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sample rate
image data
rate converter
memory
coefficient
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JP4344142A
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Jeffrey A Small
エイ スモール ジェフリー
John J Uebelacker
ジェイ ウェベラッカー ジョン
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Eastman Kodak Co
Original Assignee
Eastman Kodak Co
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Publication date
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    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06T—IMAGE DATA PROCESSING OR GENERATION, IN GENERAL
    • G06T3/00—Geometric image transformations in the plane of the image
    • G06T3/40—Scaling of whole images or parts thereof, e.g. expanding or contracting
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
    • H03H17/00—Networks using digital techniques
    • H03H17/02—Frequency selective networks
    • H03H17/06—Non-recursive filters
    • H03H17/0621—Non-recursive filters with input-sampling frequency and output-delivery frequency which differ, e.g. extrapolation; Anti-aliasing

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  • Compression, Expansion, Code Conversion, And Decoders (AREA)
  • Complex Calculations (AREA)

Abstract

(57)【要約】 【目的】 少ない構成部材数で、且つ数式演算を最小に
減少させて容易に遂行し得るサンプルレート変換器を提
供する。 【構成】 重み付けされたフィルタリングオペレーショ
ンが行われる。このオペレーションは、ＲＡＭ３０の画
素ストリームを記憶する。変換の間、ＲＡＭ３０から画
素を選定するために、カウンタ３８及びレジスタ４０に
記憶されたポインタが用いられ、画素はフィルタ重みに
よって乗算され、そして累算される。カウンタ４４及び
マッピングユニット４６は、乗算される重みを選定す
る。乗算は、ルックアップデーブルのＲＯＭ３２によっ
て行われる。累算器３３は、フィルタされた画素が出力
される点で全ての乗算が行われるまで、その乗算結果を
記憶する。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、コンパクトで安価な画
像データのためのサンプルレート変換器、特にその間
に、所望の変換率に対応可能に選定された係数表を用い
て、重みもしくはフィルタ係数が画素ストリームの画素
に適用されるフィルタにより、高いサンプルレートか低
いサンプルレート、すなわち異なるサンプルレートに上
記画素ストリームを直接変換する変換器に関する。
【０００２】
【従来の技術】例えば、イーストマン・コダック社から
利用可能な光コンパクトディスクによって形成されるよ
うなビデオコンパクトディスクによって形成される画像
をディスプレイする際、ユーザーは種々の理由により、
ディスプレイされた画像を縮小しもしくは拡大したい場
合がある。この縮小又は拡大は、画像データを内挿する
ことによって行い得る。そして画素画像データの内挿方
法の一つとして、図１に示されるように、画像ラインの
方向にサンプルレート変換を行う方法がある。このサン
プルレート変換は、ある整数因数Ｎによって、長さＨ画
素の画素ラインをオーバサンプリングすることにより行
われる。オーバサンプリングは、入力画像ラインの画素
毎の間に、値ゼロの（Ｎ−１）個の付加的画素を挿入す
ることにより構成され、この結果、Ｎ×Ｈの高サンプル
化された画素ラインが得られる。
【０００３】この高サンプル化された画素ストリームの
先頭部に重畳フィルタが配設され、該重畳フィルタは、
単一の出力画素を形成するために、その結果生じる画素
ストリームをサンプリングするために使用される。一般
に、重畳フィルタは重み値により構成され、それらの値
は、最初の重み値の下にある画素から始まって、それ以
上の重み値がなくなるまで続けられる画素ストリームの
重み和をとるのに使用される。重畳フィルタは、Ｍが低
サンプルレートに等しいＭ個の画素によって、高サンプ
ル化された画素ストリームの前にシフトされ、それから
次の出力画素が縮小される。この処理は、該重畳フィル
タが高サンプル化された画素ストリームとオーバラップ
しなくなるまで繰り返される。出力画素数は入力画素数
のＮ／Ｍ倍である。結果的に、画像はＮ／Ｍの因子によ
り、与えられた大きさに縮小・拡大される。
【０００４】ハードウェアにおいてこの方法を遂行する
一つの方法は、図２に示されるように、その長さが上記
フィルタの長さＬに等しいシフトレジスタ２を介して、
入力データストリームを通過させることである。各入力
画素がシフトされた後、（Ｎ−１）のゼロ値が高サンプ
ル化を行うためにシフトされる必要がある。そして、上
記シフトレジスタ２の各ステージからの出力は、フィル
タ重みを記憶する記憶装置グループのうちの対応するも
のからの対応するフィルタ重みにより、乗算されるため
に、乗算器グループ４のうちの対応するものを通過しな
ければならない。これらの乗算器の出力は、上記シフト
レジスタを通過した高サンプル化されたデータの全ての
Ｍのシフトの後、レジスタ１０における出力画素を形成
し且つ記憶するために、加算器８のカスケードを介して
加算される。ゼロ詰込み（ｓｔｕｆｆｉｎｇ）及び処理
は、制御装置１２によって制御される。Ｌ個のタップの
フィルタは、Ｌ個のシフトレジスタ，Ｌの乗算器及び
（Ｌ−１）個の加算器を必要とする。しかしながら、こ
の種の回路における中間結果に対して要求される精度と
画像データ処理に必要な長いフィルタ長とに起因して、
このアプローチは、膨大なハードウェアを必要とするた
め、集積回路もしくは低コスト製品としては実際的では
ない。
【０００５】
【発明が解決しようとする課題】そこで、本発明の目的
は、少ない構成部材数のサンプルレート変換器を提供す
ることである。
【０００６】本発明の他の目的は、集積回路上で容易に
遂行され得るサンプルレート変換器を提供することであ
る。
【０００７】本発明の更なる目的は、数式演算が最小に
減少されるサンプルレート変換器を提供することであ
る。
【０００８】本発明の目的はまた、高速演算を行うサン
プルレート変換器を提供することである。
【０００９】本発明の更なる目的は、高サンプル化及び
低サンプル化の中間ステップなしにサンプルレート変換
を行うことである。
【００１０】本発明の目的は、ゼロ詰込み及び処理なし
にサンプルレート変換を行うことである。
【００１１】
【課題を解決するための手段】上記目的は、フィルタリ
ングによって、変換された画素ストリームを形成するこ
とにより達成され得る。オペレーションの間、変換器
は、データメモリに画素ストリームを記憶し、また変換
の間、フィルタ係数によって乗算されそして累算される
画素を選定するために、ポインタが使用される。乗算は
ルックアップデーブルによって行われるが、このルック
アップデーブルは、画素値の全ての結合に対する画素係
数乗算の結果と、変換器によって行われるであろう各サ
ンプルレート変換に対する係数とを記憶する。ルックア
ップデーブルの出力は、画素データ，選定された係数及
び選定された表によって制御される。累算された出力
は、フィルタされた画像データである。
【００１２】これらは、引き続き明確にされるであろう
他の目的及び利点と共に、構成及び作用が詳細に説明さ
れ、それらは、同様な部材に同様な符号が付されている
添付図面を参照して、以下に十分に記述され、保護範囲
として主張されている。
【００１３】
【実施例】本発明のサンプルレート変換器２８は、図３
に示されるように、有限インパルス応答（ＦＩＲ）フィ
ルタとして設定されており、該フィルタは、特にユーザ
ーのレート変化選択に対応する三つの可能なサンプルレ
ート変換のいずれかを行うように設定されている。フィ
ルタ係数及びそれらが如何に発生するかは、アクスマ
ン，バーリー，マシュー，ティンマーマン及びリチャー
ド等によるデジタル写真画像の記憶及び検索と題され、
そしてここでは参照として取り上げたコダックの名簿番
号６０，０９２を有している米国特許出願第８０９、３
６５号に記述されている。変換器３０は特に、高サンプ
ル化及びゼロ詰込みなしに、直接に次の等式を実行す
る。
【００１４】 ３から２への変換 ＦＰ0 ＝ 1xPIX-6-4xPIX-5 -11xPIX-4-3xPIX-3 +24xPIX-2 +55xPIX-1 +68xPIX0 +55xPIX+1 +24xPIX+2-3xPIX+3 -11xPIX+4-4xPIX+5+1xPIX+6 （１） ４から３への変換 ＦＰ0 ＝-4xPIX-7-8xPIX-6-8xPIX-5+0xPIX-4 +19xPIX-3 +40xPIX-2 +57xPIX-1 +64xPIX0 +57xPIX +1 +40xPIX+2 +19xPIX+3+0xPIX+4+8xPIX+5+8xPIX+6+4xPIX+7 （２） ２から３への変換 ＦＰ0 ＝ 1xPIX-6-3xPIX-5-7xPIX-4-2xPIX-3 +16xPIX-2 +37xPIX-1 +44xPIX0 +37xPIX+1 +16xPIX+2-2xPIX+3-7xPIX+4-3xPIX+5+1xPIX+6 （３） ここに、ＦＰはフィルタされた画素値であり、ＰＩＸ0
はそれに対して、フィルタ及びサンプルレートが変換さ
れた画素ＦＰが形成されている現在の画素値である。そ
して、ＰＩＸ+nは次の第ｎ番目の画素値であり、例えば
図１において処理されている現在の画素がｐ6 であるな
らば、ＰＩＸ+3はｐ9 であり、またＰＩＸ-nは前に第ｎ
番目の画素値であり、例えば処理されている現在の画素
がｐ6 であるならば、ＰＩＸ-2はｐ4 である。ここで、
等式（２）においてゼロ重みもしくは係数は、ハードウ
ェアの設計のため以外は処理される必要がなく、そのた
めスキップされる必要がない重みは処理される点に留意
する。
【００１５】本発明の変換器２８は、図３に示されるよ
うに、四つの主要部と、後の画素が既に処理された画素
上に書き込む循環構成の中に入り込む画素データを記憶
するデータメモリ３０（ランダムアクセスメモリ）と、
選定された差時間の係数を対応する画素に乗ずる乗算器
３２と、フィルタされた画素出力を累算する累算器３３
とを有している。累算器３３は、乗算器３４と、Ｄフリ
ップフロップを備えた記憶レジスタ３５とを含んでい
る。画素データが選定され、また乗算が制御ユニット３
７を含む制御部３６の制御下で行われる。制御ユニット
３７にカウンタ３８及びレジスタ４０が増加され、これ
らは、上記制御ユニット３７によって制御されるマルチ
プレクサ４２と共に、乗算するための画素データもしく
は画素値を選定する。制御ユニット３７は、出力がマッ
プユニット４６を介してマップを形成するカウンタ４４
によって乗算される係数を制御する。制御ユニット３７
はまた、レジスタ４８〜５４によって制御されるが、こ
れらのレジスタは、処理される画像ラインの長さ，フィ
ルタ長さ及び用いられるフィルタ，高サンプルレート及
び低サンプルレートを特定する。
【００１６】図３のアーキテクチャにより、高サンプル
化（ゼロ詰込み）及び低サンプル化（ゼロ処理）等の中
間ステップによってよりも寧ろ直接に行われるサンプル
レート変換が可能になる。特に、高サンプル化の中間ス
テップによってもたらされるゼロ書込，読出もしくは処
理のための処理時間又はハードウェアは使用されない。
【００１７】ゼロが挿入されなければ、ゼロ項のいずれ
もがその和に寄与しないので、図１と同様な重み和が得
られるであろう。例えば、重みもしくは係数セット〔ｋ
0 からｋ10〕で、図１に示されるように２による高サン
プル化処理又は３による低サンプル化が行われる場合、
連続した入力画素の和に対して、二つの異なる重みのサ
ブセットが存在する。一方のサブセットは、〔ｋ0 ，ｋ
2 ，ｋ4 ，ｋ6 ，ｋ8，ｋ10〕で、他方のサブセット
は、〔ｋ1 ，ｋ3 ，ｋ5 ，ｋ7 ，ｋ9 〕である。一般
に、Ｎの高サンプル化処理に対して、そのようなＮ個の
別個の重みのサブセットが存在するであろう。入力画素
ストリームのセグメントに適正な順で、これらのサブセ
ットを周期的に供給することにより、結果的には、全セ
ットが高サンプル化された画素ストリームに供給された
場合と同様な和が得られる。かかるサブセットは通常、
相互に重なり合うであろう。かくして、ゼロの挿入及び
その後の処理が行われる必要がなくなる。
【００１８】一般にｊのサブセットは〔ｋJ ，ｋN+j ，
ｋ2N+j，．．．，ｋnN+j〕であり、ここに、ｎは０から
（ｎＮ＋ｊ）まで増加した整数であり、（フィルタ長さ
−１）よりも大きく、またＮは高サンプルレート、そし
てｊは０から（Ｎ−１）までの整数である。これによ
り、挿入されたゼロに対応するであろう高サンプル化さ
れた画素に対するこれらの重みは取り除かれる。例えば
図１において、Ｎ＝２で、フィルタ長さが１１であれ
ば、結果的に二つのサブセットとなる。
【００１９】 ｊ＝０：〔ｋ0 ，ｋ2 ，ｋ4 ，ｋ6 ，ｋ8 ，ｋ10〕 ｊ＝１：〔ｋ1 ，ｋ3 ，ｋ5 ，ｋ7 ，ｋ9 〕 これらのサブセットが供給される順序、及びこれらのサ
ブセットが出力を得るためにそれに供給されるべき入力
セグメントのオフセットは、周期的であり、またそれら
は、レジスタ５２及び５４にそれぞれ記憶されている有
効な高サンプルレートＮと有効な低サンプルレートＭ
（図３）とによって、決定される。新たな入力画素が利
用可能になるように、上記重みのサブセットが供給され
る必要がある周期及び順序は、所望のＮ及びＭの値に対
して、図１と同様なダイアグラムを構成することにより
決定される。そして、出力画素は、そこから重みのサブ
セットの順序が直接に決定され得る重み和の項に書き込
まれる。一例として、図１では、ｊ＝０に対するサブセ
ットはｐ0 で始まる入力画素に供給され、ｊ＝１に対す
るサブセットはｐ2 で始まる入力画素に供給され、ｊ＝
０に対するサブセットはｐ3 で始まる入力画素セグメン
トに供給され、ｊ＝１に対するサブセットはｐ5 で始ま
る入力画素サブセットに供給される。
【００２０】ユニット３７のような制御ユニットは、そ
のオペレーションが図５により詳細に開示されている
が、入力画素の割当セグメントに対する重みの適正なサ
ブセットを選定するであろうＮ及びＭのために設計され
得る。入力画素が受信されると、上記制御ユニット３７
は、次の出力画素を計算するために十分な情報がいつ存
在するかを決定し、割当重み和の計算を行う。
【００２１】これらのサブセットが入力画素ストリーム
のセグメントに供給される順序は、図３に示されるよう
に、上記制御ユニット３７，数個の小型カウンタ３８及
び４０及びレジスタ４４により制御される。制御ユニッ
ト３７は三つのポインタＰ1，Ｐ2 及びＰ3 を制御する
が、それらのポインタは、各入力画素ラインの初めで全
て初期化される。Ｐ1 及びＰ2 はデータメモリＲＡＭ３
０にポイントし、一方、Ｐ3 はフィルタ係数テーブルに
ポイントする。新たな入力画素が利用可能になると、制
御ユニット３７は、Ｐ1 によってポイントされた位置を
ＲＡＭ３０に書き込み、それから１によってＰ1 を増加
させる。
【００２２】｛Ｎ×（ライン初めからのＰ1 の作用（繰
り返し）数）／Ｍ｝の整数部分を増加させるＰ1 の各増
分に対して、一もしくはそれ以上の出力画素が計算され
る。かくして、例えばＮ＝２で、Ｍ＝３ならば、(2/3)
×0=0, (2/3)×1=2/3, (2/3)×2=1+1/3, (2/3) ×3=2,
(2/3)×4=2+2/3, (2/3)×5=3+1/3 から、Ｐ1 の増分数
０，２，３，５，６，８等に対して、出力画素が計算さ
れる。制御ユニットは、前節で述べた各計算に対する適
正な重みのサブセットを選定するように設計されてい
る。各計算は、それに対して重み和がとられる画素の特
定のシーケンスの初めにＰ2 を位置付けすることによっ
て行われ、そしてＰ3 は所望の重みのサブセットの初め
に位置付けされる。
【００２３】計算開始の際に、累算器３３はリセットさ
れ、それからＲＡＭ３０においてＰ2 によってポイント
された（画）素は読み出されて、Ｐ3 によってポイント
され重みにより乗算され、そして累算器３３において加
算される。Ｐ2 及びＰ3 は各々１によって増加され、Ｐ
2 によってポイントされたＲＡＭ３０における新たなメ
モリ位置（画素）が読み出され、そしてその画素はＰ3
がポイントする重みによって乗算され、その結果は累算
器３３に付加される。この処理は、ポインタＰ3 が、選
定されたサブセットの最後の重みを過ぎて増加されるま
で、続けられる。この結果の累算器３３における「デー
タ出力」値は、「データクロック」ライン手段によって
クロックアウトされる。次の入力画素が利用可能になる
と、上記処理は繰り返され、上記処理プロセスが繰り返
され、それ以上の画素が入力画素ラインから利用可能に
ならなくなるまで、出力画素ストリームを生成する。メ
モリに記憶された重みのルックアップテーブル及びハー
ドウェアの乗算器は重みを形成し、乗算を行う。
【００２４】この方法では、データを並行によりも、寧
ろ連続的に処理するので、図１に示されるアプローチよ
りも、より一層のクロックサイクルが要求される。ライ
ン長さＨに対して、次に示したＲＡＭ３０のアクセスの
回数が必要とされる。
【００２５】１． Ｈの書込 ２． （Ｌ／Ｋ）×（Ｎ／Ｍ）×Ｈ＝Ｌ×（Ｈ／Ｍ）の
読出 例えば、Ｈ＝７６８，Ｌ＝１１，Ｎ＝２及びＭ＝３のオ
ペレーションモードの場合、Ｈ＋Ｌ×（Ｈ／Ｍ）×Ｈ＝
３５８４のメモリアクセスの回数が要求され、それは、
入力画素当たり４．６６６の平均アクセス回数となる。
多くの場合、特殊アクセスが問題を起こさないように、
要求される処理量は十分低く設定されている。
【００２６】重み乗算は、メモリ及びハードウェア乗算
器の結合によって行われるよりも寧ろ、好ましくは、図
３に示されるようにＲＡＭもしくはＲＯＭ（読出専用メ
モリ）型のメモリ３２に記憶されたルックアップテーブ
ルを介して行われる。この実施例では、メモリアドレス
部はポインタＰ3 であり、このポインタＰ3 は特定の重
みに対応するメモリの特定領域を選定し、上記アドレス
の別の部分は、乗算されるべき画素値（被乗数）であ
る。かくして、特定の重みに対応するメモリ３２の部分
はルックアップテーブルから構成され、該ルックアップ
テーブルの入力は、そこにあるアドレスラインに適用さ
れる被乗数値を備えた特定の重みの積である。更に、本
発明は異なるサンプルレート変換に対して異なるフィル
タを実現するために設計されているので、付加的なアド
レスライン（マップ選定）が、好ましくは、異なる重み
セットを選定するために含まれる。単一の変換レートが
実行されるべきならば、マップ（テーブル）に対するア
ドレスラインは必要性がなく、そしてメモリ３２のサイ
ズは対応してより小さくなる。また、図３の形態は異な
るライン長さ，サンプルレート及びフィルタ長さに対し
て、容易に変更可能であり、これは、主要パラメータが
容易にアクセスされたレジスタに記憶され、その重み
が、（書込もしくは物理的置換によって）そのメモリを
変更することにより、又はそのメモリ内の異なるバンク
を選定することにより、容易に変更可能であるからであ
る。図３の実施例では、付加的なアドレスライン（ＳＲ
Ｃテーブル）を用いて、異なるバンク（異なる変換レー
ト）が選択され、一方、数個のレジスタビット手段によ
って、異なるパラメータの数セットが選定され得る。メ
モリ３２に対するかかる細部及び規格は図４に関して、
更に詳細に記述される。
【００２７】Ｐ1 が、ＲＡＭ３０における最後の位置を
過ぎてインクリメントされるとき、「ラップアラウンド
（ｗｒａｐ ａｒｏｕｎｄ）」として設計される場合
に、小型のＲＡＭ３０が用いられ得る。このＲＡＭ３０
は、フィルタに重みが存在するのと同様に、多くのメモ
リ位置を含んでいる必要がある。Ｐ1 の値がＲＡＭ３０
の最後のアドレスラインを超えるように、該Ｐ1 がイン
クリメントされる場合、そのＲＡＭサイズはポインタＰ
1 から減算される。実際には、かかる減算は行われな
い。それは、ＲＡＭの最後のアドレスを過ぎて、それを
インクリメントさせようとする場合、ポインタ長さ（カ
ウンタ３８の最高カウント）は、利用可能なアドレス数
及び不履行によるポインタＰ1 のラップアラウンドに整
合するように選択されるからである。Ｐ2 もまた、この
ような仕方で作動する。
【００２８】（本発明において、サンプルレート変換の
ために用いられる）対称性フィルタのような、二または
それ以上の独自の重みを有するフィルタに対して、重み
テーブルのサイズ（重みとメモリ３２に記憶された画素
テーブルとの積のサイズ）は、同一の重みに対応するＰ
3 の値が、重みテーブルの同一アドレスにマッピングさ
れるように、図３に示されるマップ処理もしくはマップ
ユニット４６を介してポインタＰ3 を通過させることに
より、更に減少され得る。一例として、特定のフィルタ
に対する所望の重みが〔ｋ0 からｋ10〕で、この場合、
ｋ0 ＝ｋ10，ｋ1 ＝ｋ9 ，ｋ2 ＝ｋ8 ，ｋ3 ＝ｋ7 、そ
してｋ4 ＝ｋ6 で、これらが、既に述べた２：３の例の
ように、二つのサブセット〔ｋ0 ，ｋ2 ，ｋ4 ，ｋ6 ，
ｋ8 ，ｋ10〕と〔ｋ1 ，ｋ3 ，ｋ5 ，ｋ7 ，ｋ9 〕に分
けられたならば、ｋ0 からｋ5 までの重みが記憶される
必要がある。ポインタＰ3 は〔ｋ0 ，ｋ2 ，ｋ4 ，
ｋ4 ，ｋ2 ，ｋ0 〕もしくは〔ｋ1 ，ｋ3 ，ｋ5 ，
ｋ3 ，ｋ1 〕の順でこれらをアクセスするようにマップ
されるであろう。ルックアップテーブル３２を使用して
乗算が行われる場合には、重み数の減少は特に有利であ
る。
【００２９】専用の係数選定へのポインタカウンタ４４
におけるカウントの変換を行うマップユニット４６のオ
ペレーションは、以下に掲げた真理表に記述される。
【００３０】 表１ （２アップ／３ダウン） マップ サブセット ポインタ３ 係数 選定 選定 選定 １ ０ ０ ０ １ ０ １ ２ １ ０ ２ ４ １ ０ ３ ４ １ ０ ４ ２ １ ０ ５ ０ １ ０ ６ ｎｕｌｌ １ １ ７ ｎｕｌｌ １ １ ０ １ １ １ １ ３ １ １ ２ ５ １ １ ３ ３ １ １ ４ １ １ １ ５ ｎｕｌｌ １ １ ６ ｎｕｌｌ １ １ ７ ｎｕｌｌ 表２ （３アップ／２ダウン） マップ サブセット ポインタ３ 係数 選定 選定 選定 １ ０ ０ ０ １ ０ １ ３ １ ０ ２ ６ １ ０ ３ ９ １ ０ ４ ｎｕｌｌ １ ０ ５ ｎｕｌｌ １ ０ ６ ｎｕｌｌ １ １ ７ ｎｕｌｌ １ １ ０ １ １ １ １ ４ １ １ ２ ７ １ １ ３ １０ １ １ ４ ｎｕｌｌ １ １ ５ ｎｕｌｌ １ １ ６ ｎｕｌｌ １ １ ７ ｎｕｌｌ １ ２ ０ ２ １ ２ １ ５ １ ２ ２ ８ １ ２ ３ ｎｕｌｌ １ ２ ４ ｎｕｌｌ １ ２ ５ ｎｕｌｌ １ ２ ６ ｎｕｌｌ １ ２ ７ ｎｕｌｌ 表３ （４アップ／３ダウン） マップ サブセット ポインタ３ 係数 選定 選定 選定 ２ ０ ０ ０ ２ ０ １ ４ ２ ０ ２ ８ ２ ０ ３ １２ ２ ０ ４ ｎｕｌｌ ２ ０ ５ ｎｕｌｌ ２ ０ ６ ｎｕｌｌ ２ １ ７ ｎｕｌｌ ２ １ ０ １ ２ １ １ ５ ２ １ ２ ９ ２ １ ３ １３ ２ １ ４ ｎｕｌｌ ２ １ ５ ｎｕｌｌ ２ １ ６ ｎｕｌｌ ２ １ ７ ｎｕｌｌ ２ ２ ０ ２ ２ ２ １ ６ ２ ２ ２ １０ ２ ２ ３ １４ ２ ２ ４ ｎｕｌｌ ２ ２ ５ ｎｕｌｌ ２ ２ ６ ｎｕｌｌ ２ ２ ７ ｎｕｌｌ ２ ３ ０ ３ ２ ３ １ ７ ２ ３ ２ １１ ２ ３ ３ ｎｕｌｌ ２ ３ ４ ｎｕｌｌ ２ ３ ５ ｎｕｌｌ ２ ３ ６ ｎｕｌｌ ２ ３ ７ ｎｕｌｌ マップユニット４６は、アドレス入力がマップ選定，サ
ブセット選定及びポインタ３のカウンタであり、またそ
の出力が係数アドレスビットである、ＲＯＭの如きメモ
リにおけるルックアップテーブルとして実行される得
る。例えば、係数ｋ1 と全ての可能な画素値との積の乗
算結果が、（詳細に後述する図４に示されるように）ア
ドレス０１００から０１ＦＦのメモリに記憶されれば、
ＲＯＭの出力は、係数ｋ1 がサブセット選定値として制
御ユニット３７によって特定される場合、「１」になる
であろう。対応して、係数（重み）値ｋ5 が特定されれ
ば、マップＲＯＭによる係数出力は、「５」となり、ア
ドレスされるべきアドレスは０５００から０５ＦＦとな
るであろう。ここで、「ＮＵＬＬ」が係数選定である場
合、ＲＡＭ３２は、ゼロを記憶するメモリロ位置をアド
レスするためにｎｕｌｌ係数選定を要請するゼロ値を出
力し、もしくは他のものがメモリ３２の出力をゼロに保
持する。マップユニット４６はまた、ハード配線化され
た復号ロジックであり、例えばメンターグラフィックス
（Ｍｅｎｔｏｒ Ｇｒａｐｈｉｃｓ）社からのアイディ
アステーションの如き論理設定ツールを用いてルックア
ップテーブル１〜３から当業者によって製作され得る。
【００３１】等式１〜３に記述された三つの異なるフィ
ルタに対する乗算を行うために用いられるルックアップ
テーブルのメモリマップ、それは対称性の利点がある
が、そのアドレススキームは図４に示されている。図４
から明らかなように、メモリアドレスは、実行される変
換レートを選定する二つのテーブルもしくはマップ選定
ビット７０と、八つの係数もしくは重みまでを許容する
三つの係数もしくは重み選定ビット７２と、乗算される
画素と等しい八つのビット７４とを含んでいる。メモリ
３２の内容は、特定の変換レートに対応して三つのテー
ブル７６，７８及び８０に分割される。各テーブルは、
各々が係数と全ての可能な画素値との積のいずれかの値
に対応するテーブルであるセクション８２〜９２に分割
される。例えば、係数ｋ2 と全ての可能な画素値との積
に対する出力値を全て含んでいる。画素が図４に示され
るように、８ビットである場合、各セクションは２５６
の８ビットバイトを占有する。ここで係数ｋ6 及び
ｋ7 、即ち４から３への変化は、テーブル８０が図４に
詳細に示されていないため、示されていないことに留意
する。
【００３２】制御ユニット３７は、固有のプログラム及
びデータ記憶を備えた通常のマイクロプロセッサであ
り、また該ユニット３７は、通常のカウンタ，レジス
タ，コンパレータ，加算器及び制御ロジックを含んだハ
ード配線回路、例えばステートマシンである。ハード配
線回路は、そのために要求されるスペースが、マイクロ
プロセッサに対するスペースよりも小さいので、好まし
くは、集積回路の一部として備えられる場合に用いられ
る。図５は、制御ユニット３７によって実行されるオペ
レーションを示しているが、この制御ユニット３７から
当業者は、マイクロプロセッサをプログラムし、又はハ
ード配線回路を設定し得る。新たな画素ラインの始まり
が、検出された９０である場合、制御ユニット３７は、
待機もしくはアイドル状態から脱却し、９２をリセット
し又はカウンタ３８及び４４のカウントをゼロにセット
する。そして、レジスタ４０のカウントはレジスタ５０
の内容によって指定される変換レートのマップもしくは
テーブル選定値を与え、ゼロに処理されるべき係数を示
す整数サブセット選定値をセットする。このサブセット
選定値は、その内容が増加されるカウンタもしくはレジ
スタに含まれ、またマップ選定は、レジスタに記憶され
る。
【００３３】加えて、詳細に後述されるであろうレジス
タＡ，Ｂ，Ｄ及びＥの内容は、ゼロにリセットされる。
それからユニット３７は、応答（ＡＣＫ）線がクリアで
あるかどうかを９４で決定し、それがクリアな場合には
９６で要求（ＲＥＱ）を出し、ＡＣＫが再びアクティブ
状態になるまで待機し、そして１００でＲＥＱをレリー
ズ（解放）する。ステップ９４，９６，９８及び１００
の順序は、新たな画素が処理に利用可能であるときに生
じる通常の初期接続手順である。第一ステップは、カウ
ンタ３８を１０２で選定するためにマルチプレクサ４２
のアドレス選定ラインをセットすることである。ＲＡＭ
３０への書込ラインは、１０４でパルス化され、最初の
画素値を、ＲＡＭ３０の最初の位置に書き込まれるよう
にさせる。次にカウンタ３８は１０６でインクリメント
され、レジスタＥに記憶されたカウントはインクリメン
トされる。レジスタＥは画素入力をカウントし、これに
より変換器２８のオペレーションは、全ての画素ライン
が入力された場合に中断され得る。レジスタＤの内容は
また、高サンプルレートＮまで１１０で増大される。
【００３４】レジスタＤは、出力画素を形成するために
十分な画素値が入力されたのを決定するために用いられ
る値を記憶する。レジスタＤは、新たな入力画素がＲＡ
Ｍ３０に書き込まれる時毎にＮによってインクリメント
される。レジスタＤの内容が、低標本化Ｍを超えたこと
が１１２で決定された場合には、該レジスタＤの内容は
Ｍまで減少され、そして次の出力画素を計算する処理が
行われる。一方、レジスタＥに記憶された入力画素数
は、１１６で終了するかを決定するために、ライン長さ
に対して１１４でテストされる。画素ラインの端部まで
達していない場合には、再び初期接続手順のオペレーシ
ョンが生じ、別の入力画素値が記憶される。
【００３５】出力１１２を生成するために十分な数の新
たな画素値が入力されたならば、ポインタ２は、マルチ
プレクサ４２によって１１７で選定され、レジスタＤの
内容が１１８で更新される。そして累算器３３の内容は
１２０でリセットされ、レジスタＢの内容は１２２でゼ
ロにセットされる。レジスタＢは、特定の重みサブセッ
ト内で重みもしくは係数が用いられたかのカウントを記
憶する。レジスタＡは、レジスタ４０に記憶されたポイ
ンタ２の値を１２４で与える。累算器３３は、１２６で
クロック化され、乗算結果を計算する。レジスタ４０及
びカウンタ４４は１２８で（＋１）インクリメントさ
れ、乗算するために次の画素値及び係数をポイントす
る。レジスタＢにおける係数カウントは、全ての重みが
処理され、出力画素が形成され得るかを決定するため
に、１３２でテストされる。そうであれば、データクロ
ックは１３４でパルス化される。ポインタカウンタ４０
の値はそれから１３６で更新される。Ｃは、ポインタ２
の次の値を決定するために、レジスタＡに記憶された前
のポインタ値に付加された値である。これは、次の出力
画素値を計算するために入力画素ストリームに適正に整
合するように、次の重みサブセットを「スライド」させ
る。上記Ｃ入力は、マップ選定入力（即ち、サンプルレ
ート変換選定）及びサブセット選定ラインを有するＲＯ
Ｍに記憶されたルックアップテーブルから形成され得
る。次のサブセット選定値は、次の係数セットをポイン
トするために１３８で（＋１）インクリメントされる。
このオペレーションが終了すると、制御ユニット３７
は、レジスタＤを１１０でインクリメントさせ、前述の
ように続行する。
【００３６】本発明の多くの形態や利点が上述の詳細な
記述から明らかになり、特許請求の範囲によって、本発
明の意図及び範囲内にあるかかる形態や利点が包摂され
るものである。さらに、数値の限定，変更は当業者によ
って容易に行われるものであり、本発明は、図示又は記
述された厳格な形態及び作用に限定されるものではな
く、全ての適合可能な変形及び同等物が要請され得、そ
れらは本発明の範囲内である。
【００３７】
【発明の効果】本発明は、結果的に、サンプルレート変
換を行うための乗算器，加算器及びメモリの如き別個の
ＶＬＳＩを用いた場合でも、必要なハードウェアは少な
くて済む。また本発明の回路は従来技術に比較して、よ
り自由度が高く、異なるサンプルレート変換を行うため
に同一のハードウェアで対応し得る。そして、ライン長
さ，フィルタ長さ，サンプルレート及びフィルタ重み等
のパラメータは、ハードウェアの再構成なしに、図３に
示される種々のレジスタ及び／又はメモリに新たな値を
書込むことにより、全て容易に変更することができる。
【図面の簡単な説明】
【図１】ゼロ詰込みサンプルレート変換の構成を示す図
である。
【図２】図１に示されたゼロ詰込みサンプルレート変換
を行うハードウェアの構成を示す図である。
【図３】本発明の実施例を示す図である。
【図４】本発明に係るメモリ３２のメモリマップを示す
図である。
【図５】図３に記述された制御ユニット３７のオペレー
ションを示す図である。
【符号の説明】
２８ サンプルレート変換器 ３０ 変換器 ３２ 乗算器 ３３ 累算器 ３４ 乗算器 ３５ 記憶レジスタ ３６ 制御部 ３７ 制御ユニット ３８ カウンタ ４０ レジスタ ４２ マルチプレクサ ４４ カウンタ ４６ マップユニット ４８ レジスタ ５０ レジスタ ５２ レジスタ ５４ レジスタ ７６ テーブル ７８ テーブル ８０ テーブル ８２ セクション ８４ セクション ８６ セクション ８８ セクション ９０ セクション ９２ セクション
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０４Ｎ 7/01 Ｚ 9070−5Ｃ

Claims (14)

    【特許請求の範囲】
  1. 【請求項１】 第１のサンプルレートでサンプルされた
    入力データを記憶する記憶手段と、 第２のサンプルレートで出力データを形成するために、
    上記記憶手段に記憶された入力データを直接フィルタリ
    ングするフィルタ手段と、 を備えた画像データのためのサンプルレート変換器。
  2. 【請求項２】 請求項１に記載の画像データのためのサ
    ンプルレート変換器であって、 上記フィルタ手段は、重畳フィルタリングを行うことを
    特徴とする画像データのためのサンプルレート変換器。
  3. 【請求項３】 請求項１に記載の画像データのためのサ
    ンプルレート変換器であって、 上記記憶手段は、ランダムアクセスメモリを備えている
    ことを特徴とする画像データのためのサンプルレート変
    換器。
  4. 【請求項４】 請求項３に記載の画像データのためのサ
    ンプルレート変換器であって、 上記フィルタ手段は、 上記入力データに応じて、各サンプルレートに対するフ
    ィルタ係数を出力するフィルタ係数記憶装置と、 上記記憶装置に接続されていて、上記入力データと上記
    フィルタ係数とを乗算する乗算器と、 上記乗算器に接続されていて、上記係数の乗算された入
    力データを累算する累算器と、を備えていることを特徴
    とする画像データのためのサンプルレート変換器。
  5. 【請求項５】 請求項３に記載の画像データのためのサ
    ンプルレート変換器であって、 上記フィルタ手段は、 上記メモリに接続されていて、画素値の結合と各サンプ
    ルレートに対するフィルタ係数との積を記憶する乗算記
    憶装置と、 上記記憶装置に接続された累算器と、を備えていること
    を特徴とする画像データのためのサンプルレート変換
    器。
  6. 【請求項６】 請求項５に記載の画像データのためのサ
    ンプルレート変換器であって、 更に、上記メモリ及び上記フィルタ手段に接続された制
    御ユニットを備えていて、この制御ユニットは、 上記メモリに対するメモリポインタを、選択するマルチ
    プレクサと、 上記マルチプレクサに接続された第１及び第２ポインタ
    カクンタと、 上記乗算記憶装置に接続された第３ポインタカクンタ
    と、 を含み、 前記制御ユニットは、上記記憶装置，上記フィルタ手段
    及び上記各ポインタカクンタに接続されていることを特
    徴とする画像データのためのサンプルレート変換器。
  7. 【請求項７】 請求項６に記載の画像データのためのサ
    ンプルレート変換器であって、 上記第３ポインタカクンタと上記乗算記憶装置の間に接
    続されているマッピング手段であって、順次カウントを
    非順次係数選定に変換するためのマッピング手段、を更
    に備えていることを特徴とする画像データのためのサン
    プルレート変換器。
  8. 【請求項８】 請求項７に記載の画像データのためのサ
    ンプルレート変換器であって、 上記マッピング手段は、順次カウントと、係数サブセッ
    ト選定と、及びサンプルレート変換マップ選定とを、非
    順次係数選定に変換することを特徴とする画像データの
    ためのサンプルレート変換器。
  9. 【請求項９】 請求項５に記載の画像データのためのサ
    ンプルレート変換器であって、 フィルタ係数は対称性を有し、上記乗算記憶装置は、サ
    ンプルレート変換に対応するテーブルに分割されたメモ
    リを備えていて、各テーブルは、画素と対応する対称性
    フィルタ係数との積を記憶する係数セクションに分割さ
    れていることを特徴とする画像データのためのサンプル
    レート変換器。
  10. 【請求項１０】 請求項８に記載の画像データのための
    サンプルレート変換器であって、 上記マッピング手段は、一つのＲＯＭルックアップテー
    ブル及び復号ロジックから成ることを特徴とする画像デ
    ータのためのサンプルレート変換器。
  11. 【請求項１１】 第１のサンプルレートで入力された入
    力画素値を、第２のサンプルレートで形成される出力画
    素値に変換するための画像データのためのサンプルレー
    ト変換器であって、 入力データを記憶するランダムアクセスメモリと、 上記ランダムアクセスメモリに接続されたマルチプレク
    サと、 上記マルチプレクサに接続されていて、上記ランダムア
    クセスメモリへの入力画素値の記憶を制御する第１カウ
    ンタと、 上記マルチプレクサに接続されていて、上記出力画素値
    を形成するために上記入力画素値の出力を制御するレジ
    スタと、 上記ランダムアクセスメモリに接続されていて、画素値
    とフィルタ係数との積を記憶する読出専用メモリと、 上記読出専用メモリに接続されていて、係数選定値を形
    成するマッピングユニットと、 上記マッピングユニットに接続されていて、上記係数選
    定値の形成を制御するカウンタと、 上記読出専用メモリに接続されていて、上記出力画素値
    を形成する累算器と、を備えていることを特徴とする画
    像データのためのサンプルレート変換器。
  12. 【請求項１２】 サンプルレート変換を行う方法であっ
    て、（ａ）第１のサンプルレートで入力データを記憶す
    る工程と、（ｂ）第２のサンプルレートの出力データを
    形成するために、上記記憶された入力データをフィルタ
    リングする工程と、を備えていることを特徴とする画像
    データのためのサンプルレート変換方法。
  13. 【請求項１３】 請求項１２に記載の画像データのため
    のサンプルレート変換方法であって、 前記工程（ａ）は、出力画素を形成するために十分なデ
    ータが記憶されるまで、入力データを記憶する工程を含
    み、 前記工程（ｂ）は、乗算結果を形成するためにフィルタ
    係数と上記入力データとの積を乗算する工程（ｂ1 ）
    と、乗算結果を累算する工程（ｂ2 ）と、を備えている
    ことを特徴とする画像データのためのサンプルレート変
    換方法。
  14. 【請求項１４】 請求項１３に記載の画像データのため
    のサンプルレート変換方法であって、 前記工程（ｂ2 ）が読出専用メモリによって行われるこ
    とを特徴とする画像データのためのサンプルレート変換
    方法。
JP4344142A 1991-12-23 1992-12-24 画像データのためのサンプルレート変換器 Pending JPH0612487A (ja)

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