JPH11204798A - 絶縁ゲート型電界効果トランジスタの製法 - Google Patents

Abstract

(57)【要約】 【課題】 ゲート抵抗が低く、従って高速に動作するこ
とができる絶縁ゲート型電界効果トランジスタを、少な
い工程数で容易に製造する。 【解決手段】 半導体基板本体に第１の絶縁膜と半導体
層とがそれらの順に形成されている半導体基板から出発
し、その半導体層内に半導体領域を形成し、その上にゲ
ート絶縁膜を介して第１のゲート電極を形成し、次に半
導体領域上にその半導体領域内にソース領域、ドレイン
領域及びチャンネル領域を形成して後第２の絶縁膜を形
成し、それに第１のゲート電極を外部に臨ませる窓を形
成して後、その窓を第２のゲート電極で埋め、次に第２
の絶縁膜を支持基板に接着して後半導体基板本体を除去
し、第１の絶縁膜上にそれに２つの窓を形成して後それ
らをそれぞれ通じてソース領域及びチャンネル領域、及
びドレイン領域に連結しているソース用兼バックゲート
電圧付与用電極、及びドレイン電極を形成する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、絶縁ゲート型電界
効果トランジスタの製法に関する。

【０００２】

【従来の技術】従来、図９〜図１２を伴って次に述べる
絶縁ゲート型電界効果トランジスタの製法が提案されて
いる。

【０００３】すなわち、単結晶シリコンでなる単結晶半
導体基板本体４１上に、第１の導電型を与える不純物ま
たは第２の導電型を与える不純物のいずれも意図的に導
入させていない単結晶シリコンでなる単結晶半導体層４
２が形成されている半導体基板４０を用意する（図９
Ａ）。

【０００４】そして、その半導体基板４０の単結晶半導
体層４２内に、単結晶半導体基板本体４１側とは反対側
の主面４２ａ側から、第１の導電型としてのｐ型を与え
る不純物の導入処理によって、第１の導電型としてのｐ
型を有する半導体領域（ウエル）１’を形成する（図９
Ｂ）。

【０００５】次に、単結晶半導体層４２の主面４２ａ側
に、素子分離用絶縁膜２を、単結晶半導体基板４１側と
は反対側からみて、半導体領域（ウエル）１’を取り囲
むように、選択酸化法によって、半導体領域（ウエル）
１’の底に達しない厚さに形成する（図９Ｃ）。

【０００６】次に、半導体領域（ウエル）１’の単結晶
半導体基板本体４１側とは反対側の主面１ａ’上に、シ
リコン酸化物でなるゲート絶縁膜用絶縁膜を熱酸化法に
よって形成し、次にそのゲート絶縁膜用絶縁膜上に導電
性を与える不純物を高濃度に導入している多結晶シリコ
ンでなるゲート電極用多結晶半導体層を形成し、次に、
それらゲート絶縁膜用絶縁膜及びゲート電極用多結晶半
導体層に対するエッチング処理を施し、半導体領域（ウ
エル）１’の主面１ａ′上に、ゲート電極用多結晶半導
体層によるゲート電極７がゲート絶縁膜用絶縁膜による
ゲート絶縁膜８を介して形成されている構成を、単結晶
半導体基板本体４１側とは反対側からみて、半導体領域
（ウエル）１’を２分するように且つゲート電極７が素
子分離用絶縁膜２上に延長するように形成する（図１０
Ｄ）。

【０００７】次に、半導体領域（ウエル）１’内に、そ
の主面１ａ’側からのゲート電極７をマスクとする第２
の導電型としてのｎ型を与える不純物の導入処理によっ
て、単結晶半導体基板本体４１側とは反対側からみてゲ
ート電極７を挟んだ両位置において、ソース領域用領域
３’及びドレイン領域用領域４’を、ソース領域用領域
３’及びドレイン領域用領域４’間にチャンネル領域用
領域５’を残すように、素子分離用絶縁膜２の底よりも
深いが半導体領域（ウエル）１’の底に達しない深さに
それぞれ形成する（図１０Ｅ）。

【０００８】次に、単結晶半導体層４２の単結晶半導体
基板４１側とは反対側の面上に、シリコン酸化物でなる
絶縁膜を、素子分離用絶縁膜２、ゲート電極７、ゲート
絶縁膜８、ソース領域用領域３’、及びドレイン領域用
領域４’を覆って堆積形成し、次で、その絶縁膜の単結
晶半導体層４２側とは反対側の面を研磨により平坦化
し、その絶縁膜から平らな面９ａを有する絶縁膜９を形
成する（図１０Ｆ）。

【０００９】次に、絶縁膜９を、その平らな面９ａ側に
おいて、単結晶シリコン、石英、パイレックス、炭化珪
素、窒化アルミニウム、ダイヤモンド、サファイアなど
でなる支持基板３０に接着する（図１１Ｇ）。

【００１０】次に、単結晶半導体基板本体４１側から、
素子分離用絶縁膜２に達するまで、単結晶半導体基板本
体４１、単結晶半導体層４２、半導体領域（ウエル）
１’、ソース領域用領域３’、ドレイン領域用領域４’
及びチャンネル領域用領域５’に対する除去処理を施
し、それによって、半導体領域（ウエル）１’、ソース
領域用領域３′、ドレイン領域用領域４′及びチャンネ
ル領域用領域５′のそれぞれによる、半導体領域１、ソ
ース領域３、ドレイン領域及びチャンネル領域５を形成
する（図１１Ｈ）。

【００１１】次に、半導体領域１、ソース領域３、ドレ
イン領域４及びチャンネル領域５が上述した半導体領域
（ウエル）１’、ソース領域用領域３′、ドレイン領域
用領域４′及びチャンネル領域用領域５′からそれらに
対する除去処理によって、それぞれ形成されている理由
で、それら半導体領域１、ソース領域３、ドレイン領域
４及びチャンネル領域５に歪みなどが導入されているの
を余儀されることから、そのような歪みなどを除去する
ため、例えば８５０℃というような高い温度での熱アニ
ーリング処理を酸素雰囲気中で行い、その結果として、
半導体領域１の絶縁膜９側とは反対側の主面１ｂ上に、
シリコン酸化物でなる絶縁膜１１を形成し、次で、その
絶縁膜１１上に、絶縁膜１０を堆積形成する（図１２
Ｉ）。

【００１２】次に、絶縁膜１０及び１１に、それらを通
して、ソース領域３及びチャンネル領域５を外部に臨ま
せるソース用兼バックゲート電圧付与用電極用窓１３
と、ドレイン領域４を外部にそれぞれ臨ませるドレイン
電極用窓１４とを形成する（図１２Ｊ）。

【００１３】次に、絶縁膜１０上に、ソース用兼バック
ゲート電圧付与用電極用窓１３を通じてソース領域３及
びチャンネル領域５に連結しているソース用兼バックゲ
ート電圧付与用電極２３と、ドレイン電極用窓１４を通
じてドレイン領域４に連結しているドレイン電極２４と
を形成する（図１２Ｋ）。

【００１４】また、図示しないが、絶縁膜１０及び１１
にそれらを通したソース用兼バックゲート電圧付与用電
極用窓１３及びドレイン電極用窓１４を形成して後また
は前に、絶縁膜１０及び１１と素子分離用絶縁膜２とに
それらを通じてゲート電極７を外部に臨ませるゲート電
極引出用窓（図示せず）を形成し、そして、ソース用兼
バックゲート電圧付与用電極２３及びドレイン電極２４
を形成して後またはその前に、絶縁膜１０上に、絶縁膜
１０及び１１と素子分離用絶縁膜２とを通したゲート電
極引出用窓を通じてゲート電極７に連結しているゲート
電極引出用導電性層を形成する。

【００１５】以上が、従来の絶縁ゲート型電界効果トラ
ンジスタの製法である。

【００１６】このような従来の絶縁ゲート型電界効果ト
ランジスタの製法によって製造された絶縁ゲート型電界
効果トランジスタ（図１２Ｍ）は、次に述べる構成を有
する。

【００１７】すなわち、単結晶シリコンでなる第１の導
電型としてのｐ型を有し且つ素子分離用絶縁膜２によっ
て取り囲まれている半導体領域１を有し、その半導体領
域１内に、その主面１ａ側からの第１の導電型としての
ｐ型とは逆の第２の導電型としてのｎ型を与える不純物
の導入処理によって、第２の導電型としてのｎ型を有す
るソース領域３及びドレイン領域４が、それら間にチャ
ンネル領域５を残すように、主面１ａと対向する主面１
ｂに達する深さに形成されている。

【００１８】また、半導体領域１の主面１ａ上に、導電
性を与える不純物を高濃度に導入している多結晶シリコ
ン層でなるゲート電極７が、ゲート絶縁膜８を介してチ
ャンネル領域５に対向するように、素子分離用絶縁膜２
上に延長して形成されているとともに、絶縁膜９が、ゲ
ート電極７、ゲート絶縁膜８及び素子分離用絶縁膜２を
覆って形成されている。この場合、絶縁膜９の半導体領
域１側とは反対側の面が、平らな面９ａとなされてい
る。

【００１９】さらに、絶縁膜９が、その平らな面９ａ側
において、支持基板３０に接着されている。

【００２０】また、単結晶半導体層１の主面１ｂ上に、
絶縁膜１１及び１０がそれらの順に形成され、そして、
その絶縁膜１０及び１１に、それらを通してソース領域
３及びチャンネル領域５を外部に臨ませるソース用兼バ
ックゲート電圧付与用電極用窓１３と、ドレイン領域４
を外部に臨ませるドレイン電極用窓１４とが形成されて
いる。

【００２１】さらに、絶縁膜１０上に、ソース用兼バッ
クゲート電圧付与用電極用窓１３を通じてソース領域３
及びチャンネル領域５に連結しているソース用兼バック
ゲート電圧付与用電極２３と、ドレイン電極用窓１４を
通じてドレイン領域４に連結しているドレイン電極２４
とが形成されている。

【００２２】以上が、従来提案されている絶縁ゲート型
電界効果トランジスタの製法によって製造された絶縁ゲ
ート型電界効果トランジスタ（図１２Ｍ）の構成であ
る。

【００２３】このような構成を有する従来の絶縁ゲート
型電界効果トランジスタの製法によって製造された絶縁
ゲート型電界効果トランジスタ（図１２Ｍ）によれば、
ソース用兼バックゲート電圧付与用電極２３を接地に接
続し、そしてドレイン電極２４及びソース用兼バックゲ
ート電圧付与用電極２３間に、負荷を、正極側をドレイ
ン電極２４側とする電源を介して接続し、また、ゲート
電極７に連結しているゲート電極引出用導電性層及びソ
ース用兼バックゲート電圧付与用電極２３間に、ソース
用兼バックゲート電圧付与用電極２３を基準とした正の
電圧及びその電圧よりも低い零または負の電圧をそれぞ
れ２値表示の「１」及び「０」としてとる制御電圧の得
られる制御電圧源を接続すれば、その制御電圧源からの
制御電圧が２値表示で「０」をとるとき、チャンネル領
域５にゲート絶縁膜８側からｎチャンネルがほとんど形
成されないか形成されるとしてもわずかに拡がってしか
形成されないが、制御電圧源からの制御電圧が２値表示
で「１」をとるとき、チャンネル領域５にゲート絶縁膜
８側からｎチャンネルが、ソース領域３及びドレイン領
域４間に延長して、制御電圧が２値表示で「０」をとる
場合に比し大きく拡がって形成され、従って制御電圧が
２値表示で「１」をとるか「０」をとるかに応じて、ソ
ース領域３及びドレイン領域４間をオン状態と称される
状態にまたはオフ状態と称される状態に制御することが
でき、よって、負荷に電流を大なる値を有する２値表示
の「１」で供給するか十分小なる値を有する２値表示の
「０」で供給するかの制御をすることができる、という
絶縁ゲート型電界効果トランジスタとしての機能を得る
ことができる。

【００２４】また、ソース用兼バックゲート電圧付与用
電極２３が、ソース領域３及びチャンネル領域５に連結
しているので、チャンネル領域５に、バックゲート電圧
をソース領域３の電位に十分近い値で付与することがで
き、よって、上述した絶縁ゲート型電界効果トランジス
タとしての機能を、安定に得ることができる。

【００２５】以上で、図９〜図１２に示す従来の絶縁ゲ
ート型電界効果トランジスタの製法によって製造された
絶縁ゲート型電界効果トランジスタ（図１２Ｍ）が明ら
かになった。

【００２６】上述したところから、図９〜図１２に示す
従来の絶縁ゲート型電界効果トランジスタの製法によれ
ば、上述した絶縁ゲート型電界効果トランジスタとして
の機能を安定に得ることができる絶縁ゲート型電界効果
トランジスタを製造することができる。

【００２７】また、従来図１３〜図１６を伴って次に述
べる他の絶縁ゲート型電界効果トランジスタの製法も提
案されている。

【００２８】すなわち、図１３〜図１６において、図９
〜図１２との対応部分には同一符号を付して詳細説明を
省略するが、図９〜図１２に示す従来の絶縁ゲート型電
界効果トランジスタの製法の場合と同様に、同様の単結
晶半導体基板本体４１上に同様の単結晶半導体層４２が
形成されている半導体基板４０を用意する（図１３
Ａ）。

【００２９】そして、半導体基板４０の単結晶半導体層
４２内に、図９〜図１２に示す従来の絶縁ゲート型電界
効果トランジスタの製法の場合と同様に、同様の半導体
領域（ウエル）１′を同様に形成する（図１３Ｂ）。

【００３０】次に、図９〜図１２に示す従来の絶縁ゲー
ト型電界効果トランジスタの製法の場合と同様に、単結
晶半導体層４２の主面４２ａ側に、素子分離用絶縁膜２
を同様に形成する（図１３Ｃ）。

【００３１】次に、半導体領域（ウエル）１′の単結晶
半導体基板本体４１側とは反対側の主面１ａ′上に、図
９〜図１２に示す従来の絶縁ゲート型電界効果トランジ
スタの製法の場合と同様に、ゲート電極７がゲート絶縁
膜６を介して形成されている構成を、同様に形成する
（図１４Ｄ）。

【００３２】次に、半導体領域（ウエル）１′内に、そ
の主面１ａ′側からのゲート電極７をマスクとする第２
の導電型としてのｎ型を与える不純物の導入処理によっ
て、単結晶半導体基板本体４１側とは反対側からみてゲ
ート電極７で２分された２つの領域の一方側において、
第２の導電型としてｎ型を与える不純物を比較的低い濃
度で導入していることで第２の導電型としてのｎ型を有
するオフセット領域用領域６′を形成し、次で、半導体
領域（ウエル）１′及びオフセット領域用領域６′内
に、半導体領域（ウエル）１′の主面１ａ′側からのゲ
ート電極７をマスクとする第２の導電型としてのｎ型を
与える不純物の導入処理によって、単結晶半導体基板本
体４１側とは反対側からみてゲート電極７を挟んだ両位
置において、第２の導電型としてのｎ型を与える不純物
をオフセット領域用領域６′に比し高い濃度で導入して
いることで第２の導電型としてのｎ型を有するソース領
域用領域３′及びドレイン領域用領域４′を、ソース領
域用領域３′及びドレイン領域用領域６′間にチャンネ
ル領域用領域５′を残すように、それぞれ形成する（図
１４Ｅ）。

【００３３】次に、単結晶半導体層４２の単結晶半導体
基板４１側とは反対側の面上に、図９〜図１２に示す従
来の絶縁ゲート型電界効果トランジスタの製法の場合に
準じて、同様の平らな面９ａを有する絶縁膜９を同様に
形成する（図１４Ｆ）。

【００３４】次に、絶縁膜９を、図９〜図１２に示す従
来の絶縁ゲート型電界効果トランジスタの製法の場合と
同様に、平らな面９ａ側において、同様の支持基板３０
に接着する（図１５Ｇ）。

【００３５】次に、単結晶半導体基板本体４１側から素
子分離用絶縁膜２に達するまでの、図９〜図１２に示す
従来の絶縁ゲート型電界効果トランジスタの製法の場合
に準じた半導体領域（ウエル）１′、ソース領域用領域
３′、ドレイン領域用領域４′、チャンネル領域用領域
５′及びオフセット領域用領域６′ に対する除去処理
によって、それらから、単結晶半導体層１、ソース領域
３、チャンネル領域５、オフセット領域６及びドレイン
領域４をそれぞれ形成する（図１５Ｈ）。

【００３６】次に、図９〜図１２に示す従来の絶縁ゲー
ト型電界効果トランジスタの製法の場合で上述した理由
に準じた理由で、図９〜図１２に示す従来の絶縁ゲート
型電界効果トランジスタの製法の場合で上述した歪など
に準じた歪などを除去するため、図９〜図１２に示す従
来の絶縁ゲート型電界効果トランジスタの製法の場合に
準じて、高い濃度での熱アニール処理を酸素雰囲気中で
行い、その結果として、半導体領域１の絶縁膜９側とは
反対側の主面１ｂ上に絶縁膜１１を形成し、次で、その
絶縁膜１１上に絶縁膜１０を形成する（図１６Ｉ）。

【００３７】次に、絶縁膜１０及び１１に、それらを通
して、図９〜図１２に示す従来の絶縁ゲート型電界効果
トランジスタの製法の場合と同様に、ソース領域３及び
チャンネル領域５を外部に臨ませるソース用兼バックゲ
ート電圧付与用電極用窓１３と、ドレイン領域４を外部
に臨ませるドレイン電極用窓１４とを形成する（図１６
Ｊ）。

【００３８】次に、絶縁膜１０上に、図９〜図１２に示
す従来の絶縁ゲート型電界効果トランジスタの製法の場
合と同様に、ソース用兼バックゲート電圧付与用電極用
窓１３を通じてソース領域３及びチャンネル領域５に連
結しているソース用兼バックゲート電圧付与用電極２３
と、ドレイン電極用窓１４を通じてソドレイン領域４に
連結しているドレイン電極２４とを形成する（図１６
Ｋ）。

【００３９】また、図示しないが、図９〜図１２に示す
従来の絶縁ゲート型電界効果トランジスタの製法の場合
と同様に、絶縁膜１０及び１１と素子分離用絶縁膜２と
を通したゲート電極引出用窓を通じてゲート電極７に連
結しているゲート電極引出用導電性層を同様に形成す
る。

【００４０】以上が、従来の他の絶縁ゲート型電界効果
トランジスタの製法の他の例である。

【００４１】このような従来の他の絶縁ゲート型電界効
果トランジスタの製法によって製造された絶縁ゲート型
電界効果トランジスタは、半導体領域１内にその主面１
ａ側からソース領域３及びドレイン領域４がそれら間に
チャンネル領域５を残すように主面１ｂに達する深さに
形成されているのに代え、半導体領域１内に、（ａ）
主面１ａ側から上述したのと同様のソース領域３と第２
の導電型としてのｎ型を与える不純物を比較的低い濃度
で導入している第２の導電型としてのｎ型を有するオフ
セット領域６とが、それら間に上述したのと同様のチャ
ンネル領域５を残すように、主面１ｂに達する深さに形
成されているとともに、主面１ａ側から、上述したの
と同様のドレイン領域４が、オフセット領域６にチャン
ネル領域５側とは反対側において連接して、主面１ｂに
達する深さに形成されていることを除いて、図９〜図１
２に示す従来の絶縁ゲート型電界効果トランジスタの製
法によって製造された絶縁ゲート型電界効果トランジス
タの場合と同様の構成を有する。

【００４２】従って、図１３〜図１６に示す他の絶縁ゲ
ート型電界効果トランジスタの製法によって製造された
他の絶縁ゲート型電界効果トランジスタによれば、詳細
説明は省略するが、図９〜図１２に示す従来の絶縁ゲー
ト型電界効果トランジスタの製法によって製造された絶
縁ゲート型電界効果トランジスタの場合と同様に、同様
の絶縁ゲート型電界効果トランジスタとしての機能を安
定に得ることができることは明らかである。

【００４３】また、図１３〜図１６に示す従来の他の絶
縁ゲート型電界効果トランジスタの製法によって製造さ
れた他の絶縁ゲート型電界効果トランジスタの場合、チ
ャンネル領域５及びドレイン領域４間にオフセット領域
６が介挿されている構成を有するので、ソース用兼バッ
クゲート電圧付与用電極２３及びドレイン電極２４間の
耐圧を、チャンネル領域５及びドレイン領域４間にオフ
セット領域６が介挿されていない、図９〜図１２に示す
従来の絶縁ゲート型電界効果トランジスタの製法によっ
て製造された絶縁ゲート型電界効果トランジスタの場合
に比し高くすることができ、よってソース用兼バックゲ
ート電圧付与用電極２３及びドレイン電極２４間に負荷
を通じて接続される電源の電圧の制限を、チャンネル領
域５及びドレイン領域４間にオフセット領域６が介挿さ
れていない、図９〜図１２に示す従来の絶縁ゲート型電
界効果トランジスタの製法によって製造された絶縁ゲー
ト型電界効果トランジスタの場合に比し、緩和し得る。

【００４４】

【発明が解決しようとする課題】図９〜図１２、及び図
１３〜図１６に示す従来の絶縁ゲート型電界効果トラン
ジスタの製法のいずれの場合においても、単結晶半導体
基板本体４１上に単結晶半導体層４２が形成されている
半導体基板４０から出発し、その単結晶半導体層４２内
に半導体領域（ウエル）１′を形成し、次に、単結晶半
導体層４２に単結晶半導体基板本体４１側とは反対側の
主面４２ａ側に、素子分離用絶縁膜２を、半導体領域
（ウエル）１′を取囲むように形成し、次に、半導体領
域（ウエル）１′上にゲート絶縁膜８を介してゲート電
極７を形成する工程をとる。

【００４５】次に、図９〜図１２に示す従来の絶縁ゲー
ト型電界効果トランジスタの製法の場合、半導体領域
（ウエル）１′内に、ソース領域用領域３′、チャンネ
ル領域用領域５′及びドレイン領域用領域４′を形成
し、図１３〜図１６に示す従来の絶縁ゲート型電界効果
トランジスタの製法の場合、半導体領域（ウエル）１′
内に、ソース領域用領域３′、チャンネル領域用領域
５′、オフセット領域用領域６′及びドレイン領域用領
域４′を形成する工程をとる。

【００４６】次に、図９〜図１２、及び図１３〜図１６
に示す従来の絶縁ゲート型電界効果トランジスタの製法
のいずれの場合においても、単結晶半導体層４２上に平
らな面９ａを有する絶縁膜９を形成し、その絶縁膜９
を、平らな面９ａ側において、支持基板３０に接着する
工程をとる。

【００４７】次に、単結晶半導体基板本体４１側から、
素子分離用絶縁膜２に達するまでの除去処理によって、
図９〜図１２に示す従来の絶縁ゲート型電界効果トラン
ジスタの製法の場合、半導体領域（ウエル）１′、ソー
ス領域用領域３′、チャンネル領域用領域５′及びドレ
イン領域用領域４′から、それぞれ半導体領域１、ソー
ス領域３、チャンネル領域５及びドレイン領域４を形成
し、図１３〜図１６に示す従来の絶縁ゲート型電界効果
トランジスタの製法の場合、半導体領域（ウエル）
１′、ソース領域用領域３′、チャンネル領域用領域
５′、オフセット領域用領域６′及びドレイン領域用領
域４′から、それぞれ半導体領域１、ソース領域３、チ
ャンネル領域５、オフセット領域６及びドレイン領域４
を形成する工程をとる。

【００４８】次に、上述した除去処理の工程をとること
から、熱アニーリング処理を行い、その結果として、半
導体領域１の絶縁膜９側とは反対側の主面１ｂ上に絶縁
膜１１を形成し、次でその絶縁膜１１上に絶縁膜１０を
形成する工程をとる。

【００４９】次に、絶縁膜１０及び１１に、それらを通
じたソース領域３を外部に臨ませる窓１３とドレイン領
域４を外部に臨ませる窓１４とを形成し、次で、絶縁膜
１０上に、窓１３を通じてソース領域３及びチャンネル
領域５に連結しているソース用兼バックゲート電圧付与
用電極２３と、窓１４を通じてドレイン領域４に連結し
ているドレイン電極２４とを形成する工程をとる。

【００５０】従って、図９〜図１２、及び図１３〜図１
６に示す従来の絶縁ゲート型電界効果トランジスタの製
法の場合、とくに、上述した半導体領域（ウエル）１′
内に上述したソース領域用領域３′、チャンネル領域用
領域５′及びドレイン領域用領域４′を形成する工程
と、上述した除去処理の工程と、上述した熱アニーリン
グ処理の工程とをとる必要があることから、絶縁ゲート
型電界効果トランジスタを製造するのに多くの工程を必
要とする、という欠点を有していた。

【００５１】また、上述した熱アニーリング処理の工程
をとることから、絶縁膜９を形成する工程後、支持基板
３０を接着する工程前において、絶縁膜９にゲート電極
７を第１のゲート電極として外部に臨ませる窓を形成
し、その窓を金属でなる第２のゲート電極で埋め、爾
後、上述した支持基板３０を接着する工程、上述した除
去処理の工程、熱アニーリング処理によって結果的に絶
縁膜１１を形成する工程、絶縁膜１１上に絶縁膜１０を
形成する工程、絶縁膜１０及び１１にソース用兼バック
ゲート電圧付与用電極用窓とドレイン電極用窓を形成す
る工程とをとるとすれば、絶縁ゲート型電界効果トラン
ジスタとしてのゲート抵抗を第２のゲート電極のために
第１のゲート電極７のみの場合に比し低くすることがで
き、それによって、絶縁ゲート型電界効果トランジスタ
としての機能を第１のゲート電極７のみの場合に比し高
速に得ることができると考えられるにもかかわらず、上
述した熱アニーリング処理の工程を必要とし、その熱ア
ニーリング処理によって、第２のゲート電極が第１のゲ
ート電極７から剥離することから、それができない、と
いう欠点を有していた。

【００５２】よって、本発明は、上述した欠点のない、
新規な絶縁ゲート型電界効果トランジスタの製法を提案
せんとするものである。

【００５３】

【課題を解決するための手段】本願第１番目の発明によ
る絶縁ゲート型電界効果トランジスタの製法は、（１）
単結晶半導体基板本体上に第１の絶縁膜と第１の導電型
を与える不純物または第１の導電型とは逆の第２の導電
型を与える不純物のいずれも意図的に導入させていない
単結晶半導体層とがそれらの順に形成されている半導体
基板を用意する工程と、（２）上記単結晶半導体層内に
上記単結晶半導体基板本体側とは反対側の主面側から、
第１の導電型を有する半導体領域を上記第１の絶縁膜に
達する深さに形成する工程と、（３）上記単結晶半導体
層の上記主面側に、素子分離用絶縁膜を、上記単結晶半
導体基板本体側とは反対側からみて上記半導体領域を取
り囲むように形成する工程と、（４）上記半導体領域の
上記単結晶半導体基板本体側とは反対側の主面上に、第
１のゲート電極がゲート絶縁膜を介して形成されている
構成を、上記単結晶半導体基板本体側とは反対側からみ
て上記半導体領域を２分するように且つ上記第１のゲー
ト電極が素子分離用絶縁膜上に延長するように形成する
工程と、（５）上記半導体領域内に、上記単結晶半導体
基板本体側とは反対側の主面側から、上記単結晶半導体
基板側とは反対側からみて上記第１のゲート電極を挟ん
だ両位置において、第２の導電型を有するソース領域及
びドレイン領域を、それら間にチャンネル領域を残すよ
うに、それぞれ上記第１の絶縁膜に達する深さに形成す
る工程と、（６）上記単結晶半導体層の上記主面上に、
上記素子分離用絶縁膜、上記第１のゲート電極、上記ゲ
ート絶縁膜、上記ソース領域及び上記ドレイン領域を覆
い且つ上記単結晶半導体層側とは反対側の面を平らな面
としている第２の絶縁膜を形成する工程と、（７）上記
第２の絶縁膜に、その平らな面側から、上記第１のゲー
ト電極を外部に臨ませるゲート電極用窓を形成する工程
と、（８）上記ゲート電極用窓内に、上記第１のゲート
電極に連結している金属でなる第２のゲート電極を、当
該ゲート電極用窓を埋めるように形成する工程と、
（９）その工程後、上記第２の絶縁膜を、その平らな面
側において、支持基板に接着する工程と、（１０）その
工程後、上記単結晶半導体基板本体を除去する工程と、
（１１）上記第１の絶縁膜に、上記ソース領域及び上記
チャンネル領域を外部に臨ませるソース用兼バックゲー
ト電圧付与用電極用窓と、上記ドレイン領域を外部に臨
ませるドレイン電極用窓とを形成する工程と、（１２）
上記第１の絶縁膜上に、上記ソース用兼バックゲート電
圧付与用電極用窓を通じて上記ソース領域及び上記チャ
ンネル領域に連結しているソース用兼バックゲート電圧
付与用電極と、上記ドレイン電極用窓を通じて上記ドレ
イン領域４に連結しているドレイン電極とを形成する工
程とを有する。

【００５４】また、本願第２番目の発明による絶縁ゲー
ト型電界効果トランジスタの製法は、（１）単結晶半導
体基板本体上に第１の絶縁膜と第１の導電型を与える不
純物または第１の導電型とは逆の第２の導電型を与える
不純物のいずれも意図的に導入させていない単結晶半導
体層とがそれらの順に形成されている半導体基板を用意
する工程と、（２）上記単結晶半導体層内に上記単結晶
半導体基板本体側とは反対側の主面側から、第１の導電
型としてのｐ型を有する半導体領域を上記第１の絶縁膜
に達する深さに形成する工程と、（３）上記単結晶半導
体層の上記主面側に、素子分離用絶縁膜を、上記単結晶
半導体基板本体側とは反対側からみて上記半導体領域を
取り囲むように形成する工程と、（４）上記半導体領域
の上記単結晶半導体基板本体側とは反対側の主面上に、
第１のゲート電極がゲート絶縁膜を介して形成されてい
る構成を、上記単結晶半導体基板本体側とは反対側から
みて上記半導体領域を２分するように且つ上記第１のゲ
ート電極が素子分離用絶縁膜上に延長するように形成す
る工程と、（５）上記半導体領域内に、上記単結晶半導
体基板本体側とは反対側の主面側から、上記単結晶半導
体基板側とは反対側からみて上記第１のゲート電極を挟
んだ両位置の一方側において第２の導電型を有するオフ
セット領域を上記第１の絶縁膜に達する深さに形成し、
次で、上記半導体領域及び上記オフセット領域内に、上
記単結晶半導体基板側とは反対側からみて上記第１のゲ
ート電極を挟んだ両位置において、第２の導電型を与え
る不純物を上記オフセット領域に比し高濃度に導入して
いる第２の導電型を有するソース領域及びドレイン領域
を、上記ソース領域及び上記オフセット領域間にチャン
ネル領域を残すように、それぞれ上記第１の絶縁膜に達
する深さに形成する工程と、（６）上記単結晶半導体層
の上記主面上に、上記素子分離用絶縁膜、上記第１のゲ
ート電極、上記ゲート絶縁膜、上記ソース領域、上記オ
フセット領域及び上記ドレイン領域を覆い且つ上記単結
晶半導体層側とは反対側の面を平らな面としている第２
の絶縁膜を形成する工程と、（７）上記第２の絶縁膜
に、その平らな面側から、上記第１のゲート電極を外部
に臨ませるゲート電極用窓を形成する工程と、（８）上
記ゲート電極用窓内に、上記第１のゲート電極に連結し
ている金属でなる第２のゲート電極を、当該ゲート電極
用窓を埋めるように形成する工程と、（９）その工程
後、上記第２の絶縁膜を、その平らな面側において、支
持基板に接着する工程と、（１０）その工程後、上記単
結晶半導体基板本体を除去する工程と、（１１）上記第
１の絶縁膜に、上記ソース領域及び上記チャンネル領域
を外部に臨ませるソース用兼バックゲート電圧付与用電
極用窓と、上記ドレイン領域を外部に臨ませるドレイン
電極用窓とを形成する工程と、（１２）上記第１の絶縁
膜上に、ソース用兼バックゲート電圧付与用電極用窓を
通じて上記ソース領域及び上記チャンネル領域に連結し
ているソース用兼バックゲート電圧付与用電極と、上記
ドレイン電極用窓を通じて上記ドレイン領域に連結して
いるドレイン電極とを形成する工程とを有する。

【００５５】

【発明の実施の形態１】次に、図１〜図４を伴って、本
願第１番目の発明による絶縁ゲート型電界効果トランジ
スタの製法の実施の形態を述べよう。

【００５６】図１〜図４において、図９〜図１２との対
応部分に同一符号を付して示す。図１〜図４に示す本願
第１番目の発明による絶縁ゲート型電界効果トランジス
タの製法は、次に述べる順次の工程をとって、図９〜図
１２に示す従来の絶縁ゲート型電界効果トランジスタの
製法に対応している、後述する絶縁ゲート型電界効果ト
ランジスタを製造する。

【００５７】すなわち、例えば単結晶シリコンでなる単
結晶半導体基板本体４１上に、例えばシリコン酸化物で
なる第１の絶縁膜４３と、第１の導電型を与える不純物
または第２の導電型を与える不純物のいずれも意図的に
導入させていない単結晶シリコン層でなる単結晶半導体
層４２とがそれらの順に形成されている半導体基板４０
を用意する（図１Ａ）。

【００５８】そして、半導体基板４０の単結晶半導体層
４２内に、単結晶半導体基板本体４１側とは反対側の主
面４２ａ側から、第１の導電型としてのｐ型を与える不
純物の導入処理によって、第１の導電型としてのｐ型を
有する半導体領域１を、第１の絶縁膜４３に達する深さ
に形成する（図１Ｂ）。

【００５９】次に、単結晶半導体層４２の主面４２ａ側
に、素子分離用絶縁膜２を、単結晶半導体層４２の主面
４２ａ側からみて、半導体領域１を取り囲むように、選
択酸化法によって、第１の絶縁膜４３に達する厚さに形
成する（図１Ｃ）。

【００６０】次に、半導体領域１の第１の絶縁膜４３側
とは反対側の主面１ａ上に、例えばシリコン酸化物でな
るゲート絶縁膜用絶縁膜を例えば熱酸化法によって形成
し、次にそのゲート絶縁膜用絶縁膜上に導電性を与える
不純物例えば燐を高濃度に導入している例えば多結晶シ
リコンでなるゲート電極用多結晶半導体層を形成し、次
に、それらゲート絶縁膜用絶縁膜及びゲート電極用多結
晶半導体層に対するエッチング処理を施し、半導体領域
１の主面１ａ上に、ゲート電極用多結晶半導体層による
第１のゲート電極７がゲート絶縁膜８を介して形成され
ている構成を、単結晶半導体基板本体４１側とは反対側
からみて、半導体領域１を２分するように且つ第１のゲ
ート電極７が素子分離用絶縁膜２上に延長するように形
成する（図１Ｄ）。

【００６１】次に、半導体領域１内に、その主面１ａ側
からの第１のゲート電極７をマスクとする第２の導電型
としてのｎ型を与える不純物の導入処理によって、単結
晶半導体基板本体４１側とは反対側からみて第１のゲー
ト電極７を挟んだ両位置において、第２の導電型として
のｎ型を有するソース領域３及びドレイン領域４を、ソ
ース領域３及びドレイン領域４間にチャンネル領域５を
残すように、第１の絶縁膜４３に達する深さに形成する
（図２Ｅ）。次に、単結晶半導体層４２の主面４２ａ上
に、例えばシリコン酸化物でなる絶縁膜を、素子分離用
絶縁膜２、第１ゲート電極７、ゲート絶縁膜８、ソース
領域３及びドレイン領域４を覆って堆積形成し、次で、
その絶縁膜の単結晶半導体層４２側とは反対側の面を研
磨により平坦化し、よってその絶縁膜から、平らな面９
ａを有する第２の絶縁膜９を形成する（図２Ｆ）。次
に、第２の絶縁膜９に、その平らな面９ａ側から、第１
のゲート電極７を外部に臨ませるゲート電極用窓１２を
形成する（図２Ｇ）。

【００６２】次に、第２の絶縁膜９のゲート電極用窓１
２内に、第１のゲート電極７に連結している金属例えば
タングステンでなる第２のゲート電極１７を、ゲート電
極用窓１２を埋め、第１のゲート電極７側とは反対側の
面が第２の絶縁膜９の平らな面９ａの延長面上に延長す
るように形成する（図３Ｈ）。次に、第２の絶縁膜９の
平らな面９ａ及び第２のゲート電極１７の第１のゲート
電極７側とは反対側の面上に、例えばシリコン酸化物で
なる比較的薄い絶縁膜１８を、堆積形成する（図３
Ｉ）。次に、第２の絶縁膜９を、その平らな面９ａ側に
おいて、絶縁膜１８を介して、単結晶シリコン、石英、
パイレックス、炭化珪素、窒化アルミニウム、ダイヤモ
ンド、サファイアなどでなる支持基板３０に接着する
（図３Ｊ）。

【００６３】次に、単結晶半導体基板本体４１に対する
研摩、研削、エッチングなどの除去処理によって、単結
晶半導体基板本体４１を除去し、第１の絶縁膜４３を露
呈させる（図４Ｋ）。

【００６４】次に、第１の絶縁膜４３に、ソース領域３
及びチャンネル領域５を外部に臨ませるソース用兼バッ
クゲート電圧付与用電極用窓３３と、ドレイン領域４を
外部にそれぞれ臨ませるドレイン電極用窓３４とを形成
する（図４Ｌ）。

【００６５】次に、第１の絶縁膜４３に、ソース用兼バ
ックゲート電圧付与用電極用窓３３を通じてソース領域
３及びチャンネル領域５に連結しているソース用兼バッ
クゲート電圧付与用電極２３と、ドレイン電極用窓３４
を通じてドレイン領域４に連結しているドレイン電極２
４とを形成する（図４Ｍ）。

【００６６】また、図示しないが、第１の絶縁膜４３に
ソース用兼バックゲート電圧付与用電極用窓３３及びド
レイン電極用３４を形成して後または前に、第１の絶縁
膜４３及び素子分離用絶縁膜２にそれらを通じて第２の
ゲート電極１７を外部に臨ませるゲート電極引出用窓
（図示せず）を形成し、そして、ソース用兼バックゲー
ト電圧付与用電極２３及びドレイン電極２４を形成して
後またはその前に、第１の絶縁膜４３上に、第１の絶縁
膜４３及び素子分離用絶縁膜２を通したゲート電極引出
用窓を通じてゲート電極１７に連結しているゲート電極
引出用導電性層を形成する。

【００６７】以上が、本願第１番目の発明による絶縁ゲ
ート型電界効果トランジスタの製法の実施の形態であ
る。

【００６８】このような本願第１番目の発明による絶縁
ゲート型電界効果トランジスタの製法の実施の形態によ
って製造された絶縁ゲート型電界効果トランジスタ（図
４Ｍ）は、次に述べる構成を有する。

【００６９】すなわち、単結晶半導体でなる第１の導電
型としてのｐ型を有し且つ素子分離用絶縁膜２によって
取り囲まれている半導体領域１を有し、その半導体領域
１内に、第１の主面１ａ側からの第１の導電型としての
ｐ型とは逆の第２の導電型としてのｎ型を与える不純物
の導入処理によって、第２の導電型としてのｎ型を有す
るソース領域３及びドレイン領域４が、それら間にチャ
ンネル領域５を残すように、主面１ａと対向する主面１
ｂに達する深さに形成されている。

【００７０】また、半導体領域１の主面１ａ上に、導電
性を与える不純物を高濃度に導入している多結晶半導体
でなる第１のゲート電極７と金属でなる第２のゲート電
極１７との積層体が、ゲート絶縁膜８を介してチャンネ
ル領域５に対向するように、素子分離用絶縁膜２上に延
長して形成されているとともに、絶縁膜９が、第１及び
第２のゲート電極７及び１７の積層体、ゲート絶縁膜８
及び素子分離用絶縁膜２を覆って形成されている。この
場合、絶縁膜９の半導体領域１側とは反対側の面が、平
らな面９ａとなされている。

【００７１】さらに、絶縁膜９が、その平らな面９ａ側
において、絶縁膜１３を介して、支持基板３０に接着さ
れている。

【００７２】また、単結晶半導体層１の主面１ｂ上に、
絶縁膜４３が形成され、そして、その絶縁膜４３に、ソ
ース領域３及びチャンネル領域５を外部に臨ませるソー
ス用兼バックゲート電圧付与用電極用窓３３と、ドレイ
ン領域４を外部に臨ませるドレイン電極用窓３４とが形
成されている。

【００７３】さらに、絶縁膜４３上に、ソース用兼バッ
クゲート電圧付与用電極用窓３３を通じてソース領域３
及びチャンネル領域５に連結しているソース用兼バック
ゲート電圧付与用電極２３と、ドレイン電極用窓３４を
通じてドレイン領域４に連結しているドレイン電極２４
とが形成されている。

【００７４】以上が、本願第１番目の発明による絶縁ゲ
ート型電界効果トランジスタの製法の実施の形態によっ
て製造された絶縁ゲート型電界効果トランジスタ（図４
Ｍ）の構成である。

【００７５】このような構成を有する本願第１番目の発
明による絶縁ゲート型電界効果トランジスタの製法の実
施の形態によって製造された絶縁ゲート型電界効果トラ
ンジスタ（図４Ｍ）によれば、図９〜図１２に示す従来
の絶縁ゲート型電界効果トランジスタの製法によって製
造された絶縁ゲート型電界効果トランジスタの場合に準
じて、ソース用兼バックゲート電圧付与用電極２３を接
地に接続し、そしてドレイン電極２４及びソース用兼バ
ックゲート電圧付与用電極２３間に、負荷を、正極側を
ドレイン電極２４側とする電源を介して接続し、また、
第２のゲート電極１７に連結しているゲート電極引出用
導電性層及びソース用兼バックゲート電圧付与用電極２
３間に、ソース用兼バックゲート電圧付与用電極２３を
基準とした正の電圧及びその電圧よりも低い零または負
の電圧をそれぞれ２値表示の「１」及び「０」としてと
る制御電圧の得られる制御電圧源を接続すれば、その制
御電圧源からの制御電圧が２値表示で「０」をとると
き、チャンネル領域５にゲート絶縁膜８側からｎチャン
ネルがほとんど形成されないか形成されるとしてもわず
かに拡がってしか形成されないが、制御電圧源からの制
御電圧が２値表示で「１」をとるとき、チャンネル領域
５にゲート絶縁膜８側からｎチャンネルが、ソース領域
３及びドレイン領域４間に延長して、制御電圧が２値表
示で「０」をとる場合に比し大きく拡がって形成され、
従って制御電圧が２値表示で「１」をとるか「０」をと
るかに応じて、ソース領域３及びドレイン領域４間をオ
ン状態と称される状態にまたはオフ状態と称される状態
に制御することができ、よって、負荷に電流を大なる値
を有する２値表示の「１」で供給するか十分小なる値を
有する２値表示の「０」で供給するかの制御をすること
ができる、という絶縁ゲート型電界効果トランジスタと
しての機能を得ることができる。

【００７６】また、図９〜図１２に示す従来の絶縁ゲー
ト型電界効果トランジスタの製法によって製造された絶
縁ゲート型電界効果トランジスタの場合と同様に、ソー
ス用兼バックゲート電圧付与用電極２３が、ソース領域
３及びチャンネル領域５に連結しているので、チャンネ
ル領域５に、バックゲート電圧をソース領域３の電位に
十分近い値で付与することができ、よって、絶縁ゲート
型電界効果トランジスタとしての機能を、安定に得るこ
とができる。

【００７７】また、ゲート電極が、第１のゲート電極７
の外それに積層された金属でなる第２のゲート電極を有
する構成を有するので、絶縁ゲート型電界効果トランジ
スタとしてのゲート抵抗を図９〜図１２に示す従来の絶
縁ゲート型電界効果トランジスタの製法によって製造さ
れた絶縁ゲート型電界効果トランジスタに比し低くする
ことができ、よって、絶縁ゲート型電界効果トランジス
タとしての機能を高速に得ることができる。

【００７８】以上で、図１〜図４に示す本願第１番目の
発明による絶縁ゲート型電界効果トランジスタの製法の
実施の形態によって製造された絶縁ゲート型電界効果ト
ランジスタ（図４Ｍ）が明らかになった。

【００７９】上述したところから、図１〜図４に示す本
願第１番目の発明による絶縁ゲート型電界効果トランジ
スタの製法の実施の形態によれば、図９〜図１２に示す
従来の絶縁ゲート型電界効果トランジスタの製法の場合
と同様に、上述した絶縁ゲート型電界効果トランジスタ
としての機能を安定して得ることができるとともに絶縁
ゲート型電界効果トランジスタとしての機能を高速に得
ることができる絶縁ゲート型電界効果トランジスタを製
造することができる。

【００８０】また、図１〜図４に示す本願第１番目の発
明による絶縁ゲート型電界効果トランジスタの製法の実
施の形態によれば、図９〜図１２に示す従来の絶縁ゲー
ト型電界効果トランジスタの製法の場合の単結晶半導体
基板本体４１上に単結晶半導体層４２のみが形成されて
いる半導体基板４０とは異なり、単結晶半導体基板本体
４１上に第１の絶縁膜４３と単結晶半導体層４２とがそ
れらの順に形成されている半導体基板４０から出発し、
その単結晶半導体層４２内に半導体領域１を形成し、次
に、単結晶半導体層４２に単結晶半導体基板本体４１側
とは反対側の主面４２ａ側に、素子分離用絶縁膜２を、
半導体領域１を取囲むように形成し、次に、半導体領域
１上にゲート絶縁膜８を介して第１のゲート電極７を形
成する工程をとる。

【００８１】次に、半導体領域１内に、ソース領域３、
チャンネル領域５及びドレイン領域４を形成する工程を
とる。

【００８２】次に、単結晶半導体層４２上に平らな面９
ａを有する第２の絶縁膜９を形成し、その第２の絶縁膜
９に、第１のゲート電極７を外部に臨ませるゲート電極
用窓１２を形成し、そのゲート電極用窓１２内にそれを
埋めた第２のゲート電極１７を形成する工程をとる。

【００８３】次に、第２の絶縁膜９を、平らな面９ａ側
において、支持基板３０に接着する工程をとる。

【００８４】次に、第１の絶縁膜４３に、ソース領域３
を外部に臨ませるソース用兼バックゲート電圧付与用電
極用窓３３とドレイン領域４を外部に臨ませるドレイン
電極用窓４４とを形成し、次で、第１の絶縁膜４３上
に、ソース用兼バックゲート電圧付与用電極用窓３３を
通じてソース領域３及びチャンネル領域５に連結してい
るソース用兼バックゲート電圧付与用電極２３と、ドレ
イン電極用窓４４を通じてドレイン領域４に連結してい
るドレイン電極２４とを形成する工程をとることによっ
て、目的とする絶縁ゲート型電界効果トランジスタを得
る。

【００８５】従って、図１〜図４に示す本願第１番目の
発明による絶縁ゲート型電界効果トランジスタの製法に
よれば、図９〜図１２に示す従来の絶縁ゲート型電界効
果トランジスタの製法のように、（ａ）単結晶半導体層
４２内に半導体領域（ウエル）１′を形成し、その半導
体領域（ウエル）１′内にソース領域用領域３′、チャ
ンネル領域用領域５′及びドレイン領域用領域４′を形
成するという工程と、（ｂ）次に単結晶半導体層４２上
に絶縁膜９を形成し、その絶縁膜９を支持基板３０に接
着してから、除去処理によってソース領域用領域３′、
チャンネル領域用領域５′及びドレイン領域用領域４′
からそれぞれソース領域３、チャンネル領域５及びドレ
イン領域４を形成するという工程と、（ｃ）その工程後
に熱アニーリング処理を施すという工程とをとる、とい
う必要がなく、よって、絶縁ゲート型電界効果トランジ
スタを図９〜図１２に示す従来の絶縁ゲート型電界効果
トランジスタの製法の場合に比し少ない工程数で容易に
製造することができる。

【００８６】また、上述したところから明らかなよう
に、絶縁ゲート型電界効果トランジスタとしてのゲート
抵抗が低い、従って絶縁ゲート型電界効果トランジスタ
としての機能を高速に得ることができる絶縁ゲート型電
界効果トランジスタを容易に製造することができる。

【００８７】

【発明の実施の形態２】次に、図５〜図８を伴って本願
第２番目の発明による絶縁ゲート型電界効果トランジス
タの製法の実施の形態を述べよう。図５〜図８におい
て、図１〜図４との対応部分には同一符号を付して、詳
細説明を省略する。図５〜図８に示す本願第２番目の発
明による絶縁ゲート型電界効果トランジスタの製法の実
施の形態は、次に述べる順次の工程をとって、絶縁ゲー
ト型電界効果トランジスタを製造する。

【００８８】すなわち、図１〜図４に示す本願第１番目
の発明による絶縁ゲート型電界効果トランジスタの製法
の場合と同様に、同様の単結晶半導体基板本体４１上に
第１の絶縁膜４３と単結晶半導体層４２とを形成してい
る半導体基板４０を用意する（図５Ａ）。

【００８９】そして、半導体基板４０の単結晶半導体層
４２内に、図１〜図４に示す本願第１番目の発明による
絶縁ゲート型電界効果トランジスタの製法の場合と同様
に、同様の半導体領域１を形成する（図５Ｂ）。

【００９０】次に、単結晶半導体層４２の主面４２ａ側
に、図１〜図４に示す本願第１番目の発明による絶縁ゲ
ート型電界効果トランジスタの製法の実施の形態の場合
と同様に、素子分離用絶縁膜２を、同様に形成する（図
５Ｃ）。

【００９１】次に、半導体領域１の主面１ａ上に、図１
〜図４に示す本願第１番目の発明による絶縁ゲート型電
界効果トランジスタの製法の実施の形態の場合と同様
に、第１のゲート電極７がゲート絶縁膜６を介して形成
されている構成を、同様に形成する（図５Ｄ）。

【００９２】次に、半導体領域１内に、図１〜図４に示
す本願第１番目の発明による絶縁ゲート型電界効果トラ
ンジスタの製法の実施の形態の場合と同様に、半導体領
域１の主面１ａ側からのゲート電極７をマスクとする第
２の導電型としてのｎ型を与える不純物の導入処理によ
って、単結晶半導体基板本体４１側とは反対側からみて
第１のゲート電極７で２分された２つの領域の一方側に
おいて、第２の導電型としてのｎ型を有するオフセット
領域６を第１の絶縁膜４３に達する深さに形成し、次
で、半導体領域１及びオフセット領域６内に、半導体領
域１の主面１ａ側からのゲート電極７をマスクとする第
２の導電型としてのｎ型を与える不純物の導入処理によ
って、単結晶半導体基板本体４１側とは反対側からみて
ゲート電極７を挟んだ両位置において、第２の導電型と
してのｎ型を与える不純物をオフセット領域６に比し高
濃度に導入している第２の導電型としてのｎ型を有する
ソース領域３及びドレイン領域４を、ソース領域３及び
ドレイン領域６間にチャンネル領域５を残すように、そ
れぞれ形成する（図６Ｅ）。

【００９３】次に、単結晶半導体層４２の第１の絶縁膜
４３側とは反対側の面上に、図１〜図４に示す本願第１
番目の発明による絶縁ゲート型電界効果トランジスタの
製法の実施の形態の場合と同様に、平らな面９ａを有す
る第２の絶縁膜９を形成する（図６Ｆ）。

【００９４】次に、第２の絶縁膜９に、図１〜図４に示
す本願第１番目の発明による絶縁ゲート型電界効果トラ
ンジスタの製法の実施の形態の場合と同様に、その絶縁
膜９の平らな面９ａ側から、第１のゲート電極７を外部
に臨ませるゲート電極用窓１２を形成する（図６Ｇ）。

【００９５】次に、ゲート電極用窓１２内に、図１〜図
４に示す本願第１番目の発明による絶縁ゲート型電界効
果トランジスタの製法の実施の形態の場合と同様に、金
属でなる第２のゲート電極１７を、ゲート電極用窓１２
を埋め、第１のゲート電極７側とは反対側の面が第２の
絶縁膜９の平らな面９ａの延長面上に延長するように形
成する（図７Ｈ）。

【００９６】次に、第２の絶縁膜９の平らな面９ａ及び
第２のゲート電極１７の第１のゲート電極７側とは反対
側の面上に、図１〜図４に示す本願第１番目の発明によ
る絶縁ゲート型電界効果トランジスタの製法の実施の形
態の場合と同様に、絶縁膜１８を同様に形成する（図７
Ｉ）。

【００９７】次に、第２の絶縁膜９を、その平らな面９
ａ側において、図１〜図４に示す本願第１番目の発明に
よる絶縁ゲート型電界効果トランジスタの製法の実施の
形態の場合と同様に、絶縁膜１８を介して支持基板３０
に接着する（図７Ｊ）。

【００９８】次に、単結晶半導体基板本体４１に対し、
図１〜図４に示す本願第１番目の発明による絶縁ゲート
型電界効果トランジスタの製法の実施の形態の場合と同
様に、除去処理を施し、単結晶半導体基板本体４１を除
去し、第１の絶縁膜４３を露呈させる（図８Ｋ）。

【００９９】次に、第１の絶縁膜４３に、図１〜図４に
示す本願第１番目の発明による絶縁ゲート型電界効果ト
ランジスタの製法の実施の形態の場合と同様に、ソース
領域３及びチャンネル領域５を外部に臨ませるソース用
兼バックゲート電圧付与用電極用窓３３と、ドレイン領
域４を外部に臨ませるドレイン電極用窓４４を形成する
（図８Ｌ）。

【０１００】次に、第１の絶縁膜４３上に、図１〜図４
に示す本願第１番目の発明による絶縁ゲート型電界効果
トランジスタの製法の実施の形態の場合と同様に、ソー
ス用兼バックゲート電圧付与用電極用窓３３を通じてソ
ース領域３及びチャンネル領域５に連結しているソース
用兼バックゲート電圧付与用電極２３と、ドレイン領域
４にドレイン電極用窓４４を通じて連結しているドレイ
ン電極２４を形成する（図８Ｍ）。

【０１０１】また、図示しないが、図１〜図４に示す本
願第１番目の発明による絶縁ゲート型電界効果トランジ
スタの製法の場合と同様に、第１の絶縁膜４３及び素子
分離用絶縁膜２を通したゲート電極引出用窓を通じて第
２のゲート電極１７に連結しているゲート電極引出用導
電性層を形成する。

【０１０２】以上が、本願第２番目の発明による絶縁ゲ
ート型電界効果トランジスタの製法の実施の形態であ
る。

【０１０３】図５〜図８に示す本願第２番目の発明によ
る絶縁ゲート型電界効果トランジスタの製法によって製
造された絶縁ゲート型電界効果トランジスタ（図８Ｍ）
は、単結晶半導体層１内にその主面１ａ側からソース領
域３及びドレイン領域４がそれら間にチャンネル領域５
を残すように第１の絶縁膜４３に達する深さに形成され
ているのに代え、単結晶半導体層１内に、（ａ）主面
１ａ側から上述したのと同様のソース領域３と第２の導
電型としてのｎ型を与える不純物を比較的低い濃度で導
入している第２の導電型としてのｎ型を有するオフセッ
ト領域６とが、それら間に上述したのと同様のチャンネ
ル領域５を残すように、第１の絶縁膜４３に達する深さ
に形成されているとともに、主面１ａ側から、上述し
たのと同様のドレイン領域４が、オフセット領域６にチ
ャンネル領域５側とは反対側において連接して、第１の
絶縁膜４３に達する深さに形成されていることを除い
て、図１〜図４に示す本願第１番目の発明による絶縁ゲ
ート型電界効果トランジスタの製法によって製造された
絶縁ゲート型電界効果トランジスタの場合と同様の構成
を有する。

【０１０４】従って、図５〜図８に示す本願第２番目の
発明による絶縁ゲート型電界効果トランジスタの製法に
よって製造された絶縁ゲート型電界効果トランジスタ
（図８Ｍ）によれば、詳細説明は省略するが、図１〜図
４に示す本願第１番目の発明による絶縁ゲート型電界効
果トランジスタの製法によって製造された絶縁ゲート型
電界効果トランジスタ（図４Ｍ）の場合と同様の作用・
効果が得られることは明らかである。

【０１０５】また、図５〜図８に示す本願第２番目の発
明による従来の絶縁ゲート型電界効果トランジスタの製
法によって製造された絶縁ゲート型電界効果トランジス
タ（図８Ｍ）の場合、チャンネル領域５及びドレイン領
域４間にオフセット領域６が介挿されている構成を有す
るので、ソース用兼バックゲート電圧付与用電極２３及
びドレイン電極２４間の耐圧を、チャンネル領域５及び
ドレイン領域４間にオフセット領域６が介挿されていな
い、図１〜図４に示す本願第１番目の発明による絶縁ゲ
ート型電界効果トランジスタの製法によって製造された
絶縁ゲート型電界効果トランジスタ（図４Ｍ）の場合に
比し高くすることができ、よってソース用兼バックゲー
ト電圧付与用電極２３及びドレイン電極２４間に負荷を
通じて接続される電源の電圧の制限を、チャンネル領域
５及びドレイン領域４間にオフセット領域６が介挿され
ていない、図１〜図４に示す本願第１番目の発明による
絶縁ゲート型電界効果トランジスタの製法によって製造
された絶縁ゲート型電界効果トランジスタ（図４Ｍ）の
場合に比し、緩和し得る。

【０１０６】以上で、図５〜図８に示す本発明による絶
縁ゲート型電界効果トランジスタの製法の実施の形態に
よって製造された絶縁ゲート型電界効果トランジスタ
（図８Ｍ）が明らかになった。

【０１０７】上述したところから、図１〜図４に示す本
願第１番目の発明による絶縁ゲート型電界効果トランジ
スタの製法の実施の形態によれば、図９〜図１２に示す
従来の絶縁ゲート型電界効果トランジスタの製法の場合
と同様に、上述した絶縁ゲート型電界効果トランジスタ
としての機能を安定して得ることができるとともに、絶
縁ゲート型電界効果トランジスタとしての機能を高速に
得るすることができ、しかも耐圧の高い絶縁ゲート型電
界効果トランジスタを製造することができる。

【０１０８】また、図５〜図８に示す本願第２番目の発
明による絶縁ゲート型電界効果トランジスタの製法の実
施の形態によれば、図１〜図４に示す本願第１番目の発
明による絶縁ゲート型電界効果トランジスタの製法の場
合と同様に、単結晶半導体基板本体４１上に第１の絶縁
膜４３と単結晶半導体層４２とがそれらの順に形成され
ている半導体基板４０から出発しているので、詳細説明
は省略するが、図１〜図４に示す本願第１番目の発明に
よる絶縁ゲート型電界効果トランジスタの製法の場合と
同様の特徴を以って、絶縁ゲート型電界効果トランジス
タを製造することができる。

【０１０９】なお、上述においては、本願第１番目の発
明及び本願第２番目の発明による絶縁ゲート型電界効果
トランジスタの製法のそれぞれについて、１つの実施の
形態を述べたに留まり、ｐ型をｎ型、ｎ型をｐ型に読み
替えることもでき、その他、本発明の精神を脱すること
なしに、種々の変型、変更をなし得るであろう。

【０１１０】

【発明の効果】絶縁ゲート型電界効果トランジスタとし
てのゲート抵抗が低く、従って絶縁ゲート型電界効果ト
ランジスタとしての機能を高速に得ることができる絶縁
ゲート型電界効果トランジスタを、少ない工程数で容易
に製造することができる。

【図面の簡単な説明】

【図１】本願第１番目の発明による絶縁ゲート型電界効
果トランジスタの製法の実施の形態の説明に供する、順
次の工程における略線的断面図である。

【図２】本願第１番目の発明による絶縁ゲート型電界効
果トランジスタの製法の実施の形態の説明に供する、図
１に示す順次の工程に続く順次の工程における略線的断
面図である。

【図３】本願第１番目の発明による絶縁ゲート型電界効
果トランジスタの製法の実施の形態の説明に供する、図
２に示す順次の工程に続く順次の工程における略線的断
面図である。

【図４】本願第１番目の発明による絶縁ゲート型電界効
果トランジスタの製法の実施の形態の説明に供する、図
３に示す順次の工程に続く順次の工程における略線的断
面図である。

【図５】本願第２番目の発明による絶縁ゲート型電界効
果トランジスタの製法の実施の形態の説明に供する、順
次の工程における略線的断面図である。

【図６】本願第２番目の発明による絶縁ゲート型電界効
果トランジスタの製法の実施の形態の説明に供する、図
５に示す順次の工程に続く順次の工程における略線的断
面図である。

【図７】本願第２番目の発明による絶縁ゲート型電界効
果トランジスタの製法の実施の形態の説明に供する、図
６に示す順次の工程に続く順次の工程における略線的断
面図である。

【図８】本願第２番目の発明による絶縁ゲート型電界効
果トランジスタの製法の実施の形態の説明に供する、図
７に示す順次の工程に続く順次の工程における略線的断
面図である。

【図９】従来の絶縁ゲート型電界効果トランジスタの製
法の説明に供する、順次の工程における略線的断面図で
ある。

【図１０】従来の絶縁ゲート型電界効果トランジスタの
製法の説明に供する、図９に示す順次の工程に続く順次
の工程における略線的断面図である。

【図１１】従来の絶縁ゲート型電界効果トランジスタの
製法の説明に供する、図１０に示す順次の工程に続く順
次の工程における略線的断面図である。

【図１２】従来の他の絶縁ゲート型電界効果トランジス
タの製法の説明に供する、順次の工程における略線的断
面図である。

【図１３】従来の他の絶縁ゲート型電界効果トランジス
タの製法の説明に供する、図１２に示す順次の工程に続
く順次の工程における略線的断面図である。

【図１４】従来の他の絶縁ゲート型電界効果トランジス
タの製法の説明に供する、図１３に示す順次の工程に続
く順次の工程における略線的断面図である。

【図１５】従来の他の絶縁ゲート型電界効果トランジス
タの製法の説明に供する、図１４に示す順次の工程に続
く順次の工程における略線的断面図である。

【図１６】従来の他の絶縁ゲート型電界効果トランジス
タの製法の説明に供する、図１５に示す順次の工程に続
く順次の工程における略線的断面図である。

【符号の説明】

１ 単結晶半導体層 １′ 半導体領域（ウエル） １ａ、１ｂ 単結晶半導体層１の主面 ２ 素子分離用絶縁膜 ３ ソース領域 ３ ソース領域用領域 ４ ドレイン領域 ４’ ドレイン領域用領域 ５ チャンネル領域 ５’ チャンネル領域用領域 ６ オフセット領域 ６’ オフセット領域用領域 ７ ゲート電極、第１のゲート電極 ８ ゲート絶縁膜 ９、１０、１１ 絶縁膜 １２ ゲート電極用窓 １３ ソース用兼バックゲート電圧付
与用電極用窓 １４ ドレイン電極用窓 １７ 第２のゲート電極 １８ 絶縁膜 ２３ ソース用兼バックゲート電圧付
与用電極 ２４ ドレイン電極 ３０ 支持基板 ３３ ソース用兼バックゲート電圧付
与用電極用窓 ３４ ドレイン電極用窓 ４０ 半導体基板 ４１ 単結晶半導体基板 ４２ 単結晶半導体層 ４３ 絶縁膜

Claims (2)

【特許請求の範囲】
1. 【請求項１】単結晶半導体基板本体上に第１の絶縁膜と
   第１の導電型を与える不純物または第１の導電型とは逆
   の第２の導電型を与える不純物のいずれも意図的に導入
   させていない単結晶半導体層とがそれらの順に形成され
   ている半導体基板を用意する工程と、 上記単結晶半導体層内に上記単結晶半導体基板本体側と
   は反対側の主面側から、第１の導電型を有する半導体領
   域を上記第１の絶縁膜に達する深さに形成する工程と、 上記単結晶半導体層の上記主面側に、素子分離用絶縁膜
   を、上記単結晶半導体基板本体側とは反対側からみて上
   記半導体領域を取り囲むように形成する工程と、 上記半導体領域の上記単結晶半導体基板本体側とは反対
   側の主面上に、第１のゲート電極がゲート絶縁膜を介し
   て形成されている構成を、上記単結晶半導体基板本体側
   とは反対側からみて上記半導体領域を２分するように且
   つ上記第１のゲート電極が素子分離用絶縁膜上に延長す
   るように形成する工程と、 上記半導体領域内に、上記単結晶半導体基板本体側とは
   反対側の主面側から、上記単結晶半導体基板側とは反対
   側からみて上記第１のゲート電極を挟んだ両位置におい
   て、第２の導電型を有するソース領域及びドレイン領域
   を、それら間にチャンネル領域を残すように、それぞれ
   上記第１の絶縁膜に達する深さに形成する工程と、 上記単結晶半導体層の上記主面上に、上記素子分離用絶
   縁膜、上記第１のゲート電極、上記ゲート絶縁膜、上記
   ソース領域及び上記ドレイン領域を覆い且つ上記単結晶
   半導体層側とは反対側の面を平らな面としている第２の
   絶縁膜を形成する工程と、 上記第２の絶縁膜に、その平らな面側から、上記第１の
   ゲート電極を外部に臨ませるゲート電極用窓を形成する
   工程と、 上記ゲート電極用窓内に、上記第１のゲート電極に連結
   している金属でなる第２のゲート電極を、当該ゲート電
   極用窓を埋めるように形成する工程と、 その工程後、上記第２の絶縁膜を、その平らな面側にお
   いて、支持基板に接着する工程と、 その工程後、上記単結晶半導体基板本体を除去する工程
   と、 上記第１の絶縁膜に、上記ソース領域及び上記チャンネ
   ル領域を外部に臨ませるソース用兼バックゲート電圧付
   与用電極用窓と、上記ドレイン領域を外部に臨ませるド
   レイン電極用窓とを形成する工程と、 上記第１の絶縁膜上に、上記ソース用兼バックゲート電
   圧付与用電極用窓を通じて上記ソース領域及び上記チャ
   ンネル領域に連結しているソース用兼バックゲート電圧
   付与用電極と、上記ドレイン電極用窓を通じて上記ドレ
   イン領域４に連結しているドレイン電極とを形成する工
   程とを有することを特徴とする絶縁ゲート型電界効果ト
   ランジスタの製法。
2. 【請求項２】単結晶半導体基板本体上に第１の絶縁膜と
   第１の導電型を与える不純物または第１の導電型とは逆
   の第２の導電型を与える不純物のいずれも意図的に導入
   させていない単結晶半導体層とがそれらの順に形成され
   ている半導体基板を用意する工程と、 上記単結晶半導体層内に上記単結晶半導体基板本体側と
   は反対側の主面側から、第１の導電型を有する半導体領
   域を上記第１の絶縁膜に達する深さに形成する工程と、 上記単結晶半導体層の上記主面側に、素子分離用絶縁膜
   を、上記単結晶半導体基板本体側とは反対側からみて上
   記半導体領域を取り囲むように形成する工程と、 上記半導体領域の上記単結晶半導体基板本体側とは反対
   側の主面上に、第１のゲート電極がゲート絶縁膜を介し
   て形成されている構成を、上記単結晶半導体基板本体側
   とは反対側からみて上記半導体領域を２分するように且
   つ上記第１のゲート電極が素子分離用絶縁膜上に延長す
   るように形成する工程と、 上記半導体領域内に、上記単結晶半導体基板本体側とは
   反対側の主面側から、上記単結晶半導体基板側とは反対
   側からみて上記第１のゲート電極を挟んだ両位置の一方
   側において第２の導電型を有するオフセット領域を上記
   第１の絶縁膜に達する深さに形成し、次で、上記半導体
   領域及び上記オフセット領域内に、上記単結晶半導体基
   板側とは反対側からみて上記第１のゲート電極を挟んだ
   両位置において、第２の導電型を与える不純物を上記オ
   フセット領域に比し高濃度に導入している第２の導電型
   を有するソース領域及びドレイン領域を、上記ソース領
   域及び上記オフセット領域間にチャンネル領域を残すよ
   うに、それぞれ上記第１の絶縁膜に達する深さに形成す
   る工程と、 上記単結晶半導体層の上記主面上に、上記素子分離用絶
   縁膜、上記第１のゲート電極、上記ゲート絶縁膜、上記
   ソース領域、上記オフセット領域及び上記ドレイン領域
   を覆い且つ上記単結晶半導体層側とは反対側の面を平ら
   な面としている第２の絶縁膜を形成する工程と、 上記第２の絶縁膜に、その平らな面側から、上記第１の
   ゲート電極を外部に臨ませるゲート電極用窓を形成する
   工程と、 上記ゲート電極用窓内に、上記第１のゲート電極に連結
   している金属でなる第２のゲート電極を、当該ゲート電
   極用窓を埋めるように形成する工程と、 その工程後、上記第２の絶縁膜を、その平らな面側にお
   いて、支持基板に接着する工程と、 その工程後、上記単結晶半導体基板本体を除去する工程
   と、 上記第１の絶縁膜に、上記ソース領域及び上記チャンネ
   ル領域を外部に臨ませるソース用兼バックゲート電圧付
   与用電極用窓と、上記ドレイン領域を外部に臨ませるド
   レイン電極用窓とを形成する工程と、 上記第１の絶縁膜上に、ソース用兼バックゲート電圧付
   与用電極用窓を通じて上記ソース領域及び上記チャンネ
   ル領域に連結しているソース用兼バックゲート電圧付与
   用電極と、上記ドレイン電極用窓を通じて上記ドレイン
   領域に連結しているドレイン電極とを形成する工程とを
   有することを特徴とする絶縁ゲート型電界効果トランジ
   スタの製法。