JPH11202905A - 二重化パルス入力装置 - Google Patents

Abstract

(57)【要約】 【課題】 二重化されたパルス入力装置は、待機側を活
線脱着する場合に、そのパルスカウントの積算値がゼロ
クリアされ稼働側と食い違うことがある。 【解決手段】 プロセスからの入力パルスをパルス入力
モジュールペアの双方へ入力するとともに、伝送制御モ
ジュールはパルス入力モジュールぺア間の稼働/待機切
替え回路により決定される稼働側からのパルスカウント
の積算値のみを制御MPUへ通知する二重化パルス入力装
置において、伝送制御モジュールが、互いにペアとなる
稼働側と待機側のパルス入力モジュールのパルスカウン
ト値を比較して、異なる場合にカウント値が一致するま
で稼働側から待機側へパルスカウントの積算値を送信す
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、分散形制御システ
ムを構成するコントローラにおいてプロセスと直接イン
タフェースする二重化パルス入力装置に関する。

【０００２】

【従来の技術】図３に分散形制御システムの構成例を示
す。図３において、１はマンマシンインタフェース装
置、２は制御用LAN、31〜3nはコントローラである。分
散形制御システムは、図示されたように、分散設置され
た複数のコントローラ31〜3nを制御用LAN２で結合し、
これらを１以上のマンマシンインタフェース装置１で管
理するシステムである。図３におけるコントローラの構
成例を図４に示す。図４において、４は制御MPU、５はI
Oリンク、61〜6nはパルス入力装置であり、制御MPU４は
プロセス制御のための演算を行い、分散設置された複数
のパルス入力装置61〜6nとIOリンク５経由でデータ交換
を行う。

【０００３】これらパルス入力装置61〜6nは、エンコー
ダやリレーと接続され、パルス入力装置の電源投入時か
らのパルス入力数をディジタル量で積算する。これらの
コントローラは、一般的に信頼性の高いことが要求され
る。図５に、信頼性を高めるために二重化したコントロ
ーラの例を示す。図５において、4A,4Bは制御MPU、5A,5
BはIOリンク、61〜6nはパルス入力装置であり、制御MPU
4A,4BとIOリンク5A,5Bが二重化され、IOリンク5A,5Bに
それぞれパルス入力装置61〜6nが接続されている。

【０００４】図６に制御MPUとIOリンクの二重化に対応
するパルス入力装置61の構成例を示す。図６において、
5A,5BはIOリンク、7A,7Bは伝送制御モジュール、８はIO
バス、91〜9nはパルス入力モジュールであり、伝送制御
モジュール7A,7Bは、IOリンク5A,5B及びIOバス８とイン
タフェースし、制御MPU4A,4Bとパルス入力モジュール91
〜9n間のデータ交換を中継している。一方パルス入力モ
ジュール91〜9nは、プロセスと直接インタフェースして
いる。図６の例では、制御MPU4A,4BとIOリンク5A,5Bの
二重化に対応して、伝送制御モジュール7A,7Bが二重化
されており、制御MPU4A,4BとIOリンク5A,5Bの稼働/待機
の切り替わりに対応して、伝送制御モジュール7A,7Bが
切り替えられる。

【０００５】図１に、伝送制御モジュールだけでなく、
パルス入力モジュールとIOバスも二重化したパルス入力
装置の構成例を示す。図において、61はIOシェルフ上に
実装されたパルス入力装置であり、2枚の伝送制御モジ
ュール7A,7Bと16枚のパルス入力モジュールの実装スロ
ットを有しており、IOシェルフ上に16台のパルス入力装
置を構成している。また、8A,8BはIOバス、91A,91B〜98
A,98Bはパルス入力モジュールである。

【０００６】また、パルス入力装置61上のスロット番号
00と01,02と03,・・・14と15には、それぞれ同一構成の
パルス入力モジュール91,92,・・・98が実装され、A,B
のペアで二重化される。A,Bのペアは、一方を稼働、他
方を待機とし、双方がプロセスに接続される。プロセス
からの入力信号は稼働、待機の双方へ入力され、伝送制
御モジュール7A,7Bヘのデータ送信は稼働、待機の双方
が行う。また、図中のDは、伝送制御モジュール7A,7Bお
よびパルス入力モジュール91A,91B〜98A,98Bの各ペア間
で入出力される稼働／待機切替信号である。

【０００７】

【発明が解決しようとする課題】しかしながら、上述し
た従来技術には、次のような不都合な点がある。 （１）二重化されたパルス入力モジュールの稼働側に異
常が発生した場合は、それまでの待機側モジュールが稼
働側モジュールに切替って処理を引き継ぐのであるが、
その際、待機側のパルスカウントの積算値が稼働側のパ
ルスカウントの積算値と同一でなければならないのに、
同一でない場合があった。

【０００８】（２）パルス入力モジュールは活線で脱着
できなければならないが、待機側のパルス入力モジュー
ルを活線脱着すると、待機側のパルスカウントはその時
点の積算値をゼロクリアして新たに開始されるため、稼
働側と待機側でパルスカウントの積算値が異なることに
なる。 （３）パルス入力モジュールのパルスカウント機能に個
体差がある場合、稼働側のパルスカウントと待機側のパ
ルスカウントの積算値に誤差が生じてしまう。すなわ
ち、これらのことから、伝送制御モジュールは、二重化
されたパルス入力モジュールの稼働側と待機側のパルス
カウントを常に一致させておく必要がある。

【０００９】

【課題を解決するための手段】そこで上記課題を解決す
るために、請求項１の発明は、制御MPUとIOリンクを介
して接続されてコントローラを構成するパルス入力装置
であって、複数のパルス入力モジュール、これら複数の
パルス入力モジュールをIOバス経由で制御する伝送制御
モジュール、及び伝送制御モジュールとパルス入力モジ
ュールを収納するIOシェルフで構成され、IOシェルフの
隣接する２つの実装スロットごとに同一構成のパルス入
力モジュールを実装し、その一方を稼働、他方を待機と
してパルス入力モジュールを二重化し、プロセスからの
入力パルスをパルス入力モジュールペアの双方へ入力す
るとともに、伝送制御モジュールはパルス入力モジュー
ルぺア間の稼働/待機切替え回路により決定される稼働
側からのパルスカウントの積算値のみを制御MPUへ通知
する二重化パルス入力装置において、伝送制御モジュー
ルにあって、互いにペアとなる稼働側と待機側のパルス
入力モジュールのパルスカウント値を比較し、異なる場
合にカウント値が一致するまで稼働側から待機側へパル
スカウントの積算値を送信させる手段を備えたことを特
徴とする。

【００１０】すなわち、請求項１の発明は、IOモジュー
ルペアのパルス入力モジュールにおいて、待機側の活線
保守時に稼働側のパルスカウントの積算値と待機側の積
算値を一致させるために、伝送制御モジュールが稼働側
と待機側の積算値の差が0になるまで、稼働側から通信
で送られたパルスカウントの積算値を待機側に送信する
ことでパルスカウントの積算値データの等値化を行うよ
うにしたものである。

【００１１】請求項２の発明は、制御MPUとIOリンクを
介して接続されてコントローラを構成するパルス入力装
置であって、複数のパルス入力モジュール、これら複数
のパルス入力モジュールをIOバス経由で制御する伝送制
御モジュール、及び伝送制御モジュールとパルス入力モ
ジュールを収納するIOシェルフで構成され、IOシェルフ
の隣接する２つの実装スロットごとに同一構成のパルス
入力モジュールを実装し、その一方を稼働、他方を待機
としてパルス入力モジュールを二重化し、プロセスから
の入力パルスをパルス入力モジュールペアの双方へ入力
するとともに、伝送制御モジュールはパルス入力モジュ
ールぺア間の稼働/待機切替え回路により決定される稼
働側からのパルスカウントの積算値のみを制御MPUへ通
知する二重化パルス入力装置において、伝送制御モジュ
ールにあって、互いにペアとなる稼働側と待機側のパル
ス入力モジュールのパルスカウント値を比較し、異なる
場合にその差分を算出して待機側へ送り、待機側のカウ
ント値に加算する手段を備えたことを特徴とする。

【００１２】すなわち、請求項２の発明は、IOモジュー
ルペアのパルス入力モジュールにおいて、通常時および
待機側の活線保守時に稼働側のパルスカウントの積算値
と待機側の積算値を一致させるために、伝送制御モジュ
ールが稼働側と待機側の積算値の差が0になるまで稼働
側から通信で送られたパルスカウントの積算値と待機側
から通信で送られたパルスカウントの積算値との差を待
機側に送信することでパルスカウントの積算値データの
等値化を行うようにしたものである。

【００１３】請求項３の発明は、制御MPUとIOリンクを
介して接続されてコントローラを構成するパルス入力装
置であって、複数のパルス入力モジュール、これら複数
のパルス入力モジュールをIOバス経由で制御する伝送制
御モジュール、及び伝送制御モジュールとパルス入力モ
ジュールを収納するIOシェルフで構成され、IOシェルフ
の隣接する２つの実装スロットごとに同一構成のパルス
入力モジュールを実装し、その一方を稼働、他方を待機
としてパルス入力モジュールを二重化し、プロセスから
の入力パルスをパルス入力モジュールペアの双方へ入力
するとともに、伝送制御モジュールはパルス入力モジュ
ールぺア間の稼働/待機切替え回路により決定される稼
働側からのパルスカウントの積算値のみを制御MPUへ通
知する二重化パルス入力装置において、互いにペアとな
る稼働側と待機側のパルス入力モジュール間を接続する
等値化リンクと、稼働側とされたパルス入力モジュール
にあって、待機側から等値化リンクを介して一致信号が
送られてくるまで、稼働側の現在カウント値を等値化リ
ンクを介して待機側へ送信する手段と、待機側とされた
パルス入力モジュールにあって、稼働側から等値化リン
クを介して送られたカウント値を用いて待機側のカウン
ト値を書き換えるとともに、待機側と稼働側のパルスカ
ウント値を比較して両者が一致した場合に一致信号を等
値化リンクを介して稼働側へ送信する手段とを備えたこ
とを特徴とする。

【００１４】すなわち、請求項３の発明は、IOモジュー
ルペアのパルス入力モジュールにおいて、待機側の活線
保守時に稼働側のパルスカウントの積算値と待機側の積
算値を一致させるために、待機側が稼働側との積算値と
の差が0になったと判断する信号を稼働側に通知するま
で、稼働側パルス入力モジュールが自らのパルスカウン
トの積算値を待機側に送信することでパルスカウントの
積算値データの等値化を行うようにしたものである。

【００１５】

【発明の実施の形態】以下、本発明の実施形態を説明す
る。はじめに請求項１の発明にかかる第１の実施形態に
ついて説明する。この実施形態のハードウエア的な構成
要素は、前述した従来技術と同一であり、二重化におけ
る活線保守時の動作のみが異なるものである。すなわ
ち、図１に示されるように、61はIOシェルフ上に実装さ
れたパルス入力装置であり、2枚の伝送制御モジュール7
A,7Bと16枚のパルス入力モジュールの実装スロットを有
しており、IOシェルフ上に16台のパルス入力装置が構成
されている。

【００１６】また、8A,8BはIOバス、91A,91B〜98A,98B
はパルス入力モジュールである。パルス入力装置61上の
スロット番号00と01,02と03,・・・14と15には、それぞ
れ同一構成のパルス入力モジュール91,92,・・・98が実
装され、A,Bのペアで二重化される。A,Bのペアは、一方
を稼働、他方を待機とし、双方がプロセスに接続され
る。プロセスからの入力信号は稼働、待機の双方へ入力
され、伝送制御モジュール7A,7Bヘのデータ送信は稼
働、待機の双方が行う。なお、以後の図示例の説明で
は、便宜上、各ブロックともA側を稼働とし、B側を待機
として説明する。

【００１７】この実施形態は、稼働／待機双方のパルス
入力モジュール91A,91B〜98A,98Bが電源投入時に同時に
立ち上げられ、かつ稼働／待機双方のパルスカウント機
能が同一であってパルスカウント計測に誤差がない場合
に適用される。また、伝送制御モジュール7A,7Bは稼働
／待機双方の入力データをIOバス8A,8B経由で読み込
み、稼働側のデータのみを上位コントローラに通知す
る。この時点で稼働／待機双方のパルスカウント積算値
は同一である。

【００１８】また、この時に待機側のパルス入力モジュ
ール91B〜98Bを活線の状態で保守を行うと、その後、活
線保守が行われたパルス入力モジュール91B〜98Bのパル
スカウントの積算値は、必ず0からカウントが開始され
る。そのため稼働側パルスカウント積算値との間に差を
生じる。そこで、伝送制御モジュール7A,7Bは、稼働側
と待機側の積算値の差が0になるまで稼働側のパルス入
力モジュール91A〜98Aのパルスカウントの積算値をIOバ
ス8A,8B経由で待機側のパルス入力モジュール91B〜98B
に送信し、待機側自身が計測したカウンタの現在値と置
き換えることで稼働／待機双方のデータ等値化を行う。

【００１９】さらにここで、データ等値化を確実かつ高
速で実施するために、IOリンク5A,5Bの伝送速度を、パ
ルス入力モジュール91A,91B〜98A,98Bに入力されるパル
ス周波数よりも、充分に大きくする。例えば、パルス周
波数は最大20kHz(1カウント50μsec)が一般的であるの
で、IOリンク5A,5Bはその1000倍の20Mbps(150バイト/50
μsec)程度とする。

【００２０】次に、請求項２の発明にかかる第２の実施
形態について説明する。この第２の実施形態のハードウ
エア的な構成要素は、前述した第１の実施形態と同一で
あるが、二重化における伝送制御モジュールと待機側パ
ルス入力モジュールの動作が異なるものである。この実
施形態も、伝送制御モジュールとパルス入力モジュール
が二重化されており、稼働／待機双方のパルス入力モジ
ュール91A,91B〜98A,98Bが電源投入時に同時に立ち上げ
られ、かつ稼働／待機双方のパルスカウント機能が同一
ではあるがパルスカウント計測に誤差がある場合に適用
される。

【００２１】また、伝送制御モジュール7A,7Bは稼働／
待機双方の入力データをIOバス8A,8B経由で読み込み、
稼働側のデータのみを上位コントローラに通知する。こ
の時点で稼働／待機双方のパルスカウント積算値は誤差
があるため補正をかける必要がある。そこで、伝送制御
モジュール7A,7Bは稼働／待機双方の入力データの差を
計算し、IOバス8A,8Bの伝送速度を考慮した上で、待機
側パルス入力モジュール91B〜98Bに送るべき等値化デー
タの差分ΔTを算出する。伝送制御モジュール7A,7Bは、
その差分ΔTが0になるまでIOバス経由で差分ΔTを待機
側に送信する。

【００２２】待機側は送られた差分ΔTを待機側自身が
計測した現在値カウンタに加算することで稼働／待機双
方のデータ等値化を行う。また、この時に待機側のパル
ス入力モジュール91B〜98Bを活線の状態で保守を行う
と、その後、活線保守が行われたパルス入力モジュール
91B〜98Bのパルスカウントの積算値は、必ず0からカウ
ントが開始される。そのため稼働側のパルス入力モジュ
ール91A〜98Aのパルスカウント積算値との間に差を生じ
るが、上述した処理が伝送制御モジュール7A,7Bによっ
て行われるため、活線保守における稼働／待機双方のデ
ータ等値化は通常動作で実現される。

【００２３】次に、請求項３の発明にかかる第３の実施
形態について説明する。この第３の実施形態のハードウ
エア的な構成は、図２のように構成されている。この実
施形態の主たる構成は図１と共通であり、異なるのはパ
ルス入力モジュール91A,91B〜98A,98Bの稼働／待機の各
ペア間に等値化リンク10を追加したことである。この実
施形態は、伝送制御モジュールとパルス入力モジュール
が二重化されており、稼働／待機双方のパルス入力モジ
ュール91A,91B〜98A,98Bが電源投入時に同時に立ち上げ
られ、かつ稼働／待機双方のパルスカウント機能が同一
であってパルスカウント計測に誤差がない場合に適用さ
れる。

【００２４】また、伝送制御モジュール7A,7Bは稼働／
待機双方の入力データをIOバス8A,8B経由で読み込み、
稼働側のデータのみを上位コントローラに通知する。こ
の時点で稼働／待機双方のパルス入力モジュール91A,91
B〜98A,98Bのパルスカウント積算値は同一である。ま
た、この時に待機側のパルス入力モジュール91B〜98Bを
活線の状態で保守を行うと、その後、活線保守が行われ
たパルス入力モジュール91B〜98Bのパルスカウントの積
算値は、必ず0からカウントが開始される。そのため稼
働側のパルス入力モジュール91A〜98Aのパルスカウント
積算値との間に差を生じる。

【００２５】そこで、稼働側のパルス入力モジュール91
A〜98Aが自身のパルスカウントの積算値を等値化リンク
10経由で待機側のパルス入力モジュール91B〜98Bへ送信
し、待機側の現在カウンタ値と置き換えることで稼働／
待機双方のデータ等値化を行う。この等値化は、待機側
の積算値が稼働側の積算値と一致してその差が0となる
と、一致信号が待機側から等値化リンク10経由で稼働側
に通知されることで終了する。さらにここで、データ等
値化を確実かつ高速で実施するために、パルス入力モジ
ュール91A,91B〜98A,98Bに入力されるパルス周波数より
も等値化化リンク10の伝送速度を充分に大きくする。例
えば、パルス周波数は最大20kHz(1カウント50μsec)が
一般的であるので、等値化リンク10はその1000倍の20Mb
ps(150バイト/50μsec)程度とする。

【００２６】

【発明の効果】以上述べたように本発明によれば、制御
MPUにIOリンクで接続されるリモートパルス入力装置の
ように、パルス入力モジュールを二重化した場合に、待
機側のパルス入力モジュールを活線脱着したときに発生
する稼働側とのパルスカウント値の齟齬が自動的に解消
されて、プロセス制御システムの信頼性がより向上す
る。

【図面の簡単な説明】

【図１】本発明の第１および第２の実施形態の構成を示
すブロック図である。

【図２】本発明の第３の実施形態の構成を示すブロック
図である。

【図３】本発明が適用される分散形制御システムの構成
例を示す図である。

【図４】本発明が適用されるコントローラの構成例を示
す図である。

【図５】本発明が適用されるコントローラの構成例を示
す図である。

【図６】従来の二重化パルス入力装置を示す図である。

【符号の説明】

5A,5B IOリンク 7A,7B 伝送制御モジュール 8A,8B IOバス 10 等値化リンク 61 IOシェルフ 9１〜98 パルス入力モジュール 91A,91B〜98A,98B パルス入力モジュール

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号 ＦＩ Ｇ０６Ｆ 15/16 ４７０ Ｇ０６Ｆ 15/16 ３２０Ｄ 19/00 15/46

Claims (3)

【特許請求の範囲】
1. 【請求項１】 制御MPUとIOリンクを介して接続されて
   コントローラを構成するパルス入力装置であって、複数
   のパルス入力モジュール、これら複数のパルス入力モジ
   ュールをIOバス経由で制御する伝送制御モジュール、及
   び伝送制御モジュールとパルス入力モジュールを収納す
   るIOシェルフで構成され、IOシェルフの隣接する２つの
   実装スロットごとに同一構成のパルス入力モジュールを
   実装し、その一方を稼働、他方を待機としてパルス入力
   モジュールを二重化し、プロセスからの入力パルスをパ
   ルス入力モジュールペアの双方へ入力するとともに、伝
   送制御モジュールはパルス入力モジュールぺア間の稼働
   /待機切替え回路により決定される稼働側からのパルス
   カウントの積算値のみを制御MPUへ通知する二重化パル
   ス入力装置において、 伝送制御モジュールにあって、互いにペアとなる稼働側
   と待機側のパルス入力モジュールのパルスカウント値を
   比較し、異なる場合にカウント値が一致するまで稼働側
   から待機側へパルスカウントの積算値を送信させる手段
   を備えたことを特徴とする二重化パルス入力装置。
2. 【請求項２】 制御MPUとIOリンクを介して接続されて
   コントローラを構成するパルス入力装置であって、複数
   のパルス入力モジュール、これら複数のパルス入力モジ
   ュールをIOバス経由で制御する伝送制御モジュール、及
   び伝送制御モジュールとパルス入力モジュールを収納す
   るIOシェルフで構成され、IOシェルフの隣接する２つの
   実装スロットごとに同一構成のパルス入力モジュールを
   実装し、その一方を稼働、他方を待機としてパルス入力
   モジュールを二重化し、プロセスからの入力パルスをパ
   ルス入力モジュールペアの双方へ入力するとともに、伝
   送制御モジュールはパルス入力モジュールぺア間の稼働
   /待機切替え回路により決定される稼働側からのパルス
   カウントの積算値のみを制御MPUへ通知する二重化パル
   ス入力装置において、 伝送制御モジュールにあって、互いにペアとなる稼働側
   と待機側のパルス入力モジュールのパルスカウント値を
   比較し、異なる場合にその差分を算出して待機側の送
   り、待機側のカウント値に加算する手段を備えたことを
   特徴とする二重化パルス入力装置。
3. 【請求項３】 制御MPUとIOリンクを介して接続されて
   コントローラを構成するパルス入力装置であって、複数
   のパルス入力モジュール、これら複数のパルス入力モジ
   ュールをIOバス経由で制御する伝送制御モジュール、及
   び伝送制御モジュールとパルス入力モジュールを収納す
   るIOシェルフで構成され、IOシェルフの隣接する２つの
   実装スロットごとに同一構成のパルス入力モジュールを
   実装し、その一方を稼働、他方を待機としてパルス入力
   モジュールを二重化し、プロセスからの入力パルスをパ
   ルス入力モジュールペアの双方へ入力するとともに、伝
   送制御モジュールはパルス入力モジュールぺア間の稼働
   /待機切替え回路により決定される稼働側からのパルス
   カウントの積算値のみを制御MPUへ通知する二重化パル
   ス入力装置において、 互いにペアとなる稼働側と待機側のパルス入力モジュー
   ル間を接続する等値化リンクと、 稼働側とされたパルス入力モジュールにあって、待機側
   から等値化リンクを介して一致信号が送られてくるまで
   稼働側の現在カウント値を等値化リンクを介して待機側
   へ送信する手段と、 待機側とされたパルス入力モジュールにあって、稼働側
   から等値化リンクを介して送られたカウント値を用いて
   待機側のカウント値を書き換えるとともに、待機側と稼
   働側のパルスカウント値を比較して両者が一致した場合
   に一致信号を等値化リンクを介して稼働側へ送信する手
   段と、 を備えたことを特徴とする二重化パルス入力装置。