JPH11202020A - ラッチアップ試験装置 - Google Patents
ラッチアップ試験装置Info
- Publication number
- JPH11202020A JPH11202020A JP10004425A JP442598A JPH11202020A JP H11202020 A JPH11202020 A JP H11202020A JP 10004425 A JP10004425 A JP 10004425A JP 442598 A JP442598 A JP 442598A JP H11202020 A JPH11202020 A JP H11202020A
- Authority
- JP
- Japan
- Prior art keywords
- latch
- power supply
- pulse
- under test
- voltage
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Testing Of Individual Semiconductor Devices (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
Abstract
(57)【要約】
【課題】 ＣＭＯＳ型ＩＣのラッチアップを検出し、ラ
ッチアップ検出後、ラッチアップが解消する最低保持電
圧と最低保持電流を測定することができるラッチアップ
試験装置を提供する。 【解決手段】 被試験ＩＣの電源端子に所定の電圧と電
流を供給すると共に、供給電圧を任意に変更させること
ができる電源回路１２と、被試験ＩＣの入力端子または
出力端子に尖頭値が漸次高くなる方向に変化するトリガ
パルスを与えるパルス発生回路１３とを具備して構成さ
れるラッチアップ試験装置において、電源回路１２とパ
ルス発生回路１３とを専用に制御する高速シーケンス制
御器を設け、この高速シーケンス制御器によって電源回
路とパルス発生回路を高速動作させ、ラッチアップ検出
後に電源電圧を漸次低下させ、ラッチアップ解消時点の
最低保持電圧と最低保持電流を測定する。
ッチアップ検出後、ラッチアップが解消する最低保持電
圧と最低保持電流を測定することができるラッチアップ
試験装置を提供する。 【解決手段】 被試験ＩＣの電源端子に所定の電圧と電
流を供給すると共に、供給電圧を任意に変更させること
ができる電源回路１２と、被試験ＩＣの入力端子または
出力端子に尖頭値が漸次高くなる方向に変化するトリガ
パルスを与えるパルス発生回路１３とを具備して構成さ
れるラッチアップ試験装置において、電源回路１２とパ
ルス発生回路１３とを専用に制御する高速シーケンス制
御器を設け、この高速シーケンス制御器によって電源回
路とパルス発生回路を高速動作させ、ラッチアップ検出
後に電源電圧を漸次低下させ、ラッチアップ解消時点の
最低保持電圧と最低保持電流を測定する。
Description
【０００１】
【発明の属する技術分野】この発明はＣＭＯＳ型ＩＣに
おいて、ラッチアップ現象が起きるか否かを試験するＩ
Ｃ試験装置に関する。
おいて、ラッチアップ現象が起きるか否かを試験するＩ
Ｃ試験装置に関する。
【０００２】
【従来の技術】ＣＭＯＳ型ＩＣは一般にＮチャンネル型
ＩＣとＰチャンネル型ＩＣが電源ラインと共通電位点と
の間に相補接続されて動作する構造とし、一方がオンの
とき他方がオフの状態を維持し、その状態が反転するこ
とにより次段に信号が伝達される。従って一方がオン、
他方がオフの状態に維持されている状態では電力消費量
は微少であるが、状態が反転するときだけ比較的大きい
電流が流れる。従って、ＣＭＯＳ型ＩＣは動作クロック
に同期してパルス状に電源電流を消費する。
ＩＣとＰチャンネル型ＩＣが電源ラインと共通電位点と
の間に相補接続されて動作する構造とし、一方がオンの
とき他方がオフの状態を維持し、その状態が反転するこ
とにより次段に信号が伝達される。従って一方がオン、
他方がオフの状態に維持されている状態では電力消費量
は微少であるが、状態が反転するときだけ比較的大きい
電流が流れる。従って、ＣＭＯＳ型ＩＣは動作クロック
に同期してパルス状に電源電流を消費する。
【０００３】ところで、ＣＭＯＳ型ＩＣの欠点の一つに
相補接続された一対の素子の双方がオンの状態に安定し
てしまう現象に陥る場合がある。この現象を一般にラッ
チアップと称している。従って、以下この現象を単にラ
ッチアップと称すことにする。ラッチアップが発生する
と、電源電流はラッチアップの状態にある素子に流れる
短絡電流分だけ増加し、この短絡電流はＣＭＯＳ素子が
反転動作しない状態でも流れ続ける。このラッチアップ
の状態を長時間（１００ms以上）放置すると素子は焼け
付き破損する。
相補接続された一対の素子の双方がオンの状態に安定し
てしまう現象に陥る場合がある。この現象を一般にラッ
チアップと称している。従って、以下この現象を単にラ
ッチアップと称すことにする。ラッチアップが発生する
と、電源電流はラッチアップの状態にある素子に流れる
短絡電流分だけ増加し、この短絡電流はＣＭＯＳ素子が
反転動作しない状態でも流れ続ける。このラッチアップ
の状態を長時間（１００ms以上）放置すると素子は焼け
付き破損する。
【０００４】ラッチアップ現象は主に入力端子に接続さ
れている素子か、または出力端子に接続されている素子
に多く発生する。ラッチアップの発生原因は入力端子ま
たは出力端子に規定より大きい尖頭値を持つパルス或い
はノイズ等が入力された場合に発生するものと考えられ
ている。このため、従来よりＣＭＯＳ型ＩＣから成るＩ
Ｃの入力端子または出力端子に尖頭値が漸次大きくなる
方向に変化するパルス列を印加し、パルスの尖頭値が規
定の電圧の範囲内でラッチアップが発生するか否かを試
験している。
れている素子か、または出力端子に接続されている素子
に多く発生する。ラッチアップの発生原因は入力端子ま
たは出力端子に規定より大きい尖頭値を持つパルス或い
はノイズ等が入力された場合に発生するものと考えられ
ている。このため、従来よりＣＭＯＳ型ＩＣから成るＩ
Ｃの入力端子または出力端子に尖頭値が漸次大きくなる
方向に変化するパルス列を印加し、パルスの尖頭値が規
定の電圧の範囲内でラッチアップが発生するか否かを試
験している。
【０００５】図４を用いて従来のラッチアップ試験装置
の概要を説明する。図４において１０はラッチアップ試
験装置を示す。ラッチアップ試験装置１０は主制御器１
１と、電源回路１２と、パルス発生回路１３とによって
構成される。電源回路１２は被試験ＩＣ２０の電源端子
Ｔvcc に電源電圧Ｖccを印加する。パルス発生回路１３
は被試験ＩＣ２０の入力端子ＴINまたは出力端子ＴOUT
にパルスＳＰを供給する。このパルスＳＰは図５に示す
ように、パルスの尖頭値が漸次上昇する方向に変化する
パルス列とされる。増加のピッチＰmVは、例えば数mV乃
至数１０mVピッチに選定され、この電圧ピッチで例えば
０〜２０Ｖの電圧範囲にわたって変化させる。
の概要を説明する。図４において１０はラッチアップ試
験装置を示す。ラッチアップ試験装置１０は主制御器１
１と、電源回路１２と、パルス発生回路１３とによって
構成される。電源回路１２は被試験ＩＣ２０の電源端子
Ｔvcc に電源電圧Ｖccを印加する。パルス発生回路１３
は被試験ＩＣ２０の入力端子ＴINまたは出力端子ＴOUT
にパルスＳＰを供給する。このパルスＳＰは図５に示す
ように、パルスの尖頭値が漸次上昇する方向に変化する
パルス列とされる。増加のピッチＰmVは、例えば数mV乃
至数１０mVピッチに選定され、この電圧ピッチで例えば
０〜２０Ｖの電圧範囲にわたって変化させる。
【０００６】１台のパルス発生回路１３を順次他の入力
端子ＴINまたは出力端子ＴOUT に接続して被試験ＩＣ２
０の全ての入出力端子について試験が行われる。電源回
路１２は被試験ＩＣ２０に印加する電源電圧値と被試験
ＩＣ２０に流れる電源電流値を測定できる機能と、主制
御器１１から送られてくる制御指令に従って被試験ＩＣ
２０に与える電源電圧を自由に設定できる構成を具備し
ている。
端子ＴINまたは出力端子ＴOUT に接続して被試験ＩＣ２
０の全ての入出力端子について試験が行われる。電源回
路１２は被試験ＩＣ２０に印加する電源電圧値と被試験
ＩＣ２０に流れる電源電流値を測定できる機能と、主制
御器１１から送られてくる制御指令に従って被試験ＩＣ
２０に与える電源電圧を自由に設定できる構成を具備し
ている。
【０００７】主制御器１１は一般にパーソナルコンピュ
ータ（以下単にパソコンと称す）が用いられ、パソコン
に組み込まれたソフトウエアによって電源回路１２はパ
ルス発生回路１３とを制御し、パルス発生回路１３から
パルスを発生させるのと同期して、そのパルスの立上り
のタイミングから所定の時間経過したタイミングで、電
源回路１２から被試験ＩＣ２０に与えている電流を測定
する。被試験ＩＣ２０に与えている電流値が主制御器１
１に設定した電流値を越えると、ラッチアップ発生と判
定し、そのとき被試験ＩＣ２０に与えたパルスの尖頭値
及び被試験ＩＣ２０に与えている電流値と、電源電圧値
とを主制御器１１に取込み、ラッチアップ発生時の状況
を記憶する。
ータ（以下単にパソコンと称す）が用いられ、パソコン
に組み込まれたソフトウエアによって電源回路１２はパ
ルス発生回路１３とを制御し、パルス発生回路１３から
パルスを発生させるのと同期して、そのパルスの立上り
のタイミングから所定の時間経過したタイミングで、電
源回路１２から被試験ＩＣ２０に与えている電流を測定
する。被試験ＩＣ２０に与えている電流値が主制御器１
１に設定した電流値を越えると、ラッチアップ発生と判
定し、そのとき被試験ＩＣ２０に与えたパルスの尖頭値
及び被試験ＩＣ２０に与えている電流値と、電源電圧値
とを主制御器１１に取込み、ラッチアップ発生時の状況
を記憶する。
【０００８】ラッチアップの発生を検出すると、主制御
器１１はパルス発生器１３にパルスの発生を停止させる
制御命令を出力し、パルスの発生を停止させると共に、
電源回路１２に電源電圧を０Ｖに戻す制御命令を出力
し、被試験ＩＣ２０に与えている電源電圧を０Ｖに戻す
制御を実行する。
器１１はパルス発生器１３にパルスの発生を停止させる
制御命令を出力し、パルスの発生を停止させると共に、
電源回路１２に電源電圧を０Ｖに戻す制御命令を出力
し、被試験ＩＣ２０に与えている電源電圧を０Ｖに戻す
制御を実行する。
【０００９】
【発明が解決しようとする課題】従来のラッチアップ試
験装置１０は電源回路１２及びパルス発生回路１３の双
方が主制御器１１から与えられる制御命令に従って動作
しているから、電源回路１２及びパルス発生回路１３の
動作を高速化することができない不都合がある。つま
り、主制御器１１は電源回路１２及びパルス発生回路１
３を制御する動作の外に、他の制御も実行している。こ
のために電源回路１２とパルス発生回路１３の制御を高
速化できない原因となっている。
験装置１０は電源回路１２及びパルス発生回路１３の双
方が主制御器１１から与えられる制御命令に従って動作
しているから、電源回路１２及びパルス発生回路１３の
動作を高速化することができない不都合がある。つま
り、主制御器１１は電源回路１２及びパルス発生回路１
３を制御する動作の外に、他の制御も実行している。こ
のために電源回路１２とパルス発生回路１３の制御を高
速化できない原因となっている。
【００１０】このように電源回路１２とパルス発生回路
１３の動作を高速化できないことから、ラッチアップ発
生後に電源電圧を漸次低下させ、ラッチアップが解消す
るときの電源電圧及び電流値を測定できない状況になっ
ている。つまり、ラッチアップ発生後、ラッチアップの
状態を約１００ms程度にわたって放置すると、ラッチア
ップの状態にある素子の部分が焼け付き、破損してしま
うため、従来はラッチアップ発生を検出したあと電源回
路１２から被試験ＩＣ２０に与えている電源電圧を直ち
に遮断し、０Ｖに戻して被試験素子を保護している。こ
のような理由から、従来はラッチアップの状態が解消さ
れるときのラッチアップの最低保持電圧及び最低保持電
流を測定することができない不都合がある。
１３の動作を高速化できないことから、ラッチアップ発
生後に電源電圧を漸次低下させ、ラッチアップが解消す
るときの電源電圧及び電流値を測定できない状況になっ
ている。つまり、ラッチアップ発生後、ラッチアップの
状態を約１００ms程度にわたって放置すると、ラッチア
ップの状態にある素子の部分が焼け付き、破損してしま
うため、従来はラッチアップ発生を検出したあと電源回
路１２から被試験ＩＣ２０に与えている電源電圧を直ち
に遮断し、０Ｖに戻して被試験素子を保護している。こ
のような理由から、従来はラッチアップの状態が解消さ
れるときのラッチアップの最低保持電圧及び最低保持電
流を測定することができない不都合がある。
【００１１】この発明の目的は高速に動作するラッチア
ップ試験装置を提供し、この高速動作可能なラッチアッ
プ試験装置によってラッチアップの発生を検出した後
に、ラッチアップ動作の最低保持電圧及び最低保持電流
を測定することができるラッチアップ試験装置を提供し
ようとするものである。
ップ試験装置を提供し、この高速動作可能なラッチアッ
プ試験装置によってラッチアップの発生を検出した後
に、ラッチアップ動作の最低保持電圧及び最低保持電流
を測定することができるラッチアップ試験装置を提供し
ようとするものである。
【００１２】
【課題を解決するための手段】この発明では電源回路１
２及びパルス発生回路１３に専用の高速シーケンス制御
器を付設し、この高速シーケンス制御器によって電源回
路及びパルス発生回路を制御し、電源回路及びパルス発
生回路の動作を高速化した構成としたものである。
２及びパルス発生回路１３に専用の高速シーケンス制御
器を付設し、この高速シーケンス制御器によって電源回
路及びパルス発生回路を制御し、電源回路及びパルス発
生回路の動作を高速化した構成としたものである。
【００１３】この発明によるラッチアップ試験装置によ
れば、この高速化によりラッチアップ検出後に電源回路
の電圧を徐々に低下させ、その低下の過程における各電
圧ごとに被試験ＩＣに流れる電流を測定し、その動作を
ラッチアップが解消されるまで高速で繰り返すことがで
き、ラッチアップ動作の最低保持電圧及び最低保持電流
を測定することができる。
れば、この高速化によりラッチアップ検出後に電源回路
の電圧を徐々に低下させ、その低下の過程における各電
圧ごとに被試験ＩＣに流れる電流を測定し、その動作を
ラッチアップが解消されるまで高速で繰り返すことがで
き、ラッチアップ動作の最低保持電圧及び最低保持電流
を測定することができる。
【００１４】
【発明の実施の形態】図１にこの発明の一実施例を示
す。図４と対応する部分には同一符号を付して示す。こ
の発明では電源回路１２及びパルス発生回路１３を高速
制御するために高速シーケンス制御器１４を設ける。こ
の高速シーケンス制御器は一般にマイクロコンピュータ
と呼ばれている中央演算処理装置によって構成すること
ができる。この高速シーケンス制御器１４を構成する中
央演算処理装置に電源回路１２とパルス発生回路１３を
制御するプログラムだけを搭載し、可及的に小容量のプ
ログラムによって電源回路１２とパルス発生回路１３と
をシーケンス制御するように構成する。
す。図４と対応する部分には同一符号を付して示す。こ
の発明では電源回路１２及びパルス発生回路１３を高速
制御するために高速シーケンス制御器１４を設ける。こ
の高速シーケンス制御器は一般にマイクロコンピュータ
と呼ばれている中央演算処理装置によって構成すること
ができる。この高速シーケンス制御器１４を構成する中
央演算処理装置に電源回路１２とパルス発生回路１３を
制御するプログラムだけを搭載し、可及的に小容量のプ
ログラムによって電源回路１２とパルス発生回路１３と
をシーケンス制御するように構成する。
【００１５】高速シーケンス制御器１４は中央演算処理
装置１４Ａと、基本プログラム等を記憶したＲＯＭ１４
Ｂと、主制御器１１から送られてくるプログラム或いは
設定値等を記憶する書換え可能なＲＡＭ１４Ｃと、入出
力ポート１４Ｄとを具備して構成される。図１に示す実
施例ではＲＡＭ１４Ｃに主制御器１１から制御プログラ
ムを転送し、ＲＡＭ１４Ｃに電源電圧制御手段１４Ｃ−
１を構成するプログラムと、電源電圧・電流測定手段１
４Ｃ−２を構成するプログラムと、パルス電圧制御手段
１４Ｃ−３を構成するプログラムと、ラッチアップ検出
手段１４Ｃ−４を構成するプログラムと、ラッチアップ
解消検出手段１４Ｃ−５を構成するプログラムと、デー
タ取込手段１４Ｃ−６を構成するプログラムを格納した
場合を示す。
装置１４Ａと、基本プログラム等を記憶したＲＯＭ１４
Ｂと、主制御器１１から送られてくるプログラム或いは
設定値等を記憶する書換え可能なＲＡＭ１４Ｃと、入出
力ポート１４Ｄとを具備して構成される。図１に示す実
施例ではＲＡＭ１４Ｃに主制御器１１から制御プログラ
ムを転送し、ＲＡＭ１４Ｃに電源電圧制御手段１４Ｃ−
１を構成するプログラムと、電源電圧・電流測定手段１
４Ｃ−２を構成するプログラムと、パルス電圧制御手段
１４Ｃ−３を構成するプログラムと、ラッチアップ検出
手段１４Ｃ−４を構成するプログラムと、ラッチアップ
解消検出手段１４Ｃ−５を構成するプログラムと、デー
タ取込手段１４Ｃ−６を構成するプログラムを格納した
場合を示す。
【００１６】図２に高速シーケンス制御器１４の動作の
概要を説明するためのフローチャートを示す。高速シー
ケンスプログラムをスタートさせると、ステップＳＰ１
で電源回路１２に被試験ＩＣ２０に適合した電源電圧Ｖ
ccと、ラッチアップ検出時点から電源回路１２の電圧を
低下させる電圧のピッチＮmVと、パルス発生回路１３の
パルスの尖頭値の増加ピッチＰmVとを初期設定する。
概要を説明するためのフローチャートを示す。高速シー
ケンスプログラムをスタートさせると、ステップＳＰ１
で電源回路１２に被試験ＩＣ２０に適合した電源電圧Ｖ
ccと、ラッチアップ検出時点から電源回路１２の電圧を
低下させる電圧のピッチＮmVと、パルス発生回路１３の
パルスの尖頭値の増加ピッチＰmVとを初期設定する。
【００１７】初期設定後、ステップＳＰ２で電源回路１
２とパルス発生回路１３からそれぞれ初期設定された値
に従って、電源電圧制御手段１４Ｃ−１が電源回路１２
が電源電圧Ｖccを発生させ、パルス電圧制御手段１４Ｃ
−３はパルス発生回路１３に初期パルスを発生させる。
初期パルスの尖頭値は初期設定した増加ピッチＰmVとな
る。
２とパルス発生回路１３からそれぞれ初期設定された値
に従って、電源電圧制御手段１４Ｃ−１が電源回路１２
が電源電圧Ｖccを発生させ、パルス電圧制御手段１４Ｃ
−３はパルス発生回路１３に初期パルスを発生させる。
初期パルスの尖頭値は初期設定した増加ピッチＰmVとな
る。
【００１８】パルス発生後、ステップＳＰ３で電源電圧
・電流測定手段１４Ｃ−２は被試験ＩＣ２０に流れる電
流を測定し、ステップＳＰ４でラッチアップ検出手段１
４Ｃ−４はステップＳＰ３で測定した電流値が上限値を
越えているか否か、つまりラッチアップか、否かを判定
する。ラッチアップ検出手段１４Ｃ−４がラッチアップ
でないと判定した場合はステップＳＰ５で、パルス電圧
制御手段１４Ｃ−３はパルス発生回路１３から発生させ
るパルスの尖頭値に＋ＰmV加算し、ステップＳＰ２に戻
り、再びパルスの発生を実行させ、ステップＳＰ２から
ＳＰ４を繰り返す。
・電流測定手段１４Ｃ−２は被試験ＩＣ２０に流れる電
流を測定し、ステップＳＰ４でラッチアップ検出手段１
４Ｃ−４はステップＳＰ３で測定した電流値が上限値を
越えているか否か、つまりラッチアップか、否かを判定
する。ラッチアップ検出手段１４Ｃ−４がラッチアップ
でないと判定した場合はステップＳＰ５で、パルス電圧
制御手段１４Ｃ−３はパルス発生回路１３から発生させ
るパルスの尖頭値に＋ＰmV加算し、ステップＳＰ２に戻
り、再びパルスの発生を実行させ、ステップＳＰ２から
ＳＰ４を繰り返す。
【００１９】ステップＳＰ４でラッチアップ検出手段１
４Ｃ−４がラッチアップを検出すると、ステップＳＰ６
に進む。ステップＳＰ６では電源電圧制御手段１４Ｃ−
１が電源回路１２から出力している電圧Ｖccを−ＮmV低
下させ、更に電源電圧・電流測定手段１４Ｃ−２が被試
験ＩＣ２０に流れる電流を測定し、ステップＳＰ７に進
む。ステップＳＰ７ではラッチアップ解消検出手段１４
Ｃ−５は被試験ＩＣ２０を流れる電流が定常状態の電流
値に戻ったか否かを比較判定する。つまり、ラッチアッ
プが解消されたか否かを判定する。
４Ｃ−４がラッチアップを検出すると、ステップＳＰ６
に進む。ステップＳＰ６では電源電圧制御手段１４Ｃ−
１が電源回路１２から出力している電圧Ｖccを−ＮmV低
下させ、更に電源電圧・電流測定手段１４Ｃ−２が被試
験ＩＣ２０に流れる電流を測定し、ステップＳＰ７に進
む。ステップＳＰ７ではラッチアップ解消検出手段１４
Ｃ−５は被試験ＩＣ２０を流れる電流が定常状態の電流
値に戻ったか否かを比較判定する。つまり、ラッチアッ
プが解消されたか否かを判定する。
【００２０】ラッチアップが解消されていない場合には
ステップＳＰ６に戻り、再び電源電圧制御手段１４Ｃ−
１が電源回路１２の電圧をＮmV低下させ、ステップＳＰ
７でラッチアップ解消検出手段１４Ｃ−５が再びラッチ
アップが解消されたか否かを判定し、ラッチアップが解
消されるまでステップＳＰ６とＳＰ７を繰り返す。ラッ
チアップが解消されと、ステップＳＰ８に進み、データ
取込手段１４Ｃ−６が、ラッチアップ解消時の電源回路
１２の電圧及び電流をデータとして取込み最低保持電圧
値と最低保持電流値を得る。図３にパルス発生回路１３
が出力するパルス列と、電源回路１２が出力する電源電
圧Ｖccの変化する様子を示す。
ステップＳＰ６に戻り、再び電源電圧制御手段１４Ｃ−
１が電源回路１２の電圧をＮmV低下させ、ステップＳＰ
７でラッチアップ解消検出手段１４Ｃ−５が再びラッチ
アップが解消されたか否かを判定し、ラッチアップが解
消されるまでステップＳＰ６とＳＰ７を繰り返す。ラッ
チアップが解消されと、ステップＳＰ８に進み、データ
取込手段１４Ｃ−６が、ラッチアップ解消時の電源回路
１２の電圧及び電流をデータとして取込み最低保持電圧
値と最低保持電流値を得る。図３にパルス発生回路１３
が出力するパルス列と、電源回路１２が出力する電源電
圧Ｖccの変化する様子を示す。
【００２１】高速シーケンス制御器１４は電源回路１２
とパルス発生回路１３を制御する高速シーケンスプログ
ラムだけを実行し、他のプログラムは全く実行しない。
従って、図２に示した高速シーケンス制御のためのプロ
グラムを高速で実行することができる。因みに被試験Ｉ
Ｃ２０に与える電源電圧Ｖccが、Ｖcc＝５Ｖ，ラッチア
ップ検出後に電源電圧の減少ピッチが５０mVであった場
合、５Ｖから０Ｖまで変化するためには、ステップＳＰ
６とＳＰ７を１００回実行すれば電源回路１２の電圧Ｖ
ccは０Ｖに戻る。１００ステップを１００ms（ラッチア
ップ状態にある素子が破損するまでの許容時間）で実行
すればよいから、１ステップを１msで実行すればよい。
ステップＳＰ６とＳＰ７で実行する仕事量をこれだけに
制限することにより、この実行速度は充分実現可能であ
る。
とパルス発生回路１３を制御する高速シーケンスプログ
ラムだけを実行し、他のプログラムは全く実行しない。
従って、図２に示した高速シーケンス制御のためのプロ
グラムを高速で実行することができる。因みに被試験Ｉ
Ｃ２０に与える電源電圧Ｖccが、Ｖcc＝５Ｖ，ラッチア
ップ検出後に電源電圧の減少ピッチが５０mVであった場
合、５Ｖから０Ｖまで変化するためには、ステップＳＰ
６とＳＰ７を１００回実行すれば電源回路１２の電圧Ｖ
ccは０Ｖに戻る。１００ステップを１００ms（ラッチア
ップ状態にある素子が破損するまでの許容時間）で実行
すればよいから、１ステップを１msで実行すればよい。
ステップＳＰ６とＳＰ７で実行する仕事量をこれだけに
制限することにより、この実行速度は充分実現可能であ
る。
【００２２】
【発明の効果】以上説明したように、この発明ではラッ
チアップ試験装置において、電源回路１２とパルス発生
回路１３の制御を、専用の高速シーケンス制御器１４に
よって実行させる構成とし、高速シーケンス制御器１４
では電源回路１２とパルス発生回路１３の制御だけに専
用することにより実行速度を高速化することができる。
チアップ試験装置において、電源回路１２とパルス発生
回路１３の制御を、専用の高速シーケンス制御器１４に
よって実行させる構成とし、高速シーケンス制御器１４
では電源回路１２とパルス発生回路１３の制御だけに専
用することにより実行速度を高速化することができる。
【００２３】この結果、ラッチアップを検出した時点か
ら、電源回路１２の電圧Ｖccを漸次低下させ、ラッチア
ップが解消されたか否かを判定する動作を行わせても、
被試験ＩＣ２０が破損するまでの時間の範囲内で電源電
圧を、例えば５Ｖから０Ｖまで低下させることができ
る。よって、ラッチアップが解消した最低保持電圧と最
低保持電流を充分に測定することができる。
ら、電源回路１２の電圧Ｖccを漸次低下させ、ラッチア
ップが解消されたか否かを判定する動作を行わせても、
被試験ＩＣ２０が破損するまでの時間の範囲内で電源電
圧を、例えば５Ｖから０Ｖまで低下させることができ
る。よって、ラッチアップが解消した最低保持電圧と最
低保持電流を充分に測定することができる。
【図１】この発明の一実施例を説明するためのブロック
図。
図。
【図２】図１に示した実施例の動作を説明するためのフ
ローチャート。
ローチャート。
【図３】この発明の動作を説明するための波形図。
【図４】従来の技術を説明するためのブロック図。
【図５】従来の技術の動作を説明するための波形図。
１０ ラッチアップ試験装置 １１ 主制御器 １２ 電源回路 １３ パルス発生回路 １４ 高速シーケンス制御器 ２０ 被試験ＩＣ
Claims (2)
- 【請求項１】 ＣＭＯＳ型ＩＣから成る被試験ＩＣに所
定の電源電圧を印加し、入力端子または出力端子に尖頭
値が漸次増加するパルス列をパルス発生回路から与え、
このパルス列のパルスの尖頭値が所定の電圧に達するま
での間、上記被試験ＩＣに流れる電流が所定値を越える
か否かによりラッチアップを検出するラッチアップ試験
装置において、 上記電源回路及びパルス発生回路のそれぞれを高速シー
ケンス制御器によって制御し、この高速シーケンス制御
器によってラッチアップ検出後に、上記電源回路の電圧
を漸次低下させ、電源電圧の低下ごとに被試験ＩＣに流
れる電流が所定値に戻るか否かを判定し、ラッチアップ
解消時の最低保持電圧及び最低保持電流を測定するよう
に構成したことを特徴とするラッチアップ試験装置。 - 【請求項２】 上記請求項１記載のラッチアップ試験装
置において、上記高速シーケンス制御器は、 上記電源回路が上記被試験ＩＣに与える電源電圧を任意
に変化させる電源電圧制御手段と、 上記電源回路から被試験ＩＣに与える電源電圧及び電流
を測定する電源電圧・電流測定手段と、 上記パルス発生器が発生するパルス列のパルスの尖頭値
を漸次増加させるパルス電圧制御手段と、 上記パルス発生回路がパルスを発生するごとに上記被試
験ＩＣに流れる電流を上記電源電圧・電流測定手段によ
り測定し、その測定値と設定値とを比較して被試験ＩＣ
内にラッチアップが発生したことを検出するラッチアッ
プ検出手段と、 電源電圧が低下するごとに上記被試験ＩＣに流れる電流
を測定し、ラッチアップが解消したか否かを判定するラ
ッチアップ解消検出手段と、 このラッチアップ解消検出手段がラッチアップの解消を
検出した時点で、上記被試験ＩＣに与えられている電源
電圧値及び電流値を最低保持電圧及び最低保持電流とし
て取り込むデータ取込手段と、 を具備して構成したことを特徴とするラッチアップ試験
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10004425A JPH11202020A (ja) | 1998-01-13 | 1998-01-13 | ラッチアップ試験装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10004425A JPH11202020A (ja) | 1998-01-13 | 1998-01-13 | ラッチアップ試験装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11202020A true JPH11202020A (ja) | 1999-07-30 |
Family
ID=11583915
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10004425A Pending JPH11202020A (ja) | 1998-01-13 | 1998-01-13 | ラッチアップ試験装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11202020A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100419184B1 (ko) * | 2001-12-26 | 2004-02-18 | 한국항공우주연구원 | 래치업 시뮬레이터 |
| CN110045204A (zh) * | 2019-04-26 | 2019-07-23 | 中国电子产品可靠性与环境试验研究所（（工业和信息化部电子第五研究所）（中国赛宝实验室）） | 单粒子闩锁维持电流测试方法、装置及系统 |
| CN110361618A (zh) * | 2019-08-07 | 2019-10-22 | 中国科学院新疆理化技术研究所 | 一种用于cmos图像传感器单粒子闩锁效应测试方法 |
-
1998
- 1998-01-13 JP JP10004425A patent/JPH11202020A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100419184B1 (ko) * | 2001-12-26 | 2004-02-18 | 한국항공우주연구원 | 래치업 시뮬레이터 |
| CN110045204A (zh) * | 2019-04-26 | 2019-07-23 | 中国电子产品可靠性与环境试验研究所（（工业和信息化部电子第五研究所）（中国赛宝实验室）） | 单粒子闩锁维持电流测试方法、装置及系统 |
| CN110361618A (zh) * | 2019-08-07 | 2019-10-22 | 中国科学院新疆理化技术研究所 | 一种用于cmos图像传感器单粒子闩锁效应测试方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH0210278A (ja) | マクロのアクセス時間をテストするための装置と方法 | |
| US7836370B2 (en) | Scan test circuit, semiconductor integrated circuit and scan enable signal time control circuit | |
| JP2009147221A (ja) | 半導体装置 | |
| KR100327858B1 (ko) | 동기형 반도체 기억 장치 | |
| US5481551A (en) | IC element testing device | |
| US6842712B2 (en) | Method for testing an electronic component; computer program product, computer readable medium, and computer embodying the method; and method for downloading the program embodying the method | |
| JPH11202020A (ja) | ラッチアップ試験装置 | |
| JP2001004712A (ja) | メモリ混載半導体集積回路装置及びそのテスト方法 | |
| US7564265B2 (en) | Semiconductor device with its test time reduced and a test method therefor | |
| JP4322808B2 (ja) | 遅延の予測に基づく適応データ処理スキーム | |
| KR100507867B1 (ko) | 데이터버스 감지증폭기를 구비한 반도체 메모리 소자 | |
| KR100311972B1 (ko) | 반도체 메모리 장치의 모드신호 발생장치 | |
| KR100641953B1 (ko) | 내부신호 측정장치 및 그 방법 | |
| JP3002575B2 (ja) | 回路異常検出装置 | |
| KR100689804B1 (ko) | 반도체 메모리 장치의 고전압 발생회로 | |
| KR100554846B1 (ko) | 네가티브 워드라인 전압 검출 회로 | |
| JP2001153915A (ja) | Ｉｃテスタ、及びｉｃ試験方法 | |
| JPH01223521A (ja) | 大規模集積回路 | |
| JPH07151839A (ja) | 半導体試験装置 | |
| JP2009075046A (ja) | 半導体試験装置 | |
| JPH0572297A (ja) | 半導体集積回路 | |
| JP2005227124A (ja) | 半導体集積回路 | |
| JP2011191261A (ja) | 半導体集積回路及びその制御方法 | |
| JP2000097996A (ja) | 半導体試験装置 | |
| JPS60170946A (ja) | 半導体集積回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20050301 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20051011 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20060221 |