JPH11186387A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH11186387A JPH11186387A JP35260597A JP35260597A JPH11186387A JP H11186387 A JPH11186387 A JP H11186387A JP 35260597 A JP35260597 A JP 35260597A JP 35260597 A JP35260597 A JP 35260597A JP H11186387 A JPH11186387 A JP H11186387A
- Authority
- JP
- Japan
- Prior art keywords
- wiring layer
- layer
- contact hole
- contact
- diffusion layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Electrodes Of Semiconductors (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】
【目的】 拡散層上に形成された一箇所のコンタクトホ
ールに2本の配線を接続する共通コンタクトにおいて、
アライメントずれが起きてもコンタクト抵抗が増大する
ことのないようにする。 【構成】 シリコン基板5上のフィールド酸化膜6に囲
まれた活性領域に拡散層3が形成され、フィールド酸化
膜6上に敷設された第1の配線層1の一端は拡散層3上
に直線状に延在している。基板上にはこの第1の配線層
1を覆って層間絶縁膜8が形成されており、層間絶縁膜
8には第1の配線層1と拡散層3の表面を露出させるコ
ンタクトホール4が開口される。層間絶縁膜8上には、
コンタクトホール4の底部において第1の配線層1と拡
散層3とに接触する第2の配線層2が形成される。
ールに2本の配線を接続する共通コンタクトにおいて、
アライメントずれが起きてもコンタクト抵抗が増大する
ことのないようにする。 【構成】 シリコン基板5上のフィールド酸化膜6に囲
まれた活性領域に拡散層3が形成され、フィールド酸化
膜6上に敷設された第1の配線層1の一端は拡散層3上
に直線状に延在している。基板上にはこの第1の配線層
1を覆って層間絶縁膜8が形成されており、層間絶縁膜
8には第1の配線層1と拡散層3の表面を露出させるコ
ンタクトホール4が開口される。層間絶縁膜8上には、
コンタクトホール4の底部において第1の配線層1と拡
散層3とに接触する第2の配線層2が形成される。
Description
【0001】
【発明の属する技術分野】本発明は半導体装置に関し、
特に拡散層と2種の配線層とを同一箇所で接続するコン
タクトを有する半導体装置に関する。
特に拡散層と2種の配線層とを同一箇所で接続するコン
タクトを有する半導体装置に関する。
【0002】
【従来の技術】SRAMなどの半導体装置の記憶ノード
では、拡散層の一箇所において2種類の配線層を共通に
接続するコンタクト、いわゆる共通コンタクトが形成さ
れる。図4は、この種共通コンタクトを示す平面図であ
る。同図に示されるように、フィールド酸化膜(図示な
し)に囲まれた活性領域のシリコン基板の表面領域内に
拡散層3が形成され、この拡散層の一部領域上に重なる
ようにゲート電極などから延びる第1の配線層1が形成
され、その上に層間絶縁膜(図示なし)が形成されてい
る。この層間絶縁膜には、拡散層3と第1の配線層1の
表面を露出させるコンタクトホール4が開口され、層間
絶縁膜上には、このコンタクトホール4を介して第1の
配線層1と拡散層3に接続された第2の配線層2が形成
されている。コンタクトホール4内にはタングステンプ
ラグなどのコンタクトプラグが形成されることもある。
ここで、コンタクトホール4の底部において、第2の配
線層2は、領域Vにおいて拡散層3と接続され、領域W
において第1の配線層1と接続されている。第1の配線
層1と拡散層3との間には、シリコン酸化膜などの絶縁
膜が介在していることにより、第1の配線層1は直接拡
散層3には接続されないが、第2の配線層2を介して間
接的に接続される。通常、第1の配線層1の先端部がコ
ンタクトホール4の中間を通るようになされる。
では、拡散層の一箇所において2種類の配線層を共通に
接続するコンタクト、いわゆる共通コンタクトが形成さ
れる。図4は、この種共通コンタクトを示す平面図であ
る。同図に示されるように、フィールド酸化膜(図示な
し)に囲まれた活性領域のシリコン基板の表面領域内に
拡散層3が形成され、この拡散層の一部領域上に重なる
ようにゲート電極などから延びる第1の配線層1が形成
され、その上に層間絶縁膜(図示なし)が形成されてい
る。この層間絶縁膜には、拡散層3と第1の配線層1の
表面を露出させるコンタクトホール4が開口され、層間
絶縁膜上には、このコンタクトホール4を介して第1の
配線層1と拡散層3に接続された第2の配線層2が形成
されている。コンタクトホール4内にはタングステンプ
ラグなどのコンタクトプラグが形成されることもある。
ここで、コンタクトホール4の底部において、第2の配
線層2は、領域Vにおいて拡散層3と接続され、領域W
において第1の配線層1と接続されている。第1の配線
層1と拡散層3との間には、シリコン酸化膜などの絶縁
膜が介在していることにより、第1の配線層1は直接拡
散層3には接続されないが、第2の配線層2を介して間
接的に接続される。通常、第1の配線層1の先端部がコ
ンタクトホール4の中間を通るようになされる。
【0003】この種共通コンタクトは以下のように形成
される。シリコン基板上にLOCOS法などにより、活
性領域を画定するフィールド酸化膜を形成し、活性領域
上にゲート絶縁膜を形成する。ポリシリコンを堆積して
これをパターニングすることにより、ゲート電極を形成
するとともにこれから延在する第1の配線層1を形成す
る。活性層中に不純物をイオン注入することにより拡散
層3を形成する。続いて、層間絶縁膜を堆積し、コンタ
クトホール4を開孔する。次に、ポリシリコンを堆積
し、これをパターニングして第2の配線層2を形成す
る。あるいは、コンタクトホール4内にタングステンプ
ラグを形成した後、層間絶縁膜上にアルミニウムを堆積
し、これをパターニングして第2の配線層2を形成す
る。
される。シリコン基板上にLOCOS法などにより、活
性領域を画定するフィールド酸化膜を形成し、活性領域
上にゲート絶縁膜を形成する。ポリシリコンを堆積して
これをパターニングすることにより、ゲート電極を形成
するとともにこれから延在する第1の配線層1を形成す
る。活性層中に不純物をイオン注入することにより拡散
層3を形成する。続いて、層間絶縁膜を堆積し、コンタ
クトホール4を開孔する。次に、ポリシリコンを堆積
し、これをパターニングして第2の配線層2を形成す
る。あるいは、コンタクトホール4内にタングステンプ
ラグを形成した後、層間絶縁膜上にアルミニウムを堆積
し、これをパターニングして第2の配線層2を形成す
る。
【0004】
【発明が解決しようとする課題】上述した従来の共通コ
ンタクト構造では、アライメントずれによりコンタクト
抵抗が著しく変動するという問題があった。すなわち、
第1の配線層1およびコンタクトホール4のアライメン
トずれにより、コンタクトホール4の相対的位置が図の
上側に移動した場合には、領域Wの面積が狭くなり第1
−第2の配線層間の接触抵抗が著しく増大する。また、
アライメントずれにより、コンタクトホールが逆に図の
下側に移動した場合には領域Vの面積が狭くなり、拡散
層−第2の配線層間の接触抵抗が著しく増大する。その
ため、従来の共通コンタクト構造では、安定した特性の
素子を歩留り高く製造することが困難であった。本発明
の課題は、上述した従来例の問題点を解決することであ
って、その目的は、アライメントずれがあってもコンタ
クト抵抗が増大することのない共通コンタクト構造を提
案することであり、これにより特性の安定した製品を歩
留り高く製造しうるようにすることである。
ンタクト構造では、アライメントずれによりコンタクト
抵抗が著しく変動するという問題があった。すなわち、
第1の配線層1およびコンタクトホール4のアライメン
トずれにより、コンタクトホール4の相対的位置が図の
上側に移動した場合には、領域Wの面積が狭くなり第1
−第2の配線層間の接触抵抗が著しく増大する。また、
アライメントずれにより、コンタクトホールが逆に図の
下側に移動した場合には領域Vの面積が狭くなり、拡散
層−第2の配線層間の接触抵抗が著しく増大する。その
ため、従来の共通コンタクト構造では、安定した特性の
素子を歩留り高く製造することが困難であった。本発明
の課題は、上述した従来例の問題点を解決することであ
って、その目的は、アライメントずれがあってもコンタ
クト抵抗が増大することのない共通コンタクト構造を提
案することであり、これにより特性の安定した製品を歩
留り高く製造しうるようにすることである。
【0005】
【課題を解決するための手段】上記目的を達成するた
め、本発明によれば、半導体基板(5)の表面領域内に
形成された拡散層(3)と、前記拡散層上に形成された
第1の配線層(1)と、前記拡散層および前記第1の配
線層上に形成された、前記拡散層および前記第1の配線
層の一部表面を露出させる前記第1の配線層の長手方向
と直交する方向の辺の長さが前記第1の配線層の幅以上
であるコンタクトホール(4)が開口された層間絶縁膜
(8)と、前記コンタクトホールを介して前記拡散層お
よび前記第1の配線層と接触すると共に前記層間絶縁膜
上に延在する第2の配線層(2)と、を有する半導体装
置、が提供される。
め、本発明によれば、半導体基板(5)の表面領域内に
形成された拡散層(3)と、前記拡散層上に形成された
第1の配線層(1)と、前記拡散層および前記第1の配
線層上に形成された、前記拡散層および前記第1の配線
層の一部表面を露出させる前記第1の配線層の長手方向
と直交する方向の辺の長さが前記第1の配線層の幅以上
であるコンタクトホール(4)が開口された層間絶縁膜
(8)と、前記コンタクトホールを介して前記拡散層お
よび前記第1の配線層と接触すると共に前記層間絶縁膜
上に延在する第2の配線層(2)と、を有する半導体装
置、が提供される。
【0006】[作用]本発明の共通コンタクト構造にお
いては、第1の配線層は概ね同一の幅で、コンタクトホ
ール底部の中央部を横切っている。そして、第1の配線
層の両サイドにおいて、第2の配線層は拡散層と接触し
ている。この構造によれば、アライメントずれによりコ
ンタクトホールの相対的位置がずれて形成されることが
あっても、コンタクトホールの底部に露出される第1の
配線層の面積は変わらない。したがって、コンタクトホ
ールの底部に露出される拡散層の面積もアライメントず
れの影響を受けることはなくなる。そのため、第2の配
線層の拡散層および第1の配線層との接触面積は常にほ
ぼ一定となり、その結果それらの間の接触抵抗もほぼ一
定に維持される。すなわち、本発明によれば、アライメ
ントずれによりコンタクト抵抗が増大する不都合を回避
することができる。
いては、第1の配線層は概ね同一の幅で、コンタクトホ
ール底部の中央部を横切っている。そして、第1の配線
層の両サイドにおいて、第2の配線層は拡散層と接触し
ている。この構造によれば、アライメントずれによりコ
ンタクトホールの相対的位置がずれて形成されることが
あっても、コンタクトホールの底部に露出される第1の
配線層の面積は変わらない。したがって、コンタクトホ
ールの底部に露出される拡散層の面積もアライメントず
れの影響を受けることはなくなる。そのため、第2の配
線層の拡散層および第1の配線層との接触面積は常にほ
ぼ一定となり、その結果それらの間の接触抵抗もほぼ一
定に維持される。すなわち、本発明によれば、アライメ
ントずれによりコンタクト抵抗が増大する不都合を回避
することができる。
【0007】
【発明の実施の形態】次に、本発明の実施の形態につい
て図面を参照して説明する。図1(a)は、本発明の実
施の形態を説明するための共通コンタクト部の平面図で
あり、図1(b)はそのA−A′線での断面図である。
図1に示されるように、シリコン基板5上には、LOC
OS法などにより形成されたフィールド酸化膜6が形成
されており、フィールド酸化膜6により囲まれた活性領
域には拡散層3が形成されている。
て図面を参照して説明する。図1(a)は、本発明の実
施の形態を説明するための共通コンタクト部の平面図で
あり、図1(b)はそのA−A′線での断面図である。
図1に示されるように、シリコン基板5上には、LOC
OS法などにより形成されたフィールド酸化膜6が形成
されており、フィールド酸化膜6により囲まれた活性領
域には拡散層3が形成されている。
【0008】フィールド酸化膜6上に敷設された第1の
配線層1の一端は拡散層3上に延在している。第1の配
線層1はゲート電極に接続された配線であって、この配
線層と拡散層3との間にはゲート絶縁膜と同時に形成さ
れたシリコン酸化膜7が形成されている。基板上にはこ
の第1の配線層1を覆って層間絶縁膜8が形成されてお
り、層間絶縁膜8には第1の配線層1の表面をYの領域
で、また拡散層3の表面をXおよびZの領域で露出させ
るコンタクトホール4が開口されている。そして、層間
絶縁膜8上には、コンタクトホール4の底部において第
1の配線層1と拡散層3とに接触する第2の配線層2が
形成されている。
配線層1の一端は拡散層3上に延在している。第1の配
線層1はゲート電極に接続された配線であって、この配
線層と拡散層3との間にはゲート絶縁膜と同時に形成さ
れたシリコン酸化膜7が形成されている。基板上にはこ
の第1の配線層1を覆って層間絶縁膜8が形成されてお
り、層間絶縁膜8には第1の配線層1の表面をYの領域
で、また拡散層3の表面をXおよびZの領域で露出させ
るコンタクトホール4が開口されている。そして、層間
絶縁膜8上には、コンタクトホール4の底部において第
1の配線層1と拡散層3とに接触する第2の配線層2が
形成されている。
【0009】ここで、第1の配線層1はコンタクトホー
ル内ではほぼ一定の幅aでコンタクトホールを横断して
おり、この幅aはコンタクトホール4の第1の配線層1
の長手方向と直交する方向の辺の長さbに対し、 a=b/3〜2b/3 程度であることが望ましい。コンタクトホールの底部に
おいて、第1の配線層1の両側はcおよびdの幅で拡散
層3が露出するがアライメントずれのない状態では、c
=dになされる。第1の配線層1の幅aの部分のコンタ
クトホール4の外側に延在する長さeおよびfは、その
製品のアライメントずれ許容量より長いことが望まし
い。
ル内ではほぼ一定の幅aでコンタクトホールを横断して
おり、この幅aはコンタクトホール4の第1の配線層1
の長手方向と直交する方向の辺の長さbに対し、 a=b/3〜2b/3 程度であることが望ましい。コンタクトホールの底部に
おいて、第1の配線層1の両側はcおよびdの幅で拡散
層3が露出するがアライメントずれのない状態では、c
=dになされる。第1の配線層1の幅aの部分のコンタ
クトホール4の外側に延在する長さeおよびfは、その
製品のアライメントずれ許容量より長いことが望まし
い。
【0010】第2の配線層2のコンタクトホール4内の
部分は、タングステンプラグなどのコンタクトプラグに
よって構成することができる。また、第1の配線層1は
ポリサイド膜によって形成することができる。さらに、
第2の配線層2もポリシリコン膜またはポリサイド膜に
より形成することができる。
部分は、タングステンプラグなどのコンタクトプラグに
よって構成することができる。また、第1の配線層1は
ポリサイド膜によって形成することができる。さらに、
第2の配線層2もポリシリコン膜またはポリサイド膜に
より形成することができる。
【0011】次に、本発明の効果について図2、図3を
参照して説明する。図2に示されるように、コンタクト
ホール4が第1の配線層1に対して本来開孔されるべき
位置より図面で上方向にgだけアライメントずれを起こ
して形成されても、コンタクトホール4の底面部におい
て露出された領域X、YおよびZのそれぞれの面積はア
ライメントずれが発生していない場合と同等である。ま
た、図3に示すように、コンタクトホール4が第1の配
線層1に対し図面で右側にhだけアライメントずれを起
こして形成された場合、第1の配線層1の左側の領域X
はアライメントずれhに相当する面積だけ小さくなるが
右側の領域Zはアライメントずれh分に相当する面積だ
け大きくなり、領域XおよびZの面積和は変わらず拡散
層の接触面積は変化しない。
参照して説明する。図2に示されるように、コンタクト
ホール4が第1の配線層1に対して本来開孔されるべき
位置より図面で上方向にgだけアライメントずれを起こ
して形成されても、コンタクトホール4の底面部におい
て露出された領域X、YおよびZのそれぞれの面積はア
ライメントずれが発生していない場合と同等である。ま
た、図3に示すように、コンタクトホール4が第1の配
線層1に対し図面で右側にhだけアライメントずれを起
こして形成された場合、第1の配線層1の左側の領域X
はアライメントずれhに相当する面積だけ小さくなるが
右側の領域Zはアライメントずれh分に相当する面積だ
け大きくなり、領域XおよびZの面積和は変わらず拡散
層の接触面積は変化しない。
【0012】
【実施例】次に、本発明の一実施例について説明する。
図1において、p型のシリコン基板1上にn型の拡散層
3を形成し、第1の配線層1にはリンドープのゲート用
ポリシリコン、第2の配線層2もリンドープのポリシリ
コンを用いて形成した。最近の半導体装置においてアラ
イメントずれ量は0.1μm程度であることが知られて
いる。そこで、本実施例おいては、第1の配線層1の幅
aは0.3μm、またコンタクトホールの一辺の長さを
0.6μm程度とし、第1の配線層1の突き出し部分の
長さeおよびfを0.2μmとした。
図1において、p型のシリコン基板1上にn型の拡散層
3を形成し、第1の配線層1にはリンドープのゲート用
ポリシリコン、第2の配線層2もリンドープのポリシリ
コンを用いて形成した。最近の半導体装置においてアラ
イメントずれ量は0.1μm程度であることが知られて
いる。そこで、本実施例おいては、第1の配線層1の幅
aは0.3μm、またコンタクトホールの一辺の長さを
0.6μm程度とし、第1の配線層1の突き出し部分の
長さeおよびfを0.2μmとした。
【0013】以上好ましい実施例について説明したが、
本発明はこの実施例に限定されるものではなく、特許請
求の範囲のに記載された範囲内において適宜の変更が可
能なものである。例えば、第1の配線層のコンタクトホ
ール内での平面形状は必ずしも直線状に形成する必要は
なく、波型でもよくまた中央部において突起部を有する
形状であってもよい。
本発明はこの実施例に限定されるものではなく、特許請
求の範囲のに記載された範囲内において適宜の変更が可
能なものである。例えば、第1の配線層のコンタクトホ
ール内での平面形状は必ずしも直線状に形成する必要は
なく、波型でもよくまた中央部において突起部を有する
形状であってもよい。
【0014】
【発明の効果】以上説明したように、本発明による共通
コンタクトは、第1の配線層をコンタクトホールの中央
部を横断するように形成するものであるので、アライメ
ントずれが生じた場合でも、第2の配線層と拡散層およ
び第1の配線層との接触面積が変化することのないよう
にすることができる。したがって、本発明によれば、ア
ライメントずれがあっても常に一定のコンタクト抵抗を
維持することができ、アライメントずれに起因する半導
体装置の電気的特性の劣化を回避することができる。
コンタクトは、第1の配線層をコンタクトホールの中央
部を横断するように形成するものであるので、アライメ
ントずれが生じた場合でも、第2の配線層と拡散層およ
び第1の配線層との接触面積が変化することのないよう
にすることができる。したがって、本発明によれば、ア
ライメントずれがあっても常に一定のコンタクト抵抗を
維持することができ、アライメントずれに起因する半導
体装置の電気的特性の劣化を回避することができる。
【図1】本発明の実施の形態および一実施例を示す平面
図と断面図。
図と断面図。
【図2】本発明の効果を説明するための平面図。
【図3】本発明の効果を説明するための平面図。
【図4】従来例の平面図。
1 第1配線層 2 第2配線層 3 拡散層 4 コンタクトホール 5 シリコン基板 6 フィールド酸化膜 7 シリコン酸化膜 8 層間絶縁膜
Claims (6)
- 【請求項1】 半導体基板の表面領域内に形成された拡
散層と、前記拡散層上に形成された第1の配線層と、前
記拡散層および前記第1の配線層上に形成された、前記
拡散層および前記第1の配線層の一部表面を露出させる
前記第1の配線層の長手方向と直交する方向の辺の長さ
が前記第1の配線層の幅以上であるコンタクトホールが
開口された層間絶縁膜と、前記コンタクトホールを介し
て前記拡散層および前記第1の配線層と接触すると共に
前記層間絶縁膜上に延在する第2の配線層と、を有する
ことを特徴とする半導体装置。 - 【請求項2】 前記第1の配線層は直線的に前記コンタ
クトホールの底部を横断していることを特徴とする請求
項1記載の半導体装置。 - 【請求項3】 前記第1の配線層の先端部の前記コンタ
クトホールよりはみ出している長さは、第1の配線層お
よびコンタクトホールを形成する際のアライメント公差
の和以上であることを特徴とする請求項1または2記載
の半導体装置。 - 【請求項4】 前記第1の配線層の幅は、前記コンタク
トホールの前記第1の配線層の長手方向と直交する方向
の辺の長さの1/3〜2/3であることを特徴とする請
求項1または2記載の半導体装置。 - 【請求項5】 前記第2の配線層の前記コンタクトホー
ル内の部分は、金属プラグとして構成されていることを
特徴とする請求項1記載の半導体装置。 - 【請求項6】 前記第1の配線層、または、前記第1の
配線層および前記第2の配線層がポリシリコンまたはポ
リサイドにより形成されていることを特徴とする請求項
1記載の半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP35260597A JPH11186387A (ja) | 1997-12-22 | 1997-12-22 | 半導体装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP35260597A JPH11186387A (ja) | 1997-12-22 | 1997-12-22 | 半導体装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH11186387A true JPH11186387A (ja) | 1999-07-09 |
Family
ID=18425192
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP35260597A Pending JPH11186387A (ja) | 1997-12-22 | 1997-12-22 | 半導体装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH11186387A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2005050998A (ja) * | 2003-07-28 | 2005-02-24 | Matsushita Electric Ind Co Ltd | 半導体装置及びその製造方法 |
-
1997
- 1997-12-22 JP JP35260597A patent/JPH11186387A/ja active Pending
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2005050998A (ja) * | 2003-07-28 | 2005-02-24 | Matsushita Electric Ind Co Ltd | 半導体装置及びその製造方法 |
JP4561060B2 (ja) * | 2003-07-28 | 2010-10-13 | パナソニック株式会社 | 半導体装置及びその製造方法 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US6214663B1 (en) | Methods of fabricating integrated circuit devices having contact pads which are separated by sidewall spacers | |
US5500080A (en) | Process of forming contact holes | |
JPH0546984B2 (ja) | ||
US5834816A (en) | MOSFET having tapered gate electrode | |
US7259065B2 (en) | Method of forming trench in semiconductor device | |
KR970004922B1 (ko) | 고집적 반도체 배선구조 및 그 제조방법 | |
JPH0685277A (ja) | 非揮発性メモリ装置用コンタクト整合 | |
US5600170A (en) | Interconnection structure of semiconductor device | |
US5501999A (en) | Process for formation of capacitor for DRAM cell | |
JPH08288473A (ja) | 半導体記憶装置およびその製造方法 | |
JP3701405B2 (ja) | スタティック型半導体記憶装置 | |
KR100408414B1 (ko) | 반도체 소자 및 그 제조방법 | |
JPH11186387A (ja) | 半導体装置 | |
JPH04215473A (ja) | スタティックram | |
US6232670B1 (en) | Semiconductor memory device and method of fabricating the same | |
JP2000216235A (ja) | 半導体集積回路装置およびその製造方法 | |
JPH11111921A (ja) | 半導体装置 | |
KR960011250B1 (ko) | 반도체 접속장치 제조방법 | |
JPH03145159A (ja) | 半導体記憶装置およびその製造方法 | |
JPH0653328A (ja) | 半導体装置 | |
KR100236913B1 (ko) | 반도체소자의 제조방법 | |
KR960010070B1 (ko) | 박막트랜지스터 스태틱 램(tft sram) 제조방법 | |
KR0126647B1 (ko) | 반도체소자의 접속장치 및 제조방법 | |
US20030160282A1 (en) | Semiconductor device | |
JPH03116852A (ja) | 半導体装置 |