JPH11178100A - 電子バランス調整回路 - Google Patents
電子バランス調整回路Info
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- JPH11178100A JPH11178100A JP9361941A JP36194197A JPH11178100A JP H11178100 A JPH11178100 A JP H11178100A JP 9361941 A JP9361941 A JP 9361941A JP 36194197 A JP36194197 A JP 36194197A JP H11178100 A JPH11178100 A JP H11178100A
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03G—CONTROL OF AMPLIFICATION
- H03G3/00—Gain control in amplifiers or frequency changers without distortion of the input signal
- H03G3/001—Digital control of analog signals
Abstract
(57)【要約】
【目的】 デジタルデータを書き込むことによって、２
系統ある出力電圧のバランス制御を行う電子デジタル調
整回路。 【構成】 電子デジタル調整回路は、２系統ある出力の
バランスを表すバランスデータを保持すると共に、該バ
ランスデータを変えることができるレジスタ１と、該レ
ジスタの前記バランスデータを受けて、第１の比率Ａに
対応する第１のデジタル値を出力する第１の演算回路２
と、前記レジスタの前記バランスデータを受けて、前記
第１の比率Ａの増減に対して逆の増減関係にある第２の
比率Ｂに対応する第２のデジタル値を出力する第２の演
算回路３と、前記第１のデジタル値を受けて、アナログ
変換して、前記第１の比率Ａを表す第１のアナログ信号
を出力する第１のＤ／Ａ変換器４と、前記第２のデジタ
ル値を受けて、アナログ変換して、前記第２の比率Ｂを
表す第２のアナログ信号を出力する第２のＤ／Ａ変換器
５とを具備する。
系統ある出力電圧のバランス制御を行う電子デジタル調
整回路。 【構成】 電子デジタル調整回路は、２系統ある出力の
バランスを表すバランスデータを保持すると共に、該バ
ランスデータを変えることができるレジスタ１と、該レ
ジスタの前記バランスデータを受けて、第１の比率Ａに
対応する第１のデジタル値を出力する第１の演算回路２
と、前記レジスタの前記バランスデータを受けて、前記
第１の比率Ａの増減に対して逆の増減関係にある第２の
比率Ｂに対応する第２のデジタル値を出力する第２の演
算回路３と、前記第１のデジタル値を受けて、アナログ
変換して、前記第１の比率Ａを表す第１のアナログ信号
を出力する第１のＤ／Ａ変換器４と、前記第２のデジタ
ル値を受けて、アナログ変換して、前記第２の比率Ｂを
表す第２のアナログ信号を出力する第２のＤ／Ａ変換器
５とを具備する。
Description
【０００１】
【発明の属する技術分野】本発明は、ステレオの左右の
音のバランスなどを調整するバランス調整回路に関する
ものであり、特に、バランス調整を電子的に実現する電
子バランス調整回路に関するものである。
音のバランスなどを調整するバランス調整回路に関する
ものであり、特に、バランス調整を電子的に実現する電
子バランス調整回路に関するものである。
【０００２】
【従来の技術】図４は、従来のバランス調整回路の一例
を示す回路図である。図示の従来のバランス調整回路
は、可変抵抗にて一対のＯＰアンプの乗数を決定して、
バランス調整していた。具体的には、図４に示すよう
に、一方の入力信号Ａが、非反転入力が接地されたＯＰ
アンプ９の反転入力に入力されて、他方の入力信号Ｂ
が、同様に非反転入力が接地されたＯＰアンプ１０の反
転入力に入力される。ＯＰアンプ９の出力が、２連の可
変抵抗１１の一方の可変抵抗１１Ａを介して、ＯＰアン
プ９の反転入力に帰還され、ＯＰアンプ１０の出力が、
２連の可変抵抗１１の他方の可変抵抗１１Ｂを介して、
ＯＰアンプ１０の反転入力に帰還され、可変抵抗１１に
よって帰還量を調整することによりそれぞれのＯＰアン
プの利得が制御されるようになされている。ＯＰアンプ
９の出力が、出力信号Ａを出力し、ＯＰアンプ１０の出
力が、出力信号Ｂを出力する。２連の可変抵抗１１の可
変抵抗１１Ａと可変抵抗１１Ｂとは、１回の操作でそれ
ぞれ可変抵抗値が互いに反比例するような関係で変化す
る。ここで、本明細書では、「反比例」という用語を、
数学上の厳格な意味でなく、一方が増大したとき他方が
減少し、一方が減少したとき他方が増大する関係を意味
するものとして使用する。
を示す回路図である。図示の従来のバランス調整回路
は、可変抵抗にて一対のＯＰアンプの乗数を決定して、
バランス調整していた。具体的には、図４に示すよう
に、一方の入力信号Ａが、非反転入力が接地されたＯＰ
アンプ９の反転入力に入力されて、他方の入力信号Ｂ
が、同様に非反転入力が接地されたＯＰアンプ１０の反
転入力に入力される。ＯＰアンプ９の出力が、２連の可
変抵抗１１の一方の可変抵抗１１Ａを介して、ＯＰアン
プ９の反転入力に帰還され、ＯＰアンプ１０の出力が、
２連の可変抵抗１１の他方の可変抵抗１１Ｂを介して、
ＯＰアンプ１０の反転入力に帰還され、可変抵抗１１に
よって帰還量を調整することによりそれぞれのＯＰアン
プの利得が制御されるようになされている。ＯＰアンプ
９の出力が、出力信号Ａを出力し、ＯＰアンプ１０の出
力が、出力信号Ｂを出力する。２連の可変抵抗１１の可
変抵抗１１Ａと可変抵抗１１Ｂとは、１回の操作でそれ
ぞれ可変抵抗値が互いに反比例するような関係で変化す
る。ここで、本明細書では、「反比例」という用語を、
数学上の厳格な意味でなく、一方が増大したとき他方が
減少し、一方が減少したとき他方が増大する関係を意味
するものとして使用する。
【０００３】図４に示す従来のバランス調整回路におい
てバランスの調整を行いたい場合、可変抵抗１１を操作
することにより、帰還可変抵抗１１Ａ及び帰還可変抵抗
１１Ｂのそれぞれの抵抗値が変化する。ＯＰアンプ９及
びＯＰアンプ１０に接続された帰還可変抵抗１１Ａ及び
帰還可変抵抗１１Ｂのそれぞれの抵抗値は、反比例の関
係があるため、一方の抵抗値が大きくなれば、他方は抵
抗値が小さくなる。このように帰還量が調整されたＯＰ
アンプの増幅作用により、それぞれの出力信号電圧が反
比例の関係で変化し、出力信号Ａと出力信号Ｂとの間の
バランス調整が行われる。
てバランスの調整を行いたい場合、可変抵抗１１を操作
することにより、帰還可変抵抗１１Ａ及び帰還可変抵抗
１１Ｂのそれぞれの抵抗値が変化する。ＯＰアンプ９及
びＯＰアンプ１０に接続された帰還可変抵抗１１Ａ及び
帰還可変抵抗１１Ｂのそれぞれの抵抗値は、反比例の関
係があるため、一方の抵抗値が大きくなれば、他方は抵
抗値が小さくなる。このように帰還量が調整されたＯＰ
アンプの増幅作用により、それぞれの出力信号電圧が反
比例の関係で変化し、出力信号Ａと出力信号Ｂとの間の
バランス調整が行われる。
【０００４】
【発明が解決しようとする課題】しかしながら、図４に
示す従来のバランス調整回路は、以下のような様々な問
題点があった。第一の問題点は、出力の誤差が大きいと
いう点である。その理由は、使用している可変抵抗の抵
抗値は、物理的接触でその抵抗値を変化させており、磨
耗・温度・変質等によってその抵抗値が一定しないから
である。第二の問題点は、回路の規模が大きくなる点で
ある。その理由は、可変抵抗の抵抗値が物理的接触でそ
の値を変更しており、小型化することが物理的に難しい
ことと、部品数が抵抗、ＯＰアンプと多いためである。
示す従来のバランス調整回路は、以下のような様々な問
題点があった。第一の問題点は、出力の誤差が大きいと
いう点である。その理由は、使用している可変抵抗の抵
抗値は、物理的接触でその抵抗値を変化させており、磨
耗・温度・変質等によってその抵抗値が一定しないから
である。第二の問題点は、回路の規模が大きくなる点で
ある。その理由は、可変抵抗の抵抗値が物理的接触でそ
の値を変更しており、小型化することが物理的に難しい
ことと、部品数が抵抗、ＯＰアンプと多いためである。
【０００５】特開平８−２０４７７１号公報が、デジタ
ル直交変調回路におけるＩ信号とＱ信号のゲイン／オフ
セットを基準信号のゲイン／オフセットと等しくなるよ
うに自動調整するＩＱ自動調整回路を開示している。し
かし、これは、Ｉ信号とＱ信号との相互のバランスを調
整するものではなく、両信号を基準信号と等しくするた
めのものである。
ル直交変調回路におけるＩ信号とＱ信号のゲイン／オフ
セットを基準信号のゲイン／オフセットと等しくなるよ
うに自動調整するＩＱ自動調整回路を開示している。し
かし、これは、Ｉ信号とＱ信号との相互のバランスを調
整するものではなく、両信号を基準信号と等しくするた
めのものである。
【０００６】本発明は、図４に示す従来のバランス調整
回路の上述した問題点を解決するバランス調整回路を提
供せんとするものである。
回路の上述した問題点を解決するバランス調整回路を提
供せんとするものである。
【０００７】
【課題を解決するための手段】本発明によるならば、バ
ランスデータを保持すると共に、該バランスデータを変
えることができるレジスタと、該レジスタの前記バラン
スデータを受けて、第１の比率Ａに対応する第１のデジ
タル値を出力する第１の演算回路と、前記レジスタの前
記バランスデータを受けて、前記第１の比率Ａの増減に
対して逆の増減関係にある第２の比率Ｂに対応する第２
のデジタル値を出力する第２の演算回路と、前記第１の
デジタル値を受けて、アナログ変換して、前記第１の比
率Ａを表す第１のアナログ信号を出力する第１のＤ／Ａ
変換器（デジタル−アナログ変換器）と、前記第２のデ
ジタル値を受けて、アナログ変換して、前記第２の比率
Ｂを表す第２のアナログ信号を出力する第２のＤ／Ａ変
換器とを具備する電子バランス調整回路が提供される。
ランスデータを保持すると共に、該バランスデータを変
えることができるレジスタと、該レジスタの前記バラン
スデータを受けて、第１の比率Ａに対応する第１のデジ
タル値を出力する第１の演算回路と、前記レジスタの前
記バランスデータを受けて、前記第１の比率Ａの増減に
対して逆の増減関係にある第２の比率Ｂに対応する第２
のデジタル値を出力する第２の演算回路と、前記第１の
デジタル値を受けて、アナログ変換して、前記第１の比
率Ａを表す第１のアナログ信号を出力する第１のＤ／Ａ
変換器（デジタル−アナログ変換器）と、前記第２のデ
ジタル値を受けて、アナログ変換して、前記第２の比率
Ｂを表す第２のアナログ信号を出力する第２のＤ／Ａ変
換器とを具備する電子バランス調整回路が提供される。
【０００８】１つの実施例では、電子バランス調整回路
は、第１の入力信号を受けて、前記第１のアナログ信号
により制御された利得で増幅乃至減衰して、第１の出力
信号を出力する第１の可変利得回路と、第２の入力信号
を受けて、前記第２のアナログ信号により制御された利
得で増幅乃至減衰して、第２の出力信号を出力する第２
の可変利得回路とを更に具備する。前記第１及び第２の
可変利得回路は、例えば、減衰量可変型のアッテネータ
であり、または、可変利得増幅器である。
は、第１の入力信号を受けて、前記第１のアナログ信号
により制御された利得で増幅乃至減衰して、第１の出力
信号を出力する第１の可変利得回路と、第２の入力信号
を受けて、前記第２のアナログ信号により制御された利
得で増幅乃至減衰して、第２の出力信号を出力する第２
の可変利得回路とを更に具備する。前記第１及び第２の
可変利得回路は、例えば、減衰量可変型のアッテネータ
であり、または、可変利得増幅器である。
【０００９】例えば、前記第１の演算回路は、前記レジ
スタが保持できる上限値から該レジスタの値を減算して
得た値を、前記第１のデジタル値として出力し、前記第
２の演算回路は、前記レジスタの値をそのまま前記第２
のデジタル値として出力するように構成できる。
スタが保持できる上限値から該レジスタの値を減算して
得た値を、前記第１のデジタル値として出力し、前記第
２の演算回路は、前記レジスタの値をそのまま前記第２
のデジタル値として出力するように構成できる。
【００１０】また、前記レジスタは、インクリメント信
号を受けて、該レジスタの値を増大することができ、デ
クリメント信号を受けて、該レジスタの値を減少するこ
とができるように構成してもよい。更に、前記レジスタ
は、前記バランスデータを書き込むことができるできる
ように構成してもよい。
号を受けて、該レジスタの値を増大することができ、デ
クリメント信号を受けて、該レジスタの値を減少するこ
とができるように構成してもよい。更に、前記レジスタ
は、前記バランスデータを書き込むことができるできる
ように構成してもよい。
【００１１】前記レジスタの値が、前記レジスタが保持
できる上限値の半分の値であるとき前記第１の比率Ａと
前記第２の比率Ｂとがほぼ等しいように構成する。例え
ば、前記第１の比率Ａと前記第２の比率Ｂとは、０≦Ａ
≦１及びＡ＋Ｂ＝１の関係にある。または、前記第１の
比率Ａと前記第２の比率Ｂとは、ＡＢ＝定数の関係にあ
るようにすると共に、比率Ａと比率Ｂに上限を設定し
て、比率Ａと比率Ｂとが無限大になるのを避けるように
することもできる。
できる上限値の半分の値であるとき前記第１の比率Ａと
前記第２の比率Ｂとがほぼ等しいように構成する。例え
ば、前記第１の比率Ａと前記第２の比率Ｂとは、０≦Ａ
≦１及びＡ＋Ｂ＝１の関係にある。または、前記第１の
比率Ａと前記第２の比率Ｂとは、ＡＢ＝定数の関係にあ
るようにすると共に、比率Ａと比率Ｂに上限を設定し
て、比率Ａと比率Ｂとが無限大になるのを避けるように
することもできる。
【００１２】
【作用】以上のように構成される本発明による電子バラ
ンス調整回路は、１つのデジタルデータをレジスタに書
き込むか、インクリメント信号及びデクリメント信号に
よりレジスタの値を増減させることにより２系統ある出
力電圧の出力比（バランス）の制御を行うものである。
ンス調整回路は、１つのデジタルデータをレジスタに書
き込むか、インクリメント信号及びデクリメント信号に
よりレジスタの値を増減させることにより２系統ある出
力電圧の出力比（バランス）の制御を行うものである。
【００１３】レジスタにバランスのデータが書き込まれ
ると、２系統の出力回路にそれぞれのそれぞれ設けられ
た第１の演算回路と第２の演算回路３にバランスデータ
が転送される。各演算回路では送られたバランスデータ
に、各出力系統がバランスがとれるような演算処理を行
い、それぞれ必要な出力電圧を表すデジタルデータに変
換され、変換されたデジタルデータは、２系統それぞれ
の第１のＤ／Ａ変換器と第２のＤ／Ａ変換器とにそれぞ
れ送られる。第１のＤ／Ａ変換器と第２のＤ／Ａ変換器
では、送られたデジタルデータの値が、アナログデータ
の値に変換処理され、バランス比に比例した制御用出力
電圧として出力される。これらのことにより、１つのレ
ジスタにデジタルデータを書き込むことによって、２系
統ある出力電圧のバランス制御を行う。
ると、２系統の出力回路にそれぞれのそれぞれ設けられ
た第１の演算回路と第２の演算回路３にバランスデータ
が転送される。各演算回路では送られたバランスデータ
に、各出力系統がバランスがとれるような演算処理を行
い、それぞれ必要な出力電圧を表すデジタルデータに変
換され、変換されたデジタルデータは、２系統それぞれ
の第１のＤ／Ａ変換器と第２のＤ／Ａ変換器とにそれぞ
れ送られる。第１のＤ／Ａ変換器と第２のＤ／Ａ変換器
では、送られたデジタルデータの値が、アナログデータ
の値に変換処理され、バランス比に比例した制御用出力
電圧として出力される。これらのことにより、１つのレ
ジスタにデジタルデータを書き込むことによって、２系
統ある出力電圧のバランス制御を行う。
【００１４】
【発明の実施の形態】以下、添付図面を参照して、本発
明による電子バランス調整回路を説明する。図１を参照
すると、本発明による電子バランス調整回路の第１の実
施の態様がブロック図で示されている。図示の電子バラ
ンス調整回路は、８ビットのバランスデータを保持する
８ビットのレジスタ１を有している。レジスタ１は、８
ビット入力信号６によりデータを自由に書き込み、書き
換えることができると共に、ＩＮＣ信号（インクリメン
ト信号）により、レジスタ１の内容に１を加えて増大さ
せ、一方、ＤＥＣ信号（デクリメント信号）により、レ
ジスタ１の内容から１を引いて減少させることができ
る。
明による電子バランス調整回路を説明する。図１を参照
すると、本発明による電子バランス調整回路の第１の実
施の態様がブロック図で示されている。図示の電子バラ
ンス調整回路は、８ビットのバランスデータを保持する
８ビットのレジスタ１を有している。レジスタ１は、８
ビット入力信号６によりデータを自由に書き込み、書き
換えることができると共に、ＩＮＣ信号（インクリメン
ト信号）により、レジスタ１の内容に１を加えて増大さ
せ、一方、ＤＥＣ信号（デクリメント信号）により、レ
ジスタ１の内容から１を引いて減少させることができ
る。
【００１５】レジスタ１の内容は、出力Ａ用演算回路２
及び出力Ｂ用演算回路３に供給される。これら演算回路
２及び演算回路３は、後述する変換表に従い、レジスタ
１の８ビットのデータを、出力Ａと出力Ｂとの比を規定
するバランス比率に変換する。演算回路２及び演算回路
３は、そのようなバランス比率を表す、例えば８ビット
のデータを、Ｄ／Ａ変換器４及び５にそれぞれ出力す
る。Ｄ／Ａ変換器４及び５は、受けたデジタルデータを
アナログ変換して、出力電圧Ａ及び出力電圧Ｂをそれぞ
れ出力する。
及び出力Ｂ用演算回路３に供給される。これら演算回路
２及び演算回路３は、後述する変換表に従い、レジスタ
１の８ビットのデータを、出力Ａと出力Ｂとの比を規定
するバランス比率に変換する。演算回路２及び演算回路
３は、そのようなバランス比率を表す、例えば８ビット
のデータを、Ｄ／Ａ変換器４及び５にそれぞれ出力す
る。Ｄ／Ａ変換器４及び５は、受けたデジタルデータを
アナログ変換して、出力電圧Ａ及び出力電圧Ｂをそれぞ
れ出力する。
【００１６】レジスタ１の上限値をＦＦｈ（ここで、
「ｈ」は１６進法を意味する）と仮定すると、レジスタ
１の初期値は、回路を動作させた時に、出力電圧Ａと出
力電圧Ｂが等しく出力される値である８０ｈとなるよう
に設定される。この場合のバランス比と、レジスタ１に
書き込まれるデータとの関係を図２に示す。
「ｈ」は１６進法を意味する）と仮定すると、レジスタ
１の初期値は、回路を動作させた時に、出力電圧Ａと出
力電圧Ｂが等しく出力される値である８０ｈとなるよう
に設定される。この場合のバランス比と、レジスタ１に
書き込まれるデータとの関係を図２に示す。
【００１７】図２に示すように、８ビットのデジタルデ
ータの場合、出力電圧Ａと出力電圧Ｂとの比を、２５６
段階に変化することができる。そして、出力Ａ用Ｄ／Ａ
変換器４及び出力Ｂ用Ｄ／Ａ変換器５は、８ビットのデ
ジタルデータから、出力電圧０Ｖから電源電圧まで２５
６段階に変化する電圧に変換される。出力電圧Ａ及び出
力電圧Ｂは、実際に入力された信号を増減するアッティ
ネータ等に接続される制御電圧信号として出力される。
ータの場合、出力電圧Ａと出力電圧Ｂとの比を、２５６
段階に変化することができる。そして、出力Ａ用Ｄ／Ａ
変換器４及び出力Ｂ用Ｄ／Ａ変換器５は、８ビットのデ
ジタルデータから、出力電圧０Ｖから電源電圧まで２５
６段階に変化する電圧に変換される。出力電圧Ａ及び出
力電圧Ｂは、実際に入力された信号を増減するアッティ
ネータ等に接続される制御電圧信号として出力される。
【００１８】図１の電子バランス調整回路の動作を説明
する。レジスタ１に出力比のデータが８ビット入力信号
６により書き込まれるか、ＩＮＣ信号、ＤＥＣ信号によ
ってレジスタ１の値が変更されると、レジスタ１のデー
タは、出力信号Ａ用演算回路２と出力信号Ｂ用演算回路
３に送られる。
する。レジスタ１に出力比のデータが８ビット入力信号
６により書き込まれるか、ＩＮＣ信号、ＤＥＣ信号によ
ってレジスタ１の値が変更されると、レジスタ１のデー
タは、出力信号Ａ用演算回路２と出力信号Ｂ用演算回路
３に送られる。
【００１９】ここで、レジスタ１に書き込まれる比率デ
ータは、図２のデータのような各出力の比率とする。デ
ータ値８０ｈを出力信号Ａの比率が０．５、出力信号Ｂ
の比率が０．５の出力状態となるような状態として、デ
ータ値００ｈを出力信号Ａの比率が１、出力信号Ｂの比
率が０、データ値ＦＦｈを出力信号Ａの比率が０、出力
信号Ｂの比率が１となるのよう、２５６段階の比率とす
る。
ータは、図２のデータのような各出力の比率とする。デ
ータ値８０ｈを出力信号Ａの比率が０．５、出力信号Ｂ
の比率が０．５の出力状態となるような状態として、デ
ータ値００ｈを出力信号Ａの比率が１、出力信号Ｂの比
率が０、データ値ＦＦｈを出力信号Ａの比率が０、出力
信号Ｂの比率が１となるのよう、２５６段階の比率とす
る。
【００２０】レジスタ１の８ビットデジタルデータを受
ける出力信号Ａ用演算回路２及び出力信号Ｂ用演算回路
３は、図２の出力比のデータになるように、演算処理を
実行する。演算処理の内容は、出力信号Ａ用演算回路２
が、ＦＦｈからレジスタ１の値を減算する。一方、出力
信号Ｂ用演算回路３は、レジスタ１の内容をそのまま保
持する。
ける出力信号Ａ用演算回路２及び出力信号Ｂ用演算回路
３は、図２の出力比のデータになるように、演算処理を
実行する。演算処理の内容は、出力信号Ａ用演算回路２
が、ＦＦｈからレジスタ１の値を減算する。一方、出力
信号Ｂ用演算回路３は、レジスタ１の内容をそのまま保
持する。
【００２１】演算処理された出力Ａ用データおよび出力
Ｂ用データは、それぞれの演算回路から出力信号Ａ用Ｄ
／Ａ変換器４及び出力信号Ｂ用Ｄ／Ａ変換器５に同時に
転送される。データを受け取った出力信号Ａ用Ｄ／Ａ変
換器４及び出力信号Ｂ用Ｄ／Ａ変換器５は、デジタルデ
ータをアナログ変換して、出力電圧Ａ及び出力電圧Ｂを
出力する。
Ｂ用データは、それぞれの演算回路から出力信号Ａ用Ｄ
／Ａ変換器４及び出力信号Ｂ用Ｄ／Ａ変換器５に同時に
転送される。データを受け取った出力信号Ａ用Ｄ／Ａ変
換器４及び出力信号Ｂ用Ｄ／Ａ変換器５は、デジタルデ
ータをアナログ変換して、出力電圧Ａ及び出力電圧Ｂを
出力する。
【００２２】図３は、本発明による電子バランス調整回
路の第２の実施の態様を示すブロック図である。なお、
図３において、図１の回路要素に対応または類似する回
路要素には同様な参照番号を付して、説明を省略する。
図３に示す電子バランス調整回路の第２の実施の態様で
は、レジスタ１に値を設定するのに、８ビット入力信号
６でなく、ＩＮＣ信号及びＤＥＣ信号の２つのシリアル
入力信号だけを使用する。
路の第２の実施の態様を示すブロック図である。なお、
図３において、図１の回路要素に対応または類似する回
路要素には同様な参照番号を付して、説明を省略する。
図３に示す電子バランス調整回路の第２の実施の態様で
は、レジスタ１に値を設定するのに、８ビット入力信号
６でなく、ＩＮＣ信号及びＤＥＣ信号の２つのシリアル
入力信号だけを使用する。
【００２３】図１に示す第１の実施の態様では、バラン
ス調整の対象である出力信号の比率を表す出力電圧Ａ及
びＢが出力されていたが、図３に示す第２の実施の態様
では、Ｄ／Ａ変換器４及びＤ／Ａ変換器４の出力電圧
は、減衰量可変型のアッテネータ７及び８にそれぞれ制
御信号として供給される。アッテネータ７は、入力信号
Ａを受けて、出力信号Ａを出力し、アッテネータ８は、
入力信号Ｂを受けて、出力信号Ｂを出力する。
ス調整の対象である出力信号の比率を表す出力電圧Ａ及
びＢが出力されていたが、図３に示す第２の実施の態様
では、Ｄ／Ａ変換器４及びＤ／Ａ変換器４の出力電圧
は、減衰量可変型のアッテネータ７及び８にそれぞれ制
御信号として供給される。アッテネータ７は、入力信号
Ａを受けて、出力信号Ａを出力し、アッテネータ８は、
入力信号Ｂを受けて、出力信号Ｂを出力する。
【００２４】かくして、図３に示す電子バランス調整回
路の第２の実施の態様では、Ｄ／Ａ変換器４及びＤ／Ａ
変換器４の出力電圧を、アッテネータ７及び８にそれぞ
れ制御信号として供給することにより、入力信号Ａと入
力信号Ｂとが、その間のバランスが調整されて、出力信
号Ａ及び出力信号Ｂとして出力される。
路の第２の実施の態様では、Ｄ／Ａ変換器４及びＤ／Ａ
変換器４の出力電圧を、アッテネータ７及び８にそれぞ
れ制御信号として供給することにより、入力信号Ａと入
力信号Ｂとが、その間のバランスが調整されて、出力信
号Ａ及び出力信号Ｂとして出力される。
【００２５】図３に示す実施の態様の動作の説明をする
と、シリアル入力信号（ＩＮＣ信号又はＤＥＣ信号）に
よって設定されたレジスタ１の値は、それぞれの系統の
演算回路２及び３に送られ、計算されて、Ｄ／Ａ変換器
４及び５にそれぞれ転送される。Ｄ／Ａ変換器４及び５
は、送られたデータをデジタル−アナログ変換して得た
出力電圧Ａ及び出力電圧Ｂを、アッテネータの制御信号
としてアッテネータ７及び８にそれぞれ供給する。アッ
テネータの制御信号を変化させることにより、それぞれ
のアッテネータの減衰量を制御されて、入力信号Ａ及び
入力信号Ｂの入力電圧がそれぞれ異なる減衰量で減衰さ
れて、両者の電圧バランスが調整された出力信号Ａ、出
力信号Ｂが出力される。
と、シリアル入力信号（ＩＮＣ信号又はＤＥＣ信号）に
よって設定されたレジスタ１の値は、それぞれの系統の
演算回路２及び３に送られ、計算されて、Ｄ／Ａ変換器
４及び５にそれぞれ転送される。Ｄ／Ａ変換器４及び５
は、送られたデータをデジタル−アナログ変換して得た
出力電圧Ａ及び出力電圧Ｂを、アッテネータの制御信号
としてアッテネータ７及び８にそれぞれ供給する。アッ
テネータの制御信号を変化させることにより、それぞれ
のアッテネータの減衰量を制御されて、入力信号Ａ及び
入力信号Ｂの入力電圧がそれぞれ異なる減衰量で減衰さ
れて、両者の電圧バランスが調整された出力信号Ａ、出
力信号Ｂが出力される。
【００２６】ここで、アッテネータの代わりに、可変利
得増幅器を使用して、その可変利得増幅器の利得を、出
力電圧Ａ、出力電圧Ｂにより制御することもできる。
得増幅器を使用して、その可変利得増幅器の利得を、出
力電圧Ａ、出力電圧Ｂにより制御することもできる。
【００２７】
【発明の効果】以上説明したように、本発明による電子
バランス調整回路は、以下のような効果を奏する。第一
の効果は、バランス調整の回路が簡単になるという点で
ある。その理由は、１つのデジタルデータによって２出
力のバランス調整が行えることにより、外部の処理装置
によってバランスの計算処理されることなく、出力電圧
を調節できるからである。
バランス調整回路は、以下のような効果を奏する。第一
の効果は、バランス調整の回路が簡単になるという点で
ある。その理由は、１つのデジタルデータによって２出
力のバランス調整が行えることにより、外部の処理装置
によってバランスの計算処理されることなく、出力電圧
を調節できるからである。
【００２８】第二の効果は、現在の比率、出力電圧の状
態が判るという点である。その理由は、書き込まれたレ
ジスタの値がＤ／Ａ変換器を通して出力電圧に反映され
るため、レジスタの値が現在の比率、出力電圧となるた
めである。第三の効果は、１回の操作で各出力のバラン
ス調整が行える点である。その理由は、ＩＮＣ信号、Ｄ
ＥＣ信号、８ビット入力信号によってレジスタの値を変
更できるからである。
態が判るという点である。その理由は、書き込まれたレ
ジスタの値がＤ／Ａ変換器を通して出力電圧に反映され
るため、レジスタの値が現在の比率、出力電圧となるた
めである。第三の効果は、１回の操作で各出力のバラン
ス調整が行える点である。その理由は、ＩＮＣ信号、Ｄ
ＥＣ信号、８ビット入力信号によってレジスタの値を変
更できるからである。
【図１】本発明による電子バランス調整回路の第１の実
施の態様を示すブロック図である。
施の態様を示すブロック図である。
【図２】図１に示す電子バランス調整回路の中の２つの
演算回路が実施する変換処理の例を示す表である。
演算回路が実施する変換処理の例を示す表である。
【図３】本発明による電子バランス調整回路の第２の実
施の態様を示すブロック図である。
施の態様を示すブロック図である。
【図４】従来技術によるバランス調整回路の例を示す回
路図である。
路図である。
１ レジスタ ２、３ 演算回路 ４、５ Ｄ／Ａ変換器 ６ ８ビット入力信号 ７、８ アッテネータ ９、１０ ＯＰアンプ １１ 可変抵抗
Claims (7)
- 【請求項１】バランスデータを保持すると共に、該バラ
ンスデータを変えることができるレジスタと、該レジス
タの前記バランスデータを受けて、第１の比率Ａに対応
する第１のデジタル値を出力する第１の演算回路と、前
記レジスタの前記バランスデータを受けて、前記第１の
比率Ａの増減に対して逆の増減関係にある第２の比率Ｂ
に対応する第２のデジタル値を出力する第２の演算回路
と、前記第１のデジタル値を受けて、アナログ変換し
て、前記第１の比率Ａを表す第１のアナログ信号を出力
する第１のＤ／Ａ変換器と、前記第２のデジタル値を受
けて、アナログ変換して、前記第２の比率Ｂを表す第２
のアナログ信号を出力する第２のＤ／Ａ変換器とを具備
する電子バランス調整回路。 - 【請求項２】第１の入力信号を受けて、前記第１のアナ
ログ信号により制御された利得で増幅乃至減衰して、第
１の出力信号を出力する第１の可変利得回路と、第２の
入力信号を受けて、前記第２のアナログ信号により制御
された利得で増幅乃至減衰して、第２の出力信号を出力
する第２の可変利得回路とを更に具備することを特徴と
する請求項１に記載の電子バランス調整回路。 - 【請求項３】前記第１の演算回路は、前記レジスタが保
持できる上限値から該レジスタの値を減算して得た値
を、前記第１のデジタル値として出力し、前記第２の演
算回路は、前記レジスタの値をそのまま前記第２のデジ
タル値として出力することを特徴とする請求項１または
２に記載の電子バランス調整回路。 - 【請求項４】前記レジスタは、インクリメント信号を受
けて、該レジスタの値を増大することができ、デクリメ
ント信号を受けて、該レジスタの値を減少することがで
きることを特徴とする請求項１から３までのいずれ１項
に記載の電子バランス調整回路。 - 【請求項５】前記レジスタは、前記バランスデータを書
き込むことができることを特徴とする請求項１から４ま
でのいずれ１項に記載の電子バランス調整回路。 - 【請求項６】前記レジスタの値が、前記レジスタが保持
できる上限値の半分の値であるとき前記第１の比率Ａと
前記第２の比率Ｂとはほぼ等しいことを特徴とする請求
項１から５までのいずれ１項に記載の電子バランス調整
回路。 - 【請求項７】前記第１の比率Ａと前記第２の比率Ｂと
は、０≦Ａ≦１及びＡ＋Ｂ＝１の関係にあることを特徴
とする請求項６に記載の電子バランス調整回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9361941A JPH11178100A (ja) | 1997-12-10 | 1997-12-10 | 電子バランス調整回路 |
| US09/208,847 US6072367A (en) | 1997-12-10 | 1998-12-10 | Electronic balance adjusting circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9361941A JPH11178100A (ja) | 1997-12-10 | 1997-12-10 | 電子バランス調整回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11178100A true JPH11178100A (ja) | 1999-07-02 |
Family
ID=18475370
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9361941A Pending JPH11178100A (ja) | 1997-12-10 | 1997-12-10 | 電子バランス調整回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6072367A (ja) |
| JP (1) | JPH11178100A (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6377862B1 (en) * | 1997-02-19 | 2002-04-23 | Victor Company Of Japan, Ltd. | Method for processing and reproducing audio signal |
| KR100261904B1 (ko) * | 1997-08-29 | 2000-07-15 | 윤종용 | 헤드폰 사운드 출력장치 |
| JP3526850B2 (ja) * | 2002-03-26 | 2004-05-17 | 沖電気工業株式会社 | 音声出力装置 |
| JP5082327B2 (ja) * | 2006-08-09 | 2012-11-28 | ソニー株式会社 | 音声信号処理装置、音声信号処理方法および音声信号処理プログラム |
| TWI505724B (zh) * | 2013-06-10 | 2015-10-21 | Princeton Technology Corp | 增益控制系統、聲音播放系統及其增益控制之方法 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5187619A (en) * | 1982-05-10 | 1993-02-16 | Digital Equipment Corporation | High speed switched automatic gain control |
| CA1266707A (en) * | 1985-12-16 | 1990-03-13 | Steve S. Yang | Method of calibrating and equalizing a multi-channel automatic gain control amplifier |
| US4947440A (en) * | 1988-10-27 | 1990-08-07 | The Grass Valley Group, Inc. | Shaping of automatic audio crossfade |
| JP3306600B2 (ja) * | 1992-08-05 | 2002-07-24 | 三菱電機株式会社 | 自動音量調整装置 |
| FR2705844B1 (fr) * | 1993-05-28 | 1995-07-21 | Thomson Csf | Procédé et dispositif de modulation en amplitude d'un signal radiofréquence. |
| JPH08204771A (ja) * | 1995-01-23 | 1996-08-09 | Kokusai Electric Co Ltd | Ｉｑ自動調整回路 |
-
1997
- 1997-12-10 JP JP9361941A patent/JPH11178100A/ja active Pending
-
1998
- 1998-12-10 US US09/208,847 patent/US6072367A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US6072367A (en) | 2000-06-06 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20011204 |