JPH11176861A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH11176861A JPH11176861A JP34039497A JP34039497A JPH11176861A JP H11176861 A JPH11176861 A JP H11176861A JP 34039497 A JP34039497 A JP 34039497A JP 34039497 A JP34039497 A JP 34039497A JP H11176861 A JPH11176861 A JP H11176861A
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- semiconductor device
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
- H01L2224/321—Disposition
- H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
Landscapes
- Photosensitive Polymer And Photoresist Processing (AREA)
- Wire Bonding (AREA)
- Formation Of Insulating Films (AREA)
Abstract
(57)【要約】
【課題】 従来のＣＳＰに比べ、小型でしかも大きな熱
応力が発生しない半導体装置を、製造時間の短縮と製造
コストの低減とを実現しながら製造する。 【解決手段】 半導体装置の製造方法は、以下の工程
（ａ）〜（ｅ） （ａ）端子パッド１を備えた半導体装置の複数個が表面
に形成されているシリコンウエハ２の当該表面上に、複
数の半導体装置の表面を保護するための表面保護層３を
端子パッド１が露出するように形成する工程； （ｂ）露出した端子パッド１上に、金属接着層６を形成
する工程； （ｃ）金属接着層６上に、接続用金属部材７を形成する
工程 （ｄ）シリコンウエハ２の裏面をエッチングにより除去
して厚みを薄くする工程； 及び （ｅ）シリコンウエハ２を切断して個々の半導体装置に
分割する工程を含んでなる。
応力が発生しない半導体装置を、製造時間の短縮と製造
コストの低減とを実現しながら製造する。 【解決手段】 半導体装置の製造方法は、以下の工程
（ａ）〜（ｅ） （ａ）端子パッド１を備えた半導体装置の複数個が表面
に形成されているシリコンウエハ２の当該表面上に、複
数の半導体装置の表面を保護するための表面保護層３を
端子パッド１が露出するように形成する工程； （ｂ）露出した端子パッド１上に、金属接着層６を形成
する工程； （ｃ）金属接着層６上に、接続用金属部材７を形成する
工程 （ｄ）シリコンウエハ２の裏面をエッチングにより除去
して厚みを薄くする工程； 及び （ｅ）シリコンウエハ２を切断して個々の半導体装置に
分割する工程を含んでなる。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置の製造
方法に関する。より詳しくは、ＬＳＩチップ等の半導体
装置をガラス板等の基板に実装する際に、チップスケー
ルの実装が可能であり、且つ実装後のポッティング樹脂
による半導体チップの表面保護処理が不要となる半導体
装置の製造方法に関する。
方法に関する。より詳しくは、ＬＳＩチップ等の半導体
装置をガラス板等の基板に実装する際に、チップスケー
ルの実装が可能であり、且つ実装後のポッティング樹脂
による半導体チップの表面保護処理が不要となる半導体
装置の製造方法に関する。
【０００２】
【従来の技術】ＬＳＩチップは、大口径のウエハに複数
のチップを形成することにより、即ちウエハ単位で製造
されているが、ＬＳＩチップのパッケージングは、ウエ
ハ単位でなく個々のＬＳＩチップ単位で行われている。
のチップを形成することにより、即ちウエハ単位で製造
されているが、ＬＳＩチップのパッケージングは、ウエ
ハ単位でなく個々のＬＳＩチップ単位で行われている。
【０００３】例えば、従来の一般的なＬＳＩチップのプ
ラスチックパッケージングは以下のように行われてい
る。
ラスチックパッケージングは以下のように行われてい
る。
【０００４】先ず、シリコンウエハをダイシングにより
個々のＬＳＩチップに分割し、その一つ一つのＬＳＩチ
ップをリードフレームのサポートエリアにダイボンディ
ングし、ＬＳＩチップとリードフレームのインナーリー
ドとをワイヤーボンディングにより結線する。そして、
ＬＳＩチップの表面保護並びに結線したワイヤーを保護
するために、リードフレームのアウターリードを除く全
体をエポキシ樹脂等の封止樹脂によりモールドする。最
後に、アウターリードをガルウイング形状やＪ形状にト
リミングしている。
個々のＬＳＩチップに分割し、その一つ一つのＬＳＩチ
ップをリードフレームのサポートエリアにダイボンディ
ングし、ＬＳＩチップとリードフレームのインナーリー
ドとをワイヤーボンディングにより結線する。そして、
ＬＳＩチップの表面保護並びに結線したワイヤーを保護
するために、リードフレームのアウターリードを除く全
体をエポキシ樹脂等の封止樹脂によりモールドする。最
後に、アウターリードをガルウイング形状やＪ形状にト
リミングしている。
【０００５】しかしながら、このようなＬＳＩチップの
プラスチックパッケージの場合、少なくともダイシング
工程、ダイボンド工程、ワイヤーボンド工程、モールド
工程、トリミング工程という数多くの工程が必要であ
り、しかもウエハ単位でパッケージングするのではない
ので、これらの工程を一つ一つのＬＳＩチップに対して
行う必要がある。このため、製造時間の短縮が困難であ
り、しかも製造コストの低減が困難であるという問題が
ある。
プラスチックパッケージの場合、少なくともダイシング
工程、ダイボンド工程、ワイヤーボンド工程、モールド
工程、トリミング工程という数多くの工程が必要であ
り、しかもウエハ単位でパッケージングするのではない
ので、これらの工程を一つ一つのＬＳＩチップに対して
行う必要がある。このため、製造時間の短縮が困難であ
り、しかも製造コストの低減が困難であるという問題が
ある。
【０００６】また、ＬＳＩチップのプラスチックパッケ
ージの場合、その外形寸法がＬＳＩチップの面積の数倍
から１０数倍の大きさとなってしまい、電子回路基板の
高密度実装を行う上での障害となるという問題が生じて
いる。これは、ＬＳＩチップのプラスチックパッケージ
の大きさが、パッケージの端子数と端子ピッチに依存し
ているためである。
ージの場合、その外形寸法がＬＳＩチップの面積の数倍
から１０数倍の大きさとなってしまい、電子回路基板の
高密度実装を行う上での障害となるという問題が生じて
いる。これは、ＬＳＩチップのプラスチックパッケージ
の大きさが、パッケージの端子数と端子ピッチに依存し
ているためである。
【０００７】更に、ＬＳＩチップのプラスチックパッケ
ージの場合、ボンディングワイヤーを含めてＬＳＩチッ
プ全体を封止樹脂でモールドするので、その厚みがＬＳ
Ｉチップの厚み（例えば０．４ｍｍ〜０．８ｍｍ）の４
〜９倍程度の非常に厚いものになるという問題がある。
ージの場合、ボンディングワイヤーを含めてＬＳＩチッ
プ全体を封止樹脂でモールドするので、その厚みがＬＳ
Ｉチップの厚み（例えば０．４ｍｍ〜０．８ｍｍ）の４
〜９倍程度の非常に厚いものになるという問題がある。
【０００８】これらの問題を解決するため、従来のプラ
スチックパッケージに代えて、近年では実装基板上にＬ
ＳＩチップをフリップチップ実装することが行われてい
る。これは、図７に示すように、実装基板７０とＬＳＩ
チップ７１とを半田バンプ７２で接合し、それらの接合
面をポッティング樹脂７３で封止するものである。
スチックパッケージに代えて、近年では実装基板上にＬ
ＳＩチップをフリップチップ実装することが行われてい
る。これは、図７に示すように、実装基板７０とＬＳＩ
チップ７１とを半田バンプ７２で接合し、それらの接合
面をポッティング樹脂７３で封止するものである。
【０００９】しかし、このようなフリップチップ実装の
場合、信頼性に悪影響を及すような大きな熱応力が実装
基板７０とＬＳＩチップ７１との間で発生しやすいとい
う問題がある。また、ポッティング樹脂７３がＬＳＩチ
ップ７１の周囲に広がるので、ＬＳＩチップ７１の実装
面積がＬＳＩチップ７１自体の大きさより拡大するとい
う問題もある。
場合、信頼性に悪影響を及すような大きな熱応力が実装
基板７０とＬＳＩチップ７１との間で発生しやすいとい
う問題がある。また、ポッティング樹脂７３がＬＳＩチ
ップ７１の周囲に広がるので、ＬＳＩチップ７１の実装
面積がＬＳＩチップ７１自体の大きさより拡大するとい
う問題もある。
【００１０】そこで、図８に示すように、ＬＳＩチップ
８０をそれとほぼ同じサイズの回路基板８１に弾性樹脂
層８２を介して接着し、ＬＳＩチップ８０を封止樹脂８
３で封止したチップスケールパッケージ（ＣＳＰ）を作
製し、その回路基板８１の裏面を半田バンプ８４を介し
て実装基板８５に実装（ＣＳＰ実装）することも行われ
るようになっている。これにより、ＬＳＩチップパッケ
ージの実装面積を略チップスケールに最小化することが
できる。
８０をそれとほぼ同じサイズの回路基板８１に弾性樹脂
層８２を介して接着し、ＬＳＩチップ８０を封止樹脂８
３で封止したチップスケールパッケージ（ＣＳＰ）を作
製し、その回路基板８１の裏面を半田バンプ８４を介し
て実装基板８５に実装（ＣＳＰ実装）することも行われ
るようになっている。これにより、ＬＳＩチップパッケ
ージの実装面積を略チップスケールに最小化することが
できる。
【００１１】
【発明が解決しようとする課題】しかしながら、ＣＳＰ
を作製するためには、ウエハ単位で作製することができ
ず、しかも従来のプラスチックパッケージと同じ程度の
工程数が必要となるという問題がある。即ち、シリコン
ウエハをダイシングにより個々のＬＳＩチップに分割
し、その一つ一つのＬＳＩチップを、別途作製されたＣ
ＰＳ用の回路基板に搭載し、樹脂封止し、半田バンプを
形成している。このため、製造時間の短縮や製造コスト
の削減が十分でなく、しかもパッケージの厚みも薄くで
きないために大きな熱応力も発生しやすいという問題も
ある。
を作製するためには、ウエハ単位で作製することができ
ず、しかも従来のプラスチックパッケージと同じ程度の
工程数が必要となるという問題がある。即ち、シリコン
ウエハをダイシングにより個々のＬＳＩチップに分割
し、その一つ一つのＬＳＩチップを、別途作製されたＣ
ＰＳ用の回路基板に搭載し、樹脂封止し、半田バンプを
形成している。このため、製造時間の短縮や製造コスト
の削減が十分でなく、しかもパッケージの厚みも薄くで
きないために大きな熱応力も発生しやすいという問題も
ある。
【００１２】本発明は、上述の従来の技術の課題を解決
しようとするものであり、従来のＣＳＰに比べ、小型で
しかも大きな熱応力が発生しない半導体装置を、製造時
間の短縮と製造コストの低減とを実現しながら製造でき
るようにすることを目的とする。
しようとするものであり、従来のＣＳＰに比べ、小型で
しかも大きな熱応力が発生しない半導体装置を、製造時
間の短縮と製造コストの低減とを実現しながら製造でき
るようにすることを目的とする。
【００１３】
【課題を解決するための手段】本発明者は、ＬＳＩチッ
プ単位でパッケージするのではなく、ウエハの表面に耐
水性の感光性樹脂層を表面保護層として予め形成し、そ
の後にウエハの裏面をエッチングして全体を薄くするこ
とにより上述の目的を達成できることを見出し、発明を
完成させるに至った。
プ単位でパッケージするのではなく、ウエハの表面に耐
水性の感光性樹脂層を表面保護層として予め形成し、そ
の後にウエハの裏面をエッチングして全体を薄くするこ
とにより上述の目的を達成できることを見出し、発明を
完成させるに至った。
【００１４】即ち、本発明は、本発明は、以下の工程
（ａ）〜（ｅ） （ａ）端子パッドを備えた半導体装置の複数個が表面に
形成されているシリコンウエハの当該表面上に、複数の
半導体装置の表面を保護するための表面保護層を端子パ
ッドが露出するように形成する工程； （ｂ）露出した端子パッド上に、金属接着層を形成する
工程； （ｃ）金属接着層上に、接続用金属部材を形成する工程 （ｄ）シリコンウエハの裏面をエッチングにより除去し
て厚みを薄くする工程； 及び （ｅ）シリコンウエハを切断して個々の半導体装置に分
割する工程を含んでなることを特徴とする半導体装置の
製造方法を提供する。
（ａ）〜（ｅ） （ａ）端子パッドを備えた半導体装置の複数個が表面に
形成されているシリコンウエハの当該表面上に、複数の
半導体装置の表面を保護するための表面保護層を端子パ
ッドが露出するように形成する工程； （ｂ）露出した端子パッド上に、金属接着層を形成する
工程； （ｃ）金属接着層上に、接続用金属部材を形成する工程 （ｄ）シリコンウエハの裏面をエッチングにより除去し
て厚みを薄くする工程； 及び （ｅ）シリコンウエハを切断して個々の半導体装置に分
割する工程を含んでなることを特徴とする半導体装置の
製造方法を提供する。
【００１５】この製造方法の工程（ａ）において、表面
保護層の形成は、耐水性の感光性樹脂をシリコンウエハ
の表面に塗布し、得られた感光性樹脂塗布膜を露光し現
像して端子パッドを露出させ、残存する感光性樹脂塗布
膜を硬化させることにより行うことが好ましい。
保護層の形成は、耐水性の感光性樹脂をシリコンウエハ
の表面に塗布し、得られた感光性樹脂塗布膜を露光し現
像して端子パッドを露出させ、残存する感光性樹脂塗布
膜を硬化させることにより行うことが好ましい。
【００１６】
【発明の実施の形態】以下、本発明を図面を参照しなが
ら詳細に説明する。
ら詳細に説明する。
【００１７】本発明の半導体の製造方法は、以下の工程
（ａ）〜（ｅ）を含む。
（ａ）〜（ｅ）を含む。
【００１８】工程（ａ） 図１に示すように、端子パッド１を備えた半導体装置の
複数個が表面に形成されているシリコンウエハ２の当該
表面上に、複数の半導体装置の表面を保護するための表
面保護層３を端子パッド１が露出するように形成する。
即ち、ＳｉＯ2等の絶縁薄膜４が形成されたシリコンウ
エハ２上のアルミニウム等からなる端子パッド１を除く
ウエハ２の表面をＳｉＯ2やｐ−ＳｉＮなどの薄膜から
なるオーバーコート層５とエポキシ樹脂等の耐水性（低
吸湿性）の感光性樹脂からなる表面保護層３で覆う。こ
のように、本発明においては、ウエハ単位で一括して表
面保護層を形成する。
複数個が表面に形成されているシリコンウエハ２の当該
表面上に、複数の半導体装置の表面を保護するための表
面保護層３を端子パッド１が露出するように形成する。
即ち、ＳｉＯ2等の絶縁薄膜４が形成されたシリコンウ
エハ２上のアルミニウム等からなる端子パッド１を除く
ウエハ２の表面をＳｉＯ2やｐ−ＳｉＮなどの薄膜から
なるオーバーコート層５とエポキシ樹脂等の耐水性（低
吸湿性）の感光性樹脂からなる表面保護層３で覆う。こ
のように、本発明においては、ウエハ単位で一括して表
面保護層を形成する。
【００１９】なお、オーバーコート層５は、場合により
省略することもできる。
省略することもできる。
【００２０】この表面保護層３の形成は、以下の説明す
るように行うことができる。
るように行うことができる。
【００２１】即ち、ウエハプロセスを完了したシリコン
ウエハ２の表面に耐水性（低吸湿性）の感光性樹脂（エ
ポキシ樹脂等）をスピンコートや印刷法等によって一括
して全面に５〜１００μｍの厚みで塗布し、得られた感
光性樹脂塗布膜を、必要に応じて数十℃に加熱すること
により乾燥させる。そして、感光性樹脂がポジ型である
場合には、端子パッド１に対応した感光性樹脂のみに光
が照射されるような露光マスクを介して露光し、常法に
従って現像することにより、端子パッド１を露出させ
る。その後に残存する感光性樹脂塗布膜を硬化処理（例
えば２３０℃、約３０分）を行うことにより半導体装置
の表面保護層３を形成することができる。
ウエハ２の表面に耐水性（低吸湿性）の感光性樹脂（エ
ポキシ樹脂等）をスピンコートや印刷法等によって一括
して全面に５〜１００μｍの厚みで塗布し、得られた感
光性樹脂塗布膜を、必要に応じて数十℃に加熱すること
により乾燥させる。そして、感光性樹脂がポジ型である
場合には、端子パッド１に対応した感光性樹脂のみに光
が照射されるような露光マスクを介して露光し、常法に
従って現像することにより、端子パッド１を露出させ
る。その後に残存する感光性樹脂塗布膜を硬化処理（例
えば２３０℃、約３０分）を行うことにより半導体装置
の表面保護層３を形成することができる。
【００２２】耐水性の感光性樹脂としては、感光性エポ
キシ樹脂の他、感光性ポリイミド樹脂、感光性シリコー
ン樹脂、感光性アクリル樹脂等を使用することができ
る。また、これらの樹脂の塗布法としては、スピンコー
ト法の他、スクリーン印刷法、凹版印刷法等を採用する
ことができる。また、これらの樹脂を２層以上積層して
もよい。
キシ樹脂の他、感光性ポリイミド樹脂、感光性シリコー
ン樹脂、感光性アクリル樹脂等を使用することができ
る。また、これらの樹脂の塗布法としては、スピンコー
ト法の他、スクリーン印刷法、凹版印刷法等を採用する
ことができる。また、これらの樹脂を２層以上積層して
もよい。
【００２３】なお、凹版印刷法を採用した場合には、露
光処理や現像処理を省くこともできる。また、樹脂薄膜
を張り付け、端子パッド１が露出するようにその薄膜に
窓開けを行うことにより表面保護層３を形成してもよ
い。
光処理や現像処理を省くこともできる。また、樹脂薄膜
を張り付け、端子パッド１が露出するようにその薄膜に
窓開けを行うことにより表面保護層３を形成してもよ
い。
【００２４】（工程ｂ）次に露出した端子パッド１上
に、端子パッド１と接続用の金属部材との密着性と拡散
バリア性とを確保するために、金属接着層６を形成する
（図２）。金属接着層６は、通常、端子パッド１側から
密着用金属層６ａと拡散バリヤ層６ｂとから構成され
る。具体的にはＰｄ／Ｃｕ／Ｎｉ、Ｃｒ／Ｃｕ、Ｎｉ／
Ｃｕ、Ｃｒ／Ｎｉ、Ｃｒ／Ｃｕ等から構成される金属接
着層を、メッキ法の他、スパッタ法、ＣＶＤ法などによ
り形成することができる。
に、端子パッド１と接続用の金属部材との密着性と拡散
バリア性とを確保するために、金属接着層６を形成する
（図２）。金属接着層６は、通常、端子パッド１側から
密着用金属層６ａと拡散バリヤ層６ｂとから構成され
る。具体的にはＰｄ／Ｃｕ／Ｎｉ、Ｃｒ／Ｃｕ、Ｎｉ／
Ｃｕ、Ｃｒ／Ｎｉ、Ｃｒ／Ｃｕ等から構成される金属接
着層を、メッキ法の他、スパッタ法、ＣＶＤ法などによ
り形成することができる。
【００２５】（工程ｃ）次に、金属接着層６上に、接続
用金属部材７を形成する（図３）。具体的には、金属接
着層６を形成した端子パッド１上に、半田等の金属ボー
ルや金属バンプを形成する。例えば、別途作成した半田
等の金属製ボール（直径２０〜３００μｍ）を予め所定
の位置に配列し、ボール搭載装置（例えば、ＢＧＡボー
ル搭載装置、ＶＡｉ６０００，ＶＡｉ５０２０、VANGUA
RD AUTOMATION, INC.製）を用いてこれらを一括してシ
リコンウエハ２の端子パッド１上に設置し、通常２００
〜３５０℃の温度で溶着させることにより形成すること
ができる。なお、このとき、半田等の金属製ボールの高
さを平坦化する処理（高温で、平坦な金属板を押しつけ
る等）も併せて行うことが好ましい。
用金属部材７を形成する（図３）。具体的には、金属接
着層６を形成した端子パッド１上に、半田等の金属ボー
ルや金属バンプを形成する。例えば、別途作成した半田
等の金属製ボール（直径２０〜３００μｍ）を予め所定
の位置に配列し、ボール搭載装置（例えば、ＢＧＡボー
ル搭載装置、ＶＡｉ６０００，ＶＡｉ５０２０、VANGUA
RD AUTOMATION, INC.製）を用いてこれらを一括してシ
リコンウエハ２の端子パッド１上に設置し、通常２００
〜３５０℃の温度で溶着させることにより形成すること
ができる。なお、このとき、半田等の金属製ボールの高
さを平坦化する処理（高温で、平坦な金属板を押しつけ
る等）も併せて行うことが好ましい。
【００２６】なお、接続用金属部材７の形成は、半田等
の金属ボールの他に、半田熱着法やクリーム半田の印刷
法等の方法によって行うこともできる。
の金属ボールの他に、半田熱着法やクリーム半田の印刷
法等の方法によって行うこともできる。
【００２７】工程（ｄ） 次に、シリコンウエハ２の裏面をエッチングにより除去
して厚みを、約３００〜３０μｍ程度まで薄くする。こ
のように薄くすることにより、半導体装置に生ずる熱応
力を大きく低減することができ、半導体装置の信頼性を
向上させることができる。
して厚みを、約３００〜３０μｍ程度まで薄くする。こ
のように薄くすることにより、半導体装置に生ずる熱応
力を大きく低減することができ、半導体装置の信頼性を
向上させることができる。
【００２８】シリコンウエハ２のエッチングは様々な手
法で行うことができるが、下記に一例を示す。
法で行うことができるが、下記に一例を示す。
【００２９】図４に示すように、表面に半田ボール等の
接続用金属部材７が形成されているシリコンウエハ２
を、表面から高速ガス流（例えば高速空気流）をふき出
しながら回転する公知のベルヌイチャック８によって保
持する。ここで、ベルヌイチャック８によりシリコンウ
エハ２の表面を保持すると、表面保護層３だけでなくベ
ルヌイチャック８によっても、シリコンウエハ２の表面
をシリコンエッチング液から保護することができる。
接続用金属部材７が形成されているシリコンウエハ２
を、表面から高速ガス流（例えば高速空気流）をふき出
しながら回転する公知のベルヌイチャック８によって保
持する。ここで、ベルヌイチャック８によりシリコンウ
エハ２の表面を保持すると、表面保護層３だけでなくベ
ルヌイチャック８によっても、シリコンウエハ２の表面
をシリコンエッチング液から保護することができる。
【００３０】次に、シリコンエッチング液（例えば、２
５％硝酸１〜２０容量部と４０％フッ酸１容量部とから
なる混酸）をシリコンウエハ２の裏面にシャワー状に振
りかけることにより、エッチングを行う。この時、シリ
コンウエハ２を回転させると均一なエッチングを行うこ
とができる。エッチング速度は、液組成と温度等を制御
することにより例えば０．１〜２０μｍ／分に設定する
ことできる。エッチング終了後、水洗処理、中和処理、
水洗処理し、回転法等によるウエハ乾燥処理を行う。こ
れにより、シリコンウエハ２の裏面エッチングが完了す
る。
５％硝酸１〜２０容量部と４０％フッ酸１容量部とから
なる混酸）をシリコンウエハ２の裏面にシャワー状に振
りかけることにより、エッチングを行う。この時、シリ
コンウエハ２を回転させると均一なエッチングを行うこ
とができる。エッチング速度は、液組成と温度等を制御
することにより例えば０．１〜２０μｍ／分に設定する
ことできる。エッチング終了後、水洗処理、中和処理、
水洗処理し、回転法等によるウエハ乾燥処理を行う。こ
れにより、シリコンウエハ２の裏面エッチングが完了す
る。
【００３１】なお、シリコンウエハは、単結晶であるた
め劈開性を有する。このため、上述の工程（ｄ）におい
て厚みを薄くされたシリコンウエハは、薄くする前に比
べて機械的衝撃により割れ易くなっている。特に、エッ
チング仕上げ面が露出している裏面を凸形状に曲げる力
が付加された場合にはより割れやすくなる。
め劈開性を有する。このため、上述の工程（ｄ）におい
て厚みを薄くされたシリコンウエハは、薄くする前に比
べて機械的衝撃により割れ易くなっている。特に、エッ
チング仕上げ面が露出している裏面を凸形状に曲げる力
が付加された場合にはより割れやすくなる。
【００３２】そこで、本発明においては、工程（ｄ）と
後述する工程（ｅ）との間に、以下の工程（ｄ２）を必
要に応じて行うことが好ましい。
後述する工程（ｅ）との間に、以下の工程（ｄ２）を必
要に応じて行うことが好ましい。
【００３３】工程（ｄ２） 工程（ｄ）に引き続き、図５に示すように、シリコンウ
エハ２の機械的強度を向上させるための裏面保護層９
を、シリコンウエハ２の裏面に形成する。
エハ２の機械的強度を向上させるための裏面保護層９
を、シリコンウエハ２の裏面に形成する。
【００３４】具体的には、工程（ｄ）に引き続いてシリ
コンウエハ２をその表面側からベルヌイチャック８で保
持しながら、シリコンウエハ２の裏面に硬化性塗料をス
ピンコート法等により塗布し乾燥させ、硬化させて通常
２〜５０μｍ厚の裏面保護層９を形成する。ここで、ベ
ルヌイチャック８で保持することにより、硬化性塗料が
シリコンウエハの表面に付着することを防止することが
できる。
コンウエハ２をその表面側からベルヌイチャック８で保
持しながら、シリコンウエハ２の裏面に硬化性塗料をス
ピンコート法等により塗布し乾燥させ、硬化させて通常
２〜５０μｍ厚の裏面保護層９を形成する。ここで、ベ
ルヌイチャック８で保持することにより、硬化性塗料が
シリコンウエハの表面に付着することを防止することが
できる。
【００３５】また、硬化性塗料としては、例えば、ポリ
イミド、エポキシ樹脂、金属微粒子（例えば、タングス
テン、銅、タンタル等）、ガラス微粒子等を適宜混合し
た導電性塗料液を使用することができる。
イミド、エポキシ樹脂、金属微粒子（例えば、タングス
テン、銅、タンタル等）、ガラス微粒子等を適宜混合し
た導電性塗料液を使用することができる。
【００３６】工程（ｅ） 次に、工程（ｄ）又は工程（ｄ２）を経たシリコンウエ
ハ２を回転砥石やレーザー装置によって所定の位置をダ
イシングして個々の半導体チップ（半導体装置）に分割
する。これにより、超小型で薄い半導体装置（工程
（ｄ）に対応した半導体装置断面図（図６（ａ））；工
程（ｄ２）に対応した半導体装置断面図（図６（ｂ））
が得られる。
ハ２を回転砥石やレーザー装置によって所定の位置をダ
イシングして個々の半導体チップ（半導体装置）に分割
する。これにより、超小型で薄い半導体装置（工程
（ｄ）に対応した半導体装置断面図（図６（ａ））；工
程（ｄ２）に対応した半導体装置断面図（図６（ｂ））
が得られる。
【００３７】このようにして得られた半導体装置は、常
法に従って、予め導電性接着層（半田等）が形成された
マザーボードのランド部に、半導体装置の表面側を位置
合わせして加熱することにより容易に実装することがで
きる。
法に従って、予め導電性接着層（半田等）が形成された
マザーボードのランド部に、半導体装置の表面側を位置
合わせして加熱することにより容易に実装することがで
きる。
【００３８】本発明の半導体の製造方法によれば、ウエ
ハ単位でパッケージングを行うことができ、しかもダイ
ボンド工程、ワイヤーボンド工程、モールド工程、トリ
ミング工程等がないので製造時間の短縮、製造コストの
低減が可能となり、しかもパッケージ外形寸法を小さく
することができる。また、厚みも薄くすることができ、
熱応力を減少させて半導体装置の信頼性を向上させるこ
とができる。また、ＣＳＰに比べても、ＣＰＳ用回路基
板の作製が不要であり、個別的な樹脂封止も不要とな
る。
ハ単位でパッケージングを行うことができ、しかもダイ
ボンド工程、ワイヤーボンド工程、モールド工程、トリ
ミング工程等がないので製造時間の短縮、製造コストの
低減が可能となり、しかもパッケージ外形寸法を小さく
することができる。また、厚みも薄くすることができ、
熱応力を減少させて半導体装置の信頼性を向上させるこ
とができる。また、ＣＳＰに比べても、ＣＰＳ用回路基
板の作製が不要であり、個別的な樹脂封止も不要とな
る。
【００３９】このようにして得られた、半導体装置は、
従来のＣＳＰ実装方法と同様に、実装基板に実装するこ
とができる。
従来のＣＳＰ実装方法と同様に、実装基板に実装するこ
とができる。
【００４０】
【発明の効果】本発明によれば、従来のＣＳＰに比べ、
小型でしかも大きな熱応力が発生しない半導体装置を、
製造時間の短縮と製造コストの低減とを実現しながら製
造することができる。
小型でしかも大きな熱応力が発生しない半導体装置を、
製造時間の短縮と製造コストの低減とを実現しながら製
造することができる。
【図１】本発明の製造方法の一つの工程の説明図であ
る。
る。
【図２】本発明の製造方法の一つの工程の説明図であ
る。
る。
【図３】本発明の製造方法の一つの工程の説明図であ
る。
る。
【図４】本発明の製造方法の一つの工程の説明図であ
る。
る。
【図５】本発明の製造方法の一つの工程の説明図であ
る。
る。
【図６】本発明の製造方法で得られた半導体装置の説明
図である。
図である。
【図７】従来の半導体装置の概略断面図である。
【図８】従来の半導体装置の概略断面図である。
１ 端子パッド、２ シリコンウエハ、３ 表面保護
層、 ４ 絶縁薄膜、５オーバーコート層、６ 金属接
着層、７ 接続用金属部材、８ ベルヌイチャック、９
裏面保護層
層、 ４ 絶縁薄膜、５オーバーコート層、６ 金属接
着層、７ 接続用金属部材、８ ベルヌイチャック、９
裏面保護層
Claims (5)
- 【請求項１】 以下の工程（ａ）〜（ｅ） （ａ）端子パッドを備えた半導体装置の複数個が表面に
形成されているシリコンウエハの当該表面上に、複数の
半導体装置の表面を保護するための表面保護層を端子パ
ッドが露出するように形成する工程； （ｂ）露出した端子パッド上に、金属接着層を形成する
工程； （ｃ）金属接着層上に、接続用金属部材を形成する工程 （ｄ）シリコンウエハの裏面をエッチングにより除去し
て厚みを薄くする工程； 及び （ｅ）シリコンウエハを切断して個々の半導体装置に分
割する工程を含んでなることを特徴とする半導体装置の
製造方法。 - 【請求項２】 工程（ａ）において、耐水性の感光性樹
脂をシリコンウエハの表面に塗布し、得られた感光性樹
脂塗布膜を露光し現像して端子パッドを露出させ、残存
する感光性樹脂塗布膜を硬化させることにより表面保護
層を形成する請求項１記載の製造方法。 - 【請求項３】 工程（ｄ）におけるエッチングの際、シ
リコンウエハをその表面側からベルヌイチャックで保持
しながらシリコンウエハの裏面をエッチングする請求項
１又は２記載の製造方法。 - 【請求項４】 工程（ｄ）と工程（ｅ）との間に、更に
以下の工程（ｄ２）（ｄ２）シリコンウエハの機械的強
度を向上させるための裏面保護層を形成する工程を含む
請求項１〜３のいずれかに記載の製造方法。 - 【請求項５】 工程（ｄ２）において、シリコンウエハ
をその表面側からベルヌイチャックで保持しながら、シ
リコンウエハの裏面に硬化性塗料を塗布し硬化させて裏
面保護層を形成する請求項４記載の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34039497A JPH11176861A (ja) | 1997-12-10 | 1997-12-10 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34039497A JPH11176861A (ja) | 1997-12-10 | 1997-12-10 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11176861A true JPH11176861A (ja) | 1999-07-02 |
Family
ID=18336539
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP34039497A Pending JPH11176861A (ja) | 1997-12-10 | 1997-12-10 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11176861A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7405921B2 (en) | 2002-11-14 | 2008-07-29 | Fujitsu Limited | Layer capacitor element and production process as well as electronic device |
| WO2022151719A1 (zh) * | 2021-01-18 | 2022-07-21 | 长鑫存储技术有限公司 | 半导体器件处理方法 |
-
1997
- 1997-12-10 JP JP34039497A patent/JPH11176861A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7405921B2 (en) | 2002-11-14 | 2008-07-29 | Fujitsu Limited | Layer capacitor element and production process as well as electronic device |
| WO2022151719A1 (zh) * | 2021-01-18 | 2022-07-21 | 长鑫存储技术有限公司 | 半导体器件处理方法 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20040115 |
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|
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