JPH1117192A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH1117192A JPH1117192A JP18056197A JP18056197A JPH1117192A JP H1117192 A JPH1117192 A JP H1117192A JP 18056197 A JP18056197 A JP 18056197A JP 18056197 A JP18056197 A JP 18056197A JP H1117192 A JPH1117192 A JP H1117192A
- Authority
- JP
- Japan
- Prior art keywords
- wiring
- semiconductor element
- thin film
- dielectric layer
- semiconductor device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Liquid Crystal (AREA)
- Thin Film Transistor (AREA)
Abstract
(57)【要約】
【課題】 従来の静電気破壊対策である保護ダイオード
や保護トランジスタを用いる方法は、帯電の極性の一方
にしか効果がなく、また保護ダイオードやトランジスタ
は一度破壊すると効果がない。また、配線をショートさ
せる方法は、装置を完成するまで良否が判定できない。 【解決手段】 半導体素子１１の端子（ゲート金属５と
ドレイン金属１３）と接続された複数の配線（走査信号
供給配線１５と映像信号供給配線１４）と、導電性材料
の薄膜パターンとを誘電体層を介して形成し、その複数
の配線と薄膜パターンとの間のソフトブレークダウン耐
圧を適当に選ぶことにより、半導体素子破壊が生じる前
に静電気を除去する。
や保護トランジスタを用いる方法は、帯電の極性の一方
にしか効果がなく、また保護ダイオードやトランジスタ
は一度破壊すると効果がない。また、配線をショートさ
せる方法は、装置を完成するまで良否が判定できない。 【解決手段】 半導体素子１１の端子（ゲート金属５と
ドレイン金属１３）と接続された複数の配線（走査信号
供給配線１５と映像信号供給配線１４）と、導電性材料
の薄膜パターンとを誘電体層を介して形成し、その複数
の配線と薄膜パターンとの間のソフトブレークダウン耐
圧を適当に選ぶことにより、半導体素子破壊が生じる前
に静電気を除去する。
Description
【０００１】
【発明の属する技術分野】本発明は、液晶表示装置やイ
メージセンサ等に用いられる、薄膜トランジスタや、薄
膜ダイオードアレイの一単位である薄膜トランジスタ
（ＴＦＴ）やダイオードＴＦＴ等の半導体素子よりなる
半導体装置に関するものである。
メージセンサ等に用いられる、薄膜トランジスタや、薄
膜ダイオードアレイの一単位である薄膜トランジスタ
（ＴＦＴ）やダイオードＴＦＴ等の半導体素子よりなる
半導体装置に関するものである。
【０００２】
【従来の技術】従来、液晶表示装置やイメージセンサ等
に用いられる半導体装置において、その半導体装置を構
成する薄膜トランジスタ（ＴＦＴ）や、薄膜ダイオード
アレイの一単位である薄膜トランジスタやダイオードＴ
ＦＴ等の半導体素子は絶縁性基板上に形成されることか
ら静電気による素子の破壊が多発し、歩留り低下の大き
な要因であった。これを防止するために半導体素子の保
護ダイオードや保護トランジスタを絶縁性基板上に付加
したり、半導体素子の電極間の配線をショートさせ、半
導体素子の電極間に過大な電圧がかからないようにし、
液晶表示装置やイメージセンサ等の装置が完成した後、
そのショート部分をカットするものがあった。
に用いられる半導体装置において、その半導体装置を構
成する薄膜トランジスタ（ＴＦＴ）や、薄膜ダイオード
アレイの一単位である薄膜トランジスタやダイオードＴ
ＦＴ等の半導体素子は絶縁性基板上に形成されることか
ら静電気による素子の破壊が多発し、歩留り低下の大き
な要因であった。これを防止するために半導体素子の保
護ダイオードや保護トランジスタを絶縁性基板上に付加
したり、半導体素子の電極間の配線をショートさせ、半
導体素子の電極間に過大な電圧がかからないようにし、
液晶表示装置やイメージセンサ等の装置が完成した後、
そのショート部分をカットするものがあった。
【０００３】
【発明が解決しようとする課題】しかしながら、上記従
来の半導体装置において、保護ダイオードや保護トラン
ジスタ等を絶縁性基板上に付加する方法は静電気の帯電
の極性の一方にしか効果がなく、また、保護ダイオード
や保護トランジスタが一度破壊すると効果がない上に、
その破壊が元で線欠陥となる。また、半導体素子の電極
間の配線をショートさせる方法は有効であるが、配線を
ショートさせている間はＴＦＴアレイの電気検査が不可
能であり、液晶表示装置やイメージセンサ等の装置が完
成するまで半導体素子の良否の判定ができないので、ロ
スコストが大となる。
来の半導体装置において、保護ダイオードや保護トラン
ジスタ等を絶縁性基板上に付加する方法は静電気の帯電
の極性の一方にしか効果がなく、また、保護ダイオード
や保護トランジスタが一度破壊すると効果がない上に、
その破壊が元で線欠陥となる。また、半導体素子の電極
間の配線をショートさせる方法は有効であるが、配線を
ショートさせている間はＴＦＴアレイの電気検査が不可
能であり、液晶表示装置やイメージセンサ等の装置が完
成するまで半導体素子の良否の判定ができないので、ロ
スコストが大となる。
【０００４】
【課題を解決するための手段】本発明は上記従来の半導
体装置における課題を解決するものであり、絶縁性基板
上の複数の半導体素子と、その半導体素子の端子と電気
的に接続された複数の配線と、その複数の配線と誘電体
層を介して形成された導電性材料の薄膜パターンとから
なる半導体装置であり、半導体素子の端子に接続される
配線と薄膜パターンとの間のソフトブレークダウン耐圧
を半導体素子の駆動電圧より高く、かつ他の層間絶縁耐
圧やゲート絶縁耐圧よりも低くすることにより、半導体
素子破壊が生じる前に静電気を除去でき、歩留り向上が
図れるとともに装置が完成する前に検査も可能となり、
静電気破壊以外の要因による歩留り低下が起因するロス
コストをなくすことができる。
体装置における課題を解決するものであり、絶縁性基板
上の複数の半導体素子と、その半導体素子の端子と電気
的に接続された複数の配線と、その複数の配線と誘電体
層を介して形成された導電性材料の薄膜パターンとから
なる半導体装置であり、半導体素子の端子に接続される
配線と薄膜パターンとの間のソフトブレークダウン耐圧
を半導体素子の駆動電圧より高く、かつ他の層間絶縁耐
圧やゲート絶縁耐圧よりも低くすることにより、半導体
素子破壊が生じる前に静電気を除去でき、歩留り向上が
図れるとともに装置が完成する前に検査も可能となり、
静電気破壊以外の要因による歩留り低下が起因するロス
コストをなくすことができる。
【０００５】
【発明の実施の形態】本発明の請求項１に記載の発明
は、絶縁性基板上の半導体素子と、その半導体素子の端
子と電気的に接続された複数の配線と、その複数の配線
と誘電体層を介して形成された導電性材料の薄膜パター
ンとからなる半導体装置であり、半導体素子の端子に接
続される配線と薄膜パターンとが誘電体層を介して対向
しているので、その間のソフトブレークダウン耐圧を適
当に選ぶことにより、半導体素子破壊が生じる前に静電
気を除去することができる。
は、絶縁性基板上の半導体素子と、その半導体素子の端
子と電気的に接続された複数の配線と、その複数の配線
と誘電体層を介して形成された導電性材料の薄膜パター
ンとからなる半導体装置であり、半導体素子の端子に接
続される配線と薄膜パターンとが誘電体層を介して対向
しているので、その間のソフトブレークダウン耐圧を適
当に選ぶことにより、半導体素子破壊が生じる前に静電
気を除去することができる。
【０００６】本発明の請求項２に記載の発明は、半導体
素子の端子に接続される配線と薄膜パターンとの間のソ
フトブレークダウン耐圧を半導体素子の駆動電圧より高
く、かつ他の層間絶縁耐圧やゲート絶縁耐圧よりも低く
した請求項１に記載の半導体装置であり、前記ソフトブ
レークダウン耐圧を半導体素子の駆動電圧より高く、か
つ他の層間絶縁耐圧やゲート絶縁耐圧よりも低く選ぶこ
とにより、半導体素子破壊が生じる前に静電気を除去す
ることができる。
素子の端子に接続される配線と薄膜パターンとの間のソ
フトブレークダウン耐圧を半導体素子の駆動電圧より高
く、かつ他の層間絶縁耐圧やゲート絶縁耐圧よりも低く
した請求項１に記載の半導体装置であり、前記ソフトブ
レークダウン耐圧を半導体素子の駆動電圧より高く、か
つ他の層間絶縁耐圧やゲート絶縁耐圧よりも低く選ぶこ
とにより、半導体素子破壊が生じる前に静電気を除去す
ることができる。
【０００７】本発明の請求項３に記載の発明は、絶縁性
基板上の薄膜トランジスタと、その薄膜トランジスタの
ゲート配線およびドレイン配線と誘電体層を介して交差
する配線とからなる半導体装置であり、ゲート配線やド
レイン配線と、それら配線と交差する配線との間のソフ
トブレークダウン耐圧を適当に選ぶことにより、薄膜ト
ランジスタ破壊が生じる前に静電気を除去することがで
きる。
基板上の薄膜トランジスタと、その薄膜トランジスタの
ゲート配線およびドレイン配線と誘電体層を介して交差
する配線とからなる半導体装置であり、ゲート配線やド
レイン配線と、それら配線と交差する配線との間のソフ
トブレークダウン耐圧を適当に選ぶことにより、薄膜ト
ランジスタ破壊が生じる前に静電気を除去することがで
きる。
【０００８】本発明の請求項４に記載の発明は、ゲート
配線とドレイン配線が複数の絶縁層で電気的に絶縁さ
れ、前記複数の絶縁層の間に、ゲート配線およびドレイ
ン配線と誘電体層を介して交差する配線が存在する請求
項３に記載の半導体装置であり、ゲート配線およびドレ
イン配線と、それら配線と誘電体層を介して交差する配
線との間のソフトブレークダウン耐圧を適当に選ぶこと
により、薄膜トランジスタ破壊が生じる前に静電気を除
去することができる。
配線とドレイン配線が複数の絶縁層で電気的に絶縁さ
れ、前記複数の絶縁層の間に、ゲート配線およびドレイ
ン配線と誘電体層を介して交差する配線が存在する請求
項３に記載の半導体装置であり、ゲート配線およびドレ
イン配線と、それら配線と誘電体層を介して交差する配
線との間のソフトブレークダウン耐圧を適当に選ぶこと
により、薄膜トランジスタ破壊が生じる前に静電気を除
去することができる。
【０００９】本発明の請求項５に記載の発明は、ゲート
配線とドレイン配線が二層以上の絶縁層で電気的に絶縁
され、絶縁性基板上の一部領域で前記二層以上の絶縁層
の一層以上の薄膜が除去され、この領域にゲート配線お
よびドレイン配線と誘電体層を介して交差する配線が存
在する請求項３に記載の半導体装置であり、ゲート配線
およびドレイン配線と、それら配線と交差する配線との
間のソフトブレークダウン耐圧を適当に選ぶことによ
り、薄膜トランジスタ破壊が生じる前に静電気を除去す
ることができる。
配線とドレイン配線が二層以上の絶縁層で電気的に絶縁
され、絶縁性基板上の一部領域で前記二層以上の絶縁層
の一層以上の薄膜が除去され、この領域にゲート配線お
よびドレイン配線と誘電体層を介して交差する配線が存
在する請求項３に記載の半導体装置であり、ゲート配線
およびドレイン配線と、それら配線と交差する配線との
間のソフトブレークダウン耐圧を適当に選ぶことによ
り、薄膜トランジスタ破壊が生じる前に静電気を除去す
ることができる。
【００１０】以下、本発明の実施の形態について、図面
を用いて説明する。 （実施の形態１）図１は本発明の実施の形態１における
半導体装置の製造工程図であり、図１（ａ）はコーニン
グ社７０５９あるいは１７３７等の低アルカリガラス基
板よりなる絶縁性基板１にアンダーコーティング膜とし
てＣＶＤ法を用いて酸化シリコン等の絶縁膜２を１００
ｎｍから２００ｎｍ堆積し、その上に非晶質のシリコン
薄膜をプラズマＣＶＤ法やスパッタ法を用いて３０ｎｍ
から８５ｎｍ堆積し、その後、そのシリコン薄膜をエキ
シマレーザやアルゴンレーザ（図示せず）によって結晶
化し、パターニングして島状のポリシリコン薄膜３とし
た工程図、図１（ｂ）は図１（ａ）の工程図で示す状態
の上面にゲート絶縁膜として酸化シリコン膜４をＣＶＤ
法にて１００ｎｍから２００ｎｍ堆積し、さらに、前記
ポリシリコン薄膜３の上部にあたる酸化シリコン膜４の
上面にアルミニウムあるいはアルミニウム合金をスパッ
タ法で３０００オングストローム程度堆積してゲート金
属５を形成した工程図、図１（ｃ）は前記ゲート金属５
をマスキング材料としてその下方のポリシリコン薄膜３
の一部領域にリンやホウ素をイオン注入法により導入
し、ソース領域６とドレイン領域７を形成した工程図、
図１（ｄ）は図１（ｃ）の工程図で示す状態の上面に酸
化シリコン膜を堆積して第１の絶縁膜８を形成し、その
第１の絶縁膜８の上面に、導電性材料の薄膜パターンか
ら画素電極となる透明導電膜９を形成した工程図、図１
（ｅ）は図１（ｄ）の工程図で示す状態の上面に酸化シ
リコン膜を堆積して第２の絶縁膜１０を形成し、その
後、コンタクトホールを形成後、アルミニウムあるいは
アルミニウム合金にて半導体素子１１の端子としてのソ
ース金属１２とドレイン金属１３を形成して半導体装置
が完成した工程図である。
を用いて説明する。 （実施の形態１）図１は本発明の実施の形態１における
半導体装置の製造工程図であり、図１（ａ）はコーニン
グ社７０５９あるいは１７３７等の低アルカリガラス基
板よりなる絶縁性基板１にアンダーコーティング膜とし
てＣＶＤ法を用いて酸化シリコン等の絶縁膜２を１００
ｎｍから２００ｎｍ堆積し、その上に非晶質のシリコン
薄膜をプラズマＣＶＤ法やスパッタ法を用いて３０ｎｍ
から８５ｎｍ堆積し、その後、そのシリコン薄膜をエキ
シマレーザやアルゴンレーザ（図示せず）によって結晶
化し、パターニングして島状のポリシリコン薄膜３とし
た工程図、図１（ｂ）は図１（ａ）の工程図で示す状態
の上面にゲート絶縁膜として酸化シリコン膜４をＣＶＤ
法にて１００ｎｍから２００ｎｍ堆積し、さらに、前記
ポリシリコン薄膜３の上部にあたる酸化シリコン膜４の
上面にアルミニウムあるいはアルミニウム合金をスパッ
タ法で３０００オングストローム程度堆積してゲート金
属５を形成した工程図、図１（ｃ）は前記ゲート金属５
をマスキング材料としてその下方のポリシリコン薄膜３
の一部領域にリンやホウ素をイオン注入法により導入
し、ソース領域６とドレイン領域７を形成した工程図、
図１（ｄ）は図１（ｃ）の工程図で示す状態の上面に酸
化シリコン膜を堆積して第１の絶縁膜８を形成し、その
第１の絶縁膜８の上面に、導電性材料の薄膜パターンか
ら画素電極となる透明導電膜９を形成した工程図、図１
（ｅ）は図１（ｄ）の工程図で示す状態の上面に酸化シ
リコン膜を堆積して第２の絶縁膜１０を形成し、その
後、コンタクトホールを形成後、アルミニウムあるいは
アルミニウム合金にて半導体素子１１の端子としてのソ
ース金属１２とドレイン金属１３を形成して半導体装置
が完成した工程図である。
【００１１】図２は上記図１の製造工程図に基づいて製
造された半導体素子１１をＴＦＴ駆動方式液晶表示装置
に適用した場合のＴＦＴアレイの回路図であり、半導体
素子１１を構成するポリシリコン薄膜３のソース領域６
に接続したソース金属１２が画素電極となる透明導電膜
９に接続し、ドレイン領域７に接続したドレイン金属１
３が映像信号供給配線１４（ドレイン配線）に接続し、
ゲート金属５が走査信号供給配線１５（ゲート配線）に
接続している。１６は絶縁性基板１上において、マトリ
ックス状に配列された複数の半導体素子１１を囲むよう
に形成された静電気対策用の配線パターンであり、その
配線パターン１６の形成は、図１（ｄ）に示す工程図に
おける第１の絶縁膜８上の画素電極となる透明導電膜９
のパターン形成と同時に同一材料にて形成される。従っ
て、その配線パターン１６は、半導体素子１１の端子で
あるドレイン金属１３に接続した映像信号供給配線１４
（ドレイン配線）と誘電体層である第２の絶縁膜１０を
介して、また、半導体素子１１の端子であるゲート金属
５に接続した走査信号供給配線１５（ゲート配線）と誘
電体層である第１の絶縁膜８を介してそれぞれ対向する
ことになる。
造された半導体素子１１をＴＦＴ駆動方式液晶表示装置
に適用した場合のＴＦＴアレイの回路図であり、半導体
素子１１を構成するポリシリコン薄膜３のソース領域６
に接続したソース金属１２が画素電極となる透明導電膜
９に接続し、ドレイン領域７に接続したドレイン金属１
３が映像信号供給配線１４（ドレイン配線）に接続し、
ゲート金属５が走査信号供給配線１５（ゲート配線）に
接続している。１６は絶縁性基板１上において、マトリ
ックス状に配列された複数の半導体素子１１を囲むよう
に形成された静電気対策用の配線パターンであり、その
配線パターン１６の形成は、図１（ｄ）に示す工程図に
おける第１の絶縁膜８上の画素電極となる透明導電膜９
のパターン形成と同時に同一材料にて形成される。従っ
て、その配線パターン１６は、半導体素子１１の端子で
あるドレイン金属１３に接続した映像信号供給配線１４
（ドレイン配線）と誘電体層である第２の絶縁膜１０を
介して、また、半導体素子１１の端子であるゲート金属
５に接続した走査信号供給配線１５（ゲート配線）と誘
電体層である第１の絶縁膜８を介してそれぞれ対向する
ことになる。
【００１２】この半導体素子１１の場合、映像信号供給
配線１４（ドレイン配線）と走査信号供給配線１５（ゲ
ート配線）に印加されるパルス電圧は１５Ｖから２０Ｖ
程度であるから、第１の絶縁膜８と第２の絶縁膜１０を
例えば常圧ＣＶＤ（化学気相蒸着法）で形成し、膜厚を
それぞれ１００ｎｍから２００ｎｍにすると、映像信号
供給配線１４（ドレイン配線）および走査信号供給配線
１５（ゲート配線）と静電対策用の配線パターン１６と
の間のソフトブレークダウン耐圧はそれぞれ５０Ｖから
１００Ｖとなり、これ以上の静電気が基板上に発生して
も、半導体素子１１や、映像信号供給配線１４（ドレイ
ン配線）と走査信号供給配線１５（ゲート配線）の間に
は数百Ｖ以上の過剰な静電気が直接かかることがなくな
る。
配線１４（ドレイン配線）と走査信号供給配線１５（ゲ
ート配線）に印加されるパルス電圧は１５Ｖから２０Ｖ
程度であるから、第１の絶縁膜８と第２の絶縁膜１０を
例えば常圧ＣＶＤ（化学気相蒸着法）で形成し、膜厚を
それぞれ１００ｎｍから２００ｎｍにすると、映像信号
供給配線１４（ドレイン配線）および走査信号供給配線
１５（ゲート配線）と静電対策用の配線パターン１６と
の間のソフトブレークダウン耐圧はそれぞれ５０Ｖから
１００Ｖとなり、これ以上の静電気が基板上に発生して
も、半導体素子１１や、映像信号供給配線１４（ドレイ
ン配線）と走査信号供給配線１５（ゲート配線）の間に
は数百Ｖ以上の過剰な静電気が直接かかることがなくな
る。
【００１３】（実施の形態２）図３は本発明の実施の形
態２における半導体装置の製造工程図であり、図３
（ａ），図３（ｂ），図３（ｃ）に示す各工程図は実施
の形態１における図１（ａ），図１（ｂ），図１（ｃ）
に示す各工程図と同じであるので同じ符号を付し説明は
省略する。
態２における半導体装置の製造工程図であり、図３
（ａ），図３（ｂ），図３（ｃ）に示す各工程図は実施
の形態１における図１（ａ），図１（ｂ），図１（ｃ）
に示す各工程図と同じであるので同じ符号を付し説明は
省略する。
【００１４】図３（ｄ）は図３（ｃ）の工程図で示す状
態の上面に酸化シリコン膜を堆積して第１の絶縁膜１７
を形成し、その後、コンタクトホールを形成後、アルミ
ニウムあるいはアルミニウム合金にて半導体素子の端子
としてのソース金属１８とドレイン金属１９を形成した
工程図、図３（ｅ）は図３（ｄ）の工程図で示す状態の
上面に第２の絶縁膜２０を例えば窒化シリコンにて形成
し、その第２の絶縁膜２０の一部領域を除去した後、画
素電極となる透明導電膜２１をソース金属１８に接続
し、静電対策用配線となる透明電極２２を第１の絶縁膜
１７上に形成した工程図である。
態の上面に酸化シリコン膜を堆積して第１の絶縁膜１７
を形成し、その後、コンタクトホールを形成後、アルミ
ニウムあるいはアルミニウム合金にて半導体素子の端子
としてのソース金属１８とドレイン金属１９を形成した
工程図、図３（ｅ）は図３（ｄ）の工程図で示す状態の
上面に第２の絶縁膜２０を例えば窒化シリコンにて形成
し、その第２の絶縁膜２０の一部領域を除去した後、画
素電極となる透明導電膜２１をソース金属１８に接続
し、静電対策用配線となる透明電極２２を第１の絶縁膜
１７上に形成した工程図である。
【００１５】このような半導体素子の場合、ドレイン金
属１９に接続したドレイン配線とゲート金属５に接続し
たゲート配線に印加されるパルス電圧は１５Ｖから２０
Ｖ程度であるから、第１の絶縁膜１７を例えば常圧ＣＶ
Ｄ（化学気相蒸着法）で形成し、膜厚をそれぞれ１００
ｎｍから２００ｎｍにする。第２の絶縁膜２０は例えば
プラズマＣＶＤにて形成し、膜厚を１００ｎｍから２０
０ｎｍとする。この時、ドレイン配線およびゲート配線
と静電対策用配線となる透明電極２２との間のソフトブ
レークダウン耐圧はそれぞれ５０Ｖから１００Ｖとな
り、これ以上の静電気が基板上に発生しても、半導体素
子や、ドレイン配線とゲート配線の間には数百Ｖ以上の
過剰な静電気が直接かかることがなくなる。
属１９に接続したドレイン配線とゲート金属５に接続し
たゲート配線に印加されるパルス電圧は１５Ｖから２０
Ｖ程度であるから、第１の絶縁膜１７を例えば常圧ＣＶ
Ｄ（化学気相蒸着法）で形成し、膜厚をそれぞれ１００
ｎｍから２００ｎｍにする。第２の絶縁膜２０は例えば
プラズマＣＶＤにて形成し、膜厚を１００ｎｍから２０
０ｎｍとする。この時、ドレイン配線およびゲート配線
と静電対策用配線となる透明電極２２との間のソフトブ
レークダウン耐圧はそれぞれ５０Ｖから１００Ｖとな
り、これ以上の静電気が基板上に発生しても、半導体素
子や、ドレイン配線とゲート配線の間には数百Ｖ以上の
過剰な静電気が直接かかることがなくなる。
【００１６】
【発明の効果】以上のように、本発明の半導体装置によ
れば、半導体素子の端子に接続される配線と薄膜パター
ンとが誘電体層を介して対向しているので、その間のソ
フトブレークダウン耐圧を適当に選ぶことにより、半導
体素子破壊が生じる前に静電気をあるレベル以下まで除
去でき、歩留り向上が図れるとともに検査も可能とな
り、他の要因での歩留り低下によるロスコストをなくす
ことができる。
れば、半導体素子の端子に接続される配線と薄膜パター
ンとが誘電体層を介して対向しているので、その間のソ
フトブレークダウン耐圧を適当に選ぶことにより、半導
体素子破壊が生じる前に静電気をあるレベル以下まで除
去でき、歩留り向上が図れるとともに検査も可能とな
り、他の要因での歩留り低下によるロスコストをなくす
ことができる。
【図１】本発明の実施の形態１における半導体装置の製
造工程図
造工程図
【図２】本発明の実施の形態１における半導体装置をＴ
ＦＴ駆動方式液晶表示装置に適用した場合のＴＦＴアレ
イの回路図
ＦＴ駆動方式液晶表示装置に適用した場合のＴＦＴアレ
イの回路図
【図３】本発明の実施の形態２における半導体装置の製
造工程図
造工程図
１ 絶縁性基板 ２ 絶縁膜 ３ ポリシリコン薄膜 ４ 酸化シリコン膜 ５ ゲート金属 ６ ソース領域 ７ ドレイン領域 ８，１７ 第１の絶縁膜 ９，２１ 透明導電膜 １０，２０ 第２の絶縁膜 １１ 半導体素子 １２，１８ ソース金属 １３，１９ ドレイン金属 １４ 映像信号供給配線 １５ 走査信号供給配線 １６ 静電気対策用の配線パターン ２２ 静電対策用配線となる透明電極
Claims (5)
- 【請求項１】 絶縁性基板上の半導体素子と、その半導
体素子の端子と電気的に接続された複数の配線と、その
複数の配線と誘電体層を介して形成された導電性材料の
薄膜パターンとからなる半導体装置。 - 【請求項２】 半導体素子の端子に接続される配線と薄
膜パターンとの間のソフトブレークダウン耐圧を半導体
素子の駆動電圧より高く、かつ他の層間絶縁耐圧やゲー
ト絶縁耐圧よりも低くした請求項１に記載の半導体装
置。 - 【請求項３】 絶縁性基板上の薄膜トランジスタと、そ
の薄膜トランジスタのゲート配線およびドレイン配線と
誘電体層を介して交差する配線とからなる半導体装置。 - 【請求項４】 ゲート配線とドレイン配線が複数の絶縁
層で電気的に絶縁され、前記複数の絶縁層の間に、ゲー
ト配線およびドレイン配線と誘電体層を介して交差する
配線が存在する請求項３に記載の半導体装置。 - 【請求項５】 ゲート配線とドレイン配線が二層以上の
絶縁層で電気的に絶縁され、絶縁性基板上の一部領域で
前記二層以上の絶縁層の一層以上の薄膜が除去され、こ
の領域にゲート配線およびドレイン配線と誘電体層を介
して交差する配線が存在する請求項３に記載の半導体装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18056197A JPH1117192A (ja) | 1997-06-20 | 1997-06-20 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18056197A JPH1117192A (ja) | 1997-06-20 | 1997-06-20 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1117192A true JPH1117192A (ja) | 1999-01-22 |
Family
ID=16085441
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18056197A Pending JPH1117192A (ja) | 1997-06-20 | 1997-06-20 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1117192A (ja) |
-
1997
- 1997-06-20 JP JP18056197A patent/JPH1117192A/ja active Pending
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP0376437B1 (en) | An active matrix type liquid crystal display | |
| EP0525980B1 (en) | Method of inspecting an active matrix substrate | |
| US6831318B2 (en) | Thin film transistor array | |
| US20010029071A1 (en) | Electro-optical device | |
| US7817216B2 (en) | Flat panel display and method for fabricating the same | |
| EP2037434B1 (en) | Tft substrate, display panel and display device provided with such tft substrate, and tft substrate manufacturing method | |
| JPH0381737A (ja) | 液晶表示装置 | |
| US7995156B2 (en) | Method of manufacturing a display substrate using a laser to remove test lines from the substrate without cutting the substrate | |
| US4961629A (en) | Liquid crystal display device | |
| US6636279B2 (en) | Display device and method of manufacturing the same | |
| JP3270361B2 (ja) | 薄膜トランジスタアレイ及びその製造方法 | |
| US5952675A (en) | Thin film transistor element array | |
| JPH0756184A (ja) | 表示装置 | |
| JP2005175381A (ja) | 半導体素子、アレイ基板およびその製造方法 | |
| JPH0451120A (ja) | 薄膜電界効果型トランジスタ駆動液晶表示素子アレイ | |
| JP2005294629A (ja) | 表示装置の製造方法 | |
| JP4381063B2 (ja) | アレイ基板および平面表示装置 | |
| US6757033B2 (en) | Liquid crystal display device and method for manufacturing the same | |
| JPH1117192A (ja) | 半導体装置 | |
| JP2005303220A (ja) | Ｔｆｔアレイ基板 | |
| JP3418684B2 (ja) | アクティブマトリクス型液晶表示装置 | |
| JPH0340511B2 (ja) | ||
| JP3418683B2 (ja) | アクティブマトリクス型液晶表示装置 | |
| JP3545879B2 (ja) | 表示素子の製造方法 | |
| JP2677237B2 (ja) | 液晶表示装置の製造方法 |