JPH11168381A - 制御信号補償方法、補償制御システムおよびアナログ／デジタル処理システム - Google Patents

Abstract

(57)【要約】 【課題】 制御信号補償方法、これを実施する補償制御
システム、およびそのような補償制御システムを組み込
むアナログ／デジタル処理システムを得る。 【解決手段】コントローラおよび監視回路を含む制御ル
ープを備えたアナログ／デジタル処理システム用の制御
信号補償方法であって、コントローラによって行われた
補正を記憶するステップと、補正を制御ループ中に伝送
する前にそのような補正を高速処理するステップと、監
視回路レベルに備えられた負のフィードバック・ループ
を使用して、コントローラの待ち時間効果用の補償信号
を発生するステップとを含む。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、制御システム用の
補償方法、すなわち大きい待ち時間を有する補償方法に
関する。

【０００２】詳細には、本発明は、特にコントローラお
よび監視回路を含む制御ループを備えたアナログ／デジ
タル処理システム用の制御信号補償方法に関する。

【０００３】本発明はまた、補償制御システムの入力端
子と出力端子との間に互いに直列に接続されたコントロ
ーラおよび監視回路を含み、前記監視回路が、補償制御
システムの入力端子に接続された入力端子と、前記コン
トローラの入力端子に接続された出力端子とを有し、前
記コントローラが、補償制御システムの出力端子に接続
された出力端子を有するタイプの補償制御システムに関
する。

【０００４】最後に、本発明は、上記補償制御システム
を組み込むアナログ／デジタル処理システムに関する。

【０００５】本発明は、特に、制御信号補償方法、およ
びアナログ／デジタル処理システム用の補償制御システ
ムに関する。ただし、これらに限定されない。以下の説
明は、説明の便宜上この応用分野に言及する。

【０００６】

【従来の技術】十分に認識されているように、混合サン
プリング・データ・アナログ／デジタル・システムによ
ってもたらされる問題は、処理の最適化のために処理さ
れた信号の特性を制御する問題である。予測された信号
の幅中の誤差、ならびにバイアス付与誤差およびサンプ
リング誤差は、通常、特にアナログ事前処理ステップに
割り当てられたセクションに作用することによって処理
システム全体のパラメータを修正する特定の監視回路に
よって推定される。

【０００７】従来のアナログ／デジタル処理システムを
図１に１として概略的に示す。このアナログ／デジタル
処理システムは、処理すべき入力信号Ｓ_ｉｎを受信する
入力端子ＩＮ１と、処理された出力信号Ｓ_ｏｕｔを送信
する出力端子ＯＵＴ１を有する。アナログ／デジタル処
理システム１は、入力端子ＩＮ１と出力端子ＯＵＴ１と
の間に互いに直列に接続されたアナログ・フィルタ回路
２およびデジタル処理回路３を含む。

【０００８】特に、アナログ・フィルタ回路２は、アナ
ログ／デジタル処理システムの入力端子ＩＮ１に接続さ
れた入力端子Ｉ２と、デジタル処理回路３の入力端子Ｉ
３に接続された出力端子Ｏ２とを有する。デジタル処理
回路３は、アナログ／デジタル処理システム１の出力端
子ＯＵＴ１に接続された出力端子Ｏ３を有する。アナロ
グ・フィルタ回路２の出力端子Ｏ２は、一連の監視回路
４およびコントローラ５を介してその制御端子ＴＣ２に
接続される。

【０００９】より具体的には、アナログ・フィルタ回路
２の出力端子Ｏ２は、監視回路４の入力端子Ｉ４に接続
される。監視回路４は、コントローラ５の入力端子Ｉ５
に接続された出力端子Ｏ４を有する。コントローラ５
は、アナログ・フィルタ回路２の制御端子ＴＣ２に接続
された出力端子Ｏ５を有する。

【００１０】一般に、コントローラ５は、ＰＩＤ回路、
すなわち監視回路４によって生成された誤差信号Ｓ４の
一次導関数と積分との組合せに比例する対応する信号Ｓ
５、および誤差信号Ｓ４に比例する項を生成することが
できる回路である。

【００１１】処理すべき信号Ｓ_ｉｎの特性は通常既知で
あるので、この簡単な部類のＰＩＤコントローラは十分
に汎用性が高い。実際、アナログ／デジタル処理システ
ム１からの位相信号、オフセット信号、および利得信号
に対して異なる監視回路を使用することができる。この
監視回路は、互いに相互作用せず、したがって特にアナ
ログ／デジタル処理システム１のアナログ部分の異なる
パラメータに独立して作用するようになされた別々のコ
ントローラが得られる。

【００１２】監視回路４は、フィルタリングされた信号
Ｓ２を入力し、入力信号の非線形関数であり、かつ処理
された信号Ｓ_ｏｕｔの推定された特性に比例する誤差信
号Ｓ４を出力する。監視回路４およびコントローラ５を
デジタル領域に統合することは便利な選択である。しか
しながら、高い周波数で動作するシステムの場合、処理
すべき信号Ｓ_ｉｎの処理を複数のクロック・サイクルに
わたって分割しなければならないことに留意されたい。

【００１３】したがって、監視回路４およびコントロー
ラ５から形成された制御ループ中に待ち時間が導入され
る。この待ち時間は、アナログ／デジタル処理システム
１のループ利得に対して制限を加え、それによりその全
体的な性能を損なう。待ち時間は、ここでは制御ループ
を介するデータの伝送中の所定の遅延、すなわち制御ル
ープ入力への刺激または外乱の適用と、制御ループから
出力されるその第１の補正との間の遅延を意味する。こ
の遅延は、通常、クロック・サイクルで表される。

【００１４】コントローラ５に対してより高度の設計を
採用することによってアナログ／デジタル処理システム
１の劣化した性能を補償することが考えられる。しか
し、実際問題として、これは、制御ループ中の待ち時間
のさらなる増大をもたらすことになる。

【００１５】特にクロック・サイクルが非常に短い用途
で感じられる待ち時間を小さく保つ必要があるために、
システムが最適なパラメータに集中するのに十分に長い
時間が与えられる汎用性の低いコントローラを使用する
ことによって妥協することになる。これは、処理ステッ
プ中、データが監視コントローラ・ループを安定させる
のに十分な長さのプリアンブルによって先導されること
を暗示する。制御ループ待ち時間を短縮する問題に対す
る第１の従来の解決策は、位相ロック・ループ即ちＰＬ
Ｌ６を含むコントローラ５を使用することである。

【００１６】図２に、一般に参照番号６によって示され
る位相ロック・ループを含むそのような従来のＰＬＬコ
ントローラ５の線形モデルを概略的に示す。純粋に説明
のために、特にサンプリング・ステップ・コントローラ
５の例に言及する。以下で行った考察はより一般的な価
値がある。

【００１７】具体的にその信号を処理する場合、ＰＬＬ
コントローラ５は、簡単のために線形モードで、すなわ
ちロックに近い状態で動作しているとして、位相検出器
に適用されるべきである。

【００１８】ＰＬＬコントローラ５は、その入力に、加
算端子上の第１の信号ｉ_ｎおよび減算端子上の第２の信
号ＶＣＯ_ｎを受信し、かつ出力端子Ｏ１上の調整された
位相信号Φｎを送信する加算器ノードΣ_１を有する。Ｐ
ＬＬコントローラ５は、出力端子Ｏ１と加算器Σ_１の減
算端子との間に互いに直列に接続された、簡単なコント
ローラＰＩから形成されたループ・フィルタ７と、簡単
な積分器としてモデル化された電圧／周波数変換器８と
を含む。ＰＬＬコントローラ５は、待ち時間ブロック９
によって概略的に表される待ち時間Ｍと、利得ブロック
１０によって概略的に表されるループ利得ｖｃｏ ｇａ
ｉｎとを示す。

【００１９】ループ・フィルタ７は、それぞれ積分利得
および比例利得である第１のＡ特性パラメータおよび第
２のＢ特性パラメータを有する。それらの変化は、ＰＬ
Ｌコントローラ５がそこに適用されるアナログ／デジタ
ル処理システム１の安定度を支配する。特に、待ち時間
Ｍが増大するにつれて、アナログ／デジタル処理システ
ム１が変化する特性パラメータＡおよびＢに対して安定
を保つ範囲がますます狭くなり、これらの積分Ａ利得お
よび比例Ｂ利得の選択はその結果大いに制限される。

【００２０】このタイプのＰＬＬコントローラ５を使用
するとき、例えば、プリアンブル中に集中の制御時間を
最適化することができなくなる。ＰＩフィルタ７の代わ
りに、２つの極および２つの０を有する周波数応答によ
って特徴付けられるより大きい複雑さの何らかの汎用フ
ィルタを使用しても、システム特性の実質的な改善が達
成できることに留意されたい。位相ロック・ループ６に
よって形成されたコントローラ５の性能に対する待ち時
間Ｍのそのような深い影響の理由は、図３に示すよう
に、コントローラ５の根の位置を検査すれば理解でき
る。

【００２１】このコントローラ５は、待ち時間Ｍのため
に原点にＭ個の極を有し、＋１に２つの極を、１−Ａ／
Ｂに０を有する。これらは、ループ・フィルタ電圧／周
波数変換器組合せに結合される。

【００２２】図３の根の位置の分析は、単位円を最初に
出る傾向がある極が＋１に原点を有する位置ブランチの
極であることを示す。また、そのような極は、（極座標
（θ、ｒ）によって定義される）セクタ中で画定される
ので、位相ロック・ループ６のループ利得ｖｃｏ ｇａ
ｉｎの任意の値でＰＬＬコントローラ５の最も遅いモー
ドを発生する。

【００２３】

【数３】

【００２４】比Ａ／Ｂは、ＰＬＬコントローラ５が安定
するために１に近づくことであるので、使用できる範囲
は明らかに制限される。しかしながら、いずれにせよ、
待ち時間Ｍの５より大きい値を設計の理由で容認しなけ
ればならない場合、待ち時間の単位増大でＰＬＬコント
ローラ５の特性がかなりの程度まで変更することはない
ことに留意されたい。

【００２５】図４に、ＰＬＬコントローラ５の振幅応答
の形を示す。特に、図４のグラフは、ログ・スケールに
対してプロットされている。値１は周波数ｆ＝１／２Ｔ
のところに配置されている。Ｔは、アナログ／デジタル
処理システム１のクロック周期であり、待ち時間Ｍ＝８
を有するＰＬＬコントローラ５に関連する。上記によれ
ば、このパターンは、ループ・フィルタ７の特性パラメ
ータＡおよびＢが変化したときにその右側半分にわたっ
て実質上不変である。

【００２６】図５に、横座標軸に沿ったパラメータＢの
正規化された値とともに、パラメータＡに対するＰＬＬ
コントローラ５の−３ｄＢでの帯域限界のパターンを示
す。特に、帯域限界は、１／２Ｔのパーセント部分とし
て縦座標に沿ってマークされている。

【００２７】図４および図５のグラフから、位相ロック
・ループ６のループ・フィルタ７の特性パラメータＡお
よびＢの変化の影響を受ける、ＰＬＬコントローラ５の
周波数応答の唯一の部分は、応答の残部が待ち時間Ｍに
よって導入された極の位置に依存するので低周波数部分
であると結論できる。これらの極の位置は、実質上、位
相ロック・ループ６のループ利得ｖｃｏ ｇａｉｎのみ
によって定義される。

【００２８】図２に示されるものよりも複雑なアーキテ
クチャを有するループ・フィルタを使用した場合、コン
トローラ汎用性を満足な程度まで高めることはできず、
またアナログ／デジタル処理システム１のそれを全体と
して高めることはできないことに留意されたい。アナロ
グ／デジタル処理システム１は、その固有の制限を上記
の関係式（１）から導出する。

【００２９】特に、実質上コントローラ・アーキテクチ
ャに関連しないアナログ／デジタル処理システム１の帯
域上限に対して大まかな式が容易に導出できる。＋１か
ら発生したブランチは、式２のように角度的に結合され
るので式３が成り立つ。

【００３０】

【数４】

【００３１】

【数５】

【００３２】ここで、１／２Ｔは、クロック周期Ｔにお
けるシステム１の極限帯域であり、コントローラ５が有
用な帯域の一部分を「成形」することしかできないこと
は明らかであるだけでなく、上記式（３）によって確認
される。また、補正の効果は待ち時間Ｍに等しい持続時
間の後でしか認められないので、コントローラ５の安定
度範囲は、待ち時間Ｍが位相ロック・ループ６中で増大
するにつれて減少することを理解されたい。この時間
中、システムは、この制御の影響下にある。コントロー
ラ５の同じ特性に対して、待ち時間Ｍが増大するにつれ
て、補正効果がより長く続くので、明らかにループ利得
ｖｃｏ ｇａｉｎを低減する必要がある。

【００３３】

【発明が解決しようとする課題】本発明の元になる技術
的な問題は、ループ利得を低減することなく補正待ち時
間の効果を補償し、それにより従来のコントローラに付
きものの制限を克服することができるそのような構造お
よび機能的特徴を有するコントローラを提供することで
ある。

【００３４】

【課題を解決するための手段】本発明の背景にある解決
のアイデアは、コントローラによって行われた補正を記
憶し、コントローラがそれに接続された監視回路によっ
て評価することである。

【００３５】具体的には、監視回路に前の補正を記憶す
る能力を与えることによって有効な補償を実施すること
ができる。このようにすれば、監視回路は、監視回路お
よびコントローラを組み込んだアナログ／デジタル処理
システムの制御ループ中を伝搬する補正の効果を待つこ
とを強制されない。

【００３６】したがって、コントローラ待ち時間が知ら
れた後、監視回路がコントローラのループ利得に対して
より広い範囲の変化を与えることによってその効果を補
償することができる。

【００３７】この解決のアイデアに基づいて、この技術
的な問題は、前に示され、請求項１の特徴部分に定義さ
れる補償方法によって解決される。この問題はまた、前
に示され、請求項４の特徴部分に定義される補償制御シ
ステムによって解決される。この問題はさらに、前に示
され、請求項１０の特徴部分に定義されるアナログ／デ
ジタル処理システムによって解決される。

【００３８】本発明による補償方法、補償制御システ
ム、およびアナログ／デジタル処理システムの特徴およ
び利点は、添付の図面を参照しながら非限定的な例を挙
げて行った本発明の実施形態の以下の説明から明らかに
なろう。

【００３９】

【発明の実施の形態】本発明による補正信号を補償する
方法では、制御ループに加えられる補正値が、その補正
が制御ループ中を伝搬するのを待たずにその値が使用で
きるように記憶される。

【００４０】特に、コントローラおよび監視回路を含む
制御ループを備えたアナログ／デジタル処理システムと
関連して、本発明の補償方法は、コントローラによって
行われた補正を、コントローラがそれに接続された監視
回路に記憶するステップと、補正の効果が、監視回路お
よびコントローラを組み込んだアナログ／デジタル処理
システムの制御ループ中を伝搬するのを待たずにそのよ
うな補正を処理するステップと、監視回路で負のフィー
ドバック・ループを使用して、コントローラの待ち時間
効果に対して補償信号を発生するステップとを含む。本
発明では、時刻ｔ＝ｎＴでの補償信号Φｎ（Ｔはクロッ
ク周期）は

【００４１】

【数６】

【００４２】で与えられることが有利である。上記式
(４)で、Ｉ_ｎは補償回路の入力で検出された信号であ
り、ａ_ｋは補償パラメータである。本発明の補償方法
は、上記式（４）のｚ変換を実施して

【００４３】

【数７】

【００４４】を得ることによって検証できる係数ａ_ｋの
多項式の根である原点およびＮ個の極にＮ個の０を導入
する。したがって、待ち時間によって導入された極は、
それらを補償パラメータａ_１、ａ_２、．．．、ａ_Ｎによ
って選択された新しい位置に「シフト」することによっ
て制御できる。

【００４５】そのような図、特に図６を参照すると、本
発明の補償方法を実施する補償制御システムが全体的に
１１で示されている。分かりやすいように、従来技術に
関連して説明したアナログ／デジタル処理システム１の
対応する要素と機能的に同じ要素は同じ参照番号で示
す。

【００４６】補償制御システム１１は、補償制御システ
ム１１の入力端子Ｉ１１と出力端子Ｏ１１との間に互い
に直列に接続されたコントローラ５および監視回路４を
含む。監視回路４は、追加の待ち時間を導入しないよう
に、補償制御システム１１の通常の補正流れに対して平
行な局所フィードバック・ループ１２を有する。

【００４７】特に、監視回路４は、監視回路４の内部
に、監視回路の入力端子Ｉ４に接続された入力端子Ｉ１
３と、加算器ノードΣ_２の加算端子に接続された出力端
子Ｏ１３とを有する線形検出器１３を含む。監視回路４
はさらに、監視回路４の出力端子Ｏ４と加算器ノードΣ
_２の減算端子との間にフィードバック接続された補償回
路１４を含む。

【００４８】線形検出器１３は、通常当業者が実施でき
ることに留意されたい。図７に、補償回路１４の一実施
形態を示す。特に、補償回路１４は、検出された信号Ｉ
ｎを受信する、補償回路１４の入力端子Ｉ１４と、時刻
ｔ＝ｎＴ（Ｔはクロック周期）で補償信号Φｎを送信す
る、補償回路１４の出力端子Ｏ１４との間に互いに直列
に接続された複数の加算器ノードΣ_３１、
Σ_３２、．．．、Σ_３Ｎを含む。

【００４９】補償回路１４の出力端子Ｏ１４はさらに、
互いに直列に接続された複数の遅延ブロックｂ_１、
ｂ_２、．．．、ｂ_Ｎを介してその入力端子Ｉ１４に接続
され、かつ複数の減結合ブロックａ_１、ａ_２、．．．、
ａ_Ｎを介して複数の加算器ノードΣ_３１、
Σ_３２、．．．、Σ_３Ｎに接続される。図７のアーキテ
クチャによれば、下記の式

【００５０】

【数８】

【００５１】で与えられる補償信号Φｎが得られる。そ
のＺ変換は、下記の式の如くである。

【００５２】

【数９】

【００５３】すなわち、本発明の補償方法について上記
で指定した式（４）および式（５）で与えられる求めら
れた補償信号である。したがって、図７に示される補償
回路１４は、係数ａｋの多項式の根である原点およびＮ
個の極にＮ個の０を有し、待ち時間によって導入される
極は、それらを補償回路１４の減結合ブロックａ_１、ａ
_２、．．．、ａ_Ｎを介して選択された新しい位置に「シ
フト」することによって制御できる。

【００５４】したがって、本発明では、制御パラメータ
に「外部」から作用し、補償回路１４を含む監視回路４
を使用して、そのような回路がそれに接続されたアナロ
グ／デジタル処理システム１の制御を最適化できるよう
になることが有利である。

【００５５】図８、図９、図１０のグラフに、補償があ
る場合とない場合とで、同じループ利得ｖｃｏ ｇａｉ
ｎに対して、図２に示される従来のコントローラの応答
と、図６に示される本発明の補償制御システムの応答と
の比較を示す。特に、図８および図９には、横座標軸上
の入力サンプルの塁進数に対して、出力信号の積分、出
力信号、および線形検出器１３の出力での位相誤差がプ
ロットされている。図８および図９のグラフは、Ｍ＝
８、Ａ＝１２（最大）、Ｂ＝６（５０％）の場合の補償
制御システム１１に関する。

【００５６】図１０でのそれらの比較から、線形検出器
１３からの出力信号の過渡位相の異なる長さが明確に理
解できる。本出願人が下記の式６

【００５７】

【数１０】

【００５８】の「位相ステップ＋周波数ステップ」信号
タイプを使用して行ったシミュレーションでは、本発明
を実施する補償回路１４は、次の値を選択した。 Ｎ＝３ ａ_０＝−０．０５６ ａ_２＝０．４８ ａ_３＝１

【００５９】これらの値を、従来技術に関して説明した
位相ロック・ループ即ちＰＬＬコントローラを備えたア
ナログ／デジタル処理システム(システム１Ａ)と、本発
明によるループ・フィルタ７の出力に補償回路１４を有
する同様のアナログ／デジタル処理システム(システム
１Ｂ)とに加えることによって、次の収束時間が得られ
る。

【００６０】

【表１】

【００６１】表１で、ｄｅｌｔａ＿ｄａｃは、ループ・
フィルタ出力の瞬時値とその安定状態値との差であり、
Ｔは、アナログ／デジタル処理システムのクロック周期
である。表１は、アナログ／デジタル処理システムに適
用された本発明による補償制御システムの簡単な（した
がって最適化されていない）例に関する。これは、本発
明による補償回路を有するコントローラがすでに最適で
ない状態にある間にプリアンブル長さの著しい短縮を与
えることを示す。

【００６２】本発明による補償回路を有するコントロー
ラのデジタル・バージョンでは、Ｎ個のメモリの内容
は、単一の加算器ノードを使用して、入力信号に加えら
れる。この補償回路は待ち時間をアナログ／デジタル処
理システムの制御ループに加えないが、Ｎ＋１個の入力
を有する加算器ノードは、当該の処理を完了するために
追加のクロック・サイクルを必要とする。

【００６３】本発明による補償制御システムの好ましい
デジタル実施形態では、下記の式７の遅延を導入するキ
ャリー保存タイプの段を含む用途用に２入力加算器が使
用される。式７で、τ_{ａｄｄｅｒ}は２入力加算器の遅延
であり、τ_{ｃａｒｒｙｓ}はキャリー保存タイプの加算器
段の遅延である。

【００６４】 Δ＝τ_{ａｄｄｅｒ}＋（Ｎ＋１−２）・τ_{ｃａｒｒｙｓ} （７）

【００６５】このようにすると、補償制御システム１１
の監視回路１４の線形検出器１３の出力で、誤差信号の
解像度が低く保たれ、より小さいサイズの加算器が使用
できる。さらに、本発明による補償制御システムの補償
回路１４のＮ次が増大したとき、待ち時間Ｍを１だけ上
げることが賢明になる。しかしながら、補償回路１４を
有するコントローラを使用してもかまわないのは待ち時
間が大きい場合のみであることに鑑みれば、補償がない
場合のアナログ／デジタル処理システムの性能は大幅に
低下することはなく、それどころかこのことは、補償が
ある場合の制御の有効性が向上することによって相殺さ
れる。

【図面の簡単な説明】

【図１】従来のアナログ／デジタル処理システムを示す
概略図である。

【図２】図１のアナログ／デジタル処理システム中で使
用されるコントローラを示す概略図である。

【図３】図２のコントローラの根の位置を示す図であ
る。

【図４】図２のコントローラのログ・スケール上の振幅
応答の形を示す図である。

【図５】図２のコントローラのそのパラメータの変化に
対する−３ｄＢ帯域限界の挙動を示す図である。

【図６】本発明による補償制御システムを示す概略図で
ある。

【図７】図６に示される補償制御システムの詳細図であ
る。

【図８】図２の従来のコントローラの応答を示す図であ
る。

【図９】図６に示される補償制御システムの応答を示す
図である。

【図１０】図２および図６に示されるコントローラの応
答を比較して示す図である。

【符号の説明】

１ アナログ／デジタル処理システム、 ２ アナログ
・フィルタ回路、 ３デジタル処理回路、 ４ 監視回
路、 ５ コントローラ、 １１ 補償制御システム、
１２ 局所フィードバック・ループ、 １３ 線形検
出器、 １４補償回路、 ａ_１ 減結合ブロック、 ａ
_２ 減結合ブロック、 ａ_Ｎ 減結合ブロック、 ｂ_１
遅延ブロック、 ｂ_２ 遅延ブロック、 ｂ_Ｎ 遅延
ブロック、 Σ_２ 加算器ノード、 Σ_３１ 加算器ノ
ード、 Σ_３２ 加算器ノード、 Σ_３Ｎ 加算器ノー
ド、 Ｉ１１ 入力端子、 Ｉ１３ 入力端子、 Ｉ１
４ 入力端子、 Ｉ２ 入力端子、 Ｉ３ 入力端子、
Ｉ４ 入力端子、Ｉ５ 入力端子、 ＩＮ１ 入力端
子、 Ｏ１ 出力端子、 Ｏ１１ 出力端子、 Ｏ１３
出力端子、 Ｏ１４ 出力端子、 Ｏ２ 出力端子、
Ｏ３ 出力端子、 Ｏ４ 出力端子、 Ｏ５ 出力端
子。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 イヴァン・ビエッティ イタリア国、46040 カサルロマーノ、ヴ ィア・フォッサ・レジャ 43

Claims (10)

【特許請求の範囲】
1. 【請求項１】 コントローラおよび監視回路を含む制御
   ループを備えたアナログ／デジタル処理システム用の制
   御信号補償方法において、 前記コントローラによって行われた補正を記憶するステ
   ップと、 該補正を制御ループ中に伝送する前に前記補正を高速処
   理するステップと、 監視回路レベルで負のフィードバック・ループを使用し
   て、コントローラの待ち時間効果用の補償信号を発生す
   るステップとを含むことを特徴とする制御信号補償方
   法。
2. 【請求項２】 前記補償信号（Φｎ）が、Ｉｎを補償回
   路の入力で検出された信号、ａ_ｋを補償パラメータとし
   て 【数１】 で与えられることを特徴とする請求項１に記載の制御信
   号補償方法。
3. 【請求項３】 前記補償信号（Φｎ）が、係数ａ_ｋの多
   項式の根であり、したがって補償パラメータ（ａ_ｋ）に
   よって制御できる原点およびＮ個の極にＮ個の０を導入
   することを特徴とする請求項２に記載の制御信号補償方
   法。
4. 【請求項４】 入力端子（Ｉ１１）と出力端子（Ｏ１
   １）との間に互いに直列に接続されたコントローラ
   （５）および監視回路（４）を備えた補償制御システム
   であって、前記監視回路（４）が、前記入力端子（Ｉ１
   １）に接続された入力端子（Ｉ４）と前記コントローラ
   （５）の入力端子（Ｉ５）に接続された出力端子（Ｏ
   ４）とを有し、前記コントローラ（５）が、前記出力端
   子（Ｏ１１）に接続された出力端子（Ｏ５）を有するタ
   イプの補償制御システムにおいて、 前記監視回路（４）が、前記補償制御システム（１１）
   の通常の制御流れに対して平行な局所フィードバック・
   ループ（１２）を備えることを特徴とする補償制御シス
   テム。
5. 【請求項５】 前記局所フィードバック・ループ（１
   ２）が補償回路(１４)を備え、該補償回路(１４)が、前
   記監視回路（４）の出力端子（Ｏ４）に接続された入力
   端子（Ｉ１４）と加算器ノード（Σ２）の減算端子に接
   続された出力端子（Ｏ１４）とを有することを特徴とす
   る請求項４に記載の補償制御システム。
6. 【請求項６】 前記監視回路（４）がさらに線形検出器
   （１３）を備え、該線形検出器（１３）が、前記監視回
   路の入力端子（Ｉ４）に接続された入力端子（Ｉ１３）
   と加算器ノード（Σ２）の加算端子に接続された出力端
   子（Ｏ１３）を有することを特徴とする請求項５に記載
   の補償制御システム。
7. 【請求項７】 前記補償回路（１４）が、検出された信
   号（Ｉｎ）を受信するように配列された前記補償回路
   （１４）の入力端子（Ｉ１４）と、補償信号（Φｎ）を
   送信するように配列された前記補償回路の出力端子（Ｏ
   １４）との間に互いに直列に接続された複数の加算器ノ
   ード（Σ_３１、Σ_３２、．．．、Σ_３Ｎ）を備えること
   を特徴とする請求項５に記載の補償制御システム。
8. 【請求項８】 前記補償回路（１４）が、該補償回路
   （１４）の出力端子（Ｏ１４）と該補償回路（１４）の
   入力端子（Ｉ１４）との間に接続された複数の遅延ブロ
   ック（ｂ_１、ｂ_２、．．．、ｂ_Ｎ）をさらに備え、前記
   複数の遅延ブロック（ｂ_１、ｂ_２、．．．、ｂ_Ｎ）自体
   が、複数の減結合ブロック（ａ_１、ａ_２、．．．、
   ａ_Ｎ）を介して複数の加算器ノード（Σ_３１、
   Σ_３２、．．．、Σ_{３ Ｎ}）に接続され、それによりＩｎ
   を前記補償回路（１４）の入力端子（Ｉ１４）で受信さ
   れた検出信号、ａｋを前記複数の減結合ブロック
   （ａ_１、ａ_２、．．．、ａ_Ｎ）の特性パラメータとして 【数２】 で与えられる補償信号（Φｎ）を発生することを特徴と
   する請求項７に記載の補償制御システム。
9. 【請求項９】 前記補償回路（１４）が、デジタル形態
   で実施され、複数のメモリおよび単一の２入力加算器を
   備え、２入力加算器が、τ_{ａｄｄｅｒ}を２入力加算器の
   遅延、τ_{ｃａｒｒｙｓ}をキャリー保存タイプの加算器段
   の遅延として Δ＝τ_{ａｄｄｅｒ}＋（Ｎ＋１−２）・τ_{ｃａｒｒｙｓ} （７） で与えられる遅延を導入するキャリー保存タイプの段を
   含むことを特徴とする請求項５に記載の補償制御システ
   ム。
10. 【請求項１０】 入力端子（ＩＮ１）と出力端子（ＯＵ
    Ｔ１）との間に互いに直列に接続された少なくとも１つ
    のアナログ・フィルタ回路（２）およびデジタル処理回
    路（３）を備えたアナログ／デジタル処理システム
    （１）であって、前記アナログ・フィルタ回路（２）
    が、前記入力端子（ＩＮ１）に接続された入力端子（Ｉ
    ２）と前記アナログ・デジタル処理回路（３）の入力端
    子（Ｉ３）に接続された出力端子（Ｏ１）を有し、前記
    アナログ・デジタル処理回路（３）が、前記出力端子
    （ＯＵＴ１）に接続された出力端子（Ｏ３）を有するタ
    イプのアナログ／デジタル処理システムにおいて、 前記アナログ・フィルタ回路（２）の前記出力端子（Ｏ
    ２）がさらに、請求項４から９のいずれか一項に記載の
    補償制御システム（１１）を介してその制御端子（ＴＣ
    ２）に接続されることを特徴とするアナログ／デジタル
    処理システム。