JPH11164253A - メモリ制御方法及びこれを用いたデジタル記録／再生装置 - Google Patents
メモリ制御方法及びこれを用いたデジタル記録／再生装置Info
- Publication number
- JPH11164253A JPH11164253A JP10243330A JP24333098A JPH11164253A JP H11164253 A JPH11164253 A JP H11164253A JP 10243330 A JP10243330 A JP 10243330A JP 24333098 A JP24333098 A JP 24333098A JP H11164253 A JPH11164253 A JP H11164253A
- Authority
- JP
- Japan
- Prior art keywords
- data
- memory
- fifo
- time stamp
- recording
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N9/00—Details of colour television systems
- H04N9/79—Processing of colour television signals in connection with recording
- H04N9/80—Transformation of the television signal for recording, e.g. modulation, frequency changing; Inverse transformation for playback
- H04N9/804—Transformation of the television signal for recording, e.g. modulation, frequency changing; Inverse transformation for playback involving pulse code modulation of the colour picture signal components
- H04N9/8042—Transformation of the television signal for recording, e.g. modulation, frequency changing; Inverse transformation for playback involving pulse code modulation of the colour picture signal components involving data reduction
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1006—Data managing, e.g. manipulating data before writing or reading out, data bus switches or control circuits therefor
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1015—Read-write modes for single port memories, i.e. having either a random port or a serial port
- G11C7/1039—Read-write modes for single port memories, i.e. having either a random port or a serial port using pipelining techniques, i.e. using latches between functional memory parts, e.g. row/column decoders, I/O buffers, sense amplifiers
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
- G11B20/00—Signal processing not specific to the method of recording or reproducing; Circuits therefor
- G11B20/10—Digital recording or reproducing
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
- G11B20/00—Signal processing not specific to the method of recording or reproducing; Circuits therefor
- G11B20/10—Digital recording or reproducing
- G11B20/18—Error detection or correction; Testing, e.g. of drop-outs
- G11B20/1806—Pulse code modulation systems for audio signals
- G11B20/1813—Pulse code modulation systems for audio signals by adding special bits or symbols to the coded information
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
- G11B5/00—Recording by magnetisation or demagnetisation of a record carrier; Reproducing by magnetic means; Record carriers therefor
- G11B5/008—Recording on, or reproducing or erasing from, magnetic tapes, sheets, e.g. cards, or wires
- G11B5/00813—Recording on, or reproducing or erasing from, magnetic tapes, sheets, e.g. cards, or wires magnetic tapes
- G11B5/00847—Recording on, or reproducing or erasing from, magnetic tapes, sheets, e.g. cards, or wires magnetic tapes on transverse tracks
- G11B5/0086—Recording on, or reproducing or erasing from, magnetic tapes, sheets, e.g. cards, or wires magnetic tapes on transverse tracks using cyclically driven heads providing segmented tracks
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N5/00—Details of television systems
- H04N5/76—Television signal recording
- H04N5/765—Interface circuits between an apparatus for recording and another apparatus
- H04N5/775—Interface circuits between an apparatus for recording and another apparatus between a recording apparatus and a television receiver
Landscapes
- Engineering & Computer Science (AREA)
- Signal Processing (AREA)
- Multimedia (AREA)
- Signal Processing For Digital Recording And Reproducing (AREA)
- Television Signal Processing For Recording (AREA)
Abstract
(57)【要約】
【課題】 データがランダムに入力される場合、これを
一定のレートで出力するメモリ制御方法及びこれを用い
たデジタル記録／再生装置を提供する。 【解決手段】 スムージング／デスムージングバッファ
のためのメモリを既存のシャフルメモリの残存領域に割
り当てて利用する。さらに、スムージング／デスムージ
ング用のメモリを既存のメモリと共有するためにシリア
ルクロックでシステムを運用し、シャフルメモリのアク
セスタイミングを確保してシャフルメモリの各過程、内
部ＥＣＣ、スムースバッファから出力されるデータの格
納、外部ＥＣＣ、及びスムースバッファへのデータの記
録の過程を一定時間の間に相互衝突無しに行うことがで
きるようにした。
一定のレートで出力するメモリ制御方法及びこれを用い
たデジタル記録／再生装置を提供する。 【解決手段】 スムージング／デスムージングバッファ
のためのメモリを既存のシャフルメモリの残存領域に割
り当てて利用する。さらに、スムージング／デスムージ
ング用のメモリを既存のメモリと共有するためにシリア
ルクロックでシステムを運用し、シャフルメモリのアク
セスタイミングを確保してシャフルメモリの各過程、内
部ＥＣＣ、スムースバッファから出力されるデータの格
納、外部ＥＣＣ、及びスムースバッファへのデータの記
録の過程を一定時間の間に相互衝突無しに行うことがで
きるようにした。
Description
【０００１】
【発明の属する技術分野】本発明は記録／再生装置に関
し、特にランダムに入力されたデータを一定のレートで
出力するメモリ制御方法及びこれを用いたデジタル記録
／再生装置に関する。
し、特にランダムに入力されたデータを一定のレートで
出力するメモリ制御方法及びこれを用いたデジタル記録
／再生装置に関する。
【０００２】
【従来の技術】デジタル圧縮技術を利用して放送プログ
ラムをデジタルとして転送するデジタル放送が、衛星放
送、ケーブル放送、地上放送を通じて韓国、米国、ヨー
ロッパ、アジアで商用化されているか、或いは商用化さ
れる予定である。このようなデジタル放送は、エンター
テインメントを提供するだけでなく、多様なマルチメデ
ィアサービスを提供できるため、次代の放送として注目
を浴びている。それにともない、デジタル放送プログラ
ムをデジタルで記録／再生するデジタルビデオカセット
レコーダ（ＤＶＣＲ）の商品化の要求も増大している。
ＤＶＣＲの規格は、外部デジタルＴＶで選択されたプロ
グラムをＭＰＥＧ２トランスポートパケット形態で入力
されて単純にビットストリーム記録を行った後再生して
出力するＶＣＲのフォーマットである。このＤＶＣＲ規
格によるデジタルＶＣＲと外部デジタルＴＶとのデータ
転送のためにはインタフェース手段が要求される。その
際、転送されるデータは、上述したようにデジタルＴＶ
で選択されたプログラムのＭＰＥＧ２トランスポートパ
ケットデータと２デバイス間の相互制御のためのコマン
ドとが時分割多重された形態である。
ラムをデジタルとして転送するデジタル放送が、衛星放
送、ケーブル放送、地上放送を通じて韓国、米国、ヨー
ロッパ、アジアで商用化されているか、或いは商用化さ
れる予定である。このようなデジタル放送は、エンター
テインメントを提供するだけでなく、多様なマルチメデ
ィアサービスを提供できるため、次代の放送として注目
を浴びている。それにともない、デジタル放送プログラ
ムをデジタルで記録／再生するデジタルビデオカセット
レコーダ（ＤＶＣＲ）の商品化の要求も増大している。
ＤＶＣＲの規格は、外部デジタルＴＶで選択されたプロ
グラムをＭＰＥＧ２トランスポートパケット形態で入力
されて単純にビットストリーム記録を行った後再生して
出力するＶＣＲのフォーマットである。このＤＶＣＲ規
格によるデジタルＶＣＲと外部デジタルＴＶとのデータ
転送のためにはインタフェース手段が要求される。その
際、転送されるデータは、上述したようにデジタルＴＶ
で選択されたプログラムのＭＰＥＧ２トランスポートパ
ケットデータと２デバイス間の相互制御のためのコマン
ドとが時分割多重された形態である。
【０００３】ＤＶＣＲはシステムの安定のために一定の
レートで記録／再生している。しかし、デジタルＴＶで
記録のために選択されたプログラムのＭＰＥＧ２トラン
スポートパケットは、平均的に一定のレートであるが、
米国のエコースター（ｅｃｈｏｓｔａｒ）衛星放送のよ
うにレートが一定でなく、バースト的に入力される場合
もある。すなわち、放送データの転送時に、チャネルの
効率よい利用のために、転送のレートをプログラムの特
性に合わせて変えて転送している。例えば、動きや実時
間圧縮を必要とするスポーツなどは通常６Ｍ程度に転送
し、動きの少ないドラマ等のプログラムは多量に圧縮可
能なので通常スポーツよりも低い４Ｍ程度で転送する。
従って、このように可変のレートで入力されたデータを
一定のレートに変換させるために、スムージング(smoot
hing) が要求される。これのためにはスムージングバッ
ファが必要である。又、再生時には入力と同じ時間間隙
のバースト形態で出力するために（つまり、ＭＰＥＧ２
のタイミングジッタ制限条件を満たすために）、デスム
ージング(desmoothing )過程が要求される。そのために
はデスムージングバッファが必要である。記録／再生時
に、上記過程は１バッファによりそれぞれ行われる。す
なわち、スムージングバッファとデスムージングバッフ
ァを共用するので、記録時のスムースバッファを、再生
時にデスムースバッファとして用いる。このようなバッ
ファのサイズは記録可能な最大可変ビットレートにより
決定される。
レートで記録／再生している。しかし、デジタルＴＶで
記録のために選択されたプログラムのＭＰＥＧ２トラン
スポートパケットは、平均的に一定のレートであるが、
米国のエコースター（ｅｃｈｏｓｔａｒ）衛星放送のよ
うにレートが一定でなく、バースト的に入力される場合
もある。すなわち、放送データの転送時に、チャネルの
効率よい利用のために、転送のレートをプログラムの特
性に合わせて変えて転送している。例えば、動きや実時
間圧縮を必要とするスポーツなどは通常６Ｍ程度に転送
し、動きの少ないドラマ等のプログラムは多量に圧縮可
能なので通常スポーツよりも低い４Ｍ程度で転送する。
従って、このように可変のレートで入力されたデータを
一定のレートに変換させるために、スムージング(smoot
hing) が要求される。これのためにはスムージングバッ
ファが必要である。又、再生時には入力と同じ時間間隙
のバースト形態で出力するために（つまり、ＭＰＥＧ２
のタイミングジッタ制限条件を満たすために）、デスム
ージング(desmoothing )過程が要求される。そのために
はデスムージングバッファが必要である。記録／再生時
に、上記過程は１バッファによりそれぞれ行われる。す
なわち、スムージングバッファとデスムージングバッフ
ァを共用するので、記録時のスムースバッファを、再生
時にデスムースバッファとして用いる。このようなバッ
ファのサイズは記録可能な最大可変ビットレートにより
決定される。
【０００４】図１は従来のデジタルＴＶとＤＶＣＲの一
例を示す構成ブロック図である。デジタルＴＶ１０のチ
ューナ１２はアンテナ１１を経て受信された多数のチャ
ネルのうち一チャネルを選択して復調し、デマルチプレ
クサ／プログラム選択部１３は１チャネルに含まれた多
数のプログラムのうち所望する１プログラムを選択す
る。更に、ユーザは特定のプログラムを視聴する場合、
選択されたプログラムをＭＰＥＧデコーダ１４に出力す
る。ＭＰＥＧデコーダ１４はデマルチプレクサ／プログ
ラム選択部１３で選択されたプログラムを映像及びオー
ディオをデコードする。又、記録しようとする場合には
ＭＰＥＧトランスポートパケット形態でテレビ１０のデ
ジタルインタフェース部（Ｄ−ＩＦ）１５を介してＤＶ
ＣＲ２０のデジタルインタフェース部（Ｄ−ＩＦ）２１
へ出力する。すなわち、チューナ１２でチューニングさ
れたチャネルには図２（ａ）に示すようにいろいろのプ
ログラムのトランスポートパケットが紛れ込んでおり、
デマルチプレクサ／プログラム選択部１３で１プログラ
ムのみを選択すれば、図２（ｂ）のように１プログラム
のトランスポートパケットのみが選択され、図２（ｃ）
に示すその選択されたパケットのみがＭＰＥＧデコーダ
１４又はＤ−ＩＦ１５へ転送される。
例を示す構成ブロック図である。デジタルＴＶ１０のチ
ューナ１２はアンテナ１１を経て受信された多数のチャ
ネルのうち一チャネルを選択して復調し、デマルチプレ
クサ／プログラム選択部１３は１チャネルに含まれた多
数のプログラムのうち所望する１プログラムを選択す
る。更に、ユーザは特定のプログラムを視聴する場合、
選択されたプログラムをＭＰＥＧデコーダ１４に出力す
る。ＭＰＥＧデコーダ１４はデマルチプレクサ／プログ
ラム選択部１３で選択されたプログラムを映像及びオー
ディオをデコードする。又、記録しようとする場合には
ＭＰＥＧトランスポートパケット形態でテレビ１０のデ
ジタルインタフェース部（Ｄ−ＩＦ）１５を介してＤＶ
ＣＲ２０のデジタルインタフェース部（Ｄ−ＩＦ）２１
へ出力する。すなわち、チューナ１２でチューニングさ
れたチャネルには図２（ａ）に示すようにいろいろのプ
ログラムのトランスポートパケットが紛れ込んでおり、
デマルチプレクサ／プログラム選択部１３で１プログラ
ムのみを選択すれば、図２（ｂ）のように１プログラム
のトランスポートパケットのみが選択され、図２（ｃ）
に示すその選択されたパケットのみがＭＰＥＧデコーダ
１４又はＤ−ＩＦ１５へ転送される。
【０００５】ＤＶＣＲ２０はタイムスタンプ発生部２２
を備えている。このタイムスタンプ発生部は、ＭＰＥＧ
２トランスポートパケットがＤ−ＩＦ２１を介して入力
された信号のその入力の瞬間の時間を図２（ｄ）のよう
な基準クロック（つまり、２７ＭＨｚクロック）に基づ
いたタイムスタンプを図２（ｅ）のように発生する。そ
のタイムスタンプをスムースバッファ２３に入力させ
る。スムースバッファ２３はタイムスタンプ発生部２２
からのタイムスタンプ信号と共にＤ−ＩＦ２１を介して
入力されるＭＰＥＧ２トランスポートパケットデータを
格納する。シャフルメモリ２５の読取り／書込みのタイ
ミングを制御するメモリ制御部２４の制御により、スム
ースバッファ２３に格納されたデータが読み取られ、図
２（ｆ）のようにシャフルメモリ２５に格納される。一
方、メモリ制御部２４から読取り信号が発生したとき
に、デジタルＴＶ１０から入力されたデータが無い場合
には、図２（ｆ）の斜線表示部分に示すように空（ｎｕ
ｌｌ）データが挿入される。これは、入力されるトラン
スポートパケットが図２（ｃ）のように一定のレートで
はないが、記録を一定のレートにするためである。
を備えている。このタイムスタンプ発生部は、ＭＰＥＧ
２トランスポートパケットがＤ−ＩＦ２１を介して入力
された信号のその入力の瞬間の時間を図２（ｄ）のよう
な基準クロック（つまり、２７ＭＨｚクロック）に基づ
いたタイムスタンプを図２（ｅ）のように発生する。そ
のタイムスタンプをスムースバッファ２３に入力させ
る。スムースバッファ２３はタイムスタンプ発生部２２
からのタイムスタンプ信号と共にＤ−ＩＦ２１を介して
入力されるＭＰＥＧ２トランスポートパケットデータを
格納する。シャフルメモリ２５の読取り／書込みのタイ
ミングを制御するメモリ制御部２４の制御により、スム
ースバッファ２３に格納されたデータが読み取られ、図
２（ｆ）のようにシャフルメモリ２５に格納される。一
方、メモリ制御部２４から読取り信号が発生したとき
に、デジタルＴＶ１０から入力されたデータが無い場合
には、図２（ｆ）の斜線表示部分に示すように空（ｎｕ
ｌｌ）データが挿入される。これは、入力されるトラン
スポートパケットが図２（ｃ）のように一定のレートで
はないが、記録を一定のレートにするためである。
【０００６】ここで、タイムスタンプ信号をトランスポ
ートパケットとともにシャフルメモリ２５に格納する理
由は、メモリ制御部２４により読み取られるスムースバ
ッファ２３の出力データよりもスムースバッファ２３へ
入力されるトランスポートパケットが多い場合、スムー
スバッファ２３に長時間格納されて時間的に遅延されて
記録されるタイムシフト現象が生じるが、これを防止す
るためである。これは、再生時にタイミングジッタを満
足させるための方法でもある。
ートパケットとともにシャフルメモリ２５に格納する理
由は、メモリ制御部２４により読み取られるスムースバ
ッファ２３の出力データよりもスムースバッファ２３へ
入力されるトランスポートパケットが多い場合、スムー
スバッファ２３に長時間格納されて時間的に遅延されて
記録されるタイムシフト現象が生じるが、これを防止す
るためである。これは、再生時にタイミングジッタを満
足させるための方法でもある。
【０００７】シャフルメモリ２５に格納されたデータの
外部コードワードがメモり制御部２４を介してＥＣＣ部
２６に入力され、外部コードが付加されて再びシャフル
メモリ２５へ格納される。そのシャフルメモリに格納さ
れたデータの内部コードワードがＥＣＣ部２６へ出力さ
れて内部コードが付加された後シャフルメモリ２５に再
格納される。外部コードと内部コードが付加されたデー
タは、メモリ制御部２４を介して再びシャフルメモリ２
５から読み取られて同期／ＩＤ付加部２７に入力され、
同期信号及びＩＤが付加された後、ＤＶＣＲの記録フォ
ーマットである同期ブロック形態に構成されて非ゼロ復
帰反転（Non-Return-to-Zero-Inverted；ＮＲＺＩ）部
２８へ出力される。ＮＲＺＩ部２８は「１」の信号でデ
ータを反転させる変調部であり、「１」に出合うと現在
状態を反転させる。ＮＲＺＩ部２８でＮＲＺＩ変調され
た信号は記録アンプ２９により増幅された後テープ３０
に記録される。
外部コードワードがメモり制御部２４を介してＥＣＣ部
２６に入力され、外部コードが付加されて再びシャフル
メモリ２５へ格納される。そのシャフルメモリに格納さ
れたデータの内部コードワードがＥＣＣ部２６へ出力さ
れて内部コードが付加された後シャフルメモリ２５に再
格納される。外部コードと内部コードが付加されたデー
タは、メモリ制御部２４を介して再びシャフルメモリ２
５から読み取られて同期／ＩＤ付加部２７に入力され、
同期信号及びＩＤが付加された後、ＤＶＣＲの記録フォ
ーマットである同期ブロック形態に構成されて非ゼロ復
帰反転（Non-Return-to-Zero-Inverted；ＮＲＺＩ）部
２８へ出力される。ＮＲＺＩ部２８は「１」の信号でデ
ータを反転させる変調部であり、「１」に出合うと現在
状態を反転させる。ＮＲＺＩ部２８でＮＲＺＩ変調され
た信号は記録アンプ２９により増幅された後テープ３０
に記録される。
【０００８】上記したスムースバッファ２３とシャフル
メモリ２５とのデータ入／出力の関係を、図３に基づい
て詳細に説明する。図にはメモリ制御部２４が省略され
ている。シャフルメモリ２５はバンク０とバンク１とに
分割されており、バンク０とバンク１はそれぞれデータ
１ブロック分の領域であってエラー訂正のために互いに
循環されるようになっている。すなわち、バンク０に対
して内部エラー訂正を行っている場合にはバンク１に対
して外部エラー訂正を行い、バンク１に対して内部エラ
ー訂正を行っている場合にはバンク０に対して外部エラ
ー訂正を行う。その際、シャフルメモリ２５に格納され
たデータは、まず外部エラー訂正のためにＥＣＣ部２６
の外部ＥＣＣ２６−２へ外部コードワード（ｃ）が出力
され、外部ＥＣＣ２６−２から外部コードが付加され
る。この後、外部コードの付加されたデータ（ｄ）は再
びメモり制御部２４を介してシャフルメモリ２５の該当
位置に格納される。外部ＥＣＣが完了されると、内部Ｅ
ＣＣのために内部コードワード（ｅ）がＥＣＣ部２６の
内部ＥＣＣ２６−１へ出力される。ここで、内部ＥＣＣ
のために内部コードワードが内部ＥＣＣ２６−１に出力
されれば、そのデータ（ｅ）は既に外部ＥＣＣの完了さ
れたデータであり、内部ＥＣＣ２６−１から内部コード
が付加された後テープに記録されるデータなので、シャ
フルメモリ２５ではもうそれ以上使用しない不要なデー
タとなる。よって、スムースバッファ２３から出力され
るデータは、メモリ制御部２４の制御により内部コード
ワードが出力された領域に格納される。
メモリ２５とのデータ入／出力の関係を、図３に基づい
て詳細に説明する。図にはメモリ制御部２４が省略され
ている。シャフルメモリ２５はバンク０とバンク１とに
分割されており、バンク０とバンク１はそれぞれデータ
１ブロック分の領域であってエラー訂正のために互いに
循環されるようになっている。すなわち、バンク０に対
して内部エラー訂正を行っている場合にはバンク１に対
して外部エラー訂正を行い、バンク１に対して内部エラ
ー訂正を行っている場合にはバンク０に対して外部エラ
ー訂正を行う。その際、シャフルメモリ２５に格納され
たデータは、まず外部エラー訂正のためにＥＣＣ部２６
の外部ＥＣＣ２６−２へ外部コードワード（ｃ）が出力
され、外部ＥＣＣ２６−２から外部コードが付加され
る。この後、外部コードの付加されたデータ（ｄ）は再
びメモり制御部２４を介してシャフルメモリ２５の該当
位置に格納される。外部ＥＣＣが完了されると、内部Ｅ
ＣＣのために内部コードワード（ｅ）がＥＣＣ部２６の
内部ＥＣＣ２６−１へ出力される。ここで、内部ＥＣＣ
のために内部コードワードが内部ＥＣＣ２６−１に出力
されれば、そのデータ（ｅ）は既に外部ＥＣＣの完了さ
れたデータであり、内部ＥＣＣ２６−１から内部コード
が付加された後テープに記録されるデータなので、シャ
フルメモリ２５ではもうそれ以上使用しない不要なデー
タとなる。よって、スムースバッファ２３から出力され
るデータは、メモリ制御部２４の制御により内部コード
ワードが出力された領域に格納される。
【０００９】例えば、図３に示すように、バンク１で外
部ＥＣＣが行われていれば、バンク０では内部ＥＣＣが
行われる。バンク０から内部ＥＣＣのために内部コード
ワード（ｅ）が出力されれば、内部コードワードが出力
された位置にスムースバッファ２３の出力データ（ｂ）
が格納される。そして、バンク０の内部コードワードが
内部ＥＣＣへすべて出力されれば、バンク０には空（ｎ
ｕｌｌ）データとともにスムースバッファ２３の出力デ
ータのみが格納されている。バンク０はスムースバッフ
ァ２３から入力されて格納されたデータの外部コードを
外部ＥＣＣへ出力し、外部コードが付加されたデータを
再びバンク０の該当位置に再格納する。このとき、バン
ク１では内部ＥＣＣが行われ、同様にスムースバッファ
２３の出力データが、今度にはバンク１の内部コードワ
ードが出力された位置に格納される。その際、図４に示
すように、シャフルメモリ２５では、一定の時間（Ｔ）
の間に内部ＥＣＣ（ｅ）、スムースバッファ２３の出力
データの格納（ｂ）、外部ＥＣＣ（ｃ、ｄ）が順次処理
されるので、パラレルクロックで十分である。
部ＥＣＣが行われていれば、バンク０では内部ＥＣＣが
行われる。バンク０から内部ＥＣＣのために内部コード
ワード（ｅ）が出力されれば、内部コードワードが出力
された位置にスムースバッファ２３の出力データ（ｂ）
が格納される。そして、バンク０の内部コードワードが
内部ＥＣＣへすべて出力されれば、バンク０には空（ｎ
ｕｌｌ）データとともにスムースバッファ２３の出力デ
ータのみが格納されている。バンク０はスムースバッフ
ァ２３から入力されて格納されたデータの外部コードを
外部ＥＣＣへ出力し、外部コードが付加されたデータを
再びバンク０の該当位置に再格納する。このとき、バン
ク１では内部ＥＣＣが行われ、同様にスムースバッファ
２３の出力データが、今度にはバンク１の内部コードワ
ードが出力された位置に格納される。その際、図４に示
すように、シャフルメモリ２５では、一定の時間（Ｔ）
の間に内部ＥＣＣ（ｅ）、スムースバッファ２３の出力
データの格納（ｂ）、外部ＥＣＣ（ｃ、ｄ）が順次処理
されるので、パラレルクロックで十分である。
【００１０】一方、再生する過程は、上記記録時の逆過
程を行えばよい。すなわち、テープ３０から再生される
信号は、再生アンプ３１で増幅された後、ＩＮＲＺＩ部
３２を介してデコーディングされ、同期／ＩＤ検出部３
３で同期信号及びＩＤが検出される。同期／ＩＤ検出部
３３で検出された同期ブロックは、メモリ制御部３５を
介してシャフルメモリ３６に格納され、ＥＣＣ部３４を
介して内部ＥＣＣ及び外部ＥＣＣが行われた後、再びメ
モり制御部３５から発生されたタイミング信号により図
２（ｇ）の信号がデスムースバッファ３７及びタイムス
タンプ発生部３８へ出力される。
程を行えばよい。すなわち、テープ３０から再生される
信号は、再生アンプ３１で増幅された後、ＩＮＲＺＩ部
３２を介してデコーディングされ、同期／ＩＤ検出部３
３で同期信号及びＩＤが検出される。同期／ＩＤ検出部
３３で検出された同期ブロックは、メモリ制御部３５を
介してシャフルメモリ３６に格納され、ＥＣＣ部３４を
介して内部ＥＣＣ及び外部ＥＣＣが行われた後、再びメ
モり制御部３５から発生されたタイミング信号により図
２（ｇ）の信号がデスムースバッファ３７及びタイムス
タンプ発生部３８へ出力される。
【００１１】タイムスタンプ発生部３８は、入力された
データからタイムスタンプ信号を分離し、図２（ｈ）の
ように再生時の基準クロック（つまり、２７ＭＨｚのク
ロック）で計算したタイムスタンプと比較して、正確に
一致する瞬間にデスムースバッファ３７からトランスポ
ートパケットを図２（ｉ）のように検出した後、Ｄ−Ｉ
Ｆ２１を介してデジタルＴＶ１０に出力する。その際、
記録時に挿入された空データはスキップして除去する。
従って、以上の過程により記録及び再生時に同じタイミ
ング形態にＭＰＥＧ２トランスポートパケットを入／出
力することにより、ＭＰＥＧ２タイミングジッタの制限
条件を満たすことができる。
データからタイムスタンプ信号を分離し、図２（ｈ）の
ように再生時の基準クロック（つまり、２７ＭＨｚのク
ロック）で計算したタイムスタンプと比較して、正確に
一致する瞬間にデスムースバッファ３７からトランスポ
ートパケットを図２（ｉ）のように検出した後、Ｄ−Ｉ
Ｆ２１を介してデジタルＴＶ１０に出力する。その際、
記録時に挿入された空データはスキップして除去する。
従って、以上の過程により記録及び再生時に同じタイミ
ング形態にＭＰＥＧ２トランスポートパケットを入／出
力することにより、ＭＰＥＧ２タイミングジッタの制限
条件を満たすことができる。
【００１２】一方、このようなスムージング及びデスム
ージング過程のためのバッファのサイズの理論値を求め
ると、以下の通りである。１トラックを基準としてバッ
ファのオーバーフローを生じない場合を仮定するとき、
１トラック時間Ｔop＝１／６０secとし、記録レートＲ
ｒｅｃ＝１３.８０ｂｐｓ、入力レートＲtransmit＝３
０Ｍｂｐｓとすると、最大相対遅延値Ｔｄは下記の式１
の通りである。 Ｔd＝Ｔop（１−Ｒrec／Ｒtransmit）＝８．９９ｍｓ （１） 又、この時の最小のスムージングバッファのサイズ（Ｂ
smooth）は下記の式２の通りである。 Ｂsmooth＝（Ｔop−Ｔd）×（Ｒtransmit−Ｒrec） （２） ＝（１６．６７−８．９９）ｍｓ×｛（３０−１３．８０）× １０Ｅ６｝／（８×１８８） ＝８１ ＴＳパケット すなわち、約１５Ｋバイトのスムージングバッファのサ
イズが要求される。
ージング過程のためのバッファのサイズの理論値を求め
ると、以下の通りである。１トラックを基準としてバッ
ファのオーバーフローを生じない場合を仮定するとき、
１トラック時間Ｔop＝１／６０secとし、記録レートＲ
ｒｅｃ＝１３.８０ｂｐｓ、入力レートＲtransmit＝３
０Ｍｂｐｓとすると、最大相対遅延値Ｔｄは下記の式１
の通りである。 Ｔd＝Ｔop（１−Ｒrec／Ｒtransmit）＝８．９９ｍｓ （１） 又、この時の最小のスムージングバッファのサイズ（Ｂ
smooth）は下記の式２の通りである。 Ｂsmooth＝（Ｔop−Ｔd）×（Ｒtransmit−Ｒrec） （２） ＝（１６．６７−８．９９）ｍｓ×｛（３０−１３．８０）× １０Ｅ６｝／（８×１８８） ＝８１ ＴＳパケット すなわち、約１５Ｋバイトのスムージングバッファのサ
イズが要求される。
【００１３】このように、従来ではこのサイズのスムー
ジング及びデスムージングのための専用バッファを主格
納メモリ（シャフルメモリ）とは別途に採用するため、
製品のコストを上昇させ、システム動作を不安にする問
題点があった。また、メモリの容量を決めるときには通
常最大格納容量よりも高いメモリを使用する。例えば主
格納メモリ（シャフルメモリ）におけるデータ格納のた
めの必要な最大格納容量が２．１Ｍであれば、メモリは
４Ｍ程度のメモリを選択しなければならない。このた
め、残りの１．９Ｍは使用しないため、メモリの浪費を
もたらす。
ジング及びデスムージングのための専用バッファを主格
納メモリ（シャフルメモリ）とは別途に採用するため、
製品のコストを上昇させ、システム動作を不安にする問
題点があった。また、メモリの容量を決めるときには通
常最大格納容量よりも高いメモリを使用する。例えば主
格納メモリ（シャフルメモリ）におけるデータ格納のた
めの必要な最大格納容量が２．１Ｍであれば、メモリは
４Ｍ程度のメモリを選択しなければならない。このた
め、残りの１．９Ｍは使用しないため、メモリの浪費を
もたらす。
【００１４】
【発明が解決しようとする課題】本発明は上記の問題点
を解決するためになされたものであり、その目的は、必
ず必要なスムージング／デスムージング用のバッファを
最適なメモリとして具現することができる、メモリ制御
方法及びこれを用いたデジタル記録／再生装置を提供す
ることにある。本発明の他の目的は、スムージング／デ
スムージング用のバッファのためのメモリを既存のシャ
フルメモリの残存領域を利用できるようにして、主格納
メモリの活用度を高めることができる、メモリ制御方法
及びこれを用いたデジタル記録／再生装置を提供するこ
とにある。
を解決するためになされたものであり、その目的は、必
ず必要なスムージング／デスムージング用のバッファを
最適なメモリとして具現することができる、メモリ制御
方法及びこれを用いたデジタル記録／再生装置を提供す
ることにある。本発明の他の目的は、スムージング／デ
スムージング用のバッファのためのメモリを既存のシャ
フルメモリの残存領域を利用できるようにして、主格納
メモリの活用度を高めることができる、メモリ制御方法
及びこれを用いたデジタル記録／再生装置を提供するこ
とにある。
【００１５】
【課題を解決するための手段】本発明による記録時のメ
モリ制御方法は、複数のメモリバンクからなるシャフル
メモリを備え、スムージングのためのメモリ領域を前記
シャフルメモリの残存領域に割り当て、記録のために入
力されるデータを前記スムージング用のメモリ領域に格
納するステップと、前記シャフルメモリの一方のバンク
が外部エラー訂正のために外部コードワードを出力する
とともに外部コードの付加された外部コードワードを入
力されて再び該当位置に格納することと、前記シャフル
メモリの他方のバンクが外部コードの付加されたデータ
の内部エラー訂正のために内部コードワードを出力する
こととを交互に行うステップと、前記内部コードワード
が出力された位置に前記スムージング用のメモリ領域か
ら出力されるデータを格納するステップとを備えること
を特徴とする。上記の各ステップはシリアルクロックに
同期して行われることを特徴とする。
モリ制御方法は、複数のメモリバンクからなるシャフル
メモリを備え、スムージングのためのメモリ領域を前記
シャフルメモリの残存領域に割り当て、記録のために入
力されるデータを前記スムージング用のメモリ領域に格
納するステップと、前記シャフルメモリの一方のバンク
が外部エラー訂正のために外部コードワードを出力する
とともに外部コードの付加された外部コードワードを入
力されて再び該当位置に格納することと、前記シャフル
メモリの他方のバンクが外部コードの付加されたデータ
の内部エラー訂正のために内部コードワードを出力する
こととを交互に行うステップと、前記内部コードワード
が出力された位置に前記スムージング用のメモリ領域か
ら出力されるデータを格納するステップとを備えること
を特徴とする。上記の各ステップはシリアルクロックに
同期して行われることを特徴とする。
【００１６】前記スムージング用のメモリ領域へのデー
タ記録は、オーバーフローが発生しない状態で内部エラ
ー訂正、スムージング用のメモリ領域から出力されるデ
ータの格納、外部エラー訂正が行われる間にいつでもラ
ンダムに行われることを特徴とする。
タ記録は、オーバーフローが発生しない状態で内部エラ
ー訂正、スムージング用のメモリ領域から出力されるデ
ータの格納、外部エラー訂正が行われる間にいつでもラ
ンダムに行われることを特徴とする。
【００１７】本発明による再生時のメモリ制御方法は、
複数個メモリバンクからなるシャフルメモリを備え、デ
スムージングのためのメモリ領域を前記シャフルメモリ
の残存領域に割り当てるステップと、前記シャフルメモ
リの一方のバンクが記録媒体から再生された後内部エラ
ー訂正デコーディングされて入力されるデータを格納す
ることと、前記シャフルメモリの他方のバンクが内部エ
ラー訂正デコーディングされたデータの外部エラー訂正
デコーディングのために外部コードワードを出力するこ
ととを交互に行うステップと、前記外部エラー訂正デコ
ーディングされた外部コードワードを前記デスムージン
グ用のメモリ領域に一時格納するステップとを備えるこ
とを特徴とする。前記外部エラー訂正デコーディングの
ために外部コードワードが前記シャフルメモリから出力
されると、その位置に内部エラー訂正デコーディングの
データが格納されることを特徴とする。
複数個メモリバンクからなるシャフルメモリを備え、デ
スムージングのためのメモリ領域を前記シャフルメモリ
の残存領域に割り当てるステップと、前記シャフルメモ
リの一方のバンクが記録媒体から再生された後内部エラ
ー訂正デコーディングされて入力されるデータを格納す
ることと、前記シャフルメモリの他方のバンクが内部エ
ラー訂正デコーディングされたデータの外部エラー訂正
デコーディングのために外部コードワードを出力するこ
ととを交互に行うステップと、前記外部エラー訂正デコ
ーディングされた外部コードワードを前記デスムージン
グ用のメモリ領域に一時格納するステップとを備えるこ
とを特徴とする。前記外部エラー訂正デコーディングの
ために外部コードワードが前記シャフルメモリから出力
されると、その位置に内部エラー訂正デコーディングの
データが格納されることを特徴とする。
【００１８】本発明によるデジタル記録／再生装置は、
記録するデータが入力された瞬間の時間を表示するタイ
ムスタンプを発生した後、入力されたデータとともに一
時格納するインタフェース部と、複数のメモリバンクを
有し、スムージングのためのバッファ領域がそれ以外の
残存領域に割り当てられ、前記インタフェース部から出
力されるデータを前記スムージング用のバッファ領域に
一時格納した後、内部ＥＣＣのために内部コードワード
が出力されたメモリバンク領域に前記スムージング用の
バッファ領域から読み取ったデータを一定のレートで格
納するシャフルメモリと、前記インタフェース部のデー
タの出力、前記シャフルメモリのスムージング用のバッ
ファ領域及び複数のメモリバンクへのデータの格納、及
び読取りをシリアルクロックにて制御するメモリ制御部
と、前記シャフルメモリのメモリバンクに格納されたデ
ータを入力されて外部ＥＣＣを行った後、再び前記シャ
ップルメモリの該当メモリバンクの該当位置に格納した
後、外部コードの付加された内部コードワードを前記シ
ャップルメモリのメモリバンクから読み取って内部ＥＣ
Ｃを行うエラー訂正部とで記録装置を構成することを特
徴とする。
記録するデータが入力された瞬間の時間を表示するタイ
ムスタンプを発生した後、入力されたデータとともに一
時格納するインタフェース部と、複数のメモリバンクを
有し、スムージングのためのバッファ領域がそれ以外の
残存領域に割り当てられ、前記インタフェース部から出
力されるデータを前記スムージング用のバッファ領域に
一時格納した後、内部ＥＣＣのために内部コードワード
が出力されたメモリバンク領域に前記スムージング用の
バッファ領域から読み取ったデータを一定のレートで格
納するシャフルメモリと、前記インタフェース部のデー
タの出力、前記シャフルメモリのスムージング用のバッ
ファ領域及び複数のメモリバンクへのデータの格納、及
び読取りをシリアルクロックにて制御するメモリ制御部
と、前記シャフルメモリのメモリバンクに格納されたデ
ータを入力されて外部ＥＣＣを行った後、再び前記シャ
ップルメモリの該当メモリバンクの該当位置に格納した
後、外部コードの付加された内部コードワードを前記シ
ャップルメモリのメモリバンクから読み取って内部ＥＣ
Ｃを行うエラー訂正部とで記録装置を構成することを特
徴とする。
【００１９】前記インタフェース部は、データが入力さ
れた瞬間を示すタイムスタンプ及び各種の制御信号を発
生するタイムスタンプ発生及び制御部と、前記タイムス
タンプ発生及び制御部から発生される制御信号により記
録のために入力されるデータを前記タイムスタンプとと
もに一時格納する第１ＦＩＦＯと、前記タイムスタンプ
発生及び制御部から発生される制御信号により記録のた
めに入力されるデータを前記タイムスタンプと共に一時
格納する第２ＦＩＦＯとから構成され、前記第１ＦＩＦ
Ｏ及び第２ＦＩＦＯのうち一方がデータの書込み用とし
て用いられる場合、他方はデータの読取り用として用い
られ、これが交互に行われるように制御されることを特
徴とする。
れた瞬間を示すタイムスタンプ及び各種の制御信号を発
生するタイムスタンプ発生及び制御部と、前記タイムス
タンプ発生及び制御部から発生される制御信号により記
録のために入力されるデータを前記タイムスタンプとと
もに一時格納する第１ＦＩＦＯと、前記タイムスタンプ
発生及び制御部から発生される制御信号により記録のた
めに入力されるデータを前記タイムスタンプと共に一時
格納する第２ＦＩＦＯとから構成され、前記第１ＦＩＦ
Ｏ及び第２ＦＩＦＯのうち一方がデータの書込み用とし
て用いられる場合、他方はデータの読取り用として用い
られ、これが交互に行われるように制御されることを特
徴とする。
【００２０】前記タイムスタンプ発生及び制御部は、ト
ランスポートパケットの開始信号及び記録するデータが
入力されるＭＰＥＧ２インタフェース及びフレーム部
と、前記ＭＰＥＧ２インタフェース及びフレーム部へ入
力されるトランスポートパケットの開始信号により所定
の周波数のタイムスタンプを発生し、ユーザの記録選択
に応ずる該当制御信号を発生するタイムスタンプ及び制
御パルス発生部と、前記第１、第２ＦＩＦＯの読取り／
書込み信号を発生し、前記ＭＰＥＧ２インタフェース及
びフレーム部から出力されるデータとタイムスタンプ発
生及び制御パルス部から出力されるタイムスタンプ信号
を出力するＦＩＦＯの読取り／書込み制御パルス発生部
とから構成されることを特徴とする。
ランスポートパケットの開始信号及び記録するデータが
入力されるＭＰＥＧ２インタフェース及びフレーム部
と、前記ＭＰＥＧ２インタフェース及びフレーム部へ入
力されるトランスポートパケットの開始信号により所定
の周波数のタイムスタンプを発生し、ユーザの記録選択
に応ずる該当制御信号を発生するタイムスタンプ及び制
御パルス発生部と、前記第１、第２ＦＩＦＯの読取り／
書込み信号を発生し、前記ＭＰＥＧ２インタフェース及
びフレーム部から出力されるデータとタイムスタンプ発
生及び制御パルス部から出力されるタイムスタンプ信号
を出力するＦＩＦＯの読取り／書込み制御パルス発生部
とから構成されることを特徴とする。
【００２１】前記第１ＦＩＦＯの前後端及び第２ＦＩＦ
Ｏの前後端には各々の出力イネーブル信号により制御さ
れる第１〜第４バッファが二つずつそれぞれ連結され、
前記タイムスタンプ発生及び制御部のデータ出力端にも
記録／再生信号により制御される第５バッファが連結さ
れ、第１、第２ＦＩＦＯの入／出力端のデータバスを共
有することを特徴とする。
Ｏの前後端には各々の出力イネーブル信号により制御さ
れる第１〜第４バッファが二つずつそれぞれ連結され、
前記タイムスタンプ発生及び制御部のデータ出力端にも
記録／再生信号により制御される第５バッファが連結さ
れ、第１、第２ＦＩＦＯの入／出力端のデータバスを共
有することを特徴とする。
【００２２】前記メモリ制御部は、前記タイムスタンプ
発生及び制御部が第２ＦＩＦＯへのアクセス権限をもっ
て前記タイムスタンプ発生及び制御部を介して出力され
るデータとタイムスタンプを第２ＦＩＦＯに書込みする
間、前記シャフルメモリが第１ＦＩＦＯへのアクセス権
限を持って前記第１ＦＩＦＯからデータとタイムスタン
プを読み取って前記シャフルメモリのスムージング用の
バッファ領域に書き込むように制御し；１パケットのデ
ータがスムージング用のバッファ領域に全部書き込まれ
れば、逆に第１ＦＩＦＯへのアクセス権限を前記タイム
スタンプ発生及び制御部が、そして第２ＦＩＦＯへのア
クセス権限をシャフルメモリが持つように制御すること
を特徴とする。
発生及び制御部が第２ＦＩＦＯへのアクセス権限をもっ
て前記タイムスタンプ発生及び制御部を介して出力され
るデータとタイムスタンプを第２ＦＩＦＯに書込みする
間、前記シャフルメモリが第１ＦＩＦＯへのアクセス権
限を持って前記第１ＦＩＦＯからデータとタイムスタン
プを読み取って前記シャフルメモリのスムージング用の
バッファ領域に書き込むように制御し；１パケットのデ
ータがスムージング用のバッファ領域に全部書き込まれ
れば、逆に第１ＦＩＦＯへのアクセス権限を前記タイム
スタンプ発生及び制御部が、そして第２ＦＩＦＯへのア
クセス権限をシャフルメモリが持つように制御すること
を特徴とする。
【００２３】前記メモリ制御部は、前記タイムスタンプ
発生及び制御部が第１ＦＩＦＯへのアクセス権限を持っ
て前記タイムスタンプ発生及び制御部を介して出力され
るデータとタイムスタンプを第１ＦＩＦＯに書込みする
間、前記シャフルメモリは第２ＦＩＦＯのアクセス権限
を持って前記第２ＦＩＦＯからデータとタイムスタンプ
を読み取って前記シャフルメモリのスムージング用のバ
ッファ領域に書き込むように制御し；１パケットのデー
タがスムージング用のバッファ領域に全部書き込まれれ
ば、逆に第２ＦＩＦＯへのアクセス権限を前記タイムス
タンプ発生及び制御部が、そして第１ＦＩＦＯへのアク
セス権限をシャフルメモリが持つように制御することを
特徴とする。
発生及び制御部が第１ＦＩＦＯへのアクセス権限を持っ
て前記タイムスタンプ発生及び制御部を介して出力され
るデータとタイムスタンプを第１ＦＩＦＯに書込みする
間、前記シャフルメモリは第２ＦＩＦＯのアクセス権限
を持って前記第２ＦＩＦＯからデータとタイムスタンプ
を読み取って前記シャフルメモリのスムージング用のバ
ッファ領域に書き込むように制御し；１パケットのデー
タがスムージング用のバッファ領域に全部書き込まれれ
ば、逆に第２ＦＩＦＯへのアクセス権限を前記タイムス
タンプ発生及び制御部が、そして第１ＦＩＦＯへのアク
セス権限をシャフルメモリが持つように制御することを
特徴とする。
【００２４】前記タイムスタンプ発生及び制御部に第１
ＦＩＦＯへのアクセス権限があれば、前記第５バッファ
のみがアクティブ状態となり、その他の第１〜第４バッ
ファはインアクティブ状態となり、これにより前記タイ
ムスタンプ発生及び制御部から出力されるデータとタイ
ムスタンプは前記第５バッファを介して第１ＦＩＦＯに
書込みされることを特徴とする。前記タイムスタンプ発
生及び制御部に第２ＦＩＦＯへのアクセス権限があれ
ば、前記第５バッファのみがアクティブ状態となり、そ
の他の第１〜第４バッファはインアクティブ状態とな
り、これにより前記タイムスタンプ発生及び制御部から
出力されるデータとタイムスタンプは前記第５バッファ
を介して第２ＦＩＦＯに書き込まれることを特徴とす
る。
ＦＩＦＯへのアクセス権限があれば、前記第５バッファ
のみがアクティブ状態となり、その他の第１〜第４バッ
ファはインアクティブ状態となり、これにより前記タイ
ムスタンプ発生及び制御部から出力されるデータとタイ
ムスタンプは前記第５バッファを介して第１ＦＩＦＯに
書込みされることを特徴とする。前記タイムスタンプ発
生及び制御部に第２ＦＩＦＯへのアクセス権限があれ
ば、前記第５バッファのみがアクティブ状態となり、そ
の他の第１〜第４バッファはインアクティブ状態とな
り、これにより前記タイムスタンプ発生及び制御部から
出力されるデータとタイムスタンプは前記第５バッファ
を介して第２ＦＩＦＯに書き込まれることを特徴とす
る。
【００２５】前記シャフルメモリに第１ＦＩＦＯへのア
クセス権限があれば、前記第２、第５バッファをアクテ
ィブ状態とし、第１、第３、第５バッファをインアクテ
ィブ状態とし、第１ＦＩＦＯから読み取ったデータを第
２バッファを介してシャフルメモリのスムージング用の
メモリ領域に書き込ませることを特徴とする。前記シャ
フルメモリに第２ＦＩＦＯへのアクセス権限があれば、
前記第４、第５バッファをアクティブ状態とし、第１〜
第３バッファをインアクティブ状態とし、第２ＦＩＦＯ
から読み取ったデータを第４バッファを介してシャフル
メモリのスムージング用のメモリ領域に書き込ませるこ
とを特徴とする。
クセス権限があれば、前記第２、第５バッファをアクテ
ィブ状態とし、第１、第３、第５バッファをインアクテ
ィブ状態とし、第１ＦＩＦＯから読み取ったデータを第
２バッファを介してシャフルメモリのスムージング用の
メモリ領域に書き込ませることを特徴とする。前記シャ
フルメモリに第２ＦＩＦＯへのアクセス権限があれば、
前記第４、第５バッファをアクティブ状態とし、第１〜
第３バッファをインアクティブ状態とし、第２ＦＩＦＯ
から読み取ったデータを第４バッファを介してシャフル
メモリのスムージング用のメモリ領域に書き込ませるこ
とを特徴とする。
【００２６】本発明によるデジタル記録／再生装置は、
記録媒体から再生されるデータに対して内部エラー訂正
デコーディングと外部エラー訂正デコーディングを順次
的に行うＥＣＣ部と、複数のメモリバンクを有し、デス
ムージングのためのバッファ領域がそれ以外の残存領域
に割り当てられ、前記ＥＣＣ部から内部エラー訂正デコ
ーディングされたデータを入力されて該当メモリバンク
に格納し、外部エラー訂正デコーディングされたデータ
は前記デスムージング用のバッファ領域に記録時のレー
トで書き込むシャフルメモリと、前記シャフルメモリの
デスムージング用のバッファ領域及びメモりバンクへの
データの格納及び読取りをシリアルクロックにて制御す
るメモリ制御部と、前記シャフルメモリのデスムージン
グ用のバッファ領域から出力されるデータを一時格納し
た後、格納されたデータからタイムスタンプ信号を分離
した後、所定の周波数で発生したタイムスタンプと比較
することにより、正確に一致する瞬間に分離した純粋の
データのみを出力するインタフェース部とを備えた再生
装置を構成することを特徴とする。
記録媒体から再生されるデータに対して内部エラー訂正
デコーディングと外部エラー訂正デコーディングを順次
的に行うＥＣＣ部と、複数のメモリバンクを有し、デス
ムージングのためのバッファ領域がそれ以外の残存領域
に割り当てられ、前記ＥＣＣ部から内部エラー訂正デコ
ーディングされたデータを入力されて該当メモリバンク
に格納し、外部エラー訂正デコーディングされたデータ
は前記デスムージング用のバッファ領域に記録時のレー
トで書き込むシャフルメモリと、前記シャフルメモリの
デスムージング用のバッファ領域及びメモりバンクへの
データの格納及び読取りをシリアルクロックにて制御す
るメモリ制御部と、前記シャフルメモリのデスムージン
グ用のバッファ領域から出力されるデータを一時格納し
た後、格納されたデータからタイムスタンプ信号を分離
した後、所定の周波数で発生したタイムスタンプと比較
することにより、正確に一致する瞬間に分離した純粋の
データのみを出力するインタフェース部とを備えた再生
装置を構成することを特徴とする。
【００２７】前記インタフェース部は、前記シャフルメ
モリのデスムージング用のバッファ領域から出力される
データを一時格納する第１ＦＩＦＯと、前記シャフルメ
モリのデスムージング用のバッファ領域から出力される
データを一時格納する第２ＦＩＦＯと、前記第１又は第
２ＦＩＦＯからデータを読み取ってタイムスタンプ信号
を分離した後、分離したタイムスタンプと所定の周波数
で発生したタイムスタンプとを比較して正確に一致する
瞬間に分離したデータのみを出力するタイムスタンプ発
生及び制御部とから構成され、前記第１ＦＩＦＯ及び第
２ＦＩＦＯは、前記メモリ制御部により一方がデータの
書込み用として用いられる場合には他方はデータの読取
り用として用いられるように制御されることを特徴とす
る。本発明の他の目的、特徴、及び利点は添付図面に基
づいた実施形態の詳細な説明から明らかになる。
モリのデスムージング用のバッファ領域から出力される
データを一時格納する第１ＦＩＦＯと、前記シャフルメ
モリのデスムージング用のバッファ領域から出力される
データを一時格納する第２ＦＩＦＯと、前記第１又は第
２ＦＩＦＯからデータを読み取ってタイムスタンプ信号
を分離した後、分離したタイムスタンプと所定の周波数
で発生したタイムスタンプとを比較して正確に一致する
瞬間に分離したデータのみを出力するタイムスタンプ発
生及び制御部とから構成され、前記第１ＦＩＦＯ及び第
２ＦＩＦＯは、前記メモリ制御部により一方がデータの
書込み用として用いられる場合には他方はデータの読取
り用として用いられるように制御されることを特徴とす
る。本発明の他の目的、特徴、及び利点は添付図面に基
づいた実施形態の詳細な説明から明らかになる。
【００２８】
【発明の実施の形態】以下、本発明の好適な実施形態を
添付図面に基づいて詳細に説明する。図５は本実施形態
によるＤＶＣＲの一部を示す構成ブロック図であり、イ
ンタフェース部５０、スムージング／デスムージングの
ためのバッファ領域が割り当てられたシャフルメモリ５
６、メモリ制御部５５、及びＥＣＣ部５７から構成され
る。インタフェース部５０は、タイムスタンプ発生及び
制御部５１、第１先入れ先出し（ＦＩＦＯ）５２、及び
第２ＦＩＦＯ５３を備えている。これ以外の構成要素は
従来のものを使用できる。
添付図面に基づいて詳細に説明する。図５は本実施形態
によるＤＶＣＲの一部を示す構成ブロック図であり、イ
ンタフェース部５０、スムージング／デスムージングの
ためのバッファ領域が割り当てられたシャフルメモリ５
６、メモリ制御部５５、及びＥＣＣ部５７から構成され
る。インタフェース部５０は、タイムスタンプ発生及び
制御部５１、第１先入れ先出し（ＦＩＦＯ）５２、及び
第２ＦＩＦＯ５３を備えている。これ以外の構成要素は
従来のものを使用できる。
【００２９】第１ＦＩＦＯ５２、第２ＦＩＦＯ５３は、
Ｄ−ＩＦ２１を介して入力される１８８バイトのＭＰＥ
Ｇ２トランスポートパケット、及びタイムスタンプ発生
及び制御部５１から発生される４バイトのタイムスタン
プを格納しなければならないため、それぞれ１９２バイ
トのサイズが要求される。本実施形態の場合このバッフ
ァは追加されるが、従来のものに比し追加されるメモリ
サイズは約５１２バイトであり、既存のスムースバッフ
ァの容量（約１５Ｋバイト）に比べて遥かに小さい。本
実施形態ではそのスムースバッファを使用せず、シャフ
ルメモリ５６の一部をスムースバッファとして使用して
いる。ここで、第１、第２ＦＩＦＯ５２、５３の２つを
使用する理由は制御し易いからであり、一つのＦＩＦＯ
のサイズが約５１２バイト程度に大きい場合には一つの
ＦＩＦＯでも十分である。
Ｄ−ＩＦ２１を介して入力される１８８バイトのＭＰＥ
Ｇ２トランスポートパケット、及びタイムスタンプ発生
及び制御部５１から発生される４バイトのタイムスタン
プを格納しなければならないため、それぞれ１９２バイ
トのサイズが要求される。本実施形態の場合このバッフ
ァは追加されるが、従来のものに比し追加されるメモリ
サイズは約５１２バイトであり、既存のスムースバッフ
ァの容量（約１５Ｋバイト）に比べて遥かに小さい。本
実施形態ではそのスムースバッファを使用せず、シャフ
ルメモリ５６の一部をスムースバッファとして使用して
いる。ここで、第１、第２ＦＩＦＯ５２、５３の２つを
使用する理由は制御し易いからであり、一つのＦＩＦＯ
のサイズが約５１２バイト程度に大きい場合には一つの
ＦＩＦＯでも十分である。
【００３０】デジタルＴＶ１０を介してＭＰＥＧ２トラ
ンスポートパケットの入力を受けて記録する場合、シス
テム制御部のリセット及び記録（ｕｓｅｒ ｒｅｃ）信
号により初期化（全てのＩＣ及びＦＩＦＯの初期化）さ
れた後、Ｄ−ＩＦ２１を介して入力されるＭＰＥＧ２ト
ランスポートパケットはタイムスタンプ発生及び制御部
５１を介して第１ＦＩＦＯ５２又は第２ＦＩＦＯ５３に
格納される。その際タイムスタンプ発生及び制御部５１
から発生されるタイムスタンプ信号と共に格納される。
それ自体は従来と特に変わることはない。
ンスポートパケットの入力を受けて記録する場合、シス
テム制御部のリセット及び記録（ｕｓｅｒ ｒｅｃ）信
号により初期化（全てのＩＣ及びＦＩＦＯの初期化）さ
れた後、Ｄ−ＩＦ２１を介して入力されるＭＰＥＧ２ト
ランスポートパケットはタイムスタンプ発生及び制御部
５１を介して第１ＦＩＦＯ５２又は第２ＦＩＦＯ５３に
格納される。その際タイムスタンプ発生及び制御部５１
から発生されるタイムスタンプ信号と共に格納される。
それ自体は従来と特に変わることはない。
【００３１】本実施形態では、第１ＦＩＦＯ５２がデー
タを書き込んでいる間に、第２ＦＩＦＯ５３では格納さ
れたデータが読み取られる。これを交互に行うことによ
り入／出力間のデータ衝突を防止することができる。こ
れは、データが一定のレートに入力されず、変化するレ
ートのバースト形態で入力されるからである。すなわ
ち、第１、第２ＦＩＦＯ５２、５３のうち一方が書込み
用として用いられる場合には他方は読取り用として用い
られるが、この二つの役割は交替する。その際、制御信
号としてＦＩＦＯ Ａ ｅｎａｂｌｅ、ＦＩＦＯ Ｂ
ｅｎａｂｌｅ、ＦＩＦＯ Ａ ｒｅａｄ ｅｎｄ、ＦＩ
ＦＯ Ｂ ｒｅａｄ ｅｎｄを用いる。
タを書き込んでいる間に、第２ＦＩＦＯ５３では格納さ
れたデータが読み取られる。これを交互に行うことによ
り入／出力間のデータ衝突を防止することができる。こ
れは、データが一定のレートに入力されず、変化するレ
ートのバースト形態で入力されるからである。すなわ
ち、第１、第２ＦＩＦＯ５２、５３のうち一方が書込み
用として用いられる場合には他方は読取り用として用い
られるが、この二つの役割は交替する。その際、制御信
号としてＦＩＦＯ Ａ ｅｎａｂｌｅ、ＦＩＦＯ Ｂ
ｅｎａｂｌｅ、ＦＩＦＯ Ａ ｒｅａｄ ｅｎｄ、ＦＩ
ＦＯ Ｂ ｒｅａｄ ｅｎｄを用いる。
【００３２】すなわち、ＦＩＦＯ Ａ ｅｎａｂｌｅ信
号がインアクティブ状態となると、インタフェース部５
０が第１ＦＩＦＯ５２へのアクセス権限を持ち、第１Ｆ
ＩＦＯ５２にＤ−ＩＦ２１を介して入力されるトランス
ポートパケットとタイムスタンプを記録し、ＦＩＦＯ
Ｂ ｅｎａｂｌｅ信号がインアクティブ状態となると、
インタフェース部５０が第２ＦＩＦＯ５３へのアクセス
権限を持って第２ＦＩＦＯ５３にＤ−ＩＦ２１を介して
入力されるトランスポートパケットとタイムスタンプを
記録する。一方、ＦＩＦＯ Ａ ｅｎａｂｌｅ信号がア
クティブにされると、今度はシャフルメモリ５６が第１
ＦＩＦＯ５２へのアクセス権限を持って第１ＦＩＦＯ５
２に記録されたデータを読み取り、ＦＩＦＯ Ｂ ｅｎ
ａｂｌｅ信号がアクティブにされると、シャフルメモリ
５６が第２ＦＩＦＯ５３へのアクセス権限を持って第２
ＦＩＦＯ５３に記録されたデータを読み取る。図５には
図示されていないＦＩＦＯ Ａ ｒｅａｄ ｅｎｄ信号
は、第１ＦＩＦＯ５２に記録されたデータが全部読み取
られるたとき、メモリ制御部５５がこれをインタフェー
ス部５０に知らせる信号である。このＦＩＦＯ Ａ ｒ
ｅａｄ ｅｎｄ信号がアクティブになると、ＦＩＦＯ Ａ
ｅｎａｂｌｅ信号はインアクティブにされ、これによ
り第１ＦＩＦＯ５２へトランスポートパケットとタイム
スタンプを格納する。ＦＩＦＯ Ｂ ｒｅａｄ ｅｎｄ
信号は第２ＦＩＦＯ５３に記録されたデータが全部読み
取られたとき、メモリ制御部５５がこれをインタフェー
ス部５０に知らせる信号である。このＦＩＦＯ Ｂ ｒ
ｅａｄ ｅｎｄ信号がアクティブとされれば、ＦＩＦＯ
Ｂ ｅｎａｂｌｅ信号はインアクティブにされ、これ
により第２ＦＩＦＯ５３にＤ−ＩＦ２１を介して入力さ
れるトランスポートパケット及びタイムスタンプを記録
する。
号がインアクティブ状態となると、インタフェース部５
０が第１ＦＩＦＯ５２へのアクセス権限を持ち、第１Ｆ
ＩＦＯ５２にＤ−ＩＦ２１を介して入力されるトランス
ポートパケットとタイムスタンプを記録し、ＦＩＦＯ
Ｂ ｅｎａｂｌｅ信号がインアクティブ状態となると、
インタフェース部５０が第２ＦＩＦＯ５３へのアクセス
権限を持って第２ＦＩＦＯ５３にＤ−ＩＦ２１を介して
入力されるトランスポートパケットとタイムスタンプを
記録する。一方、ＦＩＦＯ Ａ ｅｎａｂｌｅ信号がア
クティブにされると、今度はシャフルメモリ５６が第１
ＦＩＦＯ５２へのアクセス権限を持って第１ＦＩＦＯ５
２に記録されたデータを読み取り、ＦＩＦＯ Ｂ ｅｎ
ａｂｌｅ信号がアクティブにされると、シャフルメモリ
５６が第２ＦＩＦＯ５３へのアクセス権限を持って第２
ＦＩＦＯ５３に記録されたデータを読み取る。図５には
図示されていないＦＩＦＯ Ａ ｒｅａｄ ｅｎｄ信号
は、第１ＦＩＦＯ５２に記録されたデータが全部読み取
られるたとき、メモリ制御部５５がこれをインタフェー
ス部５０に知らせる信号である。このＦＩＦＯ Ａ ｒ
ｅａｄ ｅｎｄ信号がアクティブになると、ＦＩＦＯ Ａ
ｅｎａｂｌｅ信号はインアクティブにされ、これによ
り第１ＦＩＦＯ５２へトランスポートパケットとタイム
スタンプを格納する。ＦＩＦＯ Ｂ ｒｅａｄ ｅｎｄ
信号は第２ＦＩＦＯ５３に記録されたデータが全部読み
取られたとき、メモリ制御部５５がこれをインタフェー
ス部５０に知らせる信号である。このＦＩＦＯ Ｂ ｒ
ｅａｄ ｅｎｄ信号がアクティブとされれば、ＦＩＦＯ
Ｂ ｅｎａｂｌｅ信号はインアクティブにされ、これ
により第２ＦＩＦＯ５３にＤ−ＩＦ２１を介して入力さ
れるトランスポートパケット及びタイムスタンプを記録
する。
【００３３】図６は前記インタフェース部５０の詳細ブ
ロック図であり、タイムスタンプ発生及び制御部５１は
ＭＰＥＧ２インタフェース／フレーム部６１、タイムス
タンプ及び制御パルス発生部６２、及びＦＩＦＯのＲ／
Ｗ制御パルス発生部６３から構成される。そして、第
１、第２ＦＩＦＯ５２、５３の入／出力端のデータバス
を記録／再生時に共有できるように、第１ＦＩＦＯ５２
の入／出力端にはそれぞれ３状態バッファ６４、６７が
連結され、第２ＦＩＦＯ５３の入／出力端にもそれぞれ
３状態バッファ６５、６８が連結され、前記タイムスタ
ンプ発生及び制御部５１と第１、第２ＦＩＦＯ５２、５
３との間にも３状態バッファ６６が連結される。３状態
バッファ６４〜６８には、３状態バス駆動器である７４
ＬＳ２４４を用いることができる。３状態バッファ６４
〜６８は、出力イネーブル（ｏｅ）がアクティブの場合
にはトランシーバとして動作し、インアクティブの場合
には出力端をハイインピダンスとする。
ロック図であり、タイムスタンプ発生及び制御部５１は
ＭＰＥＧ２インタフェース／フレーム部６１、タイムス
タンプ及び制御パルス発生部６２、及びＦＩＦＯのＲ／
Ｗ制御パルス発生部６３から構成される。そして、第
１、第２ＦＩＦＯ５２、５３の入／出力端のデータバス
を記録／再生時に共有できるように、第１ＦＩＦＯ５２
の入／出力端にはそれぞれ３状態バッファ６４、６７が
連結され、第２ＦＩＦＯ５３の入／出力端にもそれぞれ
３状態バッファ６５、６８が連結され、前記タイムスタ
ンプ発生及び制御部５１と第１、第２ＦＩＦＯ５２、５
３との間にも３状態バッファ６６が連結される。３状態
バッファ６４〜６８には、３状態バス駆動器である７４
ＬＳ２４４を用いることができる。３状態バッファ６４
〜６８は、出力イネーブル（ｏｅ）がアクティブの場合
にはトランシーバとして動作し、インアクティブの場合
には出力端をハイインピダンスとする。
【００３４】すなわち、図７（ａ）のようなデジタルパ
ワーオン状態で、制御パルス発生部（図示せず）が図７
（ｃ）のように１／６０秒のサーボ基準信号（ｓｅｒｖ
ｏ ｒｅｆ）をシスコン（図示せず）へ出力すると、この
入力信号（ｓｅｒｖｏ ｒｅｆ）にロッキングされたヘ
ッドスイッチパルス（ｈｅａｄ ｓｗ）がシスコンから
図７（ｄ）のように発生し、この信号（ｈｅａｄ ｓ
ｗ）はタイムスタンプ及び制御パルス発生部６２へ入力
される。そして、使用者が記録を選択すれば、図７
（ｂ）に示すｕｓｅｒ ｒｅｃ信号によりタイムスタン
プ及び制御パルス発生部６２はすべてのＩＣを記録モー
ドに初期化した後、記録信号（ｒｅｃ ｅｎ）をイネー
ブルする。このｒｅｃ ｅｎ信号がイネーブルされた
後、サーボ基準信号（ｓｅｒｖｏ ｒｅｆ）及びヘッド
スイッチパルス（ｈｅａｄ ｓｗ）がチャネル２、つま
り方位（ａｚｉｍｕｔｈ）トラックを指した瞬間に図７
（ｅ）のように記録開始信号（ｒｅｃ ｓｔａｒｔ）を
発生する。また、タイムスタンプ及び制御パルス発生部
６２はｔｒｋ ｐ、ｓｈｕｆｆｌｅ ｐ信号も発生する
が、ｔｒｋ ｐはサーボ基準信号（ｓｅｒｖｏ ｒｅ
ｆ）と共に発生し、ｓｈｕｆｆｌｅ ｐ信号は１２トラ
ック毎に発生する。この際、図７（ｈ）のようなＦＩＦ
Ｏ Ａ ｅｎａｂｌｅ信号、或いは図７（ｉ）のような
ＦＩＦＯ Ｂ ｅｎａｂｌｅ信号をタイムスタンプ及び
制御パルス発生部６２でインアクティブ状態とすると、
第１ＦＩＦＯ５２又は第２ＦＩＦＯ５３へのアクセス権
限をインタフェース部５０が持つことになる。
ワーオン状態で、制御パルス発生部（図示せず）が図７
（ｃ）のように１／６０秒のサーボ基準信号（ｓｅｒｖ
ｏ ｒｅｆ）をシスコン（図示せず）へ出力すると、この
入力信号（ｓｅｒｖｏ ｒｅｆ）にロッキングされたヘ
ッドスイッチパルス（ｈｅａｄ ｓｗ）がシスコンから
図７（ｄ）のように発生し、この信号（ｈｅａｄ ｓ
ｗ）はタイムスタンプ及び制御パルス発生部６２へ入力
される。そして、使用者が記録を選択すれば、図７
（ｂ）に示すｕｓｅｒ ｒｅｃ信号によりタイムスタン
プ及び制御パルス発生部６２はすべてのＩＣを記録モー
ドに初期化した後、記録信号（ｒｅｃ ｅｎ）をイネー
ブルする。このｒｅｃ ｅｎ信号がイネーブルされた
後、サーボ基準信号（ｓｅｒｖｏ ｒｅｆ）及びヘッド
スイッチパルス（ｈｅａｄ ｓｗ）がチャネル２、つま
り方位（ａｚｉｍｕｔｈ）トラックを指した瞬間に図７
（ｅ）のように記録開始信号（ｒｅｃ ｓｔａｒｔ）を
発生する。また、タイムスタンプ及び制御パルス発生部
６２はｔｒｋ ｐ、ｓｈｕｆｆｌｅ ｐ信号も発生する
が、ｔｒｋ ｐはサーボ基準信号（ｓｅｒｖｏ ｒｅ
ｆ）と共に発生し、ｓｈｕｆｆｌｅ ｐ信号は１２トラ
ック毎に発生する。この際、図７（ｈ）のようなＦＩＦ
Ｏ Ａ ｅｎａｂｌｅ信号、或いは図７（ｉ）のような
ＦＩＦＯ Ｂ ｅｎａｂｌｅ信号をタイムスタンプ及び
制御パルス発生部６２でインアクティブ状態とすると、
第１ＦＩＦＯ５２又は第２ＦＩＦＯ５３へのアクセス権
限をインタフェース部５０が持つことになる。
【００３５】一方、ＭＰＥＧ２インタフェース／フレー
ム部６１にトランスポートパケットの開始信号（ｓｏ
ｐ）とデータ信号（ＭＤＩ［０：７］）が図７（ｇ）、
図７（ｆ）のように入力されると、ｓｏｐ信号により記
録時に２７ＭＨｚにカウントされたパケットの到着時間
情報である所定の周波数のタイムスタンプをタイムスタ
ンプ及び制御パルス発生部６２から発生する。ここで、
データ信号（ＭＤＩ［０：７］）はＭＰＥＧ２トランス
ポートストリーム（ＴＳ）であり、１８８バイト長のパ
ケットから構成されている。このパケットはみな４バイ
トのパケットヘッダを有している。このパケットヘッダ
の最初の１バイトは同期バイトであり、すべてのパケッ
トに対して同じ値Ｏｘ４７を有する。
ム部６１にトランスポートパケットの開始信号（ｓｏ
ｐ）とデータ信号（ＭＤＩ［０：７］）が図７（ｇ）、
図７（ｆ）のように入力されると、ｓｏｐ信号により記
録時に２７ＭＨｚにカウントされたパケットの到着時間
情報である所定の周波数のタイムスタンプをタイムスタ
ンプ及び制御パルス発生部６２から発生する。ここで、
データ信号（ＭＤＩ［０：７］）はＭＰＥＧ２トランス
ポートストリーム（ＴＳ）であり、１８８バイト長のパ
ケットから構成されている。このパケットはみな４バイ
トのパケットヘッダを有している。このパケットヘッダ
の最初の１バイトは同期バイトであり、すべてのパケッ
トに対して同じ値Ｏｘ４７を有する。
【００３６】ＦＩＦＯ Ａ ｅｎａｂｌｅ信号がインア
クティブ状態であれば、インタフェース部５０のタイム
スタンプ発生及び制御部５１が第１ＦＩＦＯ５２をアク
セスすることができるため、タイムスタンプ発生及び制
御部５１を介して出力されるパケットのタイムスタンプ
とデータが第１ＦＩＦＯ５２に書き込まれる。そのパケ
ットを全部書き込めば、タイムスタンプ及び制御パルス
発生部６２はＦＩＦＯ Ａ ｅｎａｂｌｅ信号をアクティ
ブさせてシャフルメモリ５６が第１ＦＩＦＯ５２のデー
タを読み取る過程を行うようにする。その際、３状態バ
ッファ６６はｒｅｃ／ｐｂ信号によりアクティブにされ
ており、３状態バッファ６７はイネーブル信号（ｆｉｆ
ｏ ａ ｏｅ２）によりアクティブされている。この他
の３状態バッファ６４、６５、６８はインアクティブ状
態となっている。これにより、タイムスタンプ発生及び
制御部５１から出力されるタイムスタンプとデータ（ｆ
ｆ ｗｄ［０：１５］）は、３状態バッファ６６を介し
て第１ＦＩＦＯ５２に書込まれた後、３状態バッファ６
７を介して出力される。すなわち、記録時は、３状態バ
ッファ６６がｒｅｃ／ｐｂ信号によりアクティブにさ
れ、第１ＦＩＦＯ５２がインアクティブになると、図１
０（ｅ）のようなｆｉｆｏ ａ ｏｅ２信号により３状
態バッファ６７がアクティブされ、第２ＦＩＦＯ５３が
インアクティブされると、図１０（ｆ）のようなｆｉｆ
ｏ ｂ ｏｅ２信号により３状態バッファ６８がアクテ
ィブされる。そして、再生時は、３状態バッファ６６が
ｒｅｃ／ｐｂ信号によりインアクティブされ、第１ＦＩ
ＦＯ５２がインアクティブされると、図１０（ｃ）のよ
うなｆｉｆｏ ａ ｏｅ１信号により３状態バッファ６
４がアクティブされ、第２ＦＩＦＯ５３がインアクティ
ブされると、図１０（ｄ）のようなｆｉｆｏ ｂ ｏｅ
１信号により３状態バッファ６５がアクティブされる。
クティブ状態であれば、インタフェース部５０のタイム
スタンプ発生及び制御部５１が第１ＦＩＦＯ５２をアク
セスすることができるため、タイムスタンプ発生及び制
御部５１を介して出力されるパケットのタイムスタンプ
とデータが第１ＦＩＦＯ５２に書き込まれる。そのパケ
ットを全部書き込めば、タイムスタンプ及び制御パルス
発生部６２はＦＩＦＯ Ａ ｅｎａｂｌｅ信号をアクティ
ブさせてシャフルメモリ５６が第１ＦＩＦＯ５２のデー
タを読み取る過程を行うようにする。その際、３状態バ
ッファ６６はｒｅｃ／ｐｂ信号によりアクティブにされ
ており、３状態バッファ６７はイネーブル信号（ｆｉｆ
ｏ ａ ｏｅ２）によりアクティブされている。この他
の３状態バッファ６４、６５、６８はインアクティブ状
態となっている。これにより、タイムスタンプ発生及び
制御部５１から出力されるタイムスタンプとデータ（ｆ
ｆ ｗｄ［０：１５］）は、３状態バッファ６６を介し
て第１ＦＩＦＯ５２に書込まれた後、３状態バッファ６
７を介して出力される。すなわち、記録時は、３状態バ
ッファ６６がｒｅｃ／ｐｂ信号によりアクティブにさ
れ、第１ＦＩＦＯ５２がインアクティブになると、図１
０（ｅ）のようなｆｉｆｏ ａ ｏｅ２信号により３状
態バッファ６７がアクティブされ、第２ＦＩＦＯ５３が
インアクティブされると、図１０（ｆ）のようなｆｉｆ
ｏ ｂ ｏｅ２信号により３状態バッファ６８がアクテ
ィブされる。そして、再生時は、３状態バッファ６６が
ｒｅｃ／ｐｂ信号によりインアクティブされ、第１ＦＩ
ＦＯ５２がインアクティブされると、図１０（ｃ）のよ
うなｆｉｆｏ ａ ｏｅ１信号により３状態バッファ６
４がアクティブされ、第２ＦＩＦＯ５３がインアクティ
ブされると、図１０（ｄ）のようなｆｉｆｏ ｂ ｏｅ
１信号により３状態バッファ６５がアクティブされる。
【００３７】一方、次に入力されるパケットに対しては
第２ＦＩＦＯ５３で上記過程を行う。すなわち、第２Ｆ
ＩＦＯ５３が図７（ｉ）のようなＦＩＦＯ Ｂ ｅｎａ
ｂｌｅ信号によりインアクティブ状態となると、インタ
フェース部５０のタイムスタンプ発生及び制御部５１が
第２ＦＩＦＯ５３をアクセスすることができるため、タ
イムスタンプ発生及び制御部５１から出力されるパケッ
トのタイムスタンプとデータが第２ＦＩＦＯ５３に書き
込まれる。そのパケットを全部書き込むと、タイムスタ
ンプ発生及び制御部５１はＦＩＦＯ Ｂ ｅｎａｂｌｅ
信号をアクティブさせてシャフルメモリ５６に第２ＦＩ
ＦＯ５３へのアクセス権限を与える。その際、３状態バ
ッファ６６はｒｅｃ／ｐｂ信号によりアクティブとされ
ており、３状態バッファ６８はイネーブル信号（ｆｉｆ
ｏ ｂ ｏｅ２）によりアクティブにされているため、
タイムスタンプ発生及び制御部５１から出力されるタイ
ムスタンプとデータは３状態バッファ６６を介して第２
ＦＩＦＯ５３に書き込まれた後３状態バッファ６８を介
して出力される。
第２ＦＩＦＯ５３で上記過程を行う。すなわち、第２Ｆ
ＩＦＯ５３が図７（ｉ）のようなＦＩＦＯ Ｂ ｅｎａ
ｂｌｅ信号によりインアクティブ状態となると、インタ
フェース部５０のタイムスタンプ発生及び制御部５１が
第２ＦＩＦＯ５３をアクセスすることができるため、タ
イムスタンプ発生及び制御部５１から出力されるパケッ
トのタイムスタンプとデータが第２ＦＩＦＯ５３に書き
込まれる。そのパケットを全部書き込むと、タイムスタ
ンプ発生及び制御部５１はＦＩＦＯ Ｂ ｅｎａｂｌｅ
信号をアクティブさせてシャフルメモリ５６に第２ＦＩ
ＦＯ５３へのアクセス権限を与える。その際、３状態バ
ッファ６６はｒｅｃ／ｐｂ信号によりアクティブとされ
ており、３状態バッファ６８はイネーブル信号（ｆｉｆ
ｏ ｂ ｏｅ２）によりアクティブにされているため、
タイムスタンプ発生及び制御部５１から出力されるタイ
ムスタンプとデータは３状態バッファ６６を介して第２
ＦＩＦＯ５３に書き込まれた後３状態バッファ６８を介
して出力される。
【００３８】すなわち、インタフェース部５０が第２Ｆ
ＩＦＯ５３をアクセスして第２ＦＩＦＯ５３にデータと
タイムスタンプを書き込んでいる間、メモリ制御部５５
は第１ＦＩＦＯ５２をアクセスしてシャフルメモリ５６
のスムージングバッファ領域５６−１に第１ＦＩＦＯ５
２から読み取ったデータを書き込む。この際、１９２バ
イトのデータの書込みが終わると、メモリ制御部５５は
図７（ｊ）のようにＦＩＦＯ Ａ ｒｅａｄ ｅｎｄ信
号をアクティブにして第１ＦＩＦＯ５２のアクセス権限
をインタフェース部５０に与える。同様に、前記インタ
フェース部５０が第１ＦＩＦＯ５２をアクセスして第１
ＦＩＦＯ５２にデータとタイムスタンプを書込みする
間、前記メモリ制御部５５は第２ＦＩＦＯ５３をアクセ
スしてシャフルメモリ５６のスムージングバッファ領域
５６−１にデータを書き込む。その際、スムージングバ
ッファ領域５６−１に１９２バイトのデータの書込みが
終わると、メモリ制御部５５は図７（ｋ）のようにＦＩ
ＦＯ Ｂ ｒｅａｄ ｅｎｄ信号をアクティブさせて第
２ＦＩＦＯ５３のアクセス権限をインタフェース部５０
に与える。
ＩＦＯ５３をアクセスして第２ＦＩＦＯ５３にデータと
タイムスタンプを書き込んでいる間、メモリ制御部５５
は第１ＦＩＦＯ５２をアクセスしてシャフルメモリ５６
のスムージングバッファ領域５６−１に第１ＦＩＦＯ５
２から読み取ったデータを書き込む。この際、１９２バ
イトのデータの書込みが終わると、メモリ制御部５５は
図７（ｊ）のようにＦＩＦＯ Ａ ｒｅａｄ ｅｎｄ信
号をアクティブにして第１ＦＩＦＯ５２のアクセス権限
をインタフェース部５０に与える。同様に、前記インタ
フェース部５０が第１ＦＩＦＯ５２をアクセスして第１
ＦＩＦＯ５２にデータとタイムスタンプを書込みする
間、前記メモリ制御部５５は第２ＦＩＦＯ５３をアクセ
スしてシャフルメモリ５６のスムージングバッファ領域
５６−１にデータを書き込む。その際、スムージングバ
ッファ領域５６−１に１９２バイトのデータの書込みが
終わると、メモリ制御部５５は図７（ｋ）のようにＦＩ
ＦＯ Ｂ ｒｅａｄ ｅｎｄ信号をアクティブさせて第
２ＦＩＦＯ５３のアクセス権限をインタフェース部５０
に与える。
【００３９】もし、入力されたパケットを第２ＦＩＦＯ
５３に書き込もうとする際、ＦＩＦＯ Ｂ ｅｎａｂｌ
ｅ信号が図７（ｉ）のようにアクティブである場合、つ
まりシャフルメモリ５６が未だ第２ＦＩＦＯからデータ
を出力してない場合は、図７（ｆ）のようにオーバーフ
ローが発生した場合であり、そのパケットを第２ＦＩＦ
Ｏ５３に書き込むことができない。従って、この時のデ
ータは損失される。この場合は、入力されるデータのレ
ートが記録されるデータのレートよりも速い場合であ
り、スムージングバッファのオーバーフローが発生した
場合である。
５３に書き込もうとする際、ＦＩＦＯ Ｂ ｅｎａｂｌ
ｅ信号が図７（ｉ）のようにアクティブである場合、つ
まりシャフルメモリ５６が未だ第２ＦＩＦＯからデータ
を出力してない場合は、図７（ｆ）のようにオーバーフ
ローが発生した場合であり、そのパケットを第２ＦＩＦ
Ｏ５３に書き込むことができない。従って、この時のデ
ータは損失される。この場合は、入力されるデータのレ
ートが記録されるデータのレートよりも速い場合であ
り、スムージングバッファのオーバーフローが発生した
場合である。
【００４０】このように、上記過程を繰り返し行うこと
により、入力されたＭＰＥＧ２トランスポートパケット
データ及びそのタイムスタンプをシャフルメモリ５６の
スムージングバッファ領域５６−１に書き込む。ここ
で、第１、第２ＦＩＦＯ５２、５３の読取り、書込みパ
ルス（ｆｆ ａ ｒｄ，ｆｆ ａ ｗｒ，ｆｆ ｂ ｒ
ｄ，ｆｆ ｂ ｗｒ）はＦＩＦＯのＲ／Ｗ制御パルス発
生部６３から発生する。シャフルメモリ５６はスムージ
ング／デスムージングのためのバッファ領域５６−１
が、バンク０・５６−２、バンク１・５６−３領域とは
別に同じメモリに設けられている。ここで、スムージン
グ／デスムージングのためのバッファ領域５６−１はシ
ャフルメモリ５６の残存領域に割り当てられ、バンク０
・５６−２及びバンク１・５６−３は各々１ブロック分
の領域であってエラー訂正のために互いに循環されるよ
うになっている。すなわち、バンク０・５６−２のデー
タに対して内部エラー訂正を行っている場合にはバンク
１・５６−３のデータに対しては外部エラー訂正を行
い、逆にバンク１・５６−３のデータに対して内部エラ
ー訂正を行っている場合にはバンク０・５６−２に対し
ては外部エラー訂正を行う。これにより、第１ＦＩＦＯ
５２又は第２ＦＩＦＯ５３に格納されたデータは、メモ
リ制御部５５で計算された適切な読取りタイミングによ
りシャフルメモリ５６内のスムージングバッファ領域５
６−１に記録される。
により、入力されたＭＰＥＧ２トランスポートパケット
データ及びそのタイムスタンプをシャフルメモリ５６の
スムージングバッファ領域５６−１に書き込む。ここ
で、第１、第２ＦＩＦＯ５２、５３の読取り、書込みパ
ルス（ｆｆ ａ ｒｄ，ｆｆ ａ ｗｒ，ｆｆ ｂ ｒ
ｄ，ｆｆ ｂ ｗｒ）はＦＩＦＯのＲ／Ｗ制御パルス発
生部６３から発生する。シャフルメモリ５６はスムージ
ング／デスムージングのためのバッファ領域５６−１
が、バンク０・５６−２、バンク１・５６−３領域とは
別に同じメモリに設けられている。ここで、スムージン
グ／デスムージングのためのバッファ領域５６−１はシ
ャフルメモリ５６の残存領域に割り当てられ、バンク０
・５６−２及びバンク１・５６−３は各々１ブロック分
の領域であってエラー訂正のために互いに循環されるよ
うになっている。すなわち、バンク０・５６−２のデー
タに対して内部エラー訂正を行っている場合にはバンク
１・５６−３のデータに対しては外部エラー訂正を行
い、逆にバンク１・５６−３のデータに対して内部エラ
ー訂正を行っている場合にはバンク０・５６−２に対し
ては外部エラー訂正を行う。これにより、第１ＦＩＦＯ
５２又は第２ＦＩＦＯ５３に格納されたデータは、メモ
リ制御部５５で計算された適切な読取りタイミングによ
りシャフルメモリ５６内のスムージングバッファ領域５
６−１に記録される。
【００４１】もし、インタフェース部５０からＦＩＦＯ
Ａ ｅｎａｂｌｅ信号がアクティブされると、メモリ制
御部５５は第１ＦＩＦＯ５２に記録されたデータをアク
セスしてシャフルメモリ５６内のスムージングバッファ
領域５６−１に書き込む。そして、そのパケットのデー
タが全部スムージングバッファ領域５６−１に書き込ま
れると、メモリ制御部５５はＦＩＦＯ Ａ ｒｅａｄ
ｅｎｄ信号をアクティブさせて第１ＦＩＦＯ５２へのア
クセス権限をインタフェース部５０に与える。インタフ
ェース部５０はＦＩＦＯ Ａ ｅｎａｂｌｅ信号をイン
アクティブさせてメモり制御部５５に出力する。また、
インタフェース部５０からＦＩＦＯ Ｂ ｅｎａｂｌｅ
信号がアクティブされると、メモリ制御部５５は第２Ｆ
ＩＦＯ５３に記録されたデータをアクセスしてシャフル
メモリ５６内のスムージングバッファ領域５６−１に書
き込む。そして、そのパケットのデータ全部がスムース
バッファ領域５６−１に書き込まれると、メモリ制御部
５５はＦＩＦＯ Ｂ ｒｅａｄ ｅｎｄ信号をアクティ
ブさせて第２ＦＩＦＯ５３のアクセス権限をインタフェ
ース部５０に与える。その際にも、同様にインタフェー
ス部５０はＦＩＦＯ Ｂ ｅｎａｂｌｅ信号をインアク
ティブさせてメモり制御部５５に出力する。
Ａ ｅｎａｂｌｅ信号がアクティブされると、メモリ制
御部５５は第１ＦＩＦＯ５２に記録されたデータをアク
セスしてシャフルメモリ５６内のスムージングバッファ
領域５６−１に書き込む。そして、そのパケットのデー
タが全部スムージングバッファ領域５６−１に書き込ま
れると、メモリ制御部５５はＦＩＦＯ Ａ ｒｅａｄ
ｅｎｄ信号をアクティブさせて第１ＦＩＦＯ５２へのア
クセス権限をインタフェース部５０に与える。インタフ
ェース部５０はＦＩＦＯ Ａ ｅｎａｂｌｅ信号をイン
アクティブさせてメモり制御部５５に出力する。また、
インタフェース部５０からＦＩＦＯ Ｂ ｅｎａｂｌｅ
信号がアクティブされると、メモリ制御部５５は第２Ｆ
ＩＦＯ５３に記録されたデータをアクセスしてシャフル
メモリ５６内のスムージングバッファ領域５６−１に書
き込む。そして、そのパケットのデータ全部がスムース
バッファ領域５６−１に書き込まれると、メモリ制御部
５５はＦＩＦＯ Ｂ ｒｅａｄ ｅｎｄ信号をアクティ
ブさせて第２ＦＩＦＯ５３のアクセス権限をインタフェ
ース部５０に与える。その際にも、同様にインタフェー
ス部５０はＦＩＦＯ Ｂ ｅｎａｂｌｅ信号をインアク
ティブさせてメモり制御部５５に出力する。
【００４２】その際、シャフルメモリ５６のバンク０・
５６−２又はバンク１・５６−３に格納されたデータ
は、まずエラー訂正のためにＥＣＣ部５７の外部ＥＣＣ
５７−１へ外部コードワードが出力され、外部ＥＣＣ５
７−１から外部コードが付加され、外部コードの付加さ
れたデータが再びメモり制御部５５を介してシャフルメ
モリ５６のバンク０・５６−２又はバンク１・５６−３
の該当位置に格納される。外部ＥＣＣが全部完了した
後、内部ＥＣＣのためにバンク０・５６−２又はバンク
１・５６−３の内部コードワードがＥＣＣ部５７の内部
ＥＣＣ５７−２へ出力される。ここで、内部ＥＣＣのた
めに内部コードワードが内部ＥＣＣ５７−２に出力され
ると、そのデータは、既に外部ＥＣＣが完了したデータ
であり、内部ＥＣＣ５７−２から内部コードが付加され
た後テープに記録されるので、シャフルメモリ５６では
もうそれ以上使用しない不要なデータである。
５６−２又はバンク１・５６−３に格納されたデータ
は、まずエラー訂正のためにＥＣＣ部５７の外部ＥＣＣ
５７−１へ外部コードワードが出力され、外部ＥＣＣ５
７−１から外部コードが付加され、外部コードの付加さ
れたデータが再びメモり制御部５５を介してシャフルメ
モリ５６のバンク０・５６−２又はバンク１・５６−３
の該当位置に格納される。外部ＥＣＣが全部完了した
後、内部ＥＣＣのためにバンク０・５６−２又はバンク
１・５６−３の内部コードワードがＥＣＣ部５７の内部
ＥＣＣ５７−２へ出力される。ここで、内部ＥＣＣのた
めに内部コードワードが内部ＥＣＣ５７−２に出力され
ると、そのデータは、既に外部ＥＣＣが完了したデータ
であり、内部ＥＣＣ５７−２から内部コードが付加され
た後テープに記録されるので、シャフルメモリ５６では
もうそれ以上使用しない不要なデータである。
【００４３】例えば、バンク０・５６−２で外部ＥＣＣ
が行われていると、外部ＥＣＣのためにバンク０・５６
−２の外部コードワード（ｃ）が外部ＥＣＣ５７−１へ
出力され、外部ＥＣＣ５７−１から外部コードが付加さ
れたデータ（ｄ）が再びバンク０・５６−２の該当位置
に格納される。外部ＥＣＣの終了後、バンク１・５６−
３で内部ＥＣＣが行われる。その際、バンク１・５６−
３から内部ＥＣＣのために内部コードワード（ｅ）が出
力される。その内部コードワードが出力された位置にス
ムースバッファ領域５６−１に取り込まれていた出力デ
ータ（ｂ）が格納される。そして、バンク１・５６−３
の内部コードワードが全部出力されると、バンク１・５
６−３には空データとともにスムースバッファ領域５６
−１の出力データが格納される。次ぎに、バンク１・５
６−３からは外部ＥＣＣのために外部コードワードが外
部ＥＣＣ５７−１に出力され、外部コードが付加された
データが格納される。一方、バンク０・５６−２では逆
に内部ＥＣＣが行われ、内部コードワードが出力される
と、スムースバッファ領域５６−１の出力データが、今
度にはバンク０・５６−２の内部コードワードが出力さ
れた位置に格納される。そして、メモリ制御部５５から
読取りのためのタイミング信号をスムースバッファ領域
５６−１へ発生する際、デジタルＴＶ１０から入力され
たデータが無い場合には、従来のようにシャフルメモリ
５６のバンク０・５６−２又はバンク１・５６−３には
空（ｎｕｌｌ）データが挿入される。このように、外部
ＥＣＣ及び内部ＥＣＣが行われたデータは、シャフルメ
モリ５６のバンク０・５６−２又はバンク１・５６−３
から読み取られた後、同期／ＩＤ付加部２７から同期信
号及びＩＤが付加され、ＤＶＣＲの記録フォーマットの
同期ブロック形態に構成される。そして、同期ブロック
データは、サブコードデータとマルチプレクスされて１
トラックのデータを形成した後、ＮＲＺＩ部２８、記録
アンプ２９を経てテープ３０に記録される。
が行われていると、外部ＥＣＣのためにバンク０・５６
−２の外部コードワード（ｃ）が外部ＥＣＣ５７−１へ
出力され、外部ＥＣＣ５７−１から外部コードが付加さ
れたデータ（ｄ）が再びバンク０・５６−２の該当位置
に格納される。外部ＥＣＣの終了後、バンク１・５６−
３で内部ＥＣＣが行われる。その際、バンク１・５６−
３から内部ＥＣＣのために内部コードワード（ｅ）が出
力される。その内部コードワードが出力された位置にス
ムースバッファ領域５６−１に取り込まれていた出力デ
ータ（ｂ）が格納される。そして、バンク１・５６−３
の内部コードワードが全部出力されると、バンク１・５
６−３には空データとともにスムースバッファ領域５６
−１の出力データが格納される。次ぎに、バンク１・５
６−３からは外部ＥＣＣのために外部コードワードが外
部ＥＣＣ５７−１に出力され、外部コードが付加された
データが格納される。一方、バンク０・５６−２では逆
に内部ＥＣＣが行われ、内部コードワードが出力される
と、スムースバッファ領域５６−１の出力データが、今
度にはバンク０・５６−２の内部コードワードが出力さ
れた位置に格納される。そして、メモリ制御部５５から
読取りのためのタイミング信号をスムースバッファ領域
５６−１へ発生する際、デジタルＴＶ１０から入力され
たデータが無い場合には、従来のようにシャフルメモリ
５６のバンク０・５６−２又はバンク１・５６−３には
空（ｎｕｌｌ）データが挿入される。このように、外部
ＥＣＣ及び内部ＥＣＣが行われたデータは、シャフルメ
モリ５６のバンク０・５６−２又はバンク１・５６−３
から読み取られた後、同期／ＩＤ付加部２７から同期信
号及びＩＤが付加され、ＤＶＣＲの記録フォーマットの
同期ブロック形態に構成される。そして、同期ブロック
データは、サブコードデータとマルチプレクスされて１
トラックのデータを形成した後、ＮＲＺＩ部２８、記録
アンプ２９を経てテープ３０に記録される。
【００４４】従来ではスムースバッファがシャフルメモ
リと別途に採用され、シャフルメモリでは図４のように
一定の時間（Ｔ）の間で内部ＥＣＣ、スムースバッファ
から出力されるデータの格納、外部ＥＣＣが順次処理さ
れるため、パラレルクロックでも充分であった。しか
し、本発明ではスムースバッファ５６−１がシャフルメ
モリ５６内にあるため、シャフルメモリ５６は図８のよ
うに上記過程つまり内部ＥＣＣ、スムースバッファから
出力されるデータの格納、外部ＥＣＣとともにスムース
バッファ５６−１へのデータの記録までを一定の時間
（Ｔ）の間に行わなければならない。第１ＦＩＦＯ５２
又は第２ＦＩＦＯ５３に１パケットのデータが全部記録
されてスムースバッファ５６−１のオーバーフローが生
じなかったとき、スムースバッファ領域５６−１へのデ
ータの記録は、インタフェース部５０及びメモり制御部
５５から発生されるＦＩＦＯ Ａ ｅｎａｂｌｅ、ＦＩ
ＦＯ Ａ ｒｅａｄ ｅｎｄ、ＦＩＦＯ Ｂ ｅｎａｂｌ
ｅ、ＦＩＦＯ Ｂ ｒｅａｄ ｅｎｄ信号により行われ
るため、上記過程が進行される間、つまり内部ＥＣＣ、
スムースバッファ５６−１から出力されるデータの格
納、外部ＥＣＣ等が行われる間にいつでもランダムに行
われる。したがって、スムースバッファ５６−１へのデ
ータの記録と他過程との衝突が生じないように制御する
必要がある。そのため、メモリ制御部５５はパラレルク
ロックでなくシリアルクロックで内部ＥＣＣ、スムース
バッファ５６−１から出力されるデータの格納、外部Ｅ
ＣＣ、スムースバッファ５６−１へのデータの記録を制
御する。すなわち、シリアルクロックで運用して各過程
（ｂ、ｃ、ｄ、ｅ）を速く処理することにより、時間的
な余裕をもって、いつでもスムースバッファ５６−１へ
のデータの記録（ａ）を行うことができる。
リと別途に採用され、シャフルメモリでは図４のように
一定の時間（Ｔ）の間で内部ＥＣＣ、スムースバッファ
から出力されるデータの格納、外部ＥＣＣが順次処理さ
れるため、パラレルクロックでも充分であった。しか
し、本発明ではスムースバッファ５６−１がシャフルメ
モリ５６内にあるため、シャフルメモリ５６は図８のよ
うに上記過程つまり内部ＥＣＣ、スムースバッファから
出力されるデータの格納、外部ＥＣＣとともにスムース
バッファ５６−１へのデータの記録までを一定の時間
（Ｔ）の間に行わなければならない。第１ＦＩＦＯ５２
又は第２ＦＩＦＯ５３に１パケットのデータが全部記録
されてスムースバッファ５６−１のオーバーフローが生
じなかったとき、スムースバッファ領域５６−１へのデ
ータの記録は、インタフェース部５０及びメモり制御部
５５から発生されるＦＩＦＯ Ａ ｅｎａｂｌｅ、ＦＩ
ＦＯ Ａ ｒｅａｄ ｅｎｄ、ＦＩＦＯ Ｂ ｅｎａｂｌ
ｅ、ＦＩＦＯ Ｂ ｒｅａｄ ｅｎｄ信号により行われ
るため、上記過程が進行される間、つまり内部ＥＣＣ、
スムースバッファ５６−１から出力されるデータの格
納、外部ＥＣＣ等が行われる間にいつでもランダムに行
われる。したがって、スムースバッファ５６−１へのデ
ータの記録と他過程との衝突が生じないように制御する
必要がある。そのため、メモリ制御部５５はパラレルク
ロックでなくシリアルクロックで内部ＥＣＣ、スムース
バッファ５６−１から出力されるデータの格納、外部Ｅ
ＣＣ、スムースバッファ５６−１へのデータの記録を制
御する。すなわち、シリアルクロックで運用して各過程
（ｂ、ｃ、ｄ、ｅ）を速く処理することにより、時間的
な余裕をもって、いつでもスムースバッファ５６−１へ
のデータの記録（ａ）を行うことができる。
【００４５】ここで、各過程の処理時間（ｔ’）は従来
の各過程の処理時間（ｔ）よりも短い（ｔ＞ｔ’）。よ
って、このようなメモリ制御部５５の制御により、シャ
フルメモリ５６は図８のように内部ＥＣＣ、スムースバ
ッファ５６−１から出力されるデータの格納、外部ＥＣ
Ｃ、及びスムースバッファ５６−１へのデータの記録の
過程を一定時間（Ｔ）の間に相互衝突無しに行うことが
できる。
の各過程の処理時間（ｔ）よりも短い（ｔ＞ｔ’）。よ
って、このようなメモリ制御部５５の制御により、シャ
フルメモリ５６は図８のように内部ＥＣＣ、スムースバ
ッファ５６−１から出力されるデータの格納、外部ＥＣ
Ｃ、及びスムースバッファ５６−１へのデータの記録の
過程を一定時間（Ｔ）の間に相互衝突無しに行うことが
できる。
【００４６】一方、再生する過程は、上記記録時の逆過
程に行えば良い。図９は再生時の各部の動作タイミング
図である。すなわち、図９（ａ）のようにデジタルパワ
ーオン状態で使用者が再生を選択すれば、制御パルス発
生部（図示せず）が図９（ｃ）のように１／６０秒のサ
ーボ基準信号（ｓｅｒｖｏ ｒｅｆ）を発生してシスコ
ン（図示せず）へ出力すると、この入力信号（ｓｅｒｖ
ｏ ｒｅｆ）にロッキングされたヘッドスイッチパルス
（ｈｅａｄ ｓｗ）をシスコンから発生する。このヘッ
ドスイッチパルス（ｈｅａｄ ｓｗ）はタイムスタンプ
及び制御パルス発生部６２へ入力される。そして、図９
（ｂ）のようなｕｓｅｒ ｐｂ信号によりタイムスタン
プ及び制御パルス発生部６２はすべてのＩＣを再生モー
ドに初期化した後、再生信号をイネーブルする（ｐｂ
ｅｎ）。このｐｂ ｅｎ信号がイネーブルされた後、サ
ーボ基準信号（ｓｅｒｖｏ ｒｅｆ）に同期してｐｂ
ｓｔａｒｔ信号を図９（ｄ）のように発生させる。この
ｐｂ ｓｔａｒｔ信号により再生を開始し、再生される
データのうち最初のシャフルスタート部分を再生する瞬
間、メモリ制御部５５がタイムスタンプ及び制御パルス
発生部６２から図９（ｆ）のようなｐｂ ｔｓ ｒｓｔ
信号を入力してタイムスタンプカウンタの上位バイトを
リセットする。同時に図９（ｅ）のようなｐｂ action
信号をアクティブにし、インタフェース部５０が再生モ
ードを行う。
程に行えば良い。図９は再生時の各部の動作タイミング
図である。すなわち、図９（ａ）のようにデジタルパワ
ーオン状態で使用者が再生を選択すれば、制御パルス発
生部（図示せず）が図９（ｃ）のように１／６０秒のサ
ーボ基準信号（ｓｅｒｖｏ ｒｅｆ）を発生してシスコ
ン（図示せず）へ出力すると、この入力信号（ｓｅｒｖ
ｏ ｒｅｆ）にロッキングされたヘッドスイッチパルス
（ｈｅａｄ ｓｗ）をシスコンから発生する。このヘッ
ドスイッチパルス（ｈｅａｄ ｓｗ）はタイムスタンプ
及び制御パルス発生部６２へ入力される。そして、図９
（ｂ）のようなｕｓｅｒ ｐｂ信号によりタイムスタン
プ及び制御パルス発生部６２はすべてのＩＣを再生モー
ドに初期化した後、再生信号をイネーブルする（ｐｂ
ｅｎ）。このｐｂ ｅｎ信号がイネーブルされた後、サ
ーボ基準信号（ｓｅｒｖｏ ｒｅｆ）に同期してｐｂ
ｓｔａｒｔ信号を図９（ｄ）のように発生させる。この
ｐｂ ｓｔａｒｔ信号により再生を開始し、再生される
データのうち最初のシャフルスタート部分を再生する瞬
間、メモリ制御部５５がタイムスタンプ及び制御パルス
発生部６２から図９（ｆ）のようなｐｂ ｔｓ ｒｓｔ
信号を入力してタイムスタンプカウンタの上位バイトを
リセットする。同時に図９（ｅ）のようなｐｂ action
信号をアクティブにし、インタフェース部５０が再生モ
ードを行う。
【００４７】すなわち、システム制御部のリセット及び
ユーザの再生信号（ｐｂ）により初期化（すべてのＩＣ
及びＦＩＦＯの初期化）された後、テープ３０から再生
された信号は、再生アンプ３１、ＩＮＲＺＩ部３２を経
て同期／ＩＤ検出部３３へ出力され、同期／ＩＤ検出部
３３は同期信号及びＩＤを検出してサブコードデータと
メインデータとを分離する。分離されたメインデータ
は、ＥＣＣ部５７の内部ＥＣＣ５７−２で内部エラー訂
正デコーディングが行われた後、メモリ制御部５５の制
御によりシャフルメモリ５６の１バンク、例えばバンク
０・５６−２又はバンク１・５６−３に格納される。こ
のとき、他方のバンクは外部エラー訂正デコーディング
を行っており、外部エラー訂正デコーディングの終わっ
たデータはシャフルメモリ５６内のデスムースバッファ
領域５６−１に格納されてから、インタフェース部５０
の第１ＦＩＦＯ５２又は第２ＦＩＦＯ５３に格納され
る。そして、外部エラー訂正デコーディングされたデー
タがデスムースバッファ領域５６−１へ出力される場
合、その位置には内部エラー訂正デコーディングされた
データが格納される。
ユーザの再生信号（ｐｂ）により初期化（すべてのＩＣ
及びＦＩＦＯの初期化）された後、テープ３０から再生
された信号は、再生アンプ３１、ＩＮＲＺＩ部３２を経
て同期／ＩＤ検出部３３へ出力され、同期／ＩＤ検出部
３３は同期信号及びＩＤを検出してサブコードデータと
メインデータとを分離する。分離されたメインデータ
は、ＥＣＣ部５７の内部ＥＣＣ５７−２で内部エラー訂
正デコーディングが行われた後、メモリ制御部５５の制
御によりシャフルメモリ５６の１バンク、例えばバンク
０・５６−２又はバンク１・５６−３に格納される。こ
のとき、他方のバンクは外部エラー訂正デコーディング
を行っており、外部エラー訂正デコーディングの終わっ
たデータはシャフルメモリ５６内のデスムースバッファ
領域５６−１に格納されてから、インタフェース部５０
の第１ＦＩＦＯ５２又は第２ＦＩＦＯ５３に格納され
る。そして、外部エラー訂正デコーディングされたデー
タがデスムースバッファ領域５６−１へ出力される場
合、その位置には内部エラー訂正デコーディングされた
データが格納される。
【００４８】以上の過程により、１バンクが内部エラー
訂正デコーディングされたデータで全部書き込まれる
と、バンクスイッチングを行って他方のバンクで上記過
程を繰り返し行う。この際、制御信号としてＦＩＦＯ
Ａ ｅｎａｂｌｅ、ＦＩＦＯ Ｂ ｅｎａｂｌｅ、ＦＩＦ
Ｏ Ａ ｗｒｉｔｅ ｅｎｄ、ＦＩＦＯ Ｂ ｗｒｉｔ
ｅ ｅｎｄ信号を用いる。ここで、図９（ｇ）のように
ＦＩＦＯ Ａ ｅｎａｂｌｅ信号を、図９（ｊ）のよう
にＦＩＦＯ Ｂ ｅｎａｂｌｅ信号をアクティブ状態と
すると、第１、第２ＦＩＦＯ５２、５３のアクセス権限
をシャフルメモリ５６のみで持つ。したがって、再生の
初期化時にＦＩＦＯ Ａ ｅｎａｂｌｅ信号、ＦＩＦＯ
Ｂ ｅｎａｂｌｅ信号をアクティブさせる。
訂正デコーディングされたデータで全部書き込まれる
と、バンクスイッチングを行って他方のバンクで上記過
程を繰り返し行う。この際、制御信号としてＦＩＦＯ
Ａ ｅｎａｂｌｅ、ＦＩＦＯ Ｂ ｅｎａｂｌｅ、ＦＩＦ
Ｏ Ａ ｗｒｉｔｅ ｅｎｄ、ＦＩＦＯ Ｂ ｗｒｉｔ
ｅ ｅｎｄ信号を用いる。ここで、図９（ｇ）のように
ＦＩＦＯ Ａ ｅｎａｂｌｅ信号を、図９（ｊ）のよう
にＦＩＦＯ Ｂ ｅｎａｂｌｅ信号をアクティブ状態と
すると、第１、第２ＦＩＦＯ５２、５３のアクセス権限
をシャフルメモリ５６のみで持つ。したがって、再生の
初期化時にＦＩＦＯ Ａ ｅｎａｂｌｅ信号、ＦＩＦＯ
Ｂ ｅｎａｂｌｅ信号をアクティブさせる。
【００４９】その際、第１ＦＩＦＯ５２がアクティブ状
態であれば、シャフルメモリ５６のデスムースバッファ
領域５６−１に書き込まれたデータは３状態バッファ６
４を介して第１ＦＩＦＯ５２に送り込まれ、１パケット
のデータが全部書き込まれれば、メモリ制御部５５はＦ
ＩＦＯ Ａ ｗｒｉｔｅ ｅｎｄ信号をアクティブす
る。ＦＩＦＯ Ａ ｅｎａｂｌｅ信号はＦＩＦＯ Ａ
ｗｒｉｔｅ ｅｎｄ信号によりインアクティブとされ、
今度にはインタフェース部５０のタイムスタンプ発生及
び制御部５１が第１ＦＩＦＯ５２のアクセス権限を持
ち、タイムスタンプの読み取りを行う。タイムスタンプ
発生及び制御部５１は、入力されたデータ（ｆｆ ｑ
［０：１５］）のうちタイムスタンプ信号を分離した
後、再生時に２７ＭＨｚで発生したタイムスタンプと比
較することにより、正確に一致する瞬間に残りの１８８
バイトのＭＰＥＧ２トランスポートパケットをＤ−ＩＦ
２１へ出力する。このとき、記録時に挿入された空デー
タはスキップして除去する。
態であれば、シャフルメモリ５６のデスムースバッファ
領域５６−１に書き込まれたデータは３状態バッファ６
４を介して第１ＦＩＦＯ５２に送り込まれ、１パケット
のデータが全部書き込まれれば、メモリ制御部５５はＦ
ＩＦＯ Ａ ｗｒｉｔｅ ｅｎｄ信号をアクティブす
る。ＦＩＦＯ Ａ ｅｎａｂｌｅ信号はＦＩＦＯ Ａ
ｗｒｉｔｅ ｅｎｄ信号によりインアクティブとされ、
今度にはインタフェース部５０のタイムスタンプ発生及
び制御部５１が第１ＦＩＦＯ５２のアクセス権限を持
ち、タイムスタンプの読み取りを行う。タイムスタンプ
発生及び制御部５１は、入力されたデータ（ｆｆ ｑ
［０：１５］）のうちタイムスタンプ信号を分離した
後、再生時に２７ＭＨｚで発生したタイムスタンプと比
較することにより、正確に一致する瞬間に残りの１８８
バイトのＭＰＥＧ２トランスポートパケットをＤ−ＩＦ
２１へ出力する。このとき、記録時に挿入された空デー
タはスキップして除去する。
【００５０】そして、第１ＦＩＦＯ５２をインタフェー
ス部５０のタイムスタンプ発生及び制御部５１がアクセ
スしている間、メモリ制御部５５は第２ＦＩＦＯ５３を
アクセスしてシャフルメモリ５６のデスムースバッファ
領域５６−１に書込みされたデータを３状態バッファ６
５を介して第２ＦＩＦＯ５３に書き込む。ＦＩＦＯ Ｂ
ｅｎａｂｌｅ信号がインアクティブであると場合、つま
り第２ＦＩＦＯ５３のデータがインタフェース部５０に
より未だ出力されていない場合には、デスムースバッフ
ァ５６−１にのみデータが格納される。そして、ＦＩＦ
Ｏ Ｂ ｅｎａｂｌｅ信号がアクティブで、デスムース
バッファ５６−１にデータが格納されている場合には、
このデスムースバッファ５６−１内のデータが第２ＦＩ
ＦＯ５３へ入力される。
ス部５０のタイムスタンプ発生及び制御部５１がアクセ
スしている間、メモリ制御部５５は第２ＦＩＦＯ５３を
アクセスしてシャフルメモリ５６のデスムースバッファ
領域５６−１に書込みされたデータを３状態バッファ６
５を介して第２ＦＩＦＯ５３に書き込む。ＦＩＦＯ Ｂ
ｅｎａｂｌｅ信号がインアクティブであると場合、つま
り第２ＦＩＦＯ５３のデータがインタフェース部５０に
より未だ出力されていない場合には、デスムースバッフ
ァ５６−１にのみデータが格納される。そして、ＦＩＦ
Ｏ Ｂ ｅｎａｂｌｅ信号がアクティブで、デスムース
バッファ５６−１にデータが格納されている場合には、
このデスムースバッファ５６−１内のデータが第２ＦＩ
ＦＯ５３へ入力される。
【００５１】上記過程を繰り返し行うことにより、入力
されたＭＰＥＧ２トランスポートパケットデータをその
タイムスタンプを用いてＤ−ＩＦ２１へ出力する。この
ときに使用された第１、第２ＦＩＦＯ５２、５３の読取
り、書込みパルスはＦＩＦＯのＲ／Ｗ制御パルス発生部
６３から発生する。その際、３状態バッファ６６はｒｅ
ｃ／ｐｂ信号によりインアクティブとされているため、
３状態バッファ６４又は３状態バッファ６５を通過する
データは再び３状態バッファ６６を介してタイムスタン
プ発生及び制御部５１へ入力されることはない。又、再
生時に、３状態バッファ６４はイネーブル信号（ｆｉｆ
ｏ ａ ｏｅ１）によりアクティブにされ、３状態バッフ
ァ６５はイネーブル信号（ｆｉｆｏ ｂ ｏｅ１）によ
りアクティブにされるが、互いに交互にアクティブにな
る。そして、再生時に、３状態バッファ６７はイネーブ
ル信号（ｆｉｆｏ ａ ｏｅ２）により、３状態バッファ
６８はイネーブル信号（ｆｉｆｏ ｂ ｏｅ２）により
常にインアクティブさせることにより、第１、第２ＦＩ
ＦＯ５２、５３から出力されるデータが再びシャフルメ
モリ５５へ出力されないようにする。すなわち、シャフ
ルメモリ５６のデータバス（ｄａ ｉｒｄ［０：１
５］）は、記録時には読取りの役割、再生時には書込み
の役割を果たすべきなので、同一バスを利用するため、
５つの３状態バッファ６４〜６８、及びｒｅｃ／ｐｂ、
ｆｉｆｏ ａ ｏｅ１、ｆｉｆｏ ａ ｏｅ２、ｆｉｆ
ｏ ｂ ｏｅ１、ｆｉｆｏ ｂ ｏｅ２の制御信号を用い
る。以上の過程を経て記録及び再生時に同一のタイミン
グ形態にＭＰＥＧ２トランスポートパケットを入／出力
することにより、ＭＰＥＧ２タイミングジッタの制限条
件を満たすことができる。
されたＭＰＥＧ２トランスポートパケットデータをその
タイムスタンプを用いてＤ−ＩＦ２１へ出力する。この
ときに使用された第１、第２ＦＩＦＯ５２、５３の読取
り、書込みパルスはＦＩＦＯのＲ／Ｗ制御パルス発生部
６３から発生する。その際、３状態バッファ６６はｒｅ
ｃ／ｐｂ信号によりインアクティブとされているため、
３状態バッファ６４又は３状態バッファ６５を通過する
データは再び３状態バッファ６６を介してタイムスタン
プ発生及び制御部５１へ入力されることはない。又、再
生時に、３状態バッファ６４はイネーブル信号（ｆｉｆ
ｏ ａ ｏｅ１）によりアクティブにされ、３状態バッフ
ァ６５はイネーブル信号（ｆｉｆｏ ｂ ｏｅ１）によ
りアクティブにされるが、互いに交互にアクティブにな
る。そして、再生時に、３状態バッファ６７はイネーブ
ル信号（ｆｉｆｏ ａ ｏｅ２）により、３状態バッファ
６８はイネーブル信号（ｆｉｆｏ ｂ ｏｅ２）により
常にインアクティブさせることにより、第１、第２ＦＩ
ＦＯ５２、５３から出力されるデータが再びシャフルメ
モリ５５へ出力されないようにする。すなわち、シャフ
ルメモリ５６のデータバス（ｄａ ｉｒｄ［０：１
５］）は、記録時には読取りの役割、再生時には書込み
の役割を果たすべきなので、同一バスを利用するため、
５つの３状態バッファ６４〜６８、及びｒｅｃ／ｐｂ、
ｆｉｆｏ ａ ｏｅ１、ｆｉｆｏ ａ ｏｅ２、ｆｉｆ
ｏ ｂ ｏｅ１、ｆｉｆｏ ｂ ｏｅ２の制御信号を用い
る。以上の過程を経て記録及び再生時に同一のタイミン
グ形態にＭＰＥＧ２トランスポートパケットを入／出力
することにより、ＭＰＥＧ２タイミングジッタの制限条
件を満たすことができる。
【００５２】
【発明の効果】以上説明したように、本発明によるメモ
リ制御方法及びこれを用いたデジタル記録／再生装置に
よれば、スムージング／デスムージングバッファのため
のメモリを既存のシャフルメモリの残存領域に割り当て
て利用することにより、システム全体として安価とする
ことができる。さらに、スムージング／デスムージング
用のメモリを既存のメモリと共有するためシリアルクロ
ックでシステムを運用するので、シャフルメモリのアク
セスタイミングを確保してシャフルメモリの各過程、つ
まり内部ＥＣＣ、スムースバッファから出力されるデー
タの格納、外部ＥＣＣ、及びスムースバッファへのデー
タの記録の過程を一定時間の間に相互衝突無しに行うこ
とができる。又、多数の３状態バッファと制御信号を用
いてシャフルメモリのデータバスをインタフェース部と
共有することにより、バスライン及びＭＵＸ部等の付加
ロジックを減少させることができ、ＦＩＦＯを用いて可
変化するレートで入力されるデータの衝突を防止するこ
とができる。
リ制御方法及びこれを用いたデジタル記録／再生装置に
よれば、スムージング／デスムージングバッファのため
のメモリを既存のシャフルメモリの残存領域に割り当て
て利用することにより、システム全体として安価とする
ことができる。さらに、スムージング／デスムージング
用のメモリを既存のメモリと共有するためシリアルクロ
ックでシステムを運用するので、シャフルメモリのアク
セスタイミングを確保してシャフルメモリの各過程、つ
まり内部ＥＣＣ、スムースバッファから出力されるデー
タの格納、外部ＥＣＣ、及びスムースバッファへのデー
タの記録の過程を一定時間の間に相互衝突無しに行うこ
とができる。又、多数の３状態バッファと制御信号を用
いてシャフルメモリのデータバスをインタフェース部と
共有することにより、バスライン及びＭＵＸ部等の付加
ロジックを減少させることができ、ＦＩＦＯを用いて可
変化するレートで入力されるデータの衝突を防止するこ
とができる。
【図１】 従来のデジタルＶＣＲシステム及びデジタル
ＴＶの一例を示す構成ブロック図。
ＴＶの一例を示す構成ブロック図。
【図２】 図１の各部の動作タイミング図。
【図３】 図１におけるスムースバッファとシャフルメ
モリとの動作関係を示す構成ブロック図。
モリとの動作関係を示す構成ブロック図。
【図４】 図３の動作タイミング図。
【図５】 本発明による記録／再生装置を示す構成ブロ
ック図。
ック図。
【図６】 図５のインタフェース部の詳細構成ブロック
図。
図。
【図７】 記録時の前記インタフェース部の制御信号の
タイミング図。
タイミング図。
【図８】 図５のシャフルメモリの動作タイミング図。
【図９】 再生時の前記インタフェース部の制御信号の
タイミング図。
タイミング図。
【図１０】 図５の３状態バッファを駆動させるための
出力イネーブル信号の動作タイミング図。
出力イネーブル信号の動作タイミング図。
５０ インターフェース、５１ タイムスタンプ発生部
及び制御部、５２第１ＦＩＦＯ、５２ 第２ＦＩＦＯ、
５５ メモリ制御部、５６ シャフルメモリ、５７
ＥＣＣ。
及び制御部、５２第１ＦＩＦＯ、５２ 第２ＦＩＦＯ、
５５ メモリ制御部、５６ シャフルメモリ、５７
ＥＣＣ。
Claims (26)
- 【請求項１】 複数のメモリバンクからなるシャフルメ
モリを備え、入力されるデジタルデータを一定のレート
に記録／再生するデジタル記録／再生装置のメモリ制御
方法であって、 スムージングのためのメモリ領域を前記シャフルメモリ
の残存領域に割り当て、記録するために入力されるデー
タを前記スムージング用のメモリ領域に格納するステッ
プと、 前記シャフルメモリの一方のバンクで外部エラー訂正の
ために外部コードワードを出力するとともに外部コード
の付加された外部コードワードを入力して再び該当位置
に格納すること、前記シャフルメモリの他方のバンクで
外部コードの付加されたデータの内部エラー訂正のため
に内部コードワードを出力することを交互に行うステッ
プと、 前記内部コードワードが出力された位置に前記スムージ
ング用のメモリ領域から出力されるデータを格納するス
テップとを備えることを特徴とする記録時のメモリ制御
方法。 - 【請求項２】 前記スムージング用のメモリ領域へのデ
ータ記録はオーバーフローが発生しない状態で内部エラ
ー訂正、スムージング用のメモリ領域から出力されるデ
ータの格納、外部エラー訂正が行われる途中でいつでも
ランダムに行われることを特徴とする請求項１記載の記
録時のメモリ制御方法。 - 【請求項３】 前記各ステップはシリアルクロックに同
期して行われることを特徴とする請求項１記載の記録時
のメモリ制御方法。 - 【請求項４】 複数のメモリバンクからなるシャフルメ
モリを備え、入力されるデジタルデータを一定のレート
で記録／再生するデジタル記録／再生装置のメモリ制御
方法であって、 デスムージングのためのメモリ領域を前記シャフルメモ
リの残存領域に割り当て、前記シャフルメモリの一方の
バンクで記録媒体から再生された後内部エラー訂正デコ
ーディングされて入力されるデータを格納すること、前
記シャフルメモリの他方のバンクで内部エラー訂正デコ
ーディングされたデータの外部エラー訂正デコーディン
グのために外部コードワードを出力することを交互に行
うステップと、 前記外部エラー訂正デコーディングの完了したバンクの
データを前記デスムージング用のメモリ領域に一時格納
するステップとを備えることを特徴とする再生時のメモ
リ制御方法。 - 【請求項５】 前記外部エラー訂正デコーディングの完
了したバンクのデータが前記シャフルメモリから出力さ
れると、その位置に内部エラー訂正デコーディングのデ
ータを格納することを特徴とする請求項４記載の再生時
のメモリ制御方法。 - 【請求項６】 前記各ステップはシリアルクロックに同
期して行われることを特徴とする請求項４記載の再生時
のメモリ制御方法。 - 【請求項７】 入力されるデジタルデータを一定のレー
トで記録／再生するデジタル記録／再生装置であって、 記録するデータが入力された瞬間の時間を表示するタイ
ムスタンプを発生した後、入力されたデータとともに一
時格納するインタフェース部と、 複数のメモリバンクを有し、スムージングのためのバッ
ファ領域がそれ以外の残存領域に割り当てられ、前記イ
ンタフェース部から出力されるデータを前記スムージン
グ用のバッファ領域に一時格納した後、内部ＥＣＣのた
めに内部コードワードが出力されたメモリバンク領域に
前記スムージング用のバッファ領域から読み取られたデ
ータを一定のレートで格納するシャフルメモリと、 前記インタフェース部のデータの出力、前記シャフルメ
モリのスムージング用のバッファ領域及び複数のメモリ
バンクへのデータの格納及び読取りをシリアルクロック
にて制御するメモリ制御部と、 前記シャフルメモリのメモリバンクに格納されたデータ
を入力されて外部ＥＣＣを行って、前記シャップルメモ
リの該当メモリバンクの該当位置に格納し、外部コード
の付加された内部コードワードを前記シャップルメモリ
のメモリバンクから読み取って内部ＥＣＣを行うエラー
訂正部とを備えることを特徴とする記録時のデジタル記
録／再生装置。 - 【請求項８】 前記インタフェース部は、 データが入力された瞬間を示すタイムスタンプと各種の
制御信号を発生するタイムスタンプ発生及び制御部と、 前記タイムスタンプ発生及び制御部から発生される制御
信号により、記録のために入力されるデータを前記タイ
ムスタンプとともに一時格納する第１ＦＩＦＯと、 前記タイムスタンプ発生及び制御部から発生される制御
信号により、記録のために入力されるデータを前記タイ
ムスタンプとともに一時格納する第２ＦＩＦＯと、から
構成され、 前記第１ＦＩＦＯ及び第２ＦＩＦＯのうち一方がデータ
の書込み用として用いられる場合に他方はデータの読取
り用として用いられ、これが交互に行われるように制御
されることを特徴とする請求項７記載の記録時のデジタ
ル記録／再生装置。 - 【請求項９】 前記タイムスタンプ発生及び制御部は、 トランスポートパケットの開始信号及び記録するデータ
が入力されるＭＰＥＧ２インタフェース及びフレーム部
と、 前記ＭＰＥＧ２インタフェース及びフレーム部へ入力さ
れるトランスポートパケットの開始信号により所定の周
波数のタイムスタンプを発生し、ユーザの記録選択に応
ずる該当制御信号を発生するタイムスタンプ及び制御パ
ルス発生部と、 前記第１、第２ＦＩＦＯの読取り／書込み信号を発生
し、前記ＭＰＥＧ２インタフェース及びフレーム部から
出力されるデータとタイムスタンプ発生及び制御パルス
発生部から出力されるタイムスタンプ信号を出力するＦ
ＩＦＯの読取り／書込み制御パルス発生部とから構成さ
れることを特徴とする請求項８記載の記録時のデジタル
記録／再生装置。 - 【請求項１０】 前記第１ＦＩＦＯの両端部及び第２Ｆ
ＩＦＯの両端部には各々の出力イネーブル信号により制
御される第１〜第４バッファがそれぞれ二つずつ連結さ
れ、前記タイムスタンプ発生及び制御部のデータ出力端
にも記録／再生信号により制御される第５バッファが連
結され、第１、第２ＦＩＦＯの入／出力端のデータバス
を共有することを特徴とする請求項８記載の記録時のデ
ジタル記録／再生装置。 - 【請求項１１】 前記第１〜第５バッファは、 出力イネーブルがアクティブの場合にはトランシーバと
して動作し、インアクティブの場合には出力端をハイイ
ンピダンスとする３状態バッファであることを特徴とす
る請求項１０記載の記録時のデジタル記録／再生装置。 - 【請求項１２】 前記メモリ制御部は、 前記タイムスタンプ発生及び制御部が第２ＦＩＦＯへの
アクセス権限をもって前記タイムスタンプ発生及び制御
部を介して出力されるデータ及びタイムスタンプを第２
ＦＩＦＯに書込みする間、前記シャフルメモリは第１Ｆ
ＩＦＯへのアクセス権限を持って前記第１ＦＩＦＯから
データ及びタイムスタンプを読み取って前記シャフルメ
モリのスムージング用のバッファ領域に書込みするよう
に制御し、１パケットのデータがスムージング用のバッ
ファ領域に全部書き込まれると、逆に第１ＦＩＦＯへの
アクセス権限を前記タイムスタンプ発生及び制御部が、
第２ＦＩＦＯへのアクセス権限をシャフルメモリが持つ
ように制御することを特徴とする請求項７又は８記載の
記録時のデジタル記録／再生装置。 - 【請求項１３】 前記メモリ制御部は、 前記タイムスタンプ発生及び制御部が第１ＦＩＦＯへの
アクセス権限を持って前記タイムスタンプ発生及び制御
部を介して出力されるデータ及びタイムスタンプを第１
ＦＩＦＯに書込みする間、前記シャフルメモリは第２Ｆ
ＩＦＯへのアクセス権限を持って前記第２ＦＩＦＯから
データ及びタイムスタンプを読み取って前記シャフルメ
モリのスムージング用のバッファ領域に書き込むように
制御し；１パケットのデータがスムージング用のバッフ
ァ領域に全部書き込まれると、逆に第２ＦＩＦＯへのア
クセス権限を前記タイムスタンプ発生及び制御部が、第
１ＦＩＦＯへのアクセス権限をシャフルメモリが持つよ
うに制御することを特徴とする請求項７又は８記載の記
録時のデジタル記録／再生装置。 - 【請求項１４】 前記タイムスタンプ発生及び制御部に
第１ＦＩＦＯへのアクセス権限があれば、前記第５バッ
ファのみがアクティブ状態となり、その他の第１〜第４
バッファはインアクティブ状態となり、これにより前記
タイムスタンプ発生及び制御部から出力されるデータと
タイムスタンプは第５バッファを介して第１ＦＩＦＯに
書き込まれることを特徴とする請求項８又は９記載の記
録時のデジタル記録／再生装置。 - 【請求項１５】 前記タイムスタンプ発生及び制御部に
第２ＦＩＦＯへのアクセス権限があれば、前記第５バッ
ファのみがアクティブ状態となり、その他の第１〜第４
バッファはインアクティブ状態となり、これにより前記
タイムスタンプ発生及び制御部から出力されるデータと
タイムスタンプは前記第５バッファを介して第２ＦＩＦ
Ｏに書き込まれることを特徴とする請求項８乃至９記載
の記録時のデジタル記録／再生装置。 - 【請求項１６】 前記シャフルメモリに第１ＦＩＦＯへ
のアクセス権限があれば、前記第２、第５バッファはア
クティブ状態となり、第１、第３、第５バッファをイン
アクティブ状態とし、第１ＦＩＦＯから読み取ったデー
タを第２バッファを介してシャフルメモリのスムージン
グ用のメモリ領域に書き込ませることを特徴とする請求
項８又は９記載の記録時のデジタル記録／再生装置。 - 【請求項１７】 前記シャフルメモリに第２ＦＩＦＯの
アクセス権限があれば、前記第４、第５バッファはアク
ティブ状態とし、第１〜第３バッファはインアクティブ
状態とし、第２ＦＩＦＯから読み取ったデータを第４バ
ッファを介してシャフルメモリのスムージング用のメモ
リ領域に書き込ませることを特徴とする請求項８又は９
記載の記録時のデジタル記録／再生装置。 - 【請求項１８】 前記第１ＦＩＦＯと第２ＦＩＦＯは一
つのＦＩＦＯからなることを特徴とする請求項８記載の
記録時のデジタル記録／再生装置。 - 【請求項１９】 入力されるデジタルデータを一定のレ
ートに記録／再生するデジタルデータ記録／再生装置で
あって、 記録媒体から再生されるデータに対して内部エラー訂正
デコーディングと外部エラー訂正デコーディングを順次
的に行うエラー訂正（ＥＣＣ）部と、 複数個のメモリバンクを有し、デスムージングのための
バッファ領域がそれ以外の残存領域に割り当てられ、前
記ＥＣＣ部から内部エラー訂正デコーディングされたデ
ータを入力されて該当メモリバンクに格納し、外部エラ
ー訂正デコーディングされたデータを前記デスムージン
グ用のバッファ領域に記録時のレートで書き込むシャフ
ルメモリと、 前記シャフルメモリのデスムージング用のバッファ領域
及びメモりバンクへのデータの格納及び読取りをシリア
ルクロックにて制御するメモリ制御部と、 前記シャフルメモリのデスムージング用のバッファ領域
から出力されるデータを一時格納し、格納されたデータ
からタイムスタンプ信号を分離し、所定の周波数で発生
したタイムスタンプと比較して正確に一致する瞬間に分
離した純粋のデータのみを出力するインタフェース部と
を備えることを特徴とする再生時のデジタル記録／再生
装置。 - 【請求項２０】 前記インタフェース部は、 前記シャフルメモリのデスムージング用のバッファ領域
から出力されるデータを一時格納する第１ＦＩＦＯと、 前記シャフルメモリのデスムージング用のバッファ領域
から出力されるデータを一時格納する第２ＦＩＦＯと、 前記第１ＦＩＦＯ又は第２ＦＩＦＯからデータを読み取
ってタイムスタンプ信号を分離した後、分離したタイム
スタンプと所定の周波数で発生したタイムスタンプとを
比較して正確に一致する瞬間に分離したデータのみを出
力するタイムスタンプ発生及び制御部とから構成され、 前記第１ＦＩＦＯ及び第２ＦＩＦＯは、前記メモリ制御
部により一方がデータの書込み用として用いられる場合
には他方はデータの読取り用として用いられるように制
御されることを特徴とする請求項１９記載の再生時のメ
モリ制御装置。 - 【請求項２１】 前記第１ＦＩＦＯの両端部及び第２Ｆ
ＩＦＯの両端部には各々の出力イネーブル信号により制
御される第１〜第４バッファが二つずつそれぞれ連結さ
れ、前記タイムスタンプ発生及び制御部のデータ出力端
にも記録／再生信号により制御される第５バッファが連
結され、第１、第２ＦＩＦＯの入／出力端のデータバス
を共有することを特徴とする請求項２０記載の再生時の
デジタル記録／再生装置。 - 【請求項２２】 前記第１〜第５バッファは、 出力イネーブルがアクティブの場合にはトランシーバと
して動作し、インアクティブの場合には出力端をハイイ
ンピダンスとする３状態バッファであることを特徴とす
る請求項２１記載の再生時のデジタル記録／再生装置。 - 【請求項２３】 前記シャフルメモリに第１ＦＩＦＯの
アクセス権限があれば、前記第１バッファのみがアクテ
ィブ状態となり、その他の第２〜第５バッファはインア
クティブ状態となり、前記シャフルメモリのデスムージ
ング用のバッファ領域に書込みされたデータは第１バッ
ファを介して第１ＦＩＦＯに書込みされ、１パケットの
データが全部が書き込まれれば、前記メモリ制御部の制
御により第１ＦＩＦＯのアクセス権限をタイムスタンプ
発生及び制御部が持つようにすることを特徴とする請求
項２０記載の再生時のデジタル記録／再生装置。 - 【請求項２４】 前記タイムスタンプ発生及び制御部に
第１ＦＩＦＯへのアクセス権限があれば、前記タイムス
タンプ発生及び制御部は、前記第１ＦＩＦＯからデータ
を読み取ってタイムスタンプ信号を分離した後、所定の
周波数で発生したタイムスタンプと比較することによ
り、正確に一致する瞬間にタイムスタンプを除いて残り
のデータを出力することを特徴とする請求項２３記載の
再生時のデジタル記録／再生装置。 - 【請求項２５】 前記シャフルメモリに第２ＦＩＦＯの
アクセス権限があれば、前記第３バッファのみがアクテ
ィブ状態となり、その他の第１、第２、第４、第５バッ
ファはインアクティブ状態となり、前記シャフルメモリ
のデスムージング用のバッファ領域に書込みされたデー
タは第３バッファを介して第２ＦＩＦＯに書込みされ、
１パケットのデータ全部が書き込まれれば、前記メモリ
制御部の制御により第２ＦＩＦＯのアクセス権限をタイ
ムスタンプ発生及び制御部が持つようにすることを特徴
とする請求項２０記載の再生時のデジタル記録／再生装
置。 - 【請求項２６】 前記タイムスタンプ発生及び制御部に
第２ＦＩＦＯへのアクセス権限があれば、前記タイムス
タンプ発生及び制御部は、前記第２ＦＩＦＯからデータ
を読み取ってタイムスタンプ信号を分離した後、所定の
周波数のタイムスタンプと比較することにより、正確に
一致する瞬間にタイムスタンプを除いた残りのデータを
出力することを特徴とする請求項２５記載の再生時のデ
ジタル記録／再生装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019970042889A KR100259295B1 (ko) | 1997-08-29 | 1997-08-29 | 메모리 제어 장치 |
| KR42889/1997 | 1997-08-29 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11164253A true JPH11164253A (ja) | 1999-06-18 |
Family
ID=19519461
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10243330A Pending JPH11164253A (ja) | 1997-08-29 | 1998-08-28 | メモリ制御方法及びこれを用いたデジタル記録／再生装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6260170B1 (ja) |
| JP (1) | JPH11164253A (ja) |
| KR (1) | KR100259295B1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010182313A (ja) * | 2002-10-21 | 2010-08-19 | Emulex Design & Manufacturing Corp | 遠隔管理システム |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1021045A1 (en) * | 1999-01-12 | 2000-07-19 | Deutsche Thomson-Brandt Gmbh | Method for processing and apparatus for encoding audio or video frame data |
| BR0006128A (pt) * | 1999-05-14 | 2001-03-27 | Koninkl Philips Electronics Nv | Processos e meios de conversão para converter um fluxo em pacote de sinais de informação, e para converter um fluxo de sinais de informação, sistema para armazenamento e recuperação de um fluxo em pacote de sinais de informaçào fluxo em pacote de sinais de informação, processo para transmitir um fluxo em pacote de sinais de informação , e, sinal incluindo um fluxo serial de sinais de informação e sinais de pacote de marca de tempo |
| US6747827B1 (en) * | 2000-03-27 | 2004-06-08 | Texas Instruments Incorporated | Error correction codes applied variably by disk zone, track, sector, or content |
| US6775461B2 (en) | 2002-10-15 | 2004-08-10 | Sony Corporation | Data management method for recorded programs stored on a digital recording device |
| TWI227409B (en) * | 2003-06-05 | 2005-02-01 | Carry Computer Eng Co Ltd | Storage device capable of enhancing transmission speed |
| CN102267284B (zh) * | 2010-06-03 | 2015-06-03 | 上海海泰克系统工程有限公司 | 圆网印花机的控制系统 |
| US20180203666A1 (en) * | 2015-07-21 | 2018-07-19 | Sony Corporation | First-in first-out control circuit, storage device, and method of controlling first-in first-out control circuit |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5473479A (en) * | 1992-01-17 | 1995-12-05 | Sharp Kabushiki Kaisha | Digital recording and/or reproduction apparatus of video signal rearranging components within a fixed length block |
| US5532831A (en) * | 1993-03-19 | 1996-07-02 | Goldstar Company, Ltd. | Recording apparatus and method for a high definition video cassette recorder |
| KR970005641B1 (ko) * | 1993-04-16 | 1997-04-18 | 구자홍 | 디지탈 브이씨알의 기록 및 재생제어회로 |
| US5638227A (en) * | 1993-12-17 | 1997-06-10 | Matsushita Electric Industrial Co., Ltd. | Digital data recording and reproducing apparatus |
| JP3339044B2 (ja) * | 1995-06-28 | 2002-10-28 | 日本ビクター株式会社 | ディジタル信号記録方法、記録再生方法、記録装置、記録再生装置及び記録媒体 |
-
1997
- 1997-08-29 KR KR1019970042889A patent/KR100259295B1/ko not_active IP Right Cessation
-
1998
- 1998-08-28 JP JP10243330A patent/JPH11164253A/ja active Pending
- 1998-08-28 US US09/141,606 patent/US6260170B1/en not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010182313A (ja) * | 2002-10-21 | 2010-08-19 | Emulex Design & Manufacturing Corp | 遠隔管理システム |
| JP2011018343A (ja) * | 2002-10-21 | 2011-01-27 | Emulex Design & Manufacturing Corp | 遠隔管理システム |
Also Published As
| Publication number | Publication date |
|---|---|
| KR100259295B1 (ko) | 2000-06-15 |
| US6260170B1 (en) | 2001-07-10 |
| KR19990019506A (ko) | 1999-03-15 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6618396B1 (en) | Data transmitting device, data receiving device, and data recording device | |
| JP3004252B2 (ja) | 誤り訂正能力の改良されたディジタル記録／再生装置及びその方法 | |
| US7280739B2 (en) | Reproduced image transmitting apparatus | |
| JPH10145753A (ja) | 受信装置および方法 | |
| KR19980019012A (ko) | 데이터 전송 장치 및 방법(A method for transmitting DVD reproduced data to a decoder in a fixed data rate via digital bus) | |
| US5544176A (en) | Information recording apparatus which eliminates unnecessary data before recording | |
| JPH11164253A (ja) | メモリ制御方法及びこれを用いたデジタル記録／再生装置 | |
| JP2002015527A (ja) | クロック生成装置および記録再生装置 | |
| US20020076196A1 (en) | Digital broadcast recording/reproducing apparatus | |
| JP2001134495A (ja) | マルチメディア情報の読み出し方法、マルチメディア情報の読み出し装置、記憶媒体ドライブ装置、伝送媒体、情報ストリーム、電子機器 | |
| US6035096A (en) | Video/audio decoding and reproducing apparatus and method | |
| JP4004147B2 (ja) | データ送信装置，データ受信装置およびデータ記録装置 | |
| KR100640913B1 (ko) | 디지털 방송 수신기의 수신 데이터스트림 저장/재생 장치 및방법 | |
| JP3917346B2 (ja) | 画像復号装置及び画像復号方法 | |
| JPH04255187A (ja) | 情報記録装置 | |
| JP2000125259A (ja) | 情報記録媒体、情報記録装置、情報再生装置 | |
| JP2001023311A (ja) | ディジタルビットストリームのブロック化方法及び装置 | |
| US7869696B1 (en) | Method for recording recorded digital data stream and for providing presentation managing information for the recorded digital data stream | |
| JP4005505B2 (ja) | 情報記録媒体のプログラム仕様情報提供方法 | |
| JPH10188471A (ja) | データ再生装置及びデータ再生方法 | |
| WO2000004543A1 (fr) | Procede et dispositif de decodage | |
| JP2000316015A (ja) | 記録再生装置 | |
| JP2001223991A (ja) | マルチシーン記録媒体の再生装置及び方法 | |
| KR0182970B1 (ko) | 메모리 잔량 제어장치 | |
| JP2006050078A (ja) | データ転送制御装置及び電子機器 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20050829 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20080527 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20081028 |