JPH1116371A - 低消費高速型センスアンプ - Google Patents
低消費高速型センスアンプInfo
- Publication number
- JPH1116371A JPH1116371A JP16423497A JP16423497A JPH1116371A JP H1116371 A JPH1116371 A JP H1116371A JP 16423497 A JP16423497 A JP 16423497A JP 16423497 A JP16423497 A JP 16423497A JP H1116371 A JPH1116371 A JP H1116371A
- Authority
- JP
- Japan
- Prior art keywords
- sense amplifier
- gate
- current
- pair
- transistors
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Read Only Memory (AREA)
- Dram (AREA)
- Static Random-Access Memory (AREA)
Abstract
(57)【要約】
【課題】従来から用いられているラッチ型センスアンプ
は、低消費電流を特徴とするが、動作速度が遅く高速処
理には適さない。またカレントミラー型センスアンプ
は、高速動作を特徴としている反面、消費電流が多いと
いう問題がある。 【解決手段】本発明は、電流ライン１０，１１にＮ形ゲ
ートトランジスタ１，２のソース・ドレインがそれぞれ
直列接続され、ゲートにビットライン信号（ＢＬ）若し
くは前記ＤＬ信号が入力して、直接的に電流ラインを駆
動するように構成され、従来のラッチ型センスアンプに
比べてかかる負荷が軽減され、カレントミラー型センス
アンプと同等に高速動作が可能な低消費高速型センスア
ンプである。
は、低消費電流を特徴とするが、動作速度が遅く高速処
理には適さない。またカレントミラー型センスアンプ
は、高速動作を特徴としている反面、消費電流が多いと
いう問題がある。 【解決手段】本発明は、電流ライン１０，１１にＮ形ゲ
ートトランジスタ１，２のソース・ドレインがそれぞれ
直列接続され、ゲートにビットライン信号（ＢＬ）若し
くは前記ＤＬ信号が入力して、直接的に電流ラインを駆
動するように構成され、従来のラッチ型センスアンプに
比べてかかる負荷が軽減され、カレントミラー型センス
アンプと同等に高速動作が可能な低消費高速型センスア
ンプである。
Description
【０００１】
【発明の属する技術分野】本発明は、スタティックラン
ダムアクセスメモリ（ＳＲＡＭ）やフラッシュメモリに
代表されるメモリセルから出力されたデータの検出に用
いられるセンスアンプに関する。
ダムアクセスメモリ（ＳＲＡＭ）やフラッシュメモリに
代表されるメモリセルから出力されたデータの検出に用
いられるセンスアンプに関する。
【０００２】
【従来の技術】一般に、ＳＲＡＭやフラッシュメモリ等
の半導体記憶装置のメモリセルから読み出されたデータ
は、センスアンプにより検知されている。このセンスア
ンプの代表的なものとして、図３（ａ）に示すように構
成された低消費電流を特徴とするラッチ型センスアンプ
と、同図（ｂ）に示すように構成された高速動作を特徴
とするカレントミラー型センスアンプが知られている。
の半導体記憶装置のメモリセルから読み出されたデータ
は、センスアンプにより検知されている。このセンスア
ンプの代表的なものとして、図３（ａ）に示すように構
成された低消費電流を特徴とするラッチ型センスアンプ
と、同図（ｂ）に示すように構成された高速動作を特徴
とするカレントミラー型センスアンプが知られている。
【０００３】
【発明が解決しようとする課題】前述したラッチ型セン
スアンプは、低消費電流を特徴としているが、回路構成
上、イコライズ信号の反転信号（ＥＱBar）により動作
するトランジスタ２１，２２にかかる負荷が大きく、セ
ンスアンプを安定動作させるために、入力するビットラ
インの信号（ＢＬ信号）若しくはデータラインの信号
（ＤＬ信号）、及びそれらの反転信号（ＢＬBar，ＤＬB
ar）との電位差が十分にとれるまで、つまりセンスアン
プがイネーブルされるまでの待機時間が長くなり、高速
処理には適さないという問題があった。また、電流ライ
ンにおけるノードｍ，ｎの電位変化が対称性を持つこと
が必要とされ、負荷調整用にインバータ２３を付加しな
ければならなかった。
スアンプは、低消費電流を特徴としているが、回路構成
上、イコライズ信号の反転信号（ＥＱBar）により動作
するトランジスタ２１，２２にかかる負荷が大きく、セ
ンスアンプを安定動作させるために、入力するビットラ
インの信号（ＢＬ信号）若しくはデータラインの信号
（ＤＬ信号）、及びそれらの反転信号（ＢＬBar，ＤＬB
ar）との電位差が十分にとれるまで、つまりセンスアン
プがイネーブルされるまでの待機時間が長くなり、高速
処理には適さないという問題があった。また、電流ライ
ンにおけるノードｍ，ｎの電位変化が対称性を持つこと
が必要とされ、負荷調整用にインバータ２３を付加しな
ければならなかった。
【０００４】またカレントミラー型センスアンプは、差
動増幅回路形式に構成した例であり、高速動作を特徴と
している反面、消費電流が多いという問題がある。
動増幅回路形式に構成した例であり、高速動作を特徴と
している反面、消費電流が多いという問題がある。
【０００５】従って、高速動作が強く要求される場合に
は、カレントミラー型センスアンプを採用し、低消費電
流を要求される場合には、ラッチ型センスアンプを選択
して用いざるを得なかった。
は、カレントミラー型センスアンプを採用し、低消費電
流を要求される場合には、ラッチ型センスアンプを選択
して用いざるを得なかった。
【０００６】そこで本発明は、高速動作と低消費電流を
兼ね備えつつ、従来の回路規模を維持した低消費高速型
センスアンプを提供することを目的とする。
兼ね備えつつ、従来の回路規模を維持した低消費高速型
センスアンプを提供することを目的とする。
【０００７】
【課題を解決するための手段】本発明は上記目的を達成
するために、スタティックＲＡＭや不揮発性半導体メモ
リのような半導体記憶装置に備えられるセンスアンプに
おいて、高電位の電源と接地電位のＧＮＤ端との間の２
つの電流ラインにそれぞれソース・ドレインを接続して
配置され、メモリセルからの出力信号に応じて開閉動作
する一対のゲートトランジスタと、それぞれの電流ライ
ン上の前記ゲートトランジスタと前記電源との間に配置
され、前記電流ライン間でカレントミラー接続する一対
のカレントミラートランジスタと、それぞれの電流ライ
ン上の前記電源と前記カレントミラートランジスタとの
間にソース・ドレインを接続し、ゲートを他方の電流ラ
インにそれぞれ接続する一対のプルアップトランジスタ
と、それぞれの電流ライン上の前記ゲートトランジスタ
と前記ＧＮＤ端との間にソース・ドレインを接続し、ゲ
ートを他方の電流ラインにそれぞれ接続する一対のプル
ダウントランジスタとを有し、前記電流ラインに接続す
る前記ゲートトランジスタのゲートに入力するメモリセ
ルからの信号で前記電流ラインを駆動する低消費高速型
センスアンプを提供する。
するために、スタティックＲＡＭや不揮発性半導体メモ
リのような半導体記憶装置に備えられるセンスアンプに
おいて、高電位の電源と接地電位のＧＮＤ端との間の２
つの電流ラインにそれぞれソース・ドレインを接続して
配置され、メモリセルからの出力信号に応じて開閉動作
する一対のゲートトランジスタと、それぞれの電流ライ
ン上の前記ゲートトランジスタと前記電源との間に配置
され、前記電流ライン間でカレントミラー接続する一対
のカレントミラートランジスタと、それぞれの電流ライ
ン上の前記電源と前記カレントミラートランジスタとの
間にソース・ドレインを接続し、ゲートを他方の電流ラ
インにそれぞれ接続する一対のプルアップトランジスタ
と、それぞれの電流ライン上の前記ゲートトランジスタ
と前記ＧＮＤ端との間にソース・ドレインを接続し、ゲ
ートを他方の電流ラインにそれぞれ接続する一対のプル
ダウントランジスタとを有し、前記電流ラインに接続す
る前記ゲートトランジスタのゲートに入力するメモリセ
ルからの信号で前記電流ラインを駆動する低消費高速型
センスアンプを提供する。
【０００８】以上のような構成の低消費高速型センスア
ンプは、電流ラインにＮ形トランジスタのソース・ドレ
インがそれぞれ直列接続され、ゲートにビットライン信
号（ＢＬ信号）若しくはデータライン信号（ＤＬ信号）
が入力して、直接的に電流ラインを駆動するように構成
され、カレントミラー型センスアンプと同等な高速動作
が可能で、フルスイングするノード電位を利用するた
め、ラッチ型センスアンプに近い低消費電流で駆動す
る。
ンプは、電流ラインにＮ形トランジスタのソース・ドレ
インがそれぞれ直列接続され、ゲートにビットライン信
号（ＢＬ信号）若しくはデータライン信号（ＤＬ信号）
が入力して、直接的に電流ラインを駆動するように構成
され、カレントミラー型センスアンプと同等な高速動作
が可能で、フルスイングするノード電位を利用するた
め、ラッチ型センスアンプに近い低消費電流で駆動す
る。
【０００９】
【発明の実施の形態】以下、図面を参照して本発明の実
施形態について詳細に説明する。
施形態について詳細に説明する。
【００１０】図１には、本発明による低消費高速型セン
スアンプの一実施形態の回路構成例を示し、説明する。
ここでは、ゲートトランジスタを駆動する信号は、ＢＬ
信号若しくはＤＬ信号のいずれかとなるが、本実施形態
では、ＤＬ信号及びＤＬBar信号にて説明する。
スアンプの一実施形態の回路構成例を示し、説明する。
ここでは、ゲートトランジスタを駆動する信号は、ＢＬ
信号若しくはＤＬ信号のいずれかとなるが、本実施形態
では、ＤＬ信号及びＤＬBar信号にて説明する。
【００１１】この低消費高速型センスアンプは、電源が
それぞれ接続された２つの電流ライン１０，１１にソー
ス・ドレインが接続され、図示しないメモリセルより入
力するＤＬ信号及びＤＬBar信号により、それぞれ電流ラ
イン１０，１１を駆動する一対のＮ形ゲートトランジス
タ１，２と、前記Ｎ形ゲートトランジスタ１，２とカレ
ントミラー接続されているＰ形トランジスタ３，４と、
前記電源と前記Ｐ形トランジスタ３，４との間にそれぞ
れ接続される一対のプルアップトランジスタ５，６と、
ＥＱBar信号により駆動し、前記２つの電流ライン１
０，１１の末端とＧＮＤ（基準電位）間に接続するＮ形
トランジスタ７と、前記Ｎ形ゲートトランジスタ１，２
と前記Ｎ形トランジスタ７の他方との間に接続される一
対のプルダウントランジスタ８，９と、前記電流ライン
１０，１１間に接続し、イコライズ信号（ＥＱ）及びＥ
ＱBar信号により駆動して、電流ライン１０，１１間を
同電位にするトランスファゲート１２と、センスアンプ
の出力信号（ＳＡＯＵＴ）を出力するインバータ１３と
で構成される。
それぞれ接続された２つの電流ライン１０，１１にソー
ス・ドレインが接続され、図示しないメモリセルより入
力するＤＬ信号及びＤＬBar信号により、それぞれ電流ラ
イン１０，１１を駆動する一対のＮ形ゲートトランジス
タ１，２と、前記Ｎ形ゲートトランジスタ１，２とカレ
ントミラー接続されているＰ形トランジスタ３，４と、
前記電源と前記Ｐ形トランジスタ３，４との間にそれぞ
れ接続される一対のプルアップトランジスタ５，６と、
ＥＱBar信号により駆動し、前記２つの電流ライン１
０，１１の末端とＧＮＤ（基準電位）間に接続するＮ形
トランジスタ７と、前記Ｎ形ゲートトランジスタ１，２
と前記Ｎ形トランジスタ７の他方との間に接続される一
対のプルダウントランジスタ８，９と、前記電流ライン
１０，１１間に接続し、イコライズ信号（ＥＱ）及びＥ
ＱBar信号により駆動して、電流ライン１０，１１間を
同電位にするトランスファゲート１２と、センスアンプ
の出力信号（ＳＡＯＵＴ）を出力するインバータ１３と
で構成される。
【００１２】本実施形態では、トランジスタ１１個を用
いて構成され、図３に示した従来のカレントミラー型セ
ンスアンプでは７個、ラッチ型センスアンプでは、１１
個を用いて構成されている。従って、従来のセンスアン
プの構成よりも特に回路素子数が多くなることはない。
いて構成され、図３に示した従来のカレントミラー型セ
ンスアンプでは７個、ラッチ型センスアンプでは、１１
個を用いて構成されている。従って、従来のセンスアン
プの構成よりも特に回路素子数が多くなることはない。
【００１３】この様な低消費高速型センスアンプは、前
記電流ライン１０，１１にＮ形トランジスタ１，２のソ
ース・ドレインがそれぞれ直列接続され、ゲートに前記
ＤＬ信号、ＤＬBar信号が入力して、直接的に電流ライ
ンを駆動するように構成されているため、前述した従来
の図３（ａ）に示したようなゲートトランジスタ２１，
２２に比べて、かかる負荷が軽減され、カレントミラー
型センスアンプと同等に高速動作が可能となる。
記電流ライン１０，１１にＮ形トランジスタ１，２のソ
ース・ドレインがそれぞれ直列接続され、ゲートに前記
ＤＬ信号、ＤＬBar信号が入力して、直接的に電流ライ
ンを駆動するように構成されているため、前述した従来
の図３（ａ）に示したようなゲートトランジスタ２１，
２２に比べて、かかる負荷が軽減され、カレントミラー
型センスアンプと同等に高速動作が可能となる。
【００１４】前記トランスファゲート１２は、従来から
用いられている回路素子であり、電流ライン１０，１１
を駆動するためのＮ形ゲートトランジスタ１，２の立ち
上がりに応じて、センスアンプ動作を開始するタイミン
グを設定するものであって、動作開始まで電流ラインの
電位を同電位に維持するものである。ここでの詳細な説
明は省略する。
用いられている回路素子であり、電流ライン１０，１１
を駆動するためのＮ形ゲートトランジスタ１，２の立ち
上がりに応じて、センスアンプ動作を開始するタイミン
グを設定するものであって、動作開始まで電流ラインの
電位を同電位に維持するものである。ここでの詳細な説
明は省略する。
【００１５】次に図２を参照して、本実施形態のセンス
アンプと、前述した従来のラッチ型センスアンプ及びカ
レントミラー型センスアンプとを比較して、本実施形態
の特徴について説明する。
アンプと、前述した従来のラッチ型センスアンプ及びカ
レントミラー型センスアンプとを比較して、本実施形態
の特徴について説明する。
【００１６】図２には、（Ａ）本実施形態のセンスアン
プ、（Ｂ）従来のカレントミラー型センスアンプ、
（Ｃ）従来のラッチ型センスアンプのそれぞれのＤＬと
ＤＬBarの電位差、イコライズ信号（ＥＱ）、イコライ
ズ反転信号（ＥＱBar）、電流ライン間の電位差及びラ
ッチ型センスアンプのゲート制御信号Ｓ１（イコライズ
反転信号と同相）を示す。 ここで、通常の前記ＤＬ若
しくはＢＬ自体の負荷は、０．２５ｐＦ〜１．０ｐＦで
あり、かかる負荷の大きさによって動作速度に影響す
る。これらの回路に対するシュミレーションでは、オフ
セット電圧（電流ラインの間に発生する電位差）が１０
０ｍＶになるまでの時間は、前記ＤＬ若しくはＢＬ自体
の負荷が０．２ｐＦの時、１．０ｎsecとなり、及び
０．３ｐＦの時、１．２ｎsecとなる。この様に前記Ｄ
Ｌ信号で駆動させるトランジスタにかかる負荷により、
動作速度に大きく影響する。
プ、（Ｂ）従来のカレントミラー型センスアンプ、
（Ｃ）従来のラッチ型センスアンプのそれぞれのＤＬと
ＤＬBarの電位差、イコライズ信号（ＥＱ）、イコライ
ズ反転信号（ＥＱBar）、電流ライン間の電位差及びラ
ッチ型センスアンプのゲート制御信号Ｓ１（イコライズ
反転信号と同相）を示す。 ここで、通常の前記ＤＬ若
しくはＢＬ自体の負荷は、０．２５ｐＦ〜１．０ｐＦで
あり、かかる負荷の大きさによって動作速度に影響す
る。これらの回路に対するシュミレーションでは、オフ
セット電圧（電流ラインの間に発生する電位差）が１０
０ｍＶになるまでの時間は、前記ＤＬ若しくはＢＬ自体
の負荷が０．２ｐＦの時、１．０ｎsecとなり、及び
０．３ｐＦの時、１．２ｎsecとなる。この様に前記Ｄ
Ｌ信号で駆動させるトランジスタにかかる負荷により、
動作速度に大きく影響する。
【００１７】本実施形態のセンスアンプとカレントミラ
ー型センスアンプとの負荷の比較においては、各ゲート
トランジスタ、即ちＤＬ若しくはＤＬBarにかかる負荷
が共に３５ｆＦ程度であり、本実施形態のセンスアンプ
の動作速度はカレントミラー型センスアンプに比べても
かわらない。
ー型センスアンプとの負荷の比較においては、各ゲート
トランジスタ、即ちＤＬ若しくはＤＬBarにかかる負荷
が共に３５ｆＦ程度であり、本実施形態のセンスアンプ
の動作速度はカレントミラー型センスアンプに比べても
かわらない。
【００１８】また、図２において、ＤＬとＤＬBarにお
ける本実施形態のセンスアンプの電位差Ｖ１と、カレン
トミラー型センスアンプの電位差Ｖ２は等しくなるが、
電流ライン間の電位差Ｖａと電位差Ｖｂ，Ｖｂ′では、
電位差Ｖａがフルスイング（ピーク値−ピーク値）する
のに対して、電位差Ｖｂ，Ｖｂ′はハーフスイングであ
るため、電位差Ｖｂ＋Ｖｂ′が電位差Ｖａ以下に相当す
る。
ける本実施形態のセンスアンプの電位差Ｖ１と、カレン
トミラー型センスアンプの電位差Ｖ２は等しくなるが、
電流ライン間の電位差Ｖａと電位差Ｖｂ，Ｖｂ′では、
電位差Ｖａがフルスイング（ピーク値−ピーク値）する
のに対して、電位差Ｖｂ，Ｖｂ′はハーフスイングであ
るため、電位差Ｖｂ＋Ｖｂ′が電位差Ｖａ以下に相当す
る。
【００１９】従って、動作速度が同じであっても 電位
差Ｖａに相当する電位差を得るためには、電位差Ｖｂを
２倍以上にしなくてはならず、結果カレントミラー型セ
ンスアンプの方が消費電流が多くなる。
差Ｖａに相当する電位差を得るためには、電位差Ｖｂを
２倍以上にしなくてはならず、結果カレントミラー型セ
ンスアンプの方が消費電流が多くなる。
【００２０】次に、ラッチ型センスアンプは、図３
（ａ）に示すノードｍ，ｎの接続負荷を左右対称にする
必要があり、そのための負荷用としてのみに用いられる
インバータが接続されているが、本実施形態の回路構成
にはその必要はない。
（ａ）に示すノードｍ，ｎの接続負荷を左右対称にする
必要があり、そのための負荷用としてのみに用いられる
インバータが接続されているが、本実施形態の回路構成
にはその必要はない。
【００２１】このラッチ型センスアンプと本実施形態の
センスアンプとにおけるＤＬ若しくはＤＬBarにかかる
負荷の比較では、本実施形態のセンスアンプが３５ｆＦ
程度であるのに対して、ラッチ型センスアンプは、１０
０ｆＦ程度となり、約３倍にあたる。さらに、オフセッ
ト電圧が本実施形態のセンスアンプは、ラッチ型センス
アンプの半分でよいため、センスアンプがイネーブルす
るまでの待機時間が短くなり、ラッチ型センスアンプの
動作速度よりも高速動作する。
センスアンプとにおけるＤＬ若しくはＤＬBarにかかる
負荷の比較では、本実施形態のセンスアンプが３５ｆＦ
程度であるのに対して、ラッチ型センスアンプは、１０
０ｆＦ程度となり、約３倍にあたる。さらに、オフセッ
ト電圧が本実施形態のセンスアンプは、ラッチ型センス
アンプの半分でよいため、センスアンプがイネーブルす
るまでの待機時間が短くなり、ラッチ型センスアンプの
動作速度よりも高速動作する。
【００２２】以上説明したように、本実施形態のセンス
アンプは、カレントミラー型センスアンプに対して、カ
レントミラー型センスアンプの動作速度と同等な動作速
度が得られ、且つ電流ライン間の電位がフルスイングす
るため、低消費電流である。またラッチ型センスアンプ
に対しては、ＤＬ若しくはＢＬにかかる負荷が少なく、
オフセット電圧も半分の値でよいため、イネーブルまで
の待機時間が短くて済み、動作速度が速くなる。特にラ
ッチ型センスアンプのように、電流ラインの電圧変化に
対称性を持たせるためのインバータ接続による調整の必
要がない。
アンプは、カレントミラー型センスアンプに対して、カ
レントミラー型センスアンプの動作速度と同等な動作速
度が得られ、且つ電流ライン間の電位がフルスイングす
るため、低消費電流である。またラッチ型センスアンプ
に対しては、ＤＬ若しくはＢＬにかかる負荷が少なく、
オフセット電圧も半分の値でよいため、イネーブルまで
の待機時間が短くて済み、動作速度が速くなる。特にラ
ッチ型センスアンプのように、電流ラインの電圧変化に
対称性を持たせるためのインバータ接続による調整の必
要がない。
【００２３】
【発明の効果】以上詳述したように本発明によれば、高
速動作と低消費電流を兼ね備えつつ、従来の回路規模を
維持した低消費高速型センスアンプを提供することがで
きる。
速動作と低消費電流を兼ね備えつつ、従来の回路規模を
維持した低消費高速型センスアンプを提供することがで
きる。
【図１】本発明による低消費高速型センスアンプの一実
施形態の回路構成例を示す図である。
施形態の回路構成例を示す図である。
【図２】本実施形態のセンスアンプと、従来のカレント
ミラー型センスアンプ及びラッチ型センスアンプとを比
較し、説明するための動作特性を示す波形図である。
ミラー型センスアンプ及びラッチ型センスアンプとを比
較し、説明するための動作特性を示す波形図である。
【図３】従来のカレントミラー型センスアンプ及びラッ
チ型センスアンプとの回路構成例を示す図である。
チ型センスアンプとの回路構成例を示す図である。
１，２…Ｎ形ゲートトランジスタ ３，４…Ｐ形トランジスタ ５，６…プルアップトランジスタ ７…Ｎ形トランジスタ ８，９…プルダウントランジスタ １０，１１…電流ライン １２…トランスファゲート １３…インバータ
Claims (3)
- 【請求項１】 半導体記憶装置に備えられるセンスアン
プにおいて、 高電位の電源と接地電位のＧＮＤ端との間の第１、第２
の電流ライン間に配置された、Ｎ形トランジスタ対とＰ
形トランジスタ対からなるラッチ手段と、 前記Ｎ形トランジスタ対と前記Ｐ形トランジスタ対の間
に配置される、カレントミラートランジスタ対と、前記
第１、第２の電流ライン上にソースドレインを接続し、
メモリセルからの出力信号により駆動するゲートトラン
ジスタ対とからなる差動形カレントミラー構成されたカ
レントミラー手段と、を具備し、前記ゲートトランジス
タのゲートにメモリセルからの出力信号を入力して、そ
れぞれの電流ラインを駆動させて、センス出力を行うこ
とを特徴とする低消費高速型センスアンプ。 - 【請求項２】 半導体記憶装置に備えられるセンスアン
プにおいて、 高電位の電源と接地電位のＧＮＤ端との間の２つの電流
ラインにそれぞれソース・ドレインを接続して配置さ
れ、メモリセルからの出力信号に応じて開閉動作する一
対のゲートトランジスタと、 それぞれの電流ライン上の前記ゲートトランジスタと前
記電源との間に配置され、前記電流ライン間でカレント
ミラー接続する一対のカレントミラートランジスタと、 それぞれの電流ライン上の前記電源と前記カレントミラ
ートランジスタとの間にソース・ドレインを接続し、ゲ
ートを他方の電流ラインにそれぞれ接続する一対のプル
アップトランジスタと、 それぞれの電流ライン上の前記ゲートトランジスタと前
記ＧＮＤ端との間にソース・ドレインを接続し、ゲート
を他方の電流ラインにそれぞれ接続する一対のプルダウ
ントランジスタと、を具備し、前記電流ラインに接続す
る前記ゲートトランジスタのゲートに入力するメモリセ
ルからの信号で前記電流ラインを駆動することを特徴と
する低消費高速型センスアンプ。 - 【請求項３】 前記センスアンプの一対のゲートトラン
ジスタを前記メモリセルからの出力信号に代わって、ビ
ットライン信号を用いることを特徴とする請求項１若し
くは請求項２のいずれかに記載の低消費高速型センスア
ンプ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16423497A JPH1116371A (ja) | 1997-06-20 | 1997-06-20 | 低消費高速型センスアンプ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16423497A JPH1116371A (ja) | 1997-06-20 | 1997-06-20 | 低消費高速型センスアンプ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1116371A true JPH1116371A (ja) | 1999-01-22 |
Family
ID=15789228
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16423497A Pending JPH1116371A (ja) | 1997-06-20 | 1997-06-20 | 低消費高速型センスアンプ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1116371A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012185892A (ja) * | 2011-03-07 | 2012-09-27 | Toshiba Corp | 半導体記憶装置 |
-
1997
- 1997-06-20 JP JP16423497A patent/JPH1116371A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012185892A (ja) * | 2011-03-07 | 2012-09-27 | Toshiba Corp | 半導体記憶装置 |
| US8830758B2 (en) | 2011-03-07 | 2014-09-09 | Kabushiki Kaisha Toshiba | Semiconductor storage device |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN111863055B (zh) | 灵敏放大器、存储器和灵敏放大器的控制方法 | |
| US4973864A (en) | Sense circuit for use in semiconductor memory | |
| US8144537B2 (en) | Balanced sense amplifier for single ended bitline memory architecture | |
| KR20010030406A (ko) | 센스증폭기 회로 및 반도체 기억장치 | |
| JPH11510944A (ja) | 電荷転送センス増幅器 | |
| EP0748042B1 (en) | Improved current sensing differential amplifier for low voltage operation | |
| KR20010017019A (ko) | 더미 비트 라인을 이용한 전류 센스 앰프 회로 | |
| EP0306519B1 (en) | Current sensing differential amplifier | |
| US6466501B2 (en) | Semiconductor memory device having sense amplifier and method for driving sense amplifier | |
| EP0420189B1 (en) | Sense amplifier circuit | |
| JPH04238197A (ja) | センスアンプ回路 | |
| US5729499A (en) | Sense amplifier and reading circuit with sense amplifier | |
| US5384504A (en) | Sense amplifier powered from bit lines and having regeneratively cross-coupling means | |
| JPH076588A (ja) | ランダムアクセスメモリ | |
| US20050122812A1 (en) | Semiconductor device having sense amplifier driver that controls enabling timing | |
| KR100290493B1 (ko) | 고속동작하는센스증폭기회로 | |
| KR950006336B1 (ko) | 반도체 메모리장치의 전류센싱회로 | |
| KR100378270B1 (ko) | 반도체 기억 장치 | |
| JPH0366097A (ja) | 電流センス増幅器 | |
| JPH1116371A (ja) | 低消費高速型センスアンプ | |
| US8077499B2 (en) | Semiconductor integrated memory circuit and trimming method thereof | |
| JPH11110971A (ja) | 半導体メモリ装置 | |
| KR100196950B1 (ko) | 정의 피드백 감지 증폭기를 갖는 반도체 메모리 디바이스 | |
| JPH0329196A (ja) | センス増幅器 | |
| US5943274A (en) | Method and apparatus for amplifying a signal to produce a latched digital signal |