JPH11163689A - Clock multiplication circuit - Google Patents
Clock multiplication circuitInfo
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- JPH11163689A JPH11163689A JP9326676A JP32667697A JPH11163689A JP H11163689 A JPH11163689 A JP H11163689A JP 9326676 A JP9326676 A JP 9326676A JP 32667697 A JP32667697 A JP 32667697A JP H11163689 A JPH11163689 A JP H11163689A
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Abstract
Description
【0001】[0001]
【発明の属する技術分野】本発明はクロック逓倍回路に
関する。The present invention relates to a clock multiplication circuit.
【0002】[0002]
【従来の技術】従来のディジタル回路により構成される
クロック逓倍回路の1例が、特開平5−268004号
公報に示されている。図7は、当該従来例(第1の従来
例と云う)の構成を示すブロック図であり、入力クロッ
クを、当該入力クロックの1/4周期分遅延して出力す
る1/4周期遅延生成手段14と、入力クロックおよび
1/4周期遅延生成手段14より出力される遅延クロッ
クを入力して排他的論理和をとり、所望の逓倍クロック
を生成して出力するEXOR回路15とを備えて構成さ
れる。この従来例においては、入力クロックのデューテ
ィ比が50%の場合には、EXOR回路15より生成出
力される逓倍クロックも、デューティ比50%の2逓倍
された逓倍クロックとして生成され、ディジタル回路に
おけるクロックとして適した逓倍クロックを得ることが
できる。この動作状態は、図8の動作タイミング図に示
されるとうりであり、入力クロックのデューティ比が5
0%の場合には、逓倍クロックも、同じくデューティ比
が50%のクロックとして出力されるが、入力クロック
のデューティ比が50%でないの場合には(図8におけ
る例として、デューティ比30%の場合、およびデュー
ティ比70%の場合)、EXOR回路15より生成出力
される逓倍クロックは、デューティ比が50%の正常な
逓倍クロックとして出力されることがない。2. Description of the Related Art An example of a clock multiplication circuit constituted by a conventional digital circuit is disclosed in Japanese Patent Application Laid-Open No. Hei 5-268004. FIG. 7 is a block diagram showing a configuration of the conventional example (referred to as a first conventional example). A 1/4 cycle delay generating means for delaying an input clock by 1/4 cycle of the input clock and outputting the result. 14 and an EXOR circuit 15 that receives an input clock and a delayed clock output from the quarter-period delay generating means 14, takes an exclusive OR, and generates and outputs a desired multiplied clock. You. In this conventional example, when the duty ratio of the input clock is 50%, the doubled clock generated and output from the EXOR circuit 15 is also generated as a doubled clock with a duty ratio of 50%, and the clock in the digital circuit is generated. As a result, it is possible to obtain a multiplied clock suitable for the above. This operation state is as shown in the operation timing diagram of FIG. 8, and the duty ratio of the input clock is 5
If the duty ratio is 0%, the multiplied clock is also output as a clock having a duty ratio of 50%, but if the duty ratio of the input clock is not 50% (as an example in FIG. In the case where the duty ratio is 70%), the multiplied clock generated and output from the EXOR circuit 15 is not output as a normal multiplied clock having a duty ratio of 50%.
【0003】また、他の従来例としては、特開平8−1
07338号公報に周波数変換回路が示されている。図
9は、当該従来例(第2の従来例と云う)の2逓倍機能
を含む範囲の構成を抽出して示した構成図であり、入力
クロックの周波数を分周して出力する分周手段16と、
分周手段16の分周クロック出力を1/4周期分遅延し
て出力する1/4周期遅延生成手段17と、1/4周期
遅延生成手段17の遅延クロック出力を、更に1/4周
期分遅延して出力する1/4周期遅延生成手段18と、
そして1/4周期遅延生成手段18の遅延クロック出力
を、更に1/4周期分遅延して出力する1/4周期遅延
生成手段19と、分周手段16の分周クロック出力と1
/4周期遅延生成手段18の遅延クロック出力との排他
的論理和をとって出力するEXOR回路20と、1/4
周期遅延生成手段17の遅延クロック出力と1/4周期
遅延生成手段19の遅延クロック出力との排他的論理和
をとって出力するEXOR回路21と、EXOR回路2
0の出力とEXOR回路21の出力との排他的論理和を
とり、入力クロックの逓倍クロックを生成して出力する
EXOR回路22とを備えて構成される。なお、分周手
段16による分周クロックは、入力クロックの周波数を
2分周したクロックとして出力される。また1/4周期
遅延生成手段17、18および19は全てアナログ回路
により構成されている。当該従来例における動作状態
は、図10の動作タイミング図に示されるとうりであ
り、当該図10には、入力クロックに対応して、分周手
段16、1/4周期遅延生成手段17、1/4周期遅延
生成手段18、1/4周期遅延生成手段19、EXOR
回路20およびEXOR回路21における各出力波形が
示されており、最終的にEXOR回路22において生成
される逓倍クロックは、デューティ比50%の2逓倍さ
れた逓倍クロックとして出力される。Another conventional example is disclosed in Japanese Unexamined Patent Application Publication No.
No. 07338 discloses a frequency conversion circuit. FIG. 9 is a configuration diagram extracting and showing a configuration of a range including the doubling function of the conventional example (referred to as a second conventional example). 16 and
A quarter cycle delay generating means 17 for delaying and outputting the divided clock output of the frequency dividing means 16 by 1/4 cycle, and a delayed clock output of the quarter cycle delay generating means 17 for further 1/4 cycle A quarter-period delay generating means 18 for outputting a delayed output,
The 1/4 cycle delay generating means 18 further delays the delayed clock output of the 1/4 cycle delay generating means 18 by 1/4 cycle and outputs the delayed clock output.
An EXOR circuit 20 for performing an exclusive OR operation with a delayed clock output of the 周期 cycle delay generating means 18 and outputting the result;
An EXOR circuit 21 for performing an exclusive OR operation on the delayed clock output of the periodic delay generating means 17 and the delayed clock output of the quarter-period delay generating means 19 and outputting the result;
An exclusive-OR of the output of 0 and the output of the EXOR circuit 21 to generate and output a multiplied clock of the input clock is provided. Note that the frequency-divided clock by the frequency dividing means 16 is output as a clock obtained by dividing the frequency of the input clock by two. The quarter cycle delay generating means 17, 18 and 19 are all constituted by analog circuits. The operation state in the conventional example is as shown in the operation timing chart of FIG. 10, and FIG. 10 shows the frequency dividing means 16, the quarter cycle delay generating means 17, 1 / 4 cycle delay generation means 18, 1/4 cycle delay generation means 19, EXOR
The output waveforms of the circuit 20 and the EXOR circuit 21 are shown, and the multiplied clock finally generated in the EXOR circuit 22 is output as a doubled clock with a duty ratio of 50%.
【0004】[0004]
【発明が解決しようとする課題】上述した従来のクロッ
ク逓倍回路においては、前記第1の従来例の場合には、
図8の動作タイミング図を参照して明らかなように、入
力クロックのデューティ比が50%の場合には、正常に
デューティ比50%の逓倍クロックが生成されて出力さ
れるが、1例として、図8に示されるデューティ比が3
0%の場合または70%の場合には、EXOR回路16
より出力される逓倍クロックは、デューティ比が50%
の正常な逓倍クロックとして生成出力されないという欠
点がある。In the above-mentioned conventional clock multiplying circuit, in the case of the first conventional example,
As is apparent from the operation timing chart of FIG. 8, when the duty ratio of the input clock is 50%, a multiplied clock having a duty ratio of 50% is normally generated and output. The duty ratio shown in FIG.
In the case of 0% or 70%, the EXOR circuit 16
The output clock has a duty ratio of 50%
Is not generated and output as a normal multiplied clock.
【0005】また前記第2の従来例の場合には、構成上
の主体となる1/4周期遅延生成手段18、19および
20が、全てアナログ回路により構成されているため
に、ディジタル回路主体の回路構成に対比して、製造コ
ストならびに消費電力が多大になるという欠点がある。In the case of the second conventional example, since the quarter period delay generating means 18, 19 and 20, which are the main constituents of the circuit, are all constituted by analog circuits, they are mainly composed of digital circuits. As compared with the circuit configuration, there is a disadvantage that the manufacturing cost and the power consumption are large.
【0006】本発明の目的は、入力クロックのデューテ
ィ比または周波数が変化した場合においても、ディシタ
ル回路に適合した、デューティ比が略々50%の正常な
逓倍クロックを生成することができるとともに、低消費
電力化ならびに高集積化を図ることのできるクロック逓
倍回路を、ディジタル回路を用いて実現することにあ
る。SUMMARY OF THE INVENTION It is an object of the present invention to generate a normal multiplied clock having a duty ratio of approximately 50% and adapted to a digital circuit even when the duty ratio or the frequency of the input clock changes, and It is an object of the present invention to realize a clock multiplication circuit capable of achieving high power consumption and high integration by using a digital circuit.
【0007】[0007]
【課題を解決するための手段】本発明のクロック逓倍回
路は、複数の遅延素子により構成され、逓倍対象の入力
クロックに対する当該複数の遅延素子による遅延作用を
介して、多相クロックを生成して出力する遅延生成手段
と、前記入力クロックおよび前記多相クロックを入力し
て、当該入力クロックの周期の遷移点を検出して、前記
入力クロックの1周期に相当する遅延作用にかかわる前
記遅延素子の数量に対応する複数の特定レベル信号を出
力する周期検出手段と、前記遅延生成手段より出力され
る多相クロックおよび前記周期検出手段より出力される
前記特定レベル信号を入力して論理処理を行い、前記入
力クロックの逓倍処理を制御するための選択信号を出力
する選択手段と、前記入力クロックおよび前記選択信号
の入力を受けて論理処理を行い、当該入力クロックの周
波数を逓倍した逓倍クロックを生成して出力する逓倍ク
ロック生成手段と、を備えて構成されることを特徴とし
ている。A clock multiplying circuit according to the present invention comprises a plurality of delay elements, and generates a multi-phase clock through a delay effect of the plurality of delay elements on an input clock to be multiplied. Delay generating means for outputting the input clock and the multi-phase clock, detecting a transition point of the cycle of the input clock, and detecting the transition point of the input clock and the multi-phase clock, Cycle detecting means for outputting a plurality of specific level signals corresponding to the quantity, and a polyphase clock output from the delay generating means and the specific level signal output from the cycle detecting means are input to perform logic processing, Selecting means for outputting a selection signal for controlling the multiplication process of the input clock; Performs processing, and characterized in that it is configured to include a multiplication clock generating means for generating and outputting a multiplied clock obtained by multiplying the frequency of the input clock, a.
【0008】なお、前記遅延生成手段は、それぞれ同一
の遅延特性を有し、全遅延素子を統合した遅延時間が、
前記入力クロックの周期を上回るように数量が設定され
た複数の遅延素子を縦続接続して構成され、これらの各
遅延素子による遅延クロックを、時系列信号として前記
多相クロックを形成するようにしてもよか、また、前記
周期検出手段は、前記入力クロックをそれぞれ共通にD
端子に入力するとともに、前記遅延生成手段より出力さ
れる多相クロックの内より選択抽出されて、時系列信号
を形成する第1、第2、第3、……、第Nの遅延クロッ
クをそれぞれC端子に順次入力し、Q反転端子より第1
の論理信号を出力する第1のフリップフロップ、それぞ
れQ端子より第21 、第31 、第41 、……、第i1 、
第(i+1)1 ……、第(N−1)1 の論理信号を出力
するとともに、Q反転端子より第22 、第32 、第4
2 、……、第i2 、第(i+1)2 、……、第(N−
1)2の論理信号を出力する第2、第3、第4、……
…、第i、第(i+1)、……、第(N−1)のフリッ
プフロップ、およびQ端子より第Nの論理信号を出力す
る第Nのフリップフロップと、前記第1の論理信号と前
記第21 の論理信号の論理積をとり、前記特定レベル信
号として出力する第1のAND回路と、前記第22の論
理信号と前記第31 の論理信号の論理積をとり、前記特
定レベル信号として出力する第2のAND回路と、前記
第32 の論理信号と前記第41 の論理信号の論理積をと
り、前記特定レベル信号として出力する第3のAND回
路と、前記第i2 〔i=4、5、……、(N−2)〕の
論理信号と前記第(i+1)1 の論理信号の論理積をと
り、前記特定レベル信号として出力する第iのAND回
路と、前記第(N−1)2 の論理信号と前記第Nの論理
信号の論理積をとり、前記特定レベル信号として出力す
る第(N−1)のAND回路と、を備えて構成してもよ
い。The delay generating means has the same delay characteristics, and the delay time obtained by integrating all the delay elements is:
A plurality of delay elements whose number is set so as to exceed the cycle of the input clock are connected in cascade, and the delay clocks of these delay elements are formed as a time-series signal to form the multi-phase clock. Alternatively, the period detecting means may share the input clocks with D
The first, second, third,..., N-th delayed clocks which are input to the terminal and are selectively extracted from the multi-phase clocks output from the delay generating means to form a time-series signal, respectively. Input to the C terminal sequentially, and the first from the Q inversion terminal
Of the first flip-flop for outputting a logic signal, a second 1 from the Q terminal respectively, a third 1, 4 1, ..., a i 1,
The (i + 1) 1 ..., (N−1) 1st logic signal is output, and the 2 2 , 3 2 , 4 4
2, ..., a i 2, the (i + 1) 2, ..., the (N-
1) Second , third, fourth,... Outputting two logic signals
.., The (i + 1) th,..., The (N−1) th flip-flop, and the N-th flip-flop that outputs the N-th logic signal from the Q terminal; It ANDs the second 1 of the logic signal, ANDs the first aND circuit and said second second logic signal and the third first logic signal to output as said specific level signal, the particular level taking a second aND circuit for outputting a signal, a logical product of the third second logic signal and the fourth first logic signal, a third aND circuit for outputting as said specific level signal, the first i 2 [i = 4,5, ......, (N -2) ] ANDs logic signal and the first (i + 1) 1 of the logic signal, and the i the aND circuit for outputting as said specific level signal, the It ANDs the first (N-1) 2 of the logic signal and the logic signal of the first N, Serial AND circuit of the (N-1) for outputting a certain level signal may be configured with.
【0009】更に、前記選択手段としては、前記遅延生
成手段より出力される多相クロックと、前記周期検出手
段より出力される“H”レベルの特定レベル信号の入力
を受けて論理処理を行う論理回路により構成し、選択信
号として、前記入力クロックの立ち上がり/立ち下がり
のタイミングを制御する複数のパルス信号を出力するよ
うにしてこよく、また、前記逓倍クロック生成手段は、
前記入力クロックと前記選択信号を形成するパルス信号
の入力を受けて論理処理を行う論理回路により構成さ
れ、前記パルス信号の立ち上がりのタイミング・エッジ
において、前記入力クロックの立ち上がりまたは立ち下
がりを規制することにより、信号数がMの選択信号入力
に対応して、(M+1)/2逓倍された周波数の逓倍ク
ロックを生成して出力するようにしてもよい。Further, the selection means receives a multi-phase clock output from the delay generation means and a specific level signal of "H" level output from the cycle detection means and performs logic processing. A plurality of pulse signals for controlling the rising / falling timing of the input clock may be output as a selection signal.
A logic circuit that receives the input clock and a pulse signal that forms the selection signal and performs logic processing, and that regulates the rise or fall of the input clock at the rising edge of the pulse signal. Thus, a multiplied clock having a frequency multiplied by (M + 1) / 2 may be generated and output in response to the selection signal input of M signals.
【0010】[0010]
【発明の実施の形態】次に、本発明について図面を参照
して説明する。Next, the present invention will be described with reference to the drawings.
【0011】図1は本発明の第1の実施形態を示すブロ
ック図である。図1に示されるように、本実施形態は、
複数の同一遅延時間を有する遅延素子を備えており、任
意デューティ比の入力クロックの入力に対応して、当該
入力クロックを、縦続接続される複数の遅延素子を介し
て逐次遅延させ、複数の遅延クロックとして出力する遅
延生成手段1と、前記入力クロックおよび遅延生成手段
1から出力される各遅延素子による遅延クロックの入力
を受けて、入力クロックが1周期相当分遅延するまでに
要した遅延素子の数を記憶する周期検出手段2と、周期
検出手段2より出力される遅延素子数情報の入力を受け
て、周期検出手段2において記憶されている遅延素子数
を4分割して、所定の選択信号a1 、a2 およびa3 と
して出力する選択手段3と、入力クロックと前記選択信
号a1 、a2 およびa3 の入力を受けて、当該入力クロ
ックの立ち上がりエッジを基点として、選択信号a1 、
a2 およびa3 の立ち上がりエッジにおける論理反転に
より、デューティ比50%の逓倍クロックを生成して出
力する逓倍クロック生成手段4とを備えて構成される。
なお、上記の遅延素子の数は、これらの複数の遅延素子
の全遅延時間が、入力クロックの周期の値よりも十分上
回る大きい値となるように設定される。また、図2は、
本実施形態における動作タイミング図であり、それぞれ
入力クロック、選択信号a1 、a2 およびa3 および逓
倍クロックの波形図が示されている。FIG. 1 is a block diagram showing a first embodiment of the present invention. As shown in FIG.
A plurality of delay elements having the same delay time are provided. The input clock is sequentially delayed through a plurality of cascade-connected delay elements in response to input of an input clock having an arbitrary duty ratio. A delay generating means for outputting as a clock, and a delay element required for receiving the input clock and a delay clock output from each of the delay elements output from the delay generating means for delaying the input clock by one cycle. Receiving the input of delay element number information output from the cycle detection means 2 and dividing the number of delay elements stored in the cycle detection means 2 into four parts, a predetermined selection signal and a 1, a 2 and a 3 selection means 3 for outputting as, receiving said input selection signals a 1, a 2 and a 3 and the input clock, the rising et of the input clock Di as a base point, the selection signals a 1,
The logic inversion at the rising edge of a 2 and a 3, constituted by a multiplication clock generating means 4 for generating and outputting a multiplied clock of 50% duty ratio.
The number of the delay elements is set such that the total delay time of the plurality of delay elements is sufficiently larger than the value of the cycle of the input clock. Also, FIG.
FIG. 4 is an operation timing chart in the present embodiment, which shows waveform diagrams of an input clock, selection signals a 1 , a 2 and a 3, and a multiplied clock, respectively.
【0012】始めに、本実施形態の動作説明において
は、入力クロックのデューティ比条件としては、周期は
一定不変であり、且つデューティ比が、50%に規定さ
れているものとして、生成出力される逓倍クロックが、
デューティ比50%の正常な逓倍クロックとして生成出
力される動作内容につい説明するものとする。まず、図
1のブロック図および図2の動作タイミング図を参照し
て、本実施形態の動作の大要について説明する。逓倍の
対象となる入力クロックは、遅延生成手段1、周期検出
手段2および逓倍クロック生成手段4に入力される。遅
延生成手段1においては、複数の遅延素子より出力され
る遅延クロックの内、その一部の遅延クロックは、その
まま直接的に選択手段3に入力されるとともに、他の複
数の遅延クロックは周期検出手段2に入力されて、入力
クロックの1周期分遅延するために必要とした遅延素子
数が保持されて、選択回路3に出力される。選択回路3
においては、遅延生成手段1から直接入力される複数の
遅延クロックと、周期検出手段2より出力される遅延素
子数情報の入力を受けて、当該遅延素子数が4分割さ
れ、当該4分割により選択信号a1 、a2 およびa3
(図2参照)が生成されて、逓倍クロック生成手段4に
出力される。逓倍クロック生成手段4においては、入力
クロックと選択信号a1 、a2 およびa3 の入力を受け
て、入力クロックの立ち上がり時点を基点として、選択
信号a1 、a2 およびa3 の各立ち上がりエッジにおい
てのみ、入力クロックの論理レベルが反転するパルス信
号が生成され、当該パルス信号が、所望のデューティ比
が略々50%であり、且つ周波数が2逓倍された逓倍ク
ロックとして出力される(図2参照)。即ち、周期が一
定でありデューティ比が50%の入力クロックに対し
て、ディジタル回路に適応した、デューティ比が略々5
0%の逓倍クロックを得ることができる。First, in the description of the operation of this embodiment, the duty ratio of the input clock is generated and output assuming that the period is constant and the duty ratio is specified to be 50%. The multiplied clock is
The operation content generated and output as a normal multiplied clock with a duty ratio of 50% will be described. First, the outline of the operation of the present embodiment will be described with reference to the block diagram of FIG. 1 and the operation timing diagram of FIG. The input clock to be multiplied is input to the delay generating means 1, the cycle detecting means 2, and the multiplied clock generating means 4. In the delay generation means 1, a part of the delay clocks output from the plurality of delay elements is directly input to the selection means 3 as it is, and the other plurality of delay clocks are cycle-detected. The number of delay elements that are input to the means 2 and required to delay by one cycle of the input clock are held and output to the selection circuit 3. Selection circuit 3
In, receiving a plurality of delay clocks directly input from the delay generation means 1 and information on the number of delay elements output from the cycle detection means 2, the number of delay elements is divided into four, and selected by the four divisions Signals a 1 , a 2 and a 3
(See FIG. 2) is generated and output to the multiplied clock generation means 4. The multiplied clock generating means 4 receives the input clock and the selection signals a 1 , a 2 and a 3 , and sets the rising edges of the selection signals a 1 , a 2 and a 3 based on the rising point of the input clock. , A pulse signal in which the logic level of the input clock is inverted is generated, and the pulse signal is output as a multiplied clock whose desired duty ratio is approximately 50% and whose frequency is doubled (FIG. 2). reference). That is, for an input clock having a constant period and a duty ratio of 50%, a duty ratio of approximately 5
A multiplied clock of 0% can be obtained.
【0013】次に、図3は、図1における各構成手段の
内部構成を含む本実施形態の詳細構成図であり、遅延生
成手段1は、直列接続される24個の遅延素子51 、5
2 、53 、…………、524により構成され、周期検出手
段2は、フリップフロップ61 、62 、63 、………、
66 と、AND回路71 、72 、………、75 とを備え
て構成されており、逓倍クロック生成手段4は、OR回
路8およびフリップフロップ9により構成されている。
以下においては、図3の構成図および図4の動作タイミ
ング図を参照して、本実施形態の動作について、更に敷
延して動作説明するものとする。FIG. 3 is a detailed configuration diagram of the present embodiment including the internal configuration of each configuration unit in FIG. 1. The delay generation unit 1 includes 24 delay elements 5 1 , 5 connected in series.
2, 5 3, ............, is composed of 5 24, the period detecting means 2, the flip-flop 6 and 62, 6 3, .........,
And 6 6, the AND circuit 7 1, 7 2, ........., is constituted by a 7 5, the multiplication clock generating unit 4 is composed of an OR circuit 8 and the flip-flop 9.
Hereinafter, the operation of the present embodiment will be further extended and described with reference to the configuration diagram of FIG. 3 and the operation timing diagram of FIG.
【0014】図3において、入力クロックの入力を受け
て、遅延生成手段1においては、当該入力クロックは、
遅延素子51 、52 、53 、…………、524により、順
次一定量の遅延を受けて、相互に遅延素子1個分の遅延
差を有する複数(遅延素子数に対応する数)の遅延クロ
ックが生成されて出力される。上記の遅延素子51 、5
2 、53 、…………、524における遅延時間は、入力ク
ロックの周期よりも十分に小さい値であり、且つ全て同
一の値に設定されている。これらの各遅延素子より出力
される遅延クロックは、図3に示されるように、一部の
遅延クロックを除いて、殆ど全てが直接選択手段3に出
力されるとともに、遅延素子54 、58、512、……
…、524より出力される遅延クロックは、それぞれ対応
するフリップフロップ61 、62 、63 、…………、6
6 のC端子に入力される。これらのフリップフロップ6
1 、62 、63 、…………、66 のD端子には、入力ク
ロックも共通に入力されており、AND回路71 には、
フリップフロップ61 のQB端子出力(Q反転端子出
力)とフリップフロップ62 のQ端子出力が入力され、
AND回路72 には、フリップフロップ62 のQB 端子
出力とフリップフロップ63 のQ端子出力が入力され、
図面には記載されていないが、以下同様にして、AND
回路73 〜75 に対するフリップフロップ64 〜66 か
らの入力が行われて、これらのAND回路からの論理積
出力が、選択手段3の側におけるSEL1、SEL2 、
…………、SEL5 に入力される。この場合において、
このAND回路71 、72 、………、75 より出力され
る論理積出力は、遅延生成手段1における複数の遅延素
子により逐次遅延されて出力される入力クロックの遅延
量が、当該入力クロックの周期を超える時点に対応する
遅延素子数に対応して、順次“H”レベルにて出力され
て選択手段3に入力される。In FIG. 3, upon receiving an input of an input clock, the delay generation means 1 converts the input clock into
Delay element 5 1, 5 2, 5 3, ............, by 5 24 receives the sequential fixed amount of delay, the number corresponding to the plurality (the number of delay elements having a delay difference to each other delay element 1 minute ) Is generated and output. The above delay elements 5 1 , 5
2, 5 3, ............, delay time in 5 24 is sufficiently smaller than the period of the input clock, are and all set to the same value. As shown in FIG. 3, almost all of the delay clocks output from these delay elements are directly output to the selection means 3 except for a part of the delay clocks, and the delay elements 5 4 , 5 8 , 5 12 …
..., the delay clock outputted from 5 24, flip-flop 61, respectively corresponding, 6 2, 6 3, ............, 6
6 is input to the C terminal. These flip-flops 6
1, 6 2, 6 3, ............, to the D terminal of the 6 6, input clocks are input in common, the AND circuit 7 1,
Q B terminal output of the flip-flop 6 1 (Q inverting terminal output) and the Q terminal output of the flip-flop 6 2 are inputted,
The AND circuit 7 2, Q terminal output of the flip-flop 6 2 Q B terminal output and the flip-flop 6 3 are inputted,
Although not shown in the drawings, AND and
Been performed input from the flip-flop 6 4-6 6 to the circuit 7 3-7 5, the logical product output from these AND circuits, SEL 1, SEL 2 on the side of the selecting means 3,
............, it is input to the SEL 5. In this case,
The AND circuit 7 1, 7 2, ........., 7 AND output to 5 output from the delay amount of the input clock to be output is sequentially delayed by the plurality of delay elements in the delay generator 1, the input The signals are sequentially output at the “H” level and input to the selection means 3 in accordance with the number of delay elements corresponding to the time points exceeding the clock cycle.
【0015】この選択手段3に対しては、上記のSEL
1 、SEL2 、…………、SEL5における論理積出力
の他に、前述したように、各遅延素子からの遅延クロッ
クがA〜Oにおいて直接入力されており、これらの入力
に対して、下記の表1および表2に示される真理値表に
従って、選択手段3より出力されて逓倍クロック生成手
段4に入力される選択信号a1 、a2 およびa3 の立ち
上がり変化および立ち下がりの変化を規定する論理処理
が行われる。この論理処理により、選択信号a1 、a2
およびa3 は、図4に示されるように、入力クロックの
周期を4分割するパルス信号として出力され、逓倍クロ
ック生成手段4に入力される。 (1)選択信号a1 、a2 およびa3 の立ち上がり変化
が、A〜Nの立ち上がりエッジにおいて生成される真理
値表(表1): The above-mentioned SEL is
1, SEL 2, ............, in addition to the logical product output of SEL 5, as described above, is input directly in the delay clocks from the delay elements A to O, with respect to these inputs, According to the truth tables shown in Tables 1 and 2, the rising and falling changes of the selection signals a 1 , a 2 and a 3 output from the selection means 3 and input to the multiplied clock generation means 4 are determined. The prescribed logical processing is performed. By this logical processing, the selection signals a 1 and a 2
And a 3 are output as pulse signals that divide the period of the input clock into four, as shown in FIG. (1) Truth table (Table 1) in which rising changes in selection signals a 1 , a 2 and a 3 are generated at rising edges A to N:
【0016】(2)選択信号a1 、a2 およびa3 の立
ち下がり変化が、A〜Oの立ち上がりエッジにおいて生
成される真理値表(表2): (2) Truth table (Table 2) in which the falling changes of the selection signals a 1 , a 2 and a 3 are generated at the rising edges of A to O.
【0017】なお、図4の動作タイミング図は、上記の
選択回路3のSEL4 における論理積入力が“H”レベ
ルの時のタイミング図を示しており、従って、選択信号
a1は、選択手段3のDにおける、遅延素子54 の遅延
クロックの立ち上がりにおいて立ち上がり、Eにおける
遅延クロック55 の立ち上がりにおいて立ち下がって出
力される。同様に、選択信号a2 は、選択手段3のHに
おける、遅延素子58の遅延クロックの立ち上がりにお
いて立ち上がり、Iにおける遅延クロック59の立ち上
がりにおいて立ち下がって出力され、選択信号a3 は、
選択手段3のLにおける、遅延素子512の遅延クロック
の立ち上がりにおいて立ち上がり、Mにおける遅延クロ
ック513の立ち上がりにおいて立ち下がって出力されて
いる。[0017] Note that the operation timing diagram of FIG. 4 shows a timing diagram when the logical input is at the "H" level at the SEL 4 of the above selection circuit 3, therefore, the selection signal a 1 is, selection means at 3 and D, it rises at the rise of the delayed clock of the delay element 5 4, output falls at the rise of the delayed clock 5 5 in E. Similarly, selection signal a 2 is in the H selection means 3, the rise in the rise of the delayed clock of the delay element 5 8, output falls at the rise of the delayed clock 5 9 in I, the selection signal a 3 is
In the L selection unit 3, the rise in the rise of the delayed clock of the delay element 5 12 it is outputted falls at the rise of the delayed clock 5 13 in M.
【0018】逓倍クロック生成手段4においては、入力
クロックの周期を略々4分割するパルス信号として形成
される選択信号a1 、a2 およびa3 の入力を受けて、
選択信号a1 はフリップフロップ9のS端子に入力さ
れ、選択信号a2 およびa3 は共にOR回路8に入力さ
れて、その論理和出力はフリップフロップ9のR端子に
入力される。またフリップフロップ9のC端子には入力
クロックも入力されており、当該フリップフロップ9の
Q端子からは、入力クロックの周波数が2逓倍された、
デューティ比が略々50%の所望の逓倍クロックが出力
される。The multiplied clock generating means 4 receives the selection signals a 1 , a 2 and a 3 formed as pulse signals which divide the cycle of the input clock substantially by four.
The selection signal a 1 is input to the S terminal of the flip-flop 9, the selection signals a 2 and a 3 are both input to the OR circuit 8, and the OR output thereof is input to the R terminal of the flip-flop 9. The input clock is also input to the C terminal of the flip-flop 9, and the frequency of the input clock is doubled from the Q terminal of the flip-flop 9.
A desired multiplied clock having a duty ratio of approximately 50% is output.
【0019】図4には、図3における、入力クロック、
遅延素子51 〜524より出力される遅延クロック、選択
信号a1 〜a3 および逓倍クロックを含む動作タイミン
グ図が示されており、前述のように、選択信号a1 は、
遅延素子54 より出力される遅延クロックの立ち上がり
において立ち上がり、遅延素子55 より出力される遅延
クロックの立ち上がりにおいて立ち下がるパルスとして
出力されており、選択信号a2 は、遅延素子58 より出
力される遅延クロックの立ち上がりにおいて立ち上が
り、遅延素子59 より出力される遅延クロックの立ち上
がりにおいて立ち下がるパルスとして出力され、また、
選択信号a3 は、遅延素子512より出力される遅延クロ
ックの立ち上がりにおいて立ち上がり、遅延素子513よ
り出力される遅延クロックの立ち上がりにおいて立ち下
がるパルスとして出力されて、前述のように、入力クロ
ックの周期を略々4等分したパルス信号として形成され
る選択信号a1 、a2 およびa3 として、クロック生成
手段4に入力される。そして、これらの選択信号a1 、
a2 およびa3 の入力を受けて、逓倍クロック生成手段
4においては、図4に示されるように、入力クロック
は、選択信号a1 の立ち上がりにおいて立ち下がり、選
択信号a2 の立た上がりにおいて立ち上がり、選択信号
a3 の立ち上がりにおいて立ち下がる形態に変容されて
出力される。即ち、入力クロックの立ち上がりエッジを
基点として、選択信号a1 、a2 およびa3 の立ち上が
りエッジにおいて論理反転する形において、当該入力ク
ロックの周波数が2逓倍されたデューティ比が略々50
%の逓倍クロックとして出力される。FIG. 4 shows an input clock,
Delayed clock outputted from the delay element 5 1 to 5 24, there is shown a timing diagram which includes a selection signal a 1 ~a 3 and multiplied clock, as described above, the selection signal a 1 is,
Rises at the rise of the delayed clock outputted from the delay element 5 4 are output as falls pulses at the rise of the delayed clock outputted from the delay element 5 5, select signal a 2 is output from the delay element 5 8 that rises at the rise of the delayed clock is outputted as the falling pulse in the rise of the delayed clock outputted from the delay element 5 9, also,
Selection signal a 3 rises at the rising of the delayed clock outputted from the delay element 5 12, is outputted as the falling pulse in the rise of the delayed clock outputted from the delay element 5 13, as described above, the input clock The selection signals a 1 , a 2, and a 3 are input to the clock generation means 4 as selection signals a 1 , a 2, and a 3 formed as pulse signals whose periods are substantially divided into four. Then, these selection signals a 1 ,
In response to input of a 2 and a 3, in the multiplication clock generating means 4, as shown in FIG. 4, the input clock is falling at the rise of the selection signal a 1, the rise in the up stand selective signal a 2 is output is changed into falls form in the rise of the selection signal a 3. That is, with the rising edge of the input clock as a base point, the duty ratio of the frequency of the input clock doubled is approximately 50 in the form of logical inversion at the rising edges of the selection signals a 1 , a 2 and a 3.
It is output as a% multiplied clock.
【0020】次に、本発明の第2の実施形態について説
明する。図5は、当該実施形態の主要構成を示すブロッ
ク図であるが、本実施形態においては、入力クロックの
デューティ比条件としては、周期は一定不変であり、且
つデューティ比が、図6に示されるように、50%以外
の順次異なる値に規定されているものとして、生成出力
される逓倍クロックが、デューティ比50%の逓倍クロ
ックとして生成出力される動作内容について、図5のブ
ロック図および図6の動作タイミング図を参照して、そ
の動作の大要について説明するものとする。図5におい
て、逓倍の対象となる入力クロックは、第1の実施形態
の場合と同様に、遅延生成手段10、周期検出手段11
および逓倍クロック生成手段12に入力される。遅延生
成手段10においては、複数の遅延素子より出力される
複数の遅延クロックの内、大部分の遅延クロックは、そ
のまま直接的に選択手段12に入力されるとともに、前
述の第1の実施形態の場合と同様に、一部の遅延クロッ
クは周期検出手段11に入力されて、入力クロックの1
周期分遅延するために必要とした遅延素子数が保持され
て、選択手段12に出力される。選択手段12において
は、遅延生成手段10から直接入力される複数の遅延ク
ロックと、周期検出手段2より出力される遅延素子数情
報の入力を受けて、逓倍クロック生成手段4に対して出
力されるべき選択信号の立ち上がり変化および立ち下が
りの変化を規定する論理処理が行われる。この論理処理
により、当該選択信号は、入力クロックの周期を8分割
するパルス信号として形成され、選択信号b1 、b2 、
b3 、b4 、b5 、b6 およびb7 として逓倍クロック
生成手段4に入力される(図6参照)。逓倍クロック生
成手段4においては、入力クロックと、これらの選択信
号b1 、b2 、b3 、b4 、b5 、b6 およびb7 の入
力を受けて、当該入力クロックの立ち上がり時点を基点
として、選択信号b1 、b2 、b3 、b4 、b5 、b6
およびb7 の各立ち上がりエッジにおいてのみ、入力ク
ロックの論理レベルが反転するパルス信号が生成され、
当該パルス信号が、所望のデューティ比が略々50%で
あり、且つ周波数が4逓倍された逓倍クロックとして出
力される(図6参照)。即ち、周期が一定である入力ク
ロックに対しては、デューティ比の如何を問わず、ディ
ジタル回路に適応した、デューティ比が略々50%の逓
倍クロックを得ることができる。Next, a second embodiment of the present invention will be described. FIG. 5 is a block diagram showing a main configuration of the present embodiment. In the present embodiment, as a duty ratio condition of the input clock, the period is constant and the duty ratio is shown in FIG. As described above, the operation contents in which the multiplied clock generated and output is generated and output as a multiplied clock with a duty ratio of 50% are assumed to be defined as sequentially different values other than 50%. The outline of the operation will be described with reference to the operation timing chart of FIG. In FIG. 5, the input clock to be multiplied includes a delay generation unit 10 and a period detection unit 11 as in the case of the first embodiment.
And input to the multiplied clock generation means 12. In the delay generation means 10, most of the delay clocks output from the plurality of delay elements are input directly to the selection means 12 as they are, and the delay clocks of the first embodiment are used. As in the case, a part of the delayed clock is input to the period detecting means 11 and the one of the input clocks is output.
The number of delay elements required for delaying by a period is held and output to the selection means 12. The selection unit 12 receives a plurality of delay clocks directly input from the delay generation unit 10 and information on the number of delay elements output from the period detection unit 2 and outputs the information to the multiplied clock generation unit 4. Logical processing is performed to define the rise and fall of the power selection signal. By this logical processing, the selection signal is formed as a pulse signal that divides the cycle of the input clock into eight, and the selection signals b 1 , b 2 ,
The signals are input to the multiplied clock generating means 4 as b 3 , b 4 , b 5 , b 6 and b 7 (see FIG. 6). The multiplied clock generating means 4 receives the input clock and the selection signals b 1 , b 2 , b 3 , b 4 , b 5 , b 6 and b 7 and receives the input clock as a reference point. As the selection signals b 1 , b 2 , b 3 , b 4 , b 5 , b 6
And at each rising edge of the b 7 only, the pulse signal is a logic level of the input clock inverted is generated,
The pulse signal is output as a multiplied clock having a desired duty ratio of approximately 50% and a frequency quadrupled (see FIG. 6). That is, a multiplied clock having a duty cycle of approximately 50%, which is suitable for a digital circuit, can be obtained for an input clock having a constant period, regardless of the duty ratio.
【0021】なお、本発明においては、一般に、選択手
段より出力される選択信号の数をMとすると、逓倍クロ
ック生成手段より出力されるデューティ比が略々50%
の逓倍クロックは、周波数が(M+1)/2逓倍されて
出力される。また、入力クロックの周期が変動する場合
においても、本発明においては、入力クロックの周期の
常時検出することにより逓倍処理が行われているため
に、当該周期変動に関係なく、略々デューディ比50%
の逓倍クロックを生成出力することができる。In the present invention, when the number of selection signals output from the selection means is M, the duty ratio output from the multiplied clock generation means is generally about 50%.
Is output after the frequency is multiplied by (M + 1) / 2. Further, even in the case where the cycle of the input clock fluctuates, in the present invention, since the multiplication process is performed by constantly detecting the cycle of the input clock, the duty ratio is substantially 50 irrespective of the cycle fluctuation. %
Can be generated and output.
【0022】[0022]
【発明の効果】以上説明したように、本発明は、入力ク
ロックの周期を基準とし、当該周期を整数分割する選択
信号を介して入力クロックに対する論理処理を行うこと
により、入力クロックの周期が一定に保持されている場
合には、当該入力クロックのデューティ比の如何に関係
なく、仮に当該デューティ比が変動するような状態にお
いても、常に、周期が一定であり、且つデューティ比が
略々50%の逓倍クロックを生成して出力することがで
きるという効果がある。As described above, according to the present invention, the period of an input clock is made constant by performing logic processing on the input clock through a selection signal that divides the period into integers based on the period of the input clock. , The period is always constant and the duty ratio is substantially 50%, regardless of the duty ratio of the input clock, even if the duty ratio fluctuates. There is an effect that a multiplied clock of can be generated and output.
【0023】また、入力クロックの各周期ごとに、当該
周期を検出する機能を有しているために、仮に入力クロ
ックの周期が変動するような場合においても、当該周期
変動を自動的に検知し、その周期を基準としてデューテ
ィ比が略々50%の逓倍クロックを生成して出力するこ
とができるという効果がある。Further, since the input clock has a function of detecting the cycle for each cycle, even if the cycle of the input clock fluctuates, the cycle variation is automatically detected. There is an effect that a multiplied clock having a duty ratio of approximately 50% based on the cycle can be generated and output.
【0024】そして更に、本発明においては、アナログ
回路の使用を一切排除しているために、アナログ回路に
より構成されるクロック逓倍回路に対比して、製造コス
トおよび低消費電力を低減することができるとともに、
半導体チップの占有面積を縮小化することができるとい
う効果がある。Further, in the present invention, since the use of the analog circuit is completely eliminated, the manufacturing cost and the low power consumption can be reduced as compared with the clock multiplication circuit constituted by the analog circuit. With
There is an effect that the area occupied by the semiconductor chip can be reduced.
【図1】本発明の第1の実施形態を示す構成図である。FIG. 1 is a configuration diagram showing a first embodiment of the present invention.
【図2】前記第1の実施形態に対応する動作タイミング
図である。FIG. 2 is an operation timing chart corresponding to the first embodiment.
【図3】前記第1の実施形態を示す詳細構成図である。FIG. 3 is a detailed configuration diagram showing the first embodiment.
【図4】前記詳細構成図に対応する動作タイミング図で
ある。FIG. 4 is an operation timing chart corresponding to the detailed configuration diagram.
【図5】本発明の第2の実施形態を示す構成図である。FIG. 5 is a configuration diagram showing a second embodiment of the present invention.
【図6】前記第2の実施形態に対応する動作タイミング
図である。FIG. 6 is an operation timing chart corresponding to the second embodiment.
【図7】第1の従来例を示す構成図である。FIG. 7 is a configuration diagram showing a first conventional example.
【図8】前記第1の従来例に対応する動作タイミング図
である。FIG. 8 is an operation timing chart corresponding to the first conventional example.
【図9】第2の従来例を示す構成図である。FIG. 9 is a configuration diagram showing a second conventional example.
【図10】前記第2の従来例に対応する動作タイミング
図である。FIG. 10 is an operation timing chart corresponding to the second conventional example.
1、10 遅延生成手段 2、11 周期検出手段 3、12 選択手段 4、13 逓倍クロック生成手段 51 〜524 遅延回路 61 〜66 、9 フリップフロップ 71 〜75 AND回路 8 OR回路 14、17〜19 1/4周期遅延生成手段 15、20〜22 EXOR回路 16 分周手段1,10 delay generation means 2,11 period detecting means 3,12 selecting means 4,13 multiplication clock generating means 5 1 to 5 24 delay circuits 61 through 65 6, 9 flip-flop 7 1 to 7-5 the AND circuit 8 OR circuit 14, 17 to 19 1/4 period delay generating means 15, 20 to 22 EXOR circuit 16 Frequency dividing means
Claims (5)
象の入力クロックに対する当該複数の遅延素子による遅
延作用を介して、多相クロックを生成して出力する遅延
生成手段と、 前記入力クロックおよび前記多相クロックを入力して、
当該入力クロックの周期の遷移点を検出して、前記入力
クロックの1周期に相当する遅延作用にかかわる前記遅
延素子の数量に対応する複数の特定レベル信号を出力す
る周期検出手段と、 前記遅延生成手段より出力される多相クロックおよび前
記周期検出手段より出力される前記特定レベル信号を入
力して論理処理を行い、前記入力クロックの逓倍処理を
制御するための選択信号を出力する選択手段と、 前記入力クロックおよび前記選択信号の入力を受けて論
理処理を行い、当該入力クロックの周波数を逓倍した逓
倍クロックを生成して出力する逓倍クロック生成手段
と、 を備えて構成されることを特徴とするクロック逓倍回
路。A delay generating means configured to generate and output a multi-phase clock through a delay effect of the plurality of delay elements on an input clock to be multiplied; Input a polyphase clock,
A cycle detecting means for detecting a transition point of the cycle of the input clock and outputting a plurality of specific level signals corresponding to the number of the delay elements involved in the delay action corresponding to one cycle of the input clock; Selecting means for inputting the multi-phase clock output from the means and the specific level signal output from the cycle detecting means, performing logic processing, and outputting a selection signal for controlling the multiplication processing of the input clock; And a multiplied clock generating means for performing logical processing upon receiving the input clock and the selection signal and generating and outputting a multiplied clock obtained by multiplying the frequency of the input clock. Clock multiplication circuit.
延特性を有し、全遅延素子を統合した遅延時間が、前記
入力クロックの周期を上回るように数量が設定された複
数の遅延素子を縦続接続して構成され、これらの各遅延
素子による遅延クロックを、時系列信号として前記多相
クロックを形成することを特徴とする請求項1記載のク
ロック逓倍回路。2. The delay generating means cascades a plurality of delay elements each having the same delay characteristic and having a number set such that a delay time obtained by integrating all the delay elements exceeds the cycle of the input clock. 2. The clock multiplying circuit according to claim 1, wherein said multi-phase clock is formed as a time-series signal by using a delay clock generated by each of said delay elements.
をそれぞれ共通にD端子に入力するとともに、前記遅延
生成手段より出力される多相クロックの内より選択抽出
されて、時系列信号を形成する第1、第2、第3、…
…、第Nの遅延クロックをそれぞれC端子に順次入力
し、Q反転端子より第1の論理信号を出力する第1のフ
リップフロップ、それぞれQ端子より第21 、第31 、
第41 、……、第i1 、第(i+1)1 ……、第(N−
1)1 の論理信号を出力するとともに、Q反転端子より
第22 、第32 、第42 、……、第i2 、第(i+1)
2 、……、第(N−1)2 の論理信号を出力する第2、
第3、第4、………、第i、第(i+1)、……、第
(N−1)のフリップフロップ、およびQ端子より第N
の論理信号を出力する第Nのフリップフロップと、 前記第1の論理信号と前記第21 の論理信号の論理積を
とり、前記特定レベル信号として出力する第1のAND
回路と、 前記第22 の論理信号と前記第31 の論理信号の論理積
をとり、前記特定レベル信号として出力する第2のAN
D回路と、 前記第32 の論理信号と前記第41 の論理信号の論理積
をとり、前記特定レベル信号として出力する第3のAN
D回路と、 前記第i2 〔i=4、5、……、(N−2)〕の論理信
号と前記第(i+1)1 の論理信号の論理積をとり、前
記特定レベル信号として出力する第iのAND回路と、 前記第(N−1)2 の論理信号と前記第Nの論理信号の
論理積をとり、前記特定レベル信号として出力する第
(N−1)のAND回路と、 を備えて構成されることを特徴とする請求項1記載のク
ロック逓倍回路。3. The cycle detecting means inputs the input clocks to a D terminal in common and selectively extracts from the multi-phase clocks output from the delay generating means to form a time-series signal. First, second, third, ...
..., the delayed clock of the N successively input to the C terminal, respectively, Q first flip-flop for outputting a first logic signal from the inverting terminal, the second 1 from the Q terminal respectively, a third 1,
Fourth 1, ..., a i 1, the (i + 1) 1 ..., the (N-
1) A 1- logic signal is output, and the 2 2 , 3 2 , 4 2 ,..., I 2 , (i + 1)
2, ..., the (N-1) second for outputting the second logic signal,
From the third, fourth,..., I-th, (i + 1),.
And an N-th flip-flop that outputs a logical signal of the first logical signal and a first AND that outputs a logical product of the first logical signal and the second logical signal and outputs the logical product as the specific level signal
Circuit and the second second logic signal and a logical product of the third 1 logic signal, a second AN output as said specific level signal
And D circuit calculates the logical product of the third second logic signal and the fourth 1 logic signal, a third AN output as said specific level signal
And D circuit, the first i 2 [i = 4,5, ......, (N -2) ] ANDs logic signal and the first (i + 1) 1 of the logic signal, and outputs as the specific level signal an aND circuit of the i, ANDs said first (N-1) 2 of the logic signal and the logic signal of the first N, and an aND circuit of the (N-1) to output as the specific level signal 2. The clock multiplication circuit according to claim 1, wherein the clock multiplication circuit is provided.
出力される多相クロックと、前記周期検出手段より出力
される“H”レベルの特定レベル信号の入力を受けて論
理処理を行う論理回路により構成され、選択信号とし
て、前記入力クロックの立ち上がり/立ち下がりのタイ
ミングを制御する複数のパルス信号を出力することを特
徴とする請求項1記載のクロック逓倍回路。4. A logic circuit wherein said selection means performs logic processing upon receiving a multi-phase clock output from said delay generation means and a specific level signal of "H" level output from said cycle detection means. 2. The clock multiplying circuit according to claim 1, wherein a plurality of pulse signals for controlling the rising / falling timing of the input clock are output as the selection signal.
クロックと前記選択信号を形成するパルス信号の入力を
受けて論理処理を行う論理回路により構成され、前記パ
ルス信号の立ち上がりのタイミング・エッジにおいて、
前記入力クロックの立ち上がりまたは立ち下がりを規制
することにより、信号数がMの選択信号入力に対応し
て、(M+1)/2逓倍された周波数の逓倍クロックを
生成して出力することを特徴とする請求項1記載のクロ
ック逓倍回路。5. The multiplied clock generating means is constituted by a logic circuit which receives the input clock and a pulse signal forming the selection signal and performs logic processing, and at a rising edge of the pulse signal,
By controlling the rise or fall of the input clock, a multiplied clock having a frequency multiplied by (M + 1) / 2 is generated and output in response to the selection signal input of M signals. The clock multiplication circuit according to claim 1.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP9326676A JPH11163689A (en) | 1997-11-27 | 1997-11-27 | Clock multiplication circuit |
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Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP9326676A JPH11163689A (en) | 1997-11-27 | 1997-11-27 | Clock multiplication circuit |
Publications (1)
Publication Number | Publication Date |
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JPH11163689A true JPH11163689A (en) | 1999-06-18 |
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ID=18190422
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
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JP9326676A Pending JPH11163689A (en) | 1997-11-27 | 1997-11-27 | Clock multiplication circuit |
Country Status (1)
Country | Link |
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