JP3918777B2 - Pulse width modulation circuit - Google Patents
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Description
【0001】
【発明の属する技術分野】
この発明は、m(mは2以上の整数)ビットのディジタル信号に応じて、パルス幅を調整するパルス幅変調回路に関し、特に、インバータの遅延誤差をなくして高精度なパルス幅変調信号を実現したパルス幅変調回路に関する。
【0002】
【従来の技術】
図7は、従来のパルス幅変調(PWM変調)方式(例えば特許文献1)による回路構成の一例を示すブロック図である。
【0003】
図7のパルス幅変調回路は、256(=28)個のバッファBF1〜BF256と1個のインバータINVとを直列に接続したリングオシレータ101と、リングオシレータ101を構成する各バッファBF1〜BF256の出力端子と接続され、それらの遅延入力の1つを選択して出力するセレクタ102と、セレクタ102における入出力遅延時間と同じ遅延時間を入出力信号間で発生させる遅延回路103と、リングオシレータ101の出力信号の立上り、立下りのタイミングを検出する状変検出回路104と、セレクタ102の出力信号SELOUTの立上り、立下りのタイミングを検出する状変検出回路105と、それぞれ状変検出回路104,105に接続したセットリセット回路(RSフリップフロップ)106とによって構成されている。このパルス幅変調(PWM変調)回路は、8ビットのディジタル信号S1〜S8に応じて可変パルス幅のPWM信号を出力する例である。
【0004】
図8は、パルス幅変調回路の動作を説明するためのタイミング図である。
リングオシレータ101を構成するバッファBF1〜BF256は、ノンインバーティングタイプのバッファであって、実際は偶数段のインバータなどを用いて構成する。リングオシレータ101では、その最終段のバッファBF256の出力端子をインバータINVに接続し、インバータINVの出力信号が初段のバッファBF1の入力信号となっている。このリングオシレータ101の発振周期Tは、バッファBF1〜BF256の遅延時間t1(ns)とインバータINVの遅延時間t2(ns)とにより決定される。一般に、リングオシレータ101を複数のバッファ(n段)を縦続接続して構成した場合には、その発振周期Tは次の式(1)に示すような関係となる。
【0005】
【数1】
T=(n×t1+t2)×2(ns) …(1)
上述したパルス幅変調回路の場合には、256段のバッファBF1〜BF256が接続されているので、リングオシレータ101の発振周期Tは、
【0006】
【数2】
T=(256×t1+t2)×2(ns) …(2)
となる。セレクタ102には、その入力端子D1〜D255,D0にリングオシレータ101の各バッファBF1〜BF256の出力端子が接続されるとともに、8ビットのディジタル信号S1〜S8が入力している。このセレクタ102では、8ビットのディジタル信号S1〜S8の論理値に基づいて、入力端子D1〜D256への入力信号の1つを選択し、それを選択信号SELOUTとして状変検出回路105に出力している。
【0007】
図9は、パルス幅変調回路におけるセレクタの機能を説明するための図である。図7のパルス幅変調回路では、入力端子D0〜D255のそれぞれにリングオシレータ101から入力する28=256個のいずれかひとつが8ビットのディジタル信号S1〜S8に応じて選択され、選択信号SELOUTが状変検出回路105に出力される。セレクタ102において、このディジタル信号S1〜S8によって選択される選択信号SELOUTの番号をnとすると、以下の論理式(3)で選択されるnの値により、状変検出回路105に入力する選択信号SELOUTが決定される。
【0008】
【数3】
n=S8×27+S7×26+S6×25
+S5×24+S4×23+S3×22+S2×2+S1…(3)
例えば、セレクタ102にディジタル信号が(S8,S7,S6,S5,S4,S3,S2,S1)=(0,0,0,0,1,1,0,1)のように入力した場合には、入力端子D13に入力した信号が選択信号SELOUTとなる。また、ディジタル信号が(S8,S7,S6,S5,S4,S3,S2,S1)=(1,1,1,1,1,1,1,1)であれば、入力端子D255に入力した信号が選択信号SELOUTとなる。
【0009】
図10は、状変検出回路の一例を示すブロック図、図11は、状変検出回路の動作を示すタイミング図である。
状変検出回路104,105では、いずれも発振周期Tで出力するリングオシレータ101からの信号が入力信号Aとなっており、遅延回路111により時間td(ns)だけ遅れた信号Bが形成される。これらの信号A,Bは、それぞれ排他的論理和(EXOR)回路112に入力し、そこで論理和演算された演算結果が、状変検出回路104,105から信号Cとして出力される。すなわち、この排他的論理和(EXOR)回路112から出力される信号Cは、入力信号Aの立上りと立下りに応じてパルス幅td(ns)で2つのパルスを出力することにより、それぞれ入力信号Aの立上りと立下りのタイミングを検出できる。
【0010】
さらに、図7に示した従来のパルス幅変調回路の動作を、図8のタイミング図を用いて説明する。
リングオシレータ101は、周期T/2(ns)でハイレベルとローレベルを交互に繰り返して発振する。このリングオシレータ101を構成するインバータINVの出力信号は、セレクタ102の入力端子D0への入力信号と、遅延回路103を介して状変検出回路104の入力信号となる。状変検出回路104では、その発振信号の立上りと立下りを検出しパルス信号を出力する。このパルス信号は、周期T/2(ns)ごとに繰り返し出力され、フリップフロップ106のセット入力Sとなる。
【0011】
例えば、ディジタル信号が(S8,S7,S6,S5,S4,S3,S2,S1)=(0,0,0,0,1,1,0,1)のようにセレクタ102に入力した場合、セレクタ102では入力端子D13への信号が選択されるから、リングオシレータ101のバッファBF13の出力信号が選択信号SELOUTとなる。状変検出回路105では、選択信号SELOUTの立上りと立下りを検出しパルス信号を出力する。このパルス信号は、状変検出回路104の出力パルスに対し13段のバッファ遅延時間分、すなわち13×t1(ns)だけ遅れて出力され、フリップフロップ106のリセット入力Rとなる。
【0012】
フリップフロップ106は、状変検出回路104から出力されるパルス信号によりセットされ、状変検出回路105から出力されるパルス信号によりリセットされる。その結果、フリップフロップ106の出力信号Qとして、13段のバッファ遅延分の時間幅13×t1(ns)を有するパルス信号が周期T/2ごとに出力される。
【0013】
ここで、一般に出力信号Qのパルス幅Tnと8ビットのディジタル信号S1〜S8との関係は、以下の式(4)のようになる。変数nは、上述した式(3)により決定される。
【0014】
【数4】
Tn=n×t1(ns) …(4)
このように、図7のパルス幅変調回路では、フリップフロップ106の出力信号Qとして、8ビットのディジタル信号S1〜S8に応じたパルス幅TnのPWM信号が出力できる。
【0015】
【特許文献1】
特開2000−232346号公報
【0016】
【発明が解決しようとする課題】
従来のパルス幅変調回路では、リングオシレータ101を発振させるために、所定の遅延時間t1(ns)を発生するためのバッファBF1〜BF256以外に、インバータINVを必要としているから、そのインバータINVでの遅延時間が発振周期の誤差をもたらす。そのため、高精度なパルス幅変調を実現することを難しくしている。
【0017】
また、ディジタル信号S1〜S8により決定されるパルス幅の分解能を高くするためには、ディジタル信号の本数nに対応して、2n段のバッファを必要とするために、パルス幅変調回路の規模が大きくなってしまうという問題があった。
【0018】
この発明の目的は、回路規模を大きくすることなしにパルス幅の分解能を上げて、高精度なパルス幅変調を可能とするパルス幅変調回路を提供することにある。
【0019】
【課題を解決するための手段】
この発明は、上記目的を達成するために、m(mは2以上の整数)ビットのディジタル信号に応じて、パルス幅を調整するパルス幅変調回路が提供される。このパルス幅変調回路は、n(nは2以上の整数)個のリング状に縦続接続された差動バッファBF1〜BF8を有し、それぞれの差動バッファの出力端子から互いに位相の異なる双対する発振信号を出力する発振信号生成手段と、mビットのディジタル信号の下位sビット(s<m)により、前記発振信号生成手段の2n個の発振信号のいずれか一つを選択する信号選択手段と、前記発振信号生成手段の特定の発振信号に基づいてセット信号を出力するとともに、mビットのディジタル信号のうち、上位(m−s)ビットに対応するカウント数のタイミングでパルス信号を出力し、前記信号選択手段で選択された発振信号と前記パルス信号との間で論理積演算を行うことによりリセット信号を出力するパルス生成手段とから構成される。
【0020】
この発明のパルス幅変調回路では、mビットの分解能を有するパルス幅でパルス幅変調信号を生成することができる。
【0021】
【発明の実施の形態】
以下、この発明の実施の形態について、図面を参照して説明する。
図1は、この発明の実施の形態に係るパルス幅変調回路を示すブロック図である。ここでは、図7の従来回路に対応する8ビットのディジタル信号S1〜S8に応じたパルス幅でPWM信号を出力する例を示している。
【0022】
リングオシレータ1は、8個の差動バッファDBF1〜DBF8が縦続接続され、最終段の差動バッファDBF8では一対の出力端子がそれぞれ初段の差動バッファDBF1の一対の入力端子に反転信号を供給するように接続され、発振信号出力手段を構成する。セレクタ2は、リングオシレータ1の各差動バッファDBF1〜DBF8の出力端子から位相の異なる双対する発振信号が入力端子D0〜D15に供給され、ディジタル信号S1〜S4により選択された発振信号を選択信号SELOUTとして出力する選択手段を構成する。
【0023】
また、パルス生成手段は、リングオシレータ1の発振信号により4ビットのカウントを繰り返すカウンタ3、ディジタル信号S5〜S8をロードして、カウントダウンするカウンタ4、カウンタ3の出力信号CA〜CDの論理積条件をとるANDゲート5,6、カウンタ4の出力信号QA〜QDとセレクタ2の選択信号SELOUTとの論理積条件をとるANDゲート7、ANDゲート5の出力信号の立上りタイミングを検出して、パルス信号を出力する立上り検出回路8、ANDゲート7の出力信号の立上りタイミングを検出して、パルス信号を出力する立上り検出回路9、及びセットリセット回路(RSフリップフロップ)10によって構成される。
【0024】
図2は、1段分の差動バッファの構成を示す回路図である。一対の入力端子11,12は、それぞれFET13,14のゲート端子と接続され、入力信号IN,IN_Bが入力する。FET13,14は、電源VCCと接地間でそれぞれFET15,16と直列に接続され、FET13,15の接続点にはFET16のゲート端子が接続され、FET14,16の接続点にはFET15のゲート端子が接続される。一対の出力端子17,18は、それぞれFET13,15の接続点、及びFET14,16の接続点と接続され、そこから出力信号OUT,OUT_Bが出力する。このような一対の入出力端子を備えたバッファ回路として、1段分の差動バッファDBFn(n=1〜8)が構成される。
【0025】
リングオシレータ1では、縦続接続された8段の差動バッファDBF1〜DBF8のうち、初段の差動バッファDBF1から最終段の差動バッファDBF8までの縦続接続では、それぞれ信号論理が反転しないように接続されている。一方で、最終段の差動バッファDBF8の出力端子は、初段の差動バッファDBF1の入力端子にその信号論理が反転するように接続する。そのため、各段での出力信号はリングオシレータ1を1周すると反転し、2周目で同一論理となる。したがって、各差動バッファDBF1〜DBF8での遅延時間をt1(ns)とすれば、差動バッファDBFnを複数(n段)縦続接続することにより、リングオシレータ1の発振周期T1は、
【0026】
【数5】
T1=2×n×t1(ns) …(5)
となる。図1の回路構成では、差動バッファDBFnは8段となっているので、リングオシレータ1の発振周期T1は、
【0027】
【数6】
T1=16×t1(ns) …(6)
となる。
【0028】
図3は、図1のパルス幅変調回路におけるセレクタの機能を説明するための図である。
図1のパルス幅変調回路では、リングオシレータ1の各差動バッファDBF1〜DBF8からの双対する出力信号OUT,OUT_Bが、セレクタ2の入力端子D0〜D15へ供給される。セレクタ2では、4ビットのディジタル信号S1〜S4に基づいて、入力端子D0〜D15に入力した出力信号OUT,OUT_Bのいずれか1つを選択して、選択信号SELOUTを出力する。すなわち、リングオシレータ1から入力する24=16個のいずれかひとつが、ディジタル信号S1〜S4により選択され、それが選択信号SELOUTとしてANDゲート7に出力される。ここで選択される選択信号SELOUTの番号をnとすると、以下の論理式(7)で選択されるnの値により、ANDゲート7に入力する選択信号SELOUTが決定される。
【0029】
【数7】
n=S4×23+S3×22+S2×2+S1 …(7)
例えば、セレクタ2にディジタル信号が(S4,S3,S2,S1)=(1,1,0,0)のように入力した場合、入力端子D12に入力した信号が選択信号SELOUTとなる。また、ディジタル信号が(S4,S3,S2,S1)=(1,1,1,1)であれば、入力端子D15に入力した信号が選択信号SELOUTとなる。
【0030】
リングオシレータ1の差動バッファDBF1〜DBF8のうち、最終段の差動バッファDBF8の出力信号OUT,OUT_Bのひとつ(図1では、出力信号OUT)が、セレクタ2の入力端子D0とカウンタ3,4のCLK入力端子へ供給される。
【0031】
4ビットのカウンタ3は、最終段の差動バッファDBF8の出力信号OUTをクロック信号CLKとして、4ビットのカウンタ値を繰り返しカウントダウンする(15→14→……→1→0→15→14→…)。4ビットのカウント値は、下位ビットから順に出力端子CA,CB,CC,CDにそれぞれ出力される。
【0032】
このカウンタ3は、出力端子CA,CB,CC,CDがそれぞれANDゲート5とANDゲート6の入力端子と接続される。したがって、カウンタ3の出力端子CA,CB,CC,CDの信号がすべてHIGHとなるカウント値になるとき、ANDゲート5からHIGHの信号が立上り検出回路8に出力される。また、カウンタ3の出力端子CA,CB,CC,CDの信号がすべてLOWとなるカウント値になるとき、ANDゲート6からHIGHの信号がカウンタ4へのLOAD信号として出力される。
【0033】
4ビットのカウンタ4は、カウンタ3とは異なり、LOAD信号の入力端子を備えており、LOAD信号がHIGHになるとともにクロック信号CLKが立上がるとき、入力端子A〜Dへのディジタル信号S5〜S8が出力端子QA,QB,QC,QDにセットされる。また、LOAD信号がLOWになったときには、クロック信号CLKが立上るたびにカウントダウンする。
【0034】
ANDゲート6の出力信号は、カウンタ4にLOAD信号として供給される。したがって、このカウンタ4は、カウンタ3の出力端子CA,CB,CC,CDの信号がすべてLOWとなるカウント値で、LOAD信号がHIGHとなって、そのクロック信号CLKの立上りタイミングで、入力端子A〜Dに供給された4ビットのディジタル信号S5〜S8が出力端子QA,QB,QC,QDにセットされる。また、LOAD信号がLOWとなるときは、カウンタ3と同様に、最終段の差動バッファDBF8の出力信号OUTをクロック信号CLKとして、4ビットのカウンタ値を繰り返しカウントダウンする。
【0035】
ANDゲート7は、カウンタ4の出力端子QA,QB,QC,QDがすべてLOW、すなわちそのカウント値が0になるとき、セレクタ2の選択信号SELOUTがHIGHとなるタイミングで、出力信号をHIGHとして立上り検出回路9に出力する。
【0036】
ANDゲート5とANDゲート7の出力信号は、それぞれ立上り検出回路8,9において立上りタイミングが検出され、そこで生成されるパルス信号がそれぞれフリップフロップ10のセット入力Sとリセット入力Rとなる。
【0037】
図4は、立上り検出回路の一例を示すブロック図であり、図5は、立上り検出回路の動作を示すタイミング図である。立上り検出回路8,9は、いずれも遅延回路21、インバータ回路22、及びAND(論理積)回路23から構成される。立上り検出回路8,9の入力信号Aは、遅延回路21とAND回路23にそれぞれ入力され、遅延回路21ではtd(ns)だけ遅れた信号Bとなってインバータ回路22に出力される。その結果、AND回路23では入力信号Aと反転した信号Bとが論理積演算された信号Cを出力する。この信号Cは、入力信号Aの立上りタイミングを検出して、パルス幅td(ns)のパルスを出力する。
【0038】
図6は、パルス幅変調回路の動作を説明するためのタイミング図である。PWM信号のパルス幅を決定するディジタル信号が、例えば3Ch(S8,S7,S6,S5,S4,S3,S2,S1)=(0,0,1,1,1,1,0,0)として入力された場合の動作を、図6のタイムチャートを用いて説明する。ここで、hは「3C」が16進数であることを示している。
【0039】
リングオシレータ1は、発振周期T1(ns)で繰り返し発振する発振信号を生成する。リングオシレータ1の差動バッファDBF8では、一方の出力信号OUTがセレクタ2の入力端子D0とカウンタ3,4のクロック信号CLKとなる。ディジタル信号3Chが(S8,S7,S6,S5,S4,S3,S2,S1)=(0,0,1,1,1,1,0,0)の場合には、最終段の差動バッファDBF8の出力信号OUTは、各段の差動バッファDBF1〜DBF8を12回通ることにより、遅延時間tl×12(ns)だけ遅延された出力信号となるが、セレクタ2では、これに対応する入力端子D12が選択されて、選択信号SELOUTとして出力される。カウンタ3は、クロック信号CLKでカウントダウンを繰り返し、出力端子CA,CB,CC,CDの信号が全てHIGHとなるカウント値が15に変わるタイミングで、ANDゲート5からパルス信号が発生するから、それが立上り検出回路8において検出されて、フリップフロップ10のセット入力Sとして出力される。したがって、このタイミングでフリップフロップ10のPWM信号をHIGHにセツトする。また、カウンタ3の出力端子CA,CB,CC,CDがすべてLOWとなり、クロック信号CLKが立上るタイミングで、カウンタ4には、4ビットのディジタル信号S5〜S8のディジタル値3が出力端子QA,QB,QC,QDにセットされ、最終段の差動バッファDBF8の出力信号OUTがクロック信号CLKとなってカウントダウンを開始する。
【0040】
クロック信号CLKの3周期後であるT1×3(ns)後に、カウンタ4のカウント値は0となる。そこで、カウンタ4の出力端子QA,QB,QC,QDからの信号とセレクタ2の選択信号SELOUTとがANDゲート7に入力され、その論理積をとった出力信号が立上り検出回路9によりリセット入力Rにパルス信号を出力するから、フリップフロップ10がリセットされて、PWM信号がLOWに反転する。
【0041】
ここで、フリップフロップ10をセット状態にするセット入力Sが発生してから、リセット入力Rが発生するまでの遅延時間Tdは、
【0042】
【数8】
Td=T1×3+t1×12(ns) …(8)
となる。いま、T1=t1×16であるから、
【0043】
【数9】
Td=60×t1=3Ch×t1(ns) …(9)
となる。
【0044】
このようにディジタル信号S1〜S8=3Chは、立上り検出回路8でのセットパルスSの発生から、立上り検出回路9でのリセットパルスRの発生までの遅延時間との間で一定の関係が保持される。したがって、8ビットのディジタル信号S1〜S8に応じてPWM信号のパルス幅の調整を精度良く行うことができる。
【0045】
【発明の効果】
以上に説明したように、この発明のパルス幅変調回路によれば、差動バッファによりリングオシレータを構成するようにしたので、従来方式での回路構成に必要としていたインバータを不要とするから、遅延時間の生成を高精度に設定制御することができる。また、カウンタと組合わせることにより、リングオシレータのみで構成するものより高ビットディジタルPWM信号発生回路の規模を小さくすることが実現できる。
【図面の簡単な説明】
【図1】この発明の実施の形態に係るパルス幅変調回路を示すブロック図である。
【図2】1段分の差動バッファの構成を示す回路図である。
【図3】図1のパルス幅変調回路におけるセレクタの機能を説明するための図である。
【図4】立上り検出回路の一例を示すブロック図である。
【図5】立上り検出回路の動作を示すタイミング図である。
【図6】図1のパルス幅変調回路の動作を説明するためのタイミング図である。
【図7】従来のパルス幅変調(PWM変調)方式による回路構成の一例を示すブロック図である。
【図8】パルス幅変調回路の動作を説明するためのタイミング図である。
【図9】パルス幅変調回路におけるセレクタの機能を説明するための図である。
【図10】状変検出回路の一例を示すブロック図である。
【図11】状変検出回路の動作を示すタイミング図である。
【符号の説明】
1 リングオシレータ
2 セレクタ
3,4 カウンタ
5,6,7 ANDゲート
8,9 立上り検出回路
10 フリップフロップ
DBF1〜DBF8 差動バッファ[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a pulse width modulation circuit that adjusts a pulse width according to an m (m is an integer of 2 or more) bit digital signal, and in particular, realizes a highly accurate pulse width modulation signal by eliminating an inverter delay error. The present invention relates to a pulse width modulation circuit.
[0002]
[Prior art]
FIG. 7 is a block diagram showing an example of a circuit configuration according to a conventional pulse width modulation (PWM modulation) method (for example, Patent Document 1).
[0003]
The pulse width modulation circuit of FIG. 7 includes a
[0004]
FIG. 8 is a timing chart for explaining the operation of the pulse width modulation circuit.
The buffers BF1 to BF256 constituting the
[0005]
[Expression 1]
T = (n × t1 + t2) × 2 (ns) (1)
In the case of the pulse width modulation circuit described above, since 256 stages of buffers BF1 to BF256 are connected, the oscillation period T of the
[0006]
[Expression 2]
T = (256 × t1 + t2) × 2 (ns) (2)
It becomes. The
[0007]
FIG. 9 is a diagram for explaining the function of the selector in the pulse width modulation circuit. In the pulse width modulation circuit of FIG. 7, any one of 2 8 = 256 input from the
[0008]
[Equation 3]
n = S8 × 2 7 + S7 × 2 6 + S6 × 2 5
+ S5 × 2 4 + S4 × 2 3 + S3 × 2 2 + S2 × 2 + S1 (3)
For example, when a digital signal is input to the
[0009]
FIG. 10 is a block diagram illustrating an example of a state change detection circuit, and FIG. 11 is a timing diagram illustrating the operation of the state change detection circuit.
In the state
[0010]
Further, the operation of the conventional pulse width modulation circuit shown in FIG. 7 will be described with reference to the timing chart of FIG.
The
[0011]
For example, when a digital signal is input to the
[0012]
The flip-
[0013]
Here, in general, the relationship between the pulse width Tn of the output signal Q and the 8-bit digital signals S1 to S8 is expressed by the following equation (4). The variable n is determined by the above equation (3).
[0014]
[Expression 4]
Tn = n × t1 (ns) (4)
7 can output a PWM signal having a pulse width Tn corresponding to the 8-bit digital signals S1 to S8 as the output signal Q of the flip-
[0015]
[Patent Document 1]
JP 2000-232346 A [0016]
[Problems to be solved by the invention]
In the conventional pulse width modulation circuit, in order to oscillate the
[0017]
Further, in order to increase the resolution of the pulse width determined by the digital signals S1 to S8, 2 n stages of buffers are required corresponding to the number n of the digital signals. There was a problem that would become larger.
[0018]
An object of the present invention is to provide a pulse width modulation circuit capable of increasing the pulse width resolution without enlarging the circuit scale and enabling highly accurate pulse width modulation.
[0019]
[Means for Solving the Problems]
In order to achieve the above object, the present invention provides a pulse width modulation circuit that adjusts a pulse width in accordance with a digital signal of m (m is an integer of 2 or more) bits. This pulse width modulation circuit includes n (n is an integer of 2 or more) differential buffers BF1 to BF8 cascaded in a ring shape, and the output terminals of the respective differential buffers have dual phases different from each other. An oscillation signal generating means for outputting an oscillation signal; and a signal selecting means for selecting one of 2n oscillation signals of the oscillation signal generating means by a lower s bit (s <m) of the m-bit digital signal; And outputting a set signal based on a specific oscillation signal of the oscillation signal generating means, and outputting a pulse signal at the timing of the count corresponding to the upper (ms) bits of the m-bit digital signal, It comprises pulse generation means for outputting a reset signal by performing an AND operation between the oscillation signal selected by the signal selection means and the pulse signal.
[0020]
In the pulse width modulation circuit of the present invention, a pulse width modulation signal can be generated with a pulse width having an m-bit resolution.
[0021]
DETAILED DESCRIPTION OF THE INVENTION
Embodiments of the present invention will be described below with reference to the drawings.
FIG. 1 is a block diagram showing a pulse width modulation circuit according to an embodiment of the present invention. In this example, a PWM signal is output with a pulse width corresponding to 8-bit digital signals S1 to S8 corresponding to the conventional circuit of FIG.
[0022]
In the
[0023]
Further, the pulse generating means loads the
[0024]
FIG. 2 is a circuit diagram showing a configuration of a differential buffer for one stage. The pair of
[0025]
In the
[0026]
[Equation 5]
T1 = 2 × n × t1 (ns) (5)
It becomes. In the circuit configuration of FIG. 1, since the differential buffer DBFn has eight stages, the oscillation period T1 of the
[0027]
[Formula 6]
T1 = 16 × t1 (ns) (6)
It becomes.
[0028]
FIG. 3 is a diagram for explaining the function of the selector in the pulse width modulation circuit of FIG.
In the pulse width modulation circuit of FIG. 1, dual output signals OUT and OUT_B from the
[0029]
[Expression 7]
n = S4 × 2 3 + S3 × 2 2 + S2 × 2 + S1 (7)
For example, when a digital signal is input to the
[0030]
Among the differential buffers DBF1 to DBF8 of the
[0031]
The 4-
[0032]
In the
[0033]
Unlike the
[0034]
The output signal of the AND
[0035]
The AND
[0036]
The output signals of the AND
[0037]
FIG. 4 is a block diagram showing an example of the rising edge detection circuit, and FIG. 5 is a timing chart showing the operation of the rising edge detection circuit. The
[0038]
FIG. 6 is a timing chart for explaining the operation of the pulse width modulation circuit. The digital signal that determines the pulse width of the PWM signal is, for example, 3Ch (S8, S7, S6, S5, S4, S3, S2, S1) = (0, 0, 1, 1, 1, 1, 0, 0) The operation when input is described with reference to the time chart of FIG. Here, h indicates that “3C” is a hexadecimal number.
[0039]
The
[0040]
After T1 × 3 (ns) after three cycles of the clock signal CLK, the count value of the
[0041]
Here, the delay time Td from when the set input S for setting the flip-
[0042]
[Equation 8]
Td = T1 × 3 + t1 × 12 (ns) (8)
It becomes. Since T1 = t1 × 16,
[0043]
[Equation 9]
Td = 60 × t1 = 3Ch × t1 (ns) (9)
It becomes.
[0044]
As described above, the digital signals S1 to S8 = 3Ch maintain a certain relationship between the delay time from the generation of the set pulse S in the rising
[0045]
【The invention's effect】
As described above, according to the pulse width modulation circuit of the present invention, since the ring oscillator is configured by the differential buffer, the inverter required for the circuit configuration in the conventional method is not required, so that the delay Time generation can be set and controlled with high accuracy. Further, by combining with a counter, it is possible to reduce the scale of the high bit digital PWM signal generation circuit as compared with a configuration including only a ring oscillator.
[Brief description of the drawings]
FIG. 1 is a block diagram showing a pulse width modulation circuit according to an embodiment of the present invention.
FIG. 2 is a circuit diagram showing a configuration of a differential buffer for one stage.
3 is a diagram for explaining a function of a selector in the pulse width modulation circuit of FIG. 1; FIG.
FIG. 4 is a block diagram illustrating an example of a rising edge detection circuit.
FIG. 5 is a timing chart showing an operation of a rising edge detection circuit.
6 is a timing diagram for explaining the operation of the pulse width modulation circuit of FIG. 1; FIG.
FIG. 7 is a block diagram showing an example of a circuit configuration based on a conventional pulse width modulation (PWM modulation) method.
FIG. 8 is a timing chart for explaining the operation of the pulse width modulation circuit.
FIG. 9 is a diagram for explaining a function of a selector in the pulse width modulation circuit.
FIG. 10 is a block diagram illustrating an example of a state change detection circuit.
FIG. 11 is a timing chart showing the operation of the state change detection circuit.
[Explanation of symbols]
DESCRIPTION OF
Claims (2)
n(nは2以上の整数)個のリング状に縦続接続された差動バッファを有し、それぞれの差動バッファの出力端子から互いに位相の異なる双対する発振信号を出力する発振信号生成手段と、
mビットのディジタル信号の下位sビット(s<m)により、前記発振信号生成手段の2n個の発振信号のいずれか一つを選択する信号選択手段と、
前記発振信号生成手段の特定の発振信号に基づいてセット信号を出力するとともに、mビットのディジタル信号のうち、上位(m−s)ビットに対応するカウント数のタイミングでパルス信号を出力し、前記信号選択手段で選択された発振信号と前記パルス信号との間で論理積演算を行うことによりリセット信号を出力するパルス生成手段と、
を備え、mビットの分解能を有するパルス幅でパルス幅変調信号を生成することを特徴とするパルス幅変調回路。In a pulse width modulation circuit that adjusts a pulse width according to a digital signal of m (m is an integer of 2 or more) bits,
oscillation signal generating means having n (n is an integer of 2 or more) differential buffers cascaded in a ring shape and outputting dual oscillation signals having different phases from the output terminals of each differential buffer; ,
signal selection means for selecting any one of 2n oscillation signals of the oscillation signal generation means by lower s bits (s <m) of the m-bit digital signal;
A set signal is output based on a specific oscillation signal of the oscillation signal generating means, and a pulse signal is output at a timing of a count number corresponding to the upper (ms) bits of the m-bit digital signal, Pulse generation means for outputting a reset signal by performing an AND operation between the oscillation signal selected by the signal selection means and the pulse signal;
And a pulse width modulation circuit that generates a pulse width modulation signal with a pulse width having a resolution of m bits.
リング状に縦続接続された、複数個の差動バッファから出力される前記特定の発振信号をクロックとして、上位(m−s)ビットのディジタル信号の最大値カウントごとにパルスを出力する第1のダウンカウンタと、
前記第1のダウンカウンタの出力パルスの立上りもしくは立下りを検出して第1のパルスを出力する第1の検出回路と、
上位(m−s)ビットのディジタル信号に応じたカウント後、パルスを出力する第2のダウンカウンタと、
前記第2のダウンカウンタの出力パルスの立上りもしくは立下りを検出し、第2のパルスを出力する第2の検出回路と、
前記第1のパルスによりセット状態となり、前記第2のパルスと前記信号選択手段で選択された発振信号との論理積信号によりリセット状態となるフリップフロップ回路と、
から構成されていることを特徴とする請求項1記載のパルス幅変調回路。The pulse generation means includes
A first pulse is output for each maximum value count of a digital signal of upper (ms) bits using the specific oscillation signal output from a plurality of differential buffers connected in cascade as a ring as a clock. A down counter,
A first detection circuit for detecting a rise or fall of an output pulse of the first down counter and outputting a first pulse;
A second down counter that outputs a pulse after counting according to the digital signal of the upper (ms) bits;
A second detection circuit for detecting a rising or falling edge of an output pulse of the second down counter and outputting a second pulse;
A flip-flop circuit that is set by the first pulse and is reset by a logical product signal of the second pulse and the oscillation signal selected by the signal selection means;
The pulse width modulation circuit according to claim 1, comprising:
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