JPH1116299A - 光ディスク装置のデコード回路 - Google Patents
光ディスク装置のデコード回路Info
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- JPH1116299A JPH1116299A JP9170075A JP17007597A JPH1116299A JP H1116299 A JPH1116299 A JP H1116299A JP 9170075 A JP9170075 A JP 9170075A JP 17007597 A JP17007597 A JP 17007597A JP H1116299 A JPH1116299 A JP H1116299A
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Abstract
(57)【要約】
【課題】 ウォッブル信号のＳ／Ｎが低下した場合や、
光ディスクに欠陥があると、ＢＩＤＡＴＡ信号のエッジ
位置が影響を受けて変動し、ＰＬＬクロックのエッジで
ラッチするＡＴＩＰデータにエラーが発生するおそれが
ある。 【解決手段】 バイフェーズコード信号のビット区間毎
の反転がなかったときビットの区切りの直前又は直後の
２値データを訂正するための訂正信号を生成する訂正信
号生成手段８４〜１０２と、デコードされた２値データ
を訂正信号５０〜５６，８０を用いて訂正するデータ訂
正手段とを有する。このため、ノイズの影響でデコード
された２値データにエラーが発生しても、これが訂正さ
れ、２値データのエラーレートを低減できる。
光ディスクに欠陥があると、ＢＩＤＡＴＡ信号のエッジ
位置が影響を受けて変動し、ＰＬＬクロックのエッジで
ラッチするＡＴＩＰデータにエラーが発生するおそれが
ある。 【解決手段】 バイフェーズコード信号のビット区間毎
の反転がなかったときビットの区切りの直前又は直後の
２値データを訂正するための訂正信号を生成する訂正信
号生成手段８４〜１０２と、デコードされた２値データ
を訂正信号５０〜５６，８０を用いて訂正するデータ訂
正手段とを有する。このため、ノイズの影響でデコード
された２値データにエラーが発生しても、これが訂正さ
れ、２値データのエラーレートを低減できる。
Description
【０００１】
【発明の属する技術分野】本発明は光ディスク装置のデ
コード回路に関し、特に記録可能な光ディスクの記録再
生を行う光ディスク装置の再生ＢＩＤＡＴＡ信号からＡ
ＴＩＰデータをデコードする回路に関する。
コード回路に関し、特に記録可能な光ディスクの記録再
生を行う光ディスク装置の再生ＢＩＤＡＴＡ信号からＡ
ＴＩＰデータをデコードする回路に関する。
【０００２】
【従来の技術】従来より記録可能な光ディスクとしてレ
コーダブル・コンパクト・ディスク・システム（ＣＤ−
Ｒ）がある。このＣＤ−Ｒでは、グルーブを蛇行させて
形成することにより、回転制御のための同期情報やアド
レス情報をウォブル信号として記録している。
コーダブル・コンパクト・ディスク・システム（ＣＤ−
Ｒ）がある。このＣＤ−Ｒでは、グルーブを蛇行させて
形成することにより、回転制御のための同期情報やアド
レス情報をウォブル信号として記録している。
【０００３】このウォブル信号はディスクのアドレス等
の情報であるバイフェーズコードの変調信号ＢＩＤＡＴ
ＡでＦＳＫ変調された信号であり、ディスク回転が規定
の線速度のときＷＢＬ周波数ｆWBL は22.05 ±１ｋＨｚ
である。上記のアドレス等の情報であるＡＴＩＰ情報は
同期信号（ＡＴＩＰsyc ）と、分，秒，フレームのアド
レスを表わすＡＴＩＰデータと誤り検出符号ＣＲＣのデ
ータとより構成され、同期信号の繰り返し周波数は７５
Ｈｚである。
の情報であるバイフェーズコードの変調信号ＢＩＤＡＴ
ＡでＦＳＫ変調された信号であり、ディスク回転が規定
の線速度のときＷＢＬ周波数ｆWBL は22.05 ±１ｋＨｚ
である。上記のアドレス等の情報であるＡＴＩＰ情報は
同期信号（ＡＴＩＰsyc ）と、分，秒，フレームのアド
レスを表わすＡＴＩＰデータと誤り検出符号ＣＲＣのデ
ータとより構成され、同期信号の繰り返し周波数は７５
Ｈｚである。
【０００４】従来は、光ディスクの再生ウォッブル信号
からＢＩＤＡＴＡ信号を復調し、このＢＩＤＡＴＡ信号
をＰＬＬ回路に供給してＰＬＬクロックを生成し、デコ
ード回路では上記ＢＩＤＡＴＡ信号をＰＬＬクロックの
エッジでラッチしてＡＴＩＰデータをデコードしてい
た。
からＢＩＤＡＴＡ信号を復調し、このＢＩＤＡＴＡ信号
をＰＬＬ回路に供給してＰＬＬクロックを生成し、デコ
ード回路では上記ＢＩＤＡＴＡ信号をＰＬＬクロックの
エッジでラッチしてＡＴＩＰデータをデコードしてい
た。
【０００５】
【発明が解決しようとする課題】ウォッブル信号のＳ／
Ｎが低下した場合や、光ディスクに欠陥があると、ＢＩ
ＤＡＴＡ信号のエッジ位置が影響を受けて変動する。こ
のような場合、ＰＬＬクロックのエッジでラッチするＡ
ＴＩＰデータにエラーが発生するおそれがある。このよ
うなエラーはＡＴＩＰデータに設けられた誤り検出符号
ＣＲＣで検出することは可能であるが、誤り訂正するこ
とはできず、ＡＴＩＰ情報の品質が落ちるという問題が
あった。
Ｎが低下した場合や、光ディスクに欠陥があると、ＢＩ
ＤＡＴＡ信号のエッジ位置が影響を受けて変動する。こ
のような場合、ＰＬＬクロックのエッジでラッチするＡ
ＴＩＰデータにエラーが発生するおそれがある。このよ
うなエラーはＡＴＩＰデータに設けられた誤り検出符号
ＣＲＣで検出することは可能であるが、誤り訂正するこ
とはできず、ＡＴＩＰ情報の品質が落ちるという問題が
あった。
【０００６】本発明は上記の点に鑑みなされたもので、
バイフェーズコード信号からデコードされた２値データ
にノイズ等の影響でエラーが生じたとき、その訂正を行
ってＣＲＣチェックのエラーレートを低減する光ディス
ク装置のデコード回路を提供することを目的とする。
バイフェーズコード信号からデコードされた２値データ
にノイズ等の影響でエラーが生じたとき、その訂正を行
ってＣＲＣチェックのエラーレートを低減する光ディス
ク装置のデコード回路を提供することを目的とする。
【０００７】
【課題を解決するための手段】請求項１に記載の発明
は、光ディスクから再生され、ビット区間毎に反転する
べきバイフェーズコード信号から２値データをデコード
する光ディスク装置のデコード回路において、前記バイ
フェーズコード信号のビット区間毎の反転がなかったと
きビットの区切りの直前又は直後の２値データを訂正す
るための訂正信号を生成する訂正信号生成手段と、デコ
ードされた２値データを前記訂正信号を用いて訂正する
データ訂正手段とを有する。
は、光ディスクから再生され、ビット区間毎に反転する
べきバイフェーズコード信号から２値データをデコード
する光ディスク装置のデコード回路において、前記バイ
フェーズコード信号のビット区間毎の反転がなかったと
きビットの区切りの直前又は直後の２値データを訂正す
るための訂正信号を生成する訂正信号生成手段と、デコ
ードされた２値データを前記訂正信号を用いて訂正する
データ訂正手段とを有する。
【０００８】このように、バイフェーズコード信号のビ
ット区間毎の反転がない場合に、そのビットの区切りの
直前又は直後の２値データを訂正するため、ノイズの影
響でデコードされた２値データにエラーが発生しても、
これが訂正され、２値データのエラーレートを低減でき
る。
ット区間毎の反転がない場合に、そのビットの区切りの
直前又は直後の２値データを訂正するため、ノイズの影
響でデコードされた２値データにエラーが発生しても、
これが訂正され、２値データのエラーレートを低減でき
る。
【０００９】
【発明の実施の形態】図４は本発明装置の一実施例のブ
ロック図を示す。同図中、光ディスク２０はスピンドル
モータ２２によって回転される。光ピックアップ２４は
ディスク２０から図５（Ｂ）に示すウォブル信号を再生
し、これを２値化した同図（Ｃ）に示すＷＢＬ信号を出
力する。なお、図５（Ａ）はウォブル信号を生成するた
めの変調信号ＢＩＤＡＴＡの波形を示している。
ロック図を示す。同図中、光ディスク２０はスピンドル
モータ２２によって回転される。光ピックアップ２４は
ディスク２０から図５（Ｂ）に示すウォブル信号を再生
し、これを２値化した同図（Ｃ）に示すＷＢＬ信号を出
力する。なお、図５（Ａ）はウォブル信号を生成するた
めの変調信号ＢＩＤＡＴＡの波形を示している。
【００１０】上記のＷＢＬ信号はディジタルＦＳＫ復調
回路２６に供給され、図５（Ａ）と同様のバイフェーズ
コードのＢＩＤＡＴＡ信号が復調される。デコード回路
３２はディジタルＦＳＫ復調回路２６から供給されるＢ
ＩＤＡＴＡ信号と、ディジタルＰＬＬ回路３０から供給
されるクロック信号ＰＬＬＣＬＫを用いて２値データで
あるＡＴＩＰデータをデコードして出力する。ディジタ
ルＰＬＬ回路３０はディジタルＦＳＫ復調回路２６から
供給されるＢＩＤＡＴＡ信号に同期したクロック信号Ｐ
ＬＬＣＬＫを生成してデコード回路３２及びディジタル
スピンドルサーボ回路３４に供給する。ディジタルスピ
ンドルサーボ回路３４はクロック信号及びディジタルＦ
ＳＫ復調回路２６よりの同期信号に基づいてスピンドル
モータ２２の回転制御を行い、光ディスク２０の線走度
が一定となるようにする。
回路２６に供給され、図５（Ａ）と同様のバイフェーズ
コードのＢＩＤＡＴＡ信号が復調される。デコード回路
３２はディジタルＦＳＫ復調回路２６から供給されるＢ
ＩＤＡＴＡ信号と、ディジタルＰＬＬ回路３０から供給
されるクロック信号ＰＬＬＣＬＫを用いて２値データで
あるＡＴＩＰデータをデコードして出力する。ディジタ
ルＰＬＬ回路３０はディジタルＦＳＫ復調回路２６から
供給されるＢＩＤＡＴＡ信号に同期したクロック信号Ｐ
ＬＬＣＬＫを生成してデコード回路３２及びディジタル
スピンドルサーボ回路３４に供給する。ディジタルスピ
ンドルサーボ回路３４はクロック信号及びディジタルＦ
ＳＫ復調回路２６よりの同期信号に基づいてスピンドル
モータ２２の回転制御を行い、光ディスク２０の線走度
が一定となるようにする。
【００１１】上記のディジタルＦＳＫ復調回路２６，デ
ィジタルＰＬＬ回路３０，デコード回路３２，ディジタ
ルスピンドルサーボ回路３４は全てディジタル処理を行
うもので、半導体チップ３６上に集積化されている。図
１乃至図３はデコード回路３２の一実施例のブロック図
を示す。同図中、端子４０には図６（Ａ）に示すような
ＢＩＤＡＴＡ信号が入来し、端子４１には図６（Ｂ）に
示すようなクロック信号ＰＬＬＣＬＫが入来する。ＢＩ
ＤＡＴＡ信号はビットの区切りで必ず反転し、値１の場
合はビットの中央位置で反転し、値０の場合はビットの
中央位置で反転しない信号である。クロック信号ＰＬＬ
ＣＬＫは立下りがＢＩＤＡＴＡ信号のビットの中央位置
及びビットの区切りに同期している。なお、図６（Ａ）
のＢＩＤＡＴＡ信号はＡＴＩＰデータ“１１００１０１
０”を表わしている。
ィジタルＰＬＬ回路３０，デコード回路３２，ディジタ
ルスピンドルサーボ回路３４は全てディジタル処理を行
うもので、半導体チップ３６上に集積化されている。図
１乃至図３はデコード回路３２の一実施例のブロック図
を示す。同図中、端子４０には図６（Ａ）に示すような
ＢＩＤＡＴＡ信号が入来し、端子４１には図６（Ｂ）に
示すようなクロック信号ＰＬＬＣＬＫが入来する。ＢＩ
ＤＡＴＡ信号はビットの区切りで必ず反転し、値１の場
合はビットの中央位置で反転し、値０の場合はビットの
中央位置で反転しない信号である。クロック信号ＰＬＬ
ＣＬＫは立下りがＢＩＤＡＴＡ信号のビットの中央位置
及びビットの区切りに同期している。なお、図６（Ａ）
のＢＩＤＡＴＡ信号はＡＴＩＰデータ“１１００１０１
０”を表わしている。
【００１２】図１のＤ形フリップフロップ４２は端子４
０よりのＢＩＤＡＴＡ信号を端子４１よりのクロック信
号ＰＬＬＣＬＫの立上りエッジでラッチして図６（Ｄ）
に示す信号ＦＦ１を生成出力する。また、Ｄ形フリップ
フロップ４４は上記信号ＦＦ１をクロック信号ＰＬＬＣ
ＬＫの立上りエッジでラッチして図６（Ｅ）に示す信号
ＦＦ２を生成出力する。更にＤ形フリップフロップ４６
は上記信号ＦＦ２をクロック信号ＰＬＬＣＬＫの立上り
エッジでラッチしてイクスクルーシブオア回路５２に供
給する。
０よりのＢＩＤＡＴＡ信号を端子４１よりのクロック信
号ＰＬＬＣＬＫの立上りエッジでラッチして図６（Ｄ）
に示す信号ＦＦ１を生成出力する。また、Ｄ形フリップ
フロップ４４は上記信号ＦＦ１をクロック信号ＰＬＬＣ
ＬＫの立上りエッジでラッチして図６（Ｅ）に示す信号
ＦＦ２を生成出力する。更にＤ形フリップフロップ４６
は上記信号ＦＦ２をクロック信号ＰＬＬＣＬＫの立上り
エッジでラッチしてイクスクルーシブオア回路５２に供
給する。
【００１３】イクスクルーシブオア回路４８は上記の信
号ＦＦ１とＦＦ２とイクスクルーシブオア演算を行って
図６（Ｇ）に示す信号ＮＲＺＤＴを生成してイクスクル
ーシブオア回路５０に供給する。また、イクスクルーシ
ブオア回路５２はフリップフロップ４６の出力信号と後
述する信号ＥＣＣとのイクスクルーシブオア演算を行っ
て、信号ＥＣＣが値１のときフリップフロップ４６の出
力信号を反転し、信号ＥＣＣが値０のときフリップフロ
ップ４６の出力信号を反転することなく図６（Ｆ）に示
す信号ＦＦ３として出力する。なお通常は信号ＥＣＣは
値０である。イクスクルーシブオア回路５４は信号ＦＦ
２とイクスクルーシブオア回路５２の出力する信号ＦＦ
３とのイクスクルーシブオア演算を行って、図６（Ｈ）
に示す信号ＧＯＯＤＤＴを生成する。この信号ＧＯＯＤ
ＤＴはインバータ５６で反転されてイクスクルーシブオ
ア回路５０に供給され、ここで信号ＮＲＺＤＴとのイク
スクルーシブオア演算が行われて図６（Ｉ）に示す信号
ＤＡＴが生成される。
号ＦＦ１とＦＦ２とイクスクルーシブオア演算を行って
図６（Ｇ）に示す信号ＮＲＺＤＴを生成してイクスクル
ーシブオア回路５０に供給する。また、イクスクルーシ
ブオア回路５２はフリップフロップ４６の出力信号と後
述する信号ＥＣＣとのイクスクルーシブオア演算を行っ
て、信号ＥＣＣが値１のときフリップフロップ４６の出
力信号を反転し、信号ＥＣＣが値０のときフリップフロ
ップ４６の出力信号を反転することなく図６（Ｆ）に示
す信号ＦＦ３として出力する。なお通常は信号ＥＣＣは
値０である。イクスクルーシブオア回路５４は信号ＦＦ
２とイクスクルーシブオア回路５２の出力する信号ＦＦ
３とのイクスクルーシブオア演算を行って、図６（Ｈ）
に示す信号ＧＯＯＤＤＴを生成する。この信号ＧＯＯＤ
ＤＴはインバータ５６で反転されてイクスクルーシブオ
ア回路５０に供給され、ここで信号ＮＲＺＤＴとのイク
スクルーシブオア演算が行われて図６（Ｉ）に示す信号
ＤＡＴが生成される。
【００１４】ここで、ＢＩＤＡＴＡ信号は値１がビット
の中央位置で反転し、値０がビットの中央位置で反転し
ないため、信号ＦＦ１とＦＦ２とのイクスクルーシブオ
アである信号ＮＲＺＤＴからＡＴＩＰデータをデコード
できる。ＢＩＤＡＴＡ信号は同期信号（ＡＴＩＰｓｙ
ｃ）を検出することによりビットの区切りを知ることが
でき、図６（Ｃ），（Ｊ）夫々に示すクロック信号ＳＷ
Ｐ，ＤＥＮＡ夫々の立上りがクロック信号ＰＬＬＣＬＫ
に同期したビットの区切りを表わしている。このため、
信号ＤＥＮＡの値０の期間の信号ＮＲＺＤＴの値がＡＴ
ＩＰデータである。
の中央位置で反転し、値０がビットの中央位置で反転し
ないため、信号ＦＦ１とＦＦ２とのイクスクルーシブオ
アである信号ＮＲＺＤＴからＡＴＩＰデータをデコード
できる。ＢＩＤＡＴＡ信号は同期信号（ＡＴＩＰｓｙ
ｃ）を検出することによりビットの区切りを知ることが
でき、図６（Ｃ），（Ｊ）夫々に示すクロック信号ＳＷ
Ｐ，ＤＥＮＡ夫々の立上りがクロック信号ＰＬＬＣＬＫ
に同期したビットの区切りを表わしている。このため、
信号ＤＥＮＡの値０の期間の信号ＮＲＺＤＴの値がＡＴ
ＩＰデータである。
【００１５】また、ＢＩＤＡＴＡ信号はビットの区切り
で必ず反転するので、ビットの区切りで反転しない場合
は、ビットの区切りが前後にずれていることが考えられ
る。これを検出するのが信号ＦＦ２とＦＦ３のイクスク
ルーシブオアである信号ＧＯＯＤＤＴであり、クロック
信号ＳＷＰの値０の期間に信号ＧＯＯＤＤＴが値１であ
れば、ＢＩＤＡＴＡ信号はビットの区切りで反転してお
り、バイオレーション無しとする。信号ＳＷＰの値０の
期間に信号ＧＯＯＤＤＴが値０であればＢＩＤＡＴＡ信
号はビットの区切りで反転しておらずバイオレーション
有りとして、その直前又は直後のＡＴＩＰデータを訂正
する。
で必ず反転するので、ビットの区切りで反転しない場合
は、ビットの区切りが前後にずれていることが考えられ
る。これを検出するのが信号ＦＦ２とＦＦ３のイクスク
ルーシブオアである信号ＧＯＯＤＤＴであり、クロック
信号ＳＷＰの値０の期間に信号ＧＯＯＤＤＴが値１であ
れば、ＢＩＤＡＴＡ信号はビットの区切りで反転してお
り、バイオレーション無しとする。信号ＳＷＰの値０の
期間に信号ＧＯＯＤＤＴが値０であればＢＩＤＡＴＡ信
号はビットの区切りで反転しておらずバイオレーション
有りとして、その直前又は直後のＡＴＩＰデータを訂正
する。
【００１６】図１のイクスクルーシブオア回路５０はバ
イオレーション有りのとき、ビットの区切りの直後のＡ
ＴＩＰデータを訂正するためのものであり、信号ＧＯＯ
ＤＤＴが値１のとき信号ＮＲＺＤＴを反転させて信号Ｄ
ＡＴを生成している。この信号ＤＡＴは図２のＤ形フリ
ップフロップ６０に供給される。Ｄ形フリップフロップ
６０〜７４はデコードされたＡＴＩＰデータを格納する
シフトレジスタを構成しており、端子７６よりのクロッ
ク信号ＤＥＮＡの値０の期間にイネーブルとされ、端子
７８よりの図６（Ｋ）に示すクロックＤＴＣＬＫの立上
りでシフト（ラッチ）を行い、各フリップフロップ６０
〜７４の出力データＲ０〜Ｒ７が端子８２0 〜８２7 夫
々より出力される。
イオレーション有りのとき、ビットの区切りの直後のＡ
ＴＩＰデータを訂正するためのものであり、信号ＧＯＯ
ＤＤＴが値１のとき信号ＮＲＺＤＴを反転させて信号Ｄ
ＡＴを生成している。この信号ＤＡＴは図２のＤ形フリ
ップフロップ６０に供給される。Ｄ形フリップフロップ
６０〜７４はデコードされたＡＴＩＰデータを格納する
シフトレジスタを構成しており、端子７６よりのクロッ
ク信号ＤＥＮＡの値０の期間にイネーブルとされ、端子
７８よりの図６（Ｋ）に示すクロックＤＴＣＬＫの立上
りでシフト（ラッチ）を行い、各フリップフロップ６０
〜７４の出力データＲ０〜Ｒ７が端子８２0 〜８２7 夫
々より出力される。
【００１７】ところでフリップフロップ６０の出力はイ
クスクルーシブオア回路８０に供給され、ここで、後述
する信号ＥＣＣが値１のとき反転されてフリップフロッ
プ６２及び端子８２0 に供給される。これはビットの区
切りの直前のＡＴＩＰデータを訂正するためである。な
お、図２はＡＴＩＰデータを格納するレジスタである
が、ＣＲＣ回路内でＡＴＩＰデータ及びＣＲＣの３８ビ
ットを格納するレジスタでも上記のイクスクルーシブオ
ア回路８０が同様に使用される。
クスクルーシブオア回路８０に供給され、ここで、後述
する信号ＥＣＣが値１のとき反転されてフリップフロッ
プ６２及び端子８２0 に供給される。これはビットの区
切りの直前のＡＴＩＰデータを訂正するためである。な
お、図２はＡＴＩＰデータを格納するレジスタである
が、ＣＲＣ回路内でＡＴＩＰデータ及びＣＲＣの３８ビ
ットを格納するレジスタでも上記のイクスクルーシブオ
ア回路８０が同様に使用される。
【００１８】図３において、Ｄ形フリップフロップ８４
はクロック信号ＰＬＬＣＬＫの立上り時にＢＩＤＡＴＡ
信号が値１であれば出力を立上げ、ＢＩＤＡＴＡ信号の
立下りで出力を立下げて信号ＥＸ０を生成する。Ｄ形フ
リップフロップ８６は信号ＥＸ０をクロック信号ＰＬＬ
ＣＬＫでラッチして信号ＥＣ０１を生成し、Ｄ形フリッ
プフロップ８８は信号ＥＣ０１をクロック信号ＰＬＬＣ
ＬＫでラッチして信号ＥＣ０２を生成する。
はクロック信号ＰＬＬＣＬＫの立上り時にＢＩＤＡＴＡ
信号が値１であれば出力を立上げ、ＢＩＤＡＴＡ信号の
立下りで出力を立下げて信号ＥＸ０を生成する。Ｄ形フ
リップフロップ８６は信号ＥＸ０をクロック信号ＰＬＬ
ＣＬＫでラッチして信号ＥＣ０１を生成し、Ｄ形フリッ
プフロップ８８は信号ＥＣ０１をクロック信号ＰＬＬＣ
ＬＫでラッチして信号ＥＣ０２を生成する。
【００１９】ここで、図７（Ａ）に示すＢＩＤＡＴＡ信
号はビット区間Ａ，Ｂは値１を示すバイフェーズデータ
であったが、ノイズ等の外乱でビット区間Ｂのハイレベ
ル期間が拡大された波形を示している。このとき、図７
（Ｂ）に示すクロック信号ＰＬＬＣＬＫを用いて図７
（Ｃ），（Ｄ），（Ｅ）に示す信号ＥＸ０，ＥＣ０１，
ＥＣ０２が生成される。信号ＥＣ０１，ＥＣ０２はイク
スクルーシブオア回路９０に供給されて演算され、その
出力はアンド回路９６に供給される。ここで、図７
（Ｃ），（Ｄ）に示す信号ＥＣ０１，ＥＣ０２が期間
Ｃ，Ｄで値１，０であることはＢＩＤＡＴＡ信号のビッ
ト区間Ａ，Ｂの間に値１が存在したことを示している。
号はビット区間Ａ，Ｂは値１を示すバイフェーズデータ
であったが、ノイズ等の外乱でビット区間Ｂのハイレベ
ル期間が拡大された波形を示している。このとき、図７
（Ｂ）に示すクロック信号ＰＬＬＣＬＫを用いて図７
（Ｃ），（Ｄ），（Ｅ）に示す信号ＥＸ０，ＥＣ０１，
ＥＣ０２が生成される。信号ＥＣ０１，ＥＣ０２はイク
スクルーシブオア回路９０に供給されて演算され、その
出力はアンド回路９６に供給される。ここで、図７
（Ｃ），（Ｄ）に示す信号ＥＣ０１，ＥＣ０２が期間
Ｃ，Ｄで値１，０であることはＢＩＤＡＴＡ信号のビッ
ト区間Ａ，Ｂの間に値１が存在したことを示している。
【００２０】アンド回路９２は図１の回路で生成された
図７（Ｇ），（Ｈ），（Ｉ）に示す信号ＦＦ１，ＦＦ
２，ＦＦ３のアンド演算を行う。その出力が値１であれ
ば、ＢＩＤＡＴＡ信号の値１の期間がクロック信号ＰＬ
ＬＣＬＫの１．５周期持続してビットの区切りで反転が
ないバイオレーション期間であることを表わしている。
ここでは図７（Ｇ）に示す信号ＦＦ１の期間Ｖで値０を
期待したいところである。また、バイオレーション期間
でイクスクルーシブオア回路９０の出力は値０のときは
ビットの区切りの直後（カレントサイクル）のデータ、
値１のときは直前（オールドサイクル）のデータを訂正
することを示している。このため、アンド回路９６はア
ンド回路９２出力とイクスクルーシブオア回路９０出力
と図７（Ｆ）に示すクロック信号ＳＷＰとのアンド演算
を行ってバイオレーション期間のビットの区切りの直後
（カレントサイクル）のデータを訂正するときは通常と
同様に値０の信号を出力する。このアンド回路９６出力
はオア回路９８を通してＤ形フリップフロップ１００に
供給され、クロック信号ＰＬＬＣＬＫをインバータ１０
１で反転した信号の立上り時にラッチされ、更にＤ形フ
リップフロップ１０２でクロック信号ＰＬＬＣＬＫの立
上り時にラッチされ、値０で訂正を指示する信号ＥＣＣ
としてイクスクルーシブオア回路５２，８０夫々に供給
される。
図７（Ｇ），（Ｈ），（Ｉ）に示す信号ＦＦ１，ＦＦ
２，ＦＦ３のアンド演算を行う。その出力が値１であれ
ば、ＢＩＤＡＴＡ信号の値１の期間がクロック信号ＰＬ
ＬＣＬＫの１．５周期持続してビットの区切りで反転が
ないバイオレーション期間であることを表わしている。
ここでは図７（Ｇ）に示す信号ＦＦ１の期間Ｖで値０を
期待したいところである。また、バイオレーション期間
でイクスクルーシブオア回路９０の出力は値０のときは
ビットの区切りの直後（カレントサイクル）のデータ、
値１のときは直前（オールドサイクル）のデータを訂正
することを示している。このため、アンド回路９６はア
ンド回路９２出力とイクスクルーシブオア回路９０出力
と図７（Ｆ）に示すクロック信号ＳＷＰとのアンド演算
を行ってバイオレーション期間のビットの区切りの直後
（カレントサイクル）のデータを訂正するときは通常と
同様に値０の信号を出力する。このアンド回路９６出力
はオア回路９８を通してＤ形フリップフロップ１００に
供給され、クロック信号ＰＬＬＣＬＫをインバータ１０
１で反転した信号の立上り時にラッチされ、更にＤ形フ
リップフロップ１０２でクロック信号ＰＬＬＣＬＫの立
上り時にラッチされ、値０で訂正を指示する信号ＥＣＣ
としてイクスクルーシブオア回路５２，８０夫々に供給
される。
【００２１】イクスクルーシブオア回路５２はバイオレ
ーション期間のビットの区切りの直後（カレントサイク
ル）を訂正するときは値０の信号ＥＣＣを供給されるの
でフリップフロップ４６の出力信号を反転することなく
通過させ、イクスクルーシブオア回路５４の出力する図
７（Ｋ）に示す信号ＧＯＯＤＤＴはインバータ５６で反
転され、イクスクルーシブオア回路５０は信号ＧＯＯＤ
ＤＴの値１の期間に図７（Ｊ）に示す信号ＮＲＺＤＴを
反転して図７（Ｌ）に示す信号ＤＡＴを生成する。この
信号ＤＡＴは図７（Ｍ）に示すクロック信号ＤＥＮＡの
値０の期間に図７（Ｎ）に示すクロックＤＴＣＬＫの立
上りでシフトレジスタを構成するフリップフロップ６０
にラッチされる。図７（Ｏ）はフリップフロップにラッ
チされたデータを示しており、斜線部が値１に訂正され
ている。
ーション期間のビットの区切りの直後（カレントサイク
ル）を訂正するときは値０の信号ＥＣＣを供給されるの
でフリップフロップ４６の出力信号を反転することなく
通過させ、イクスクルーシブオア回路５４の出力する図
７（Ｋ）に示す信号ＧＯＯＤＤＴはインバータ５６で反
転され、イクスクルーシブオア回路５０は信号ＧＯＯＤ
ＤＴの値１の期間に図７（Ｊ）に示す信号ＮＲＺＤＴを
反転して図７（Ｌ）に示す信号ＤＡＴを生成する。この
信号ＤＡＴは図７（Ｍ）に示すクロック信号ＤＥＮＡの
値０の期間に図７（Ｎ）に示すクロックＤＴＣＬＫの立
上りでシフトレジスタを構成するフリップフロップ６０
にラッチされる。図７（Ｏ）はフリップフロップにラッ
チされたデータを示しており、斜線部が値１に訂正され
ている。
【００２２】図３において、インバータ１０４を付加し
たＤ形フリップフロップ１０６はＢＩＤＡＴＡ信号の立
上りで出力を立上げ、クロック信号ＰＬＬＣＬＫの立上
り時にＢＩＤＡＴＡ信号が値０であれば出力を立下げて
信号ＥＸ１を生成する。Ｄ形フリップフロップ１０８は
信号ＥＸ１をクロック信号ＰＬＬＣＬＫでラッチして信
号ＥＣ１１を生成し、Ｄ形フリップフロップ１１０は信
号ＥＣ１１をクロック信号ＰＬＬＣＬＫでラッチして信
号ＥＣ１２を生成する。
たＤ形フリップフロップ１０６はＢＩＤＡＴＡ信号の立
上りで出力を立上げ、クロック信号ＰＬＬＣＬＫの立上
り時にＢＩＤＡＴＡ信号が値０であれば出力を立下げて
信号ＥＸ１を生成する。Ｄ形フリップフロップ１０８は
信号ＥＸ１をクロック信号ＰＬＬＣＬＫでラッチして信
号ＥＣ１１を生成し、Ｄ形フリップフロップ１１０は信
号ＥＣ１１をクロック信号ＰＬＬＣＬＫでラッチして信
号ＥＣ１２を生成する。
【００２３】ここで、図８（Ａ）に示すＢＩＤＡＴＡ信
号はビット区間Ａ，Ｂは値１を示すバイフェーズデータ
であったが、ノイズ等の外乱でビット区間Ａのローレベ
ル期間が拡大された波形を示している。このとき、図８
（Ｂ）に示すクロック信号ＰＬＬＣＬＫを用いて図８
（Ｃ），（Ｄ），（Ｅ）に示す信号ＥＸ１，ＥＣ１１，
ＥＣ１２が生成される。信号ＥＣ１１，ＥＣ１２はイク
スクルーシブオア回路１１２に供給されて演算され、そ
の出力はアンド回路１１６に供給される。ここで、図８
（Ｄ），（Ｅ）に示す信号ＥＣ１１，ＥＣ１２が期間
Ｃ，Ｄで値０，１であることはＢＩＤＡＴＡ信号のビッ
ト区間Ａ，Ｂの間に値１が存在したことを示している。
号はビット区間Ａ，Ｂは値１を示すバイフェーズデータ
であったが、ノイズ等の外乱でビット区間Ａのローレベ
ル期間が拡大された波形を示している。このとき、図８
（Ｂ）に示すクロック信号ＰＬＬＣＬＫを用いて図８
（Ｃ），（Ｄ），（Ｅ）に示す信号ＥＸ１，ＥＣ１１，
ＥＣ１２が生成される。信号ＥＣ１１，ＥＣ１２はイク
スクルーシブオア回路１１２に供給されて演算され、そ
の出力はアンド回路１１６に供給される。ここで、図８
（Ｄ），（Ｅ）に示す信号ＥＣ１１，ＥＣ１２が期間
Ｃ，Ｄで値０，１であることはＢＩＤＡＴＡ信号のビッ
ト区間Ａ，Ｂの間に値１が存在したことを示している。
【００２４】ノア回路１１４は図１の回路で生成された
図８（Ｇ），（Ｈ），（Ｉ）に示す信号ＦＦ１，ＦＦ
２，ＦＦ３のノア演算を行う。その出力が値１であれ
ば、ＢＩＤＡＴＡ信号の値０の期間がクロック信号ＰＬ
ＬＣＬＫの１．５周期持続してビットの区切りで反転が
ないバイオレーション期間であることを表わしている。
ここでは図８（Ｇ）に示す信号ＦＦ１の期間Ｖで値１を
期待したいところである。また、バイオレーション期間
でイクスクルーシブオア回路１１２の出力は値０のとき
はビットの区切りの直後（カレントサイクル）のデー
タ、値１のときは直前（オールドサイクル）のデータを
訂正することを示している。このため、アンド回路１１
６はノア回路１１４出力とイクスクルーシブオア回路１
１２出力と図８（Ｆ）に示すクロック信号ＳＷＰとのア
ンド演算を行ってバイオレーション期間のビットの区切
りの直前（オールドサイクル）のデータを訂正するとき
に値１の信号を出力する。このアンド回路１１６出力は
オア回路９８を通してＤ形フリップフロップ１００に供
給され、クロック信号ＰＬＬＣＬＫをインバータ１０１
で反転した信号の立上り時にラッチされ、更にＤ形フリ
ップフロップ１０２でクロック信号ＰＬＬＣＬＫの立上
り時にラッチされ、値１で訂正を指示する図８（Ｐ）に
示す信号ＥＣＣとしてイクスクルーシブオア回路５２，
８０夫々に供給される。
図８（Ｇ），（Ｈ），（Ｉ）に示す信号ＦＦ１，ＦＦ
２，ＦＦ３のノア演算を行う。その出力が値１であれ
ば、ＢＩＤＡＴＡ信号の値０の期間がクロック信号ＰＬ
ＬＣＬＫの１．５周期持続してビットの区切りで反転が
ないバイオレーション期間であることを表わしている。
ここでは図８（Ｇ）に示す信号ＦＦ１の期間Ｖで値１を
期待したいところである。また、バイオレーション期間
でイクスクルーシブオア回路１１２の出力は値０のとき
はビットの区切りの直後（カレントサイクル）のデー
タ、値１のときは直前（オールドサイクル）のデータを
訂正することを示している。このため、アンド回路１１
６はノア回路１１４出力とイクスクルーシブオア回路１
１２出力と図８（Ｆ）に示すクロック信号ＳＷＰとのア
ンド演算を行ってバイオレーション期間のビットの区切
りの直前（オールドサイクル）のデータを訂正するとき
に値１の信号を出力する。このアンド回路１１６出力は
オア回路９８を通してＤ形フリップフロップ１００に供
給され、クロック信号ＰＬＬＣＬＫをインバータ１０１
で反転した信号の立上り時にラッチされ、更にＤ形フリ
ップフロップ１０２でクロック信号ＰＬＬＣＬＫの立上
り時にラッチされ、値１で訂正を指示する図８（Ｐ）に
示す信号ＥＣＣとしてイクスクルーシブオア回路５２，
８０夫々に供給される。
【００２５】イクスクルーシブオア回路５２はバイオレ
ーション期間のビットの区切りの直前（オールドサイク
ル）を訂正するときは値１の信号ＥＣＣを供給されるの
で図８（Ｉ）に斜線で示す信号ＦＦ３を反転させ、イク
スクルーシブオア回路５４の出力する図８（Ｋ）に示す
信号ＧＯＯＤＤＴの斜線部を値１として、イクスクルー
シブオア回路５０で図８（Ｊ）に示す信号ＮＲＺＤＴの
ビットの区切りの直後（カレントサイクル）が訂正され
ないようにして図８（Ｌ）に示す信号ＤＡＴを生成す
る。この信号ＤＡＴは図８（Ｍ）に示すクロック信号Ｄ
ＥＮＡの値１の期間に図８（Ｎ）に示すクロックＤＴＣ
ＬＫの立上りでシフトレジスタを構成するフリップフロ
ップ６０にラッチされる。
ーション期間のビットの区切りの直前（オールドサイク
ル）を訂正するときは値１の信号ＥＣＣを供給されるの
で図８（Ｉ）に斜線で示す信号ＦＦ３を反転させ、イク
スクルーシブオア回路５４の出力する図８（Ｋ）に示す
信号ＧＯＯＤＤＴの斜線部を値１として、イクスクルー
シブオア回路５０で図８（Ｊ）に示す信号ＮＲＺＤＴの
ビットの区切りの直後（カレントサイクル）が訂正され
ないようにして図８（Ｌ）に示す信号ＤＡＴを生成す
る。この信号ＤＡＴは図８（Ｍ）に示すクロック信号Ｄ
ＥＮＡの値１の期間に図８（Ｎ）に示すクロックＤＴＣ
ＬＫの立上りでシフトレジスタを構成するフリップフロ
ップ６０にラッチされる。
【００２６】また、イクスクルーシブオア回路８０はバ
イオレーション期間のビットの区切りの直後（オールド
サイクル）を訂正するときに値１の信号ＥＣＣを供給さ
れ、フリップフロップ６０の出力信号を図８（Ｏ）の斜
線部に示すように値０から値１に反転して訂正し、フリ
ップフロップ６２に供給する。なお、図８（Ｎ）に示す
クロックＤＴＣＬＫの矢印Ｘが上記訂正のタイミングで
ある。
イオレーション期間のビットの区切りの直後（オールド
サイクル）を訂正するときに値１の信号ＥＣＣを供給さ
れ、フリップフロップ６０の出力信号を図８（Ｏ）の斜
線部に示すように値０から値１に反転して訂正し、フリ
ップフロップ６２に供給する。なお、図８（Ｎ）に示す
クロックＤＴＣＬＫの矢印Ｘが上記訂正のタイミングで
ある。
【００２７】なお、上記の図３に示す回路が訂正信号生
成手段に対応し、図１のイクスクルーシブオア回路５
０，５２，５４及びインバータ５６と図３のイクスクル
ーシブオア回路８０とがデータ訂正手段に対応する。上
記の図１乃至図３に示すデコード回路３２の訂正アルゴ
リズムを図９にまとめて示す。図９内でＥＸＯＲとはイ
クスクルーシブオアを表わしている。この訂正アルゴリ
ズムはＣＲＣチェックにおいて合格となる確率を高めよ
うとするものであって完全なエラー訂正を行えるもので
はない。しかし、上記のアルゴリズムを使用することに
より、実際の回路ではＣＲＣチェックのエラーレートを
約１／２とすることができ、ノイズに強い回路を実現で
きる。
成手段に対応し、図１のイクスクルーシブオア回路５
０，５２，５４及びインバータ５６と図３のイクスクル
ーシブオア回路８０とがデータ訂正手段に対応する。上
記の図１乃至図３に示すデコード回路３２の訂正アルゴ
リズムを図９にまとめて示す。図９内でＥＸＯＲとはイ
クスクルーシブオアを表わしている。この訂正アルゴリ
ズムはＣＲＣチェックにおいて合格となる確率を高めよ
うとするものであって完全なエラー訂正を行えるもので
はない。しかし、上記のアルゴリズムを使用することに
より、実際の回路ではＣＲＣチェックのエラーレートを
約１／２とすることができ、ノイズに強い回路を実現で
きる。
【００２８】
【発明の効果】上述の如く、請求項１に記載の発明は、
光ディスクから再生され、ビット区間毎に反転するべき
バイフェーズコード信号から２値データをデコードする
光ディスク装置のデコード回路において、前記バイフェ
ーズコード信号のビット区間毎の反転がなかったときビ
ットの区切りの直前又は直後の２値データを訂正するた
めの訂正信号を生成する訂正信号生成手段と、デコード
された２値データを前記訂正信号を用いて訂正するデー
タ訂正手段とを有する。
光ディスクから再生され、ビット区間毎に反転するべき
バイフェーズコード信号から２値データをデコードする
光ディスク装置のデコード回路において、前記バイフェ
ーズコード信号のビット区間毎の反転がなかったときビ
ットの区切りの直前又は直後の２値データを訂正するた
めの訂正信号を生成する訂正信号生成手段と、デコード
された２値データを前記訂正信号を用いて訂正するデー
タ訂正手段とを有する。
【００２９】このように、バイフェーズコード信号のビ
ット区間毎の反転がない場合に、そのビットの区切りの
直前又は直後の２値データを訂正するため、ノイズの影
響でデコードされた２値データにエラーが発生しても、
これが訂正され、２値データのエラーレートを低減でき
る。
ット区間毎の反転がない場合に、そのビットの区切りの
直前又は直後の２値データを訂正するため、ノイズの影
響でデコードされた２値データにエラーが発生しても、
これが訂正され、２値データのエラーレートを低減でき
る。
【図１】本発明のブロック図である。
【図２】本発明のブロック図である。
【図３】本発明のブロック図である。
【図４】光ディスク装置のブロック図である。
【図５】本発明を説明するための信号波形図である。
【図６】本発明を説明するための信号波形図である。
【図７】本発明を説明するための信号波形図である。
【図８】本発明を説明するための信号波形図である。
【図９】本発明の訂正アルゴリズムを示す図である。
２０ 光ディスク ２２ スピンドルモータ ２４ 光ピックアップ ２６ ＦＳＫ復調回路 ３０ ディジタルＰＬＬ回路 ３４ ディジタルスピンドルサーボ回路 ４２，４４，４６，６０〜７４，８４〜８８，１００，
１０２，１０６〜１１０ フリップフロップ ４８〜５４，８０，９０，１１２ イクスクルーシブオ
ア回路 ５６，１０１，１０４ インバータ ９２，９６，１１６ アンド回路 ９８ オア回路 １１４ ノア回路
１０２，１０６〜１１０ フリップフロップ ４８〜５４，８０，９０，１１２ イクスクルーシブオ
ア回路 ５６，１０１，１０４ インバータ ９２，９６，１１６ アンド回路 ９８ オア回路 １１４ ノア回路
Claims (1)
- 【請求項１】 光ディスクから再生され、ビット区間毎
に反転するべきバイフェーズコード信号から２値データ
をデコードする光ディスク装置のデコード回路におい
て、 前記バイフェーズコード信号のビット区間毎の反転がな
かったときビットの区切りの直前又は直後の２値データ
を訂正するための訂正信号を生成する訂正信号生成手段
と、 デコードされた２値データを前記訂正信号を用いて訂正
するデータ訂正手段とを有することを特徴とする光ディ
スク装置のデコード回路。
Priority Applications (7)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9170075A JPH1116299A (ja) | 1997-06-26 | 1997-06-26 | 光ディスク装置のデコード回路 |
| US09/084,359 US6175542B1 (en) | 1997-05-29 | 1998-05-22 | Demodulation circuit, a decode circuit and a digital PLL circuit for an optical disc apparatus |
| EP05020394A EP1610327A1 (en) | 1997-05-29 | 1998-05-28 | A decode circuit and an optical disc apparatus |
| EP98304217A EP0881640B1 (en) | 1997-05-29 | 1998-05-28 | Digital PLL circuit for an optical disc apparatus |
| DE69832844T DE69832844T2 (de) | 1997-05-29 | 1998-05-28 | Digitale PLL-Schaltung für optisches Plattengerät |
| EP05020395A EP1610328A1 (en) | 1997-05-29 | 1998-05-28 | A demodulation circuit and an optical disc apparatus |
| US09/620,054 US6359949B1 (en) | 1997-05-29 | 2000-07-20 | Demodulation circuit, a decode circuit and a digital PLL circuit for an optical disc apparatus |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9170075A JPH1116299A (ja) | 1997-06-26 | 1997-06-26 | 光ディスク装置のデコード回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1116299A true JPH1116299A (ja) | 1999-01-22 |
Family
ID=15898186
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9170075A Pending JPH1116299A (ja) | 1997-05-29 | 1997-06-26 | 光ディスク装置のデコード回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1116299A (ja) |
-
1997
- 1997-06-26 JP JP9170075A patent/JPH1116299A/ja active Pending
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20050426 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20050913 |