JPH11154871A - Ｄ／ａ変換装置 - Google Patents

Abstract

(57)【要約】 【課題】 ＰＷＭの様に高いクロックを必要とせず、ま
たＤ／Ａ変換回路に高い精度を必要としないＤ／Ａ変換
装置を実現すること。 【構成】 入力端子101からの入力信号はディジタルフ
ィルタ102で帯域制限かつオーバーサンプリングされ、
ノイズシェーパ103で語長制限されデコーダ104に入力さ
れる。デコーダ104はノイズシェーパ103の出力を１ビッ
トのデータ列に変換し、１ビットのＤ／Ａ変換器列105
を通じてアナログ信号に変換する。加算器106はこの出
力を合成し、出力端子107から出力する。上記デコーダ1
04にノイズシェーパの特性を持たせることで１ビットＤ
／Ａ変換器列105で発生する誤差を除去できる効果が得
られる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ディジタル信号を
アナログ信号に変換するＤ／Ａ変換装置に関するもので
あり、特に入力されたディジタル信号をディジタルフィ
ルタとノイズシェーパでオーバーサンプリング及びビッ
ト圧縮を行う型のＤ／Ａ変換装置に関するものである。

【０００２】

【従来の技術】入力されたディジタル信号をディジタル
フィルタとノイズシェーパでオーバーサンプリング及び
ビット圧縮を行う型のＤ／Ａ変換装置は、入力信号の振
幅精度を時間軸精度に変換することで、回路に高精度の
トリミングをしなくとも高い変換精度が実現できる。こ
の様なＤ／Ａ変換装置としては、例えば雑誌『ラジオ技
術』１９８８年５月号pp140〜143に記載されているよう
なＤ／Ａ変換装置があった。

【０００３】以下に、従来のＤ／Ａ変換装置について説
明する。

【０００４】図５はＤ／Ａ変換装置のブロック図であ
る。図５において、５０１はディジタルフィルタ、５０
２はノイズシェーパ、５０３はパルス幅変調器(ＰＷ
Ｍ)、５０４は１ビットＤ／Ａ変換器、５０５はローパ
スフィルタである。

【０００５】まず、ディジタルフィルタ５０１は入力信
号のサンプリング周波数をｍ倍（ｍは２以上の整数)の
サンプリング周波数に変換しかつｆｓ／２以上の(ｆｓ
はサンプリング周波数)不要帯域を減衰させる。次に、
ノイズシェーパ５０２はディジタルフィルタ５０１の出
力信号の語長制限とノイズの周波数特性を所定の特性に
変化させる。つまり、ノイズシェーパ５０２への入力信
号はｆｓ／２以下の周波数帯域において元の信号と同等
の精度を有するサンプリング周波数が高く語長が小さい
信号に変換される。次に、パルス幅変調器５０３はノイ
ズシェーパ５０２の出力信号を１ビットの信号に変換す
る。そして、１ビットＤ／Ａ変換器５０４はパルス幅変
調器５０３の出力信号をアナログ信号に変換する。ロー
パスフィルタ５０５は１ビットＤ／Ａ変換器５０４の出
力から所望の帯域(ｆｓ／２以下)の信号を取り出して出
力信号を生成する。

【０００６】以上のように、入力信号の振幅精度を時間
軸精度に変換することで回路に高精度のトリミングをし
なくとも高い変換精度が実現できる。

【０００７】

【発明が解決しようとする課題】しかしながら上記従来
の構成では、以下に示す問題点を有していた。

【０００８】即ち、パルス幅変調器においてノイズシェ
ーパで語長制限したデータを１ビットのディジタル信号
に変換する際に高速のクロックが必要となる。例えば、
ノイズシェーパの出力が１１値、６４ｆｓであれば、パ
ルス幅変調器のクロック周波数は少なくとも１１×６４
ｆｓとなる。そのため、不要輻射ノイズが広い周波数帯
にわたって発生するという問題点を有していた。

【０００９】また、高速クロックはそのパルス幅が小さ
いため高精度なクロックが得られにくい。そのため、ク
ロックのパルス幅変動がパルス幅変調器の出力信号のパ
ルス幅を変動させる。即ち、クロックの精度がＤ／Ａ変
換器全体の精度を決定するという問題点を有していた。

【００１０】本発明は上記従来の問題点を解決するもの
で、高速クロックを必要としないため不要輻射ノイズの
発生が小さい、また高速クロックを必要とせずかつ、Ｄ
／Ａ変換器で発生するノイズや歪みを低減する構成を持
つため、クロック精度の影響を受けにくいＤ／Ａ変換器
を提供することを目的とする。

【００１１】

【課題を解決するための手段】この目的を達成するため
に、請求項１記載の発明は、入力されたディジタル信号
の不要な帯域を減衰させかつサンプリング周波数をｍ倍
(ｍ≧２)するディジタルフィルタと、前記ディジタルフ
ィルタの出力信号の語長制限とノイズの周波数特性を所
定の特性に変化させる第１のノイズシェーパと、前記第
１のノイズシェーパの出力信号を１ビットの信号列に変
換するデコーダと、前記デコーダの出力をアナログ信号
に変換する１ビットＤ／Ａ変換器列と、前記１ビットＤ
／Ａ変換器列の出力を加算する加算器とを備え、前記デ
コーダは、前記第１のノイズシェーパが出力するｋ通り
の値を０から始まる連続した正の整数値に変換する第１
の変換器と、前記第１の変換器の出力を入力とする第２
のノイズシェーパを少なくとも(ｋ−１)個とを備え、前
記第１のノイズシェーパが出力するｋ通り(ｋは正の整
数)の値を持つ信号に対して、少なくとも(ｋ−１)個の
１ビットの信号列を出力するものであり、前記第２のノ
イズシェーパは、前記第１の変換器の出力信号と帰還信
号を加算する第１の加算器と、前記第１の加算器の出力
を量子化する量子化器と、前記量子化器の出力に重み付
けを与える係数器と、前記量子化器の入力から前記係数
器の出力を減算する第２の加算器と、前記第２の加算器
の出力を入力とする所定の伝達特性を有するフィルタ
と、前記量子化器の出力を１ビットの信号列に変換する
第２の変換器とを有し、前記第１の加算器に入力される
前記帰還信号は前記フィルタの出力であり、前記フィル
タは、０から始まる少なくとも(ｋ−１)個の独立しかつ
連続した正の整数値を初期値に持ち、前記量子化器は、
少なくとも(ｋ−１)個ある前記第２の加算器の出力が０
から始まる少なくとも(ｋ−１)個の独立しかつ連続した
値で、かつ出力の総和が所定の値で一定になるように前
記第１の加算器の出力を量子化することを特徴とするＤ
／Ａ変換装置であり、以下のような作用をする。

【００１２】即ち、入力信号はディジタルフィルタで帯
域制限かつオーバーサンプリングされ、ノイズシェーパ
で語長制限されデコーダに入力される。デコーダはノイ
ズシェーパの出力信号を１ビットのデータ列に変換し、
１ビットのＤ／Ａ変換列を通じてアナログ信号に変換す
る様にしている。

【００１３】また、請求項２記載の発明は、前記フィル
タは、１−(１−ｚ^-1)²で記述される伝達特性を持ち、
前記量子化器は、前記第１の加算器の出力が負であれ
ば−１を、正であれば前記第１の加算器の出力を前記１
ビットＤ／Ａ変換器の数(少なくとも(ｋ−１)個)で除算
後整数に量子化した値をまた前記量子化値が３以上の場
合は２を出力し、 前記第２の変換器は、前記量子化器
が出力する４値の信号(−１，０，１，２)を１ビットの
信号列に変換することを特徴とする請求項１記載のＤ／
Ａ変換器であり、以下のような作用をする。

【００１４】即ち、入力信号はディジタルフィルタで帯
域制限かつオーバーサンプリングされ、ノイズシェーパ
で語長制限されデコーダに入力される。デコーダは２次
のノイズシェーパの伝達特性を有し、第１のノイズシェ
ーパの出力信号を１ビットのデータ列に変換し、１ビッ
トのＤ／Ａ変換列を通じてアナログ信号に変換する様に
している。

【００１５】

【発明の実施の形態】以下に本発明の実施の形態を図面
を参照しながら説明する。

【００１６】（実施の形態１）図１は本発明の第１の実
施の形態におけるＤ／Ａ変換装置のブロック図を示す。

【００１７】図１において、１０１は入力端子、１０２
はディジタルフィルタ、１０３はノイズシェーパ、１０
４はデコーダ、１０５は１ビットＤ／Ａ変換器列、１０
６は加算器、１０７は出力端子である。

【００１８】図２は、上記デコーダ１０４の詳しい内容
を示す図である。図２において、２０１は入力端子、２
０２は変換器、２０３はノイズシェーパ、２０４は加算
器、２０５は量子化器、２０６は係数器、２０７は加算
器、２０８はフィルタ、２０９は変換器である。

【００１９】この様に構成された本発明の第１の実施の
形態のＤ／Ａ変換装置について、以下その動作について
説明する。

【００２０】入力端子１０１を通じてディジタル信号が
入力される。この信号がコンパクトディスク(ＣＤ)から
再生されたものであれば、サンプリング周波数(ｆｓ)４
４.１ｋＨｚ、語長１６ビットの信号である。

【００２１】ディジタルフィルタ１０２は、入力端子１
０１を介して入力された信号のサンプリング周波数をｍ
倍(ｍは正の整数)し、かつ不要な帯域を減衰させる。Ｃ
Ｄを例に取れば、ｍは４か８で、２０ｋＨｚ以上を６０
ｄＢ以上減衰させるのが一般的である。

【００２２】次に、ノイズシェーパ１０３はディジタル
フィルタ１０２の出力を数ビットの語長を持つディジタ
ル信号に変換する。このとき入力端子１０１から入力さ
れた信号のｆｓ／２以下の周波数帯域における性能(ダ
イナミックレンジ)を劣化させずに語長制限するため
に、オーバーサンプリング及び量子化ノイズの周波数特
性を所望の特性(ｆｓ／２以下の周波数帯域で元の入力
信号と同等のダイナミックレンジが得られる)に変換す
る。ＣＤを例にとれば、入力された信号(１６ビット以
上、４ｆｓまたは８ｆｓ、１６ビット以上になるのはデ
ィジタルフィルタでの演算誤差をできるだけ少なくする
ためである。)を１〜４ビット(２〜１６値)程度に語長
制限、３２ｆｓ〜２５６ｆｓ程度にオーバーサンプリン
グ、量子化ノイズの周波数特性を１〜５次程度の微分特
性またはハイパス特性に変換するのが一般的である。本
実施の形態１ではノイズシェーパ１０３の出力語長は３
値(１.５８ビット)以上とする。

【００２３】デコーダ１０４は、ノイズシェーパ１０３
の出力(ｋ値)を少なくとも(ｋ−１)個の１ビット(２値)
の信号列に変換する。入力がｋ値であるにもかかわらず
出力が(ｋ−１)個で十分なのは、入力が０の場合は(ｋ
−１)個の出力を全て０にすれば実現できるから、この
場合を省略することができ、少なくとも(ｋ−１)個の出
力で実現できる。以降、デコーダはｋ値の入力に対して
(ｋ−１)個の１ビット信号列を出力する場合を例にとっ
て説明する。

【００２４】１ビットＤ／Ａ変換器列１０５は、(ｋ−
１)個の１ビットＤ／Ａ変換器で構成され、デコーダ１
０４の出力をアナログ信号に変換する。

【００２５】そして、加算器１０６は(ｋ−１)個の１ビ
ットＤ／Ａ変換器の出力を加算し、出力端子１０７を介
して信号を出力する。

【００２６】次に、デコーダ１０４の動作を図２を用い
て説明する。

【００２７】まず、変換器２０２は、入力端子２０１か
ら入力されたｋ値の信号(ノイズシェーパ１０３の出力)
を０から始まる連続した正の整数値に変換する。例え
ば、入力が−２〜＋２の５値の信号であればこの信号を
０〜４の５値の信号に変換することを意味する。

【００２８】この様に変換された信号は(ｋ−１)個ある
ノイズシェーパ２０３にて１ビットの信号列に変換さ
れ、そして１ビットＤ／Ａ変換器列１０５でアナログ信
号に返還後、加算器１０６で加算され出力端子１０７か
ら出力される。

【００２９】次に、ノイズシェーパ２０３の動作を説明
する。加算器２０４は変換器２０２の出力とフィルタ２
０８の出力を加算する。そして、量子化器２０５は加算
器２０４の出力を量子化する。加算器２０７は量子化器
２０５の入力信号から係数器２０６で量子化器２０５の
出力に対して重み付けを行った出力信号の差、即ち量子
化器２０５で発生した量子化ノイズを算出する。フィル
タ２０８はこの量子化ノイズの周波数特性を所望の特性
に変換し、加算器２０４に出力する。以上の構成で、ノ
イズシェーパ２０３を構成する。そして、変換器２０９
は量子化器２０５の出力階調に応じて信号を１ビットの
信号に変換している。

【００３０】ここで、量子化器２０５は加算器２０４の
出力を(ｋ−１)で除算し、除算結果を整数化する。更に
(ｋ−１)個あるノイズシェーパ２０３で発生する量子化
ノイズの総和が一定値になるように算出した整数値を制
御している。具体的には、フィルタ２０８の初期値を０
から始まる(ｋ−１)個の独立しかつ連続した正の整数値
とし、かつ(ｋ−１)個ある加算器２０７の出力(−Ｎｉ)
が０から始まる(ｋ−１)個の独立しかつ連続した値にな
るようにしている。この様にして、量子化器２０５は加
算器２０４の出力を量子化している。

【００３１】また、変換器２０９は、量子化器２０５の
出力サンプリングレートを量子化器２０５の階調数倍
し、この階調数倍したサンプリングレートのパルス幅を
持つパルスを量子化器２０５の出力値に応じた数出力す
る。この様にして、変換器２０９は量子化器２０５の出
力を１ビットの信号列に変換している。

【００３２】以上を数式を用いて説明する。ノイズシェ
ーパ２０３の入力信号をｘ、フィルタ２０８の伝達関数
をＨ(ｚ)、各量子化器２０５で発生する量子化ノイズを
Ｎｉ(ｉ＝０，１，…，ｋ−１)、各量子化器２０５の出
力をＱｉ、各１ビットＤ／Ａ変換器の出力及び発生する
誤差をそれぞれＤｉ及びＥｉ、各１ビットＤ／Ａ変換器
の出力値の総加平均値をＤ、加算器１０６の出力をｙと
すると(数１)、(数２)、(数３)が成立する。ここで、数
式は量子化器２０５のサンプリングレートを基準に表現
している。そのため、変換器２０９の出力は量子化器２
０５の出力と同一になるため省いている。

【００３３】

【数１】

【００３４】

【数２】

【００３５】

【数３】 また、１ビットＤ／Ａ変換器の出力の平均値Ｄは総加平
均であるから(数４)で算出できる。

【００３６】

【数４】 従って、(数２)と(数４)より(数５)の関係が成立する。

【００３７】

【数５】 以上の数式を用いて(数３)を整理すると(数６)となる。

【００３８】

【数６】 また、量子化器２０５は量子化ノイズＮｉの総和が一定
になるように加算器２０４の出力を量子化している。
(数７)

【００３９】

【数７】 また、｛１−Ｈ(ｚ)｝を微分特性とすると、｛１−Ｈ
(ｚ)｝と一定値との積、即ち一定値の微分は０となる。
(数８)

【００４０】

【数８】 以上より、(数９）、(数１０)が成立するから、出力ｙ
は(数１１)となる。

【００４１】

【数９】

【００４２】

【数１０】

【００４３】

【数１１】 従って、(数１１)より加算器１０６の出力は１ビットＤ
／Ａ変換器の出力平均値Ｄとノイズシェーパ１０３の出
力との積と、１ビットＤ／Ａ変換器で発生する誤差と
｛１−Ｈ(ｚ)｝との積の和で表現できる。｛１−Ｈ
(ｚ)｝は微分特性であるため、ｆｓ／２以下の帯域で１
ビットＤ／Ａ変換器で発生する誤差成分を小さくでき、
１ビットＤ／Ａ変換器の回路精度を高めなくても、精度
の良いＤ／Ａ変換装置を提供できる。

【００４４】以上の様に、本発明の第１の実施の形態に
示したＤ／Ａ変換装置はディジタルフィルタ及びノイズ
シェーパで帯域制限、オーバーサンプリング、語長制
限、及び量子化ノイズの周波数特性変換を行い、そのデ
ータをデコーダで１ビットの信号列に変換し、１ビット
のＤ／Ａ変換器列でアナログ信号に変換し加算器で加算
して出力する構成を有している。

【００４５】そのため、ノイズシェーパの出力をＰＷＭ
を用いて１ビット信号に変換する必要がないため高いク
ロックを必要としない。そのため、不要輻射ノイズの発
生が少なくなる。また、１ビットＤ／Ａ変換器で発生す
る誤差はデコーダのノイズシェーパ特性により低減でき
る。そのため、１ビットＤ／Ａ変換器の回路精度を高め
なくとも高精度なＤ／Ａ変換装置が実現できる。

【００４６】（実施の形態２）図３は本発明の第２の実
施の形態におけるＤ／Ａ変換装置のデコーダのブロック
図を示す。

【００４７】図３において、３０１は入力端子、３０２
は変換器、３０３はノイズシェーパ、３０４は加算器、
３０５は量子化器、３０６は係数器、３０７は加算器、
３０８はフィルタ、３０９は変換器である。

【００４８】また、図４は図３に示した変換器３０９の
動作説明図を示す。

【００４９】この様に構成された本発明の第２の実施の
形態のＤ／Ａ変換装置について、以下その動作について
説明する。ここでは、本発明の第１の実施の形態と異な
る動作をする部分を中心に説明をする。デコーダ１０４
の動作を図３を用いて説明する。

【００５０】まず、変換器３０２は、入力端子３０１か
ら入力されたｋ値の信号(ノイズシェーパ１０３の出力)
を０から始まる連続した正の整数値に変換する。例え
ば、入力が−２〜＋２の５値の信号であればこの信号を
０〜４の５値の信号に変換することを意味する。

【００５１】この様に変換された信号は(ｋ−１)個ある
ノイズシェーパ３０３にて１ビットの信号列に変換さ
れ、そして１ビットＤ／Ａ変換器列１０５でアナログ信
号に返還後加算器１０６で加算され出力端子１０７から
出力される。

【００５２】次に、ノイズシェーパ３０３の動作を説明
する。加算器３０４は変換器３０２の出力とフィルタ３
０８の出力を加算する。そして、量子化器３０５は加算
器３０４の出力を量子化する。加算器３０７は量子化器
３０５の入力信号から係数器３０６で量子化器３０５の
出力を重み付けした出力信号の差を算出する。即ち量子
化器３０５で発生した量子化ノイズを算出する。フィル
タ３０８はこの量子化ノイズの周波数特性を所望の特性
に変換し、加算器３０４に出力する。以上の構成で、ノ
イズシェーパ３０３を構成する。本第２の実施の形態で
はフィルタ３０８の伝達関数が１−(１−ｚ^-1)²である
ため、(数１)より全体では２次のノイズシェーパを構成
する。

【００５３】そして、量子化器３０５は(数７)を満たす
ために以下の動作をする。まず、(ｋ−１)個のフィルタ
３０８は２次の多項式であるため、各々において２個の
初期値を有する。この２つの初期値を同一とし、かつ０
から始まる(ｋ−１)個の連続した正の整数値とし、加算
器３０４の出力が負であれば−１を出力する。また、正
であれば加算器３０４の出力を１ビットＤ／Ａ変換器の
数(少なくとも(ｋ−１)個)で除算し、その結果を整数に
量子化し出力する。更に、量子化値が２以上にならない
様に３以上は２を出力する。

【００５４】具体例を示す。入力端子３０１に入力され
る信号は−２〜＋２の５値の信号で｛−２，−１，０，
１，２，０｝の信号が入力した場合の各部の出力値を表
１に示す。ここでは、説明を簡単化するために１ビット
Ｄ／Ａ変換器１０５の振幅値を１、発生する変換誤差を
０としている。この表１より、入力信号である変換器３
０２の出力と出力端子１０７から出力される信号とが一
対一で対応していることがわかる。

【表１】

【００５５】次に量子化器３０５から出力される４値の
信号(−１，０，１，２)は、変換器３０９で１ビットの
信号列に変換される。即ち、図４において、(ａ)は変換
器３０９の入力信号波形、(ｂ)は変換器３０９の出力信
号波形である。図４に示すように、量子化器３０５の出
力信号に１を加算する。次に、量子化器３０５の出力信
号のサンプリングレート(３Ｔ)を３つに分割(Ｔ)し、各
値に対応した数のパルス幅Ｔのパルスを出力すること
で、量子化器３０５の出力を１ビットの信号列に変換し
ている。

【００５６】以上のようにして、全体としてノイズシェ
ーパ３０３は２次のノイズシェーパ特性を実現してい
る。その結果、ｆｓ／２以下の帯域で１ビットＤ／Ａ変
換器で発生する誤差成分を小さくでき、１ビットＤ／Ａ
変換器の回路精度を高めなくても、精度の良いＤ／Ａ変
換装置を提供できる。

【００５７】以上の様に、本発明の第２の実施の形態に
示したＤ／Ａ変換装置はディジタルフィルタ及びノイズ
シェーパで帯域制限、オーバーサンプリング、語長制
限、及び量子化ノイズの周波数特性変換を行い、そのデ
ータをデコーダで１ビットの信号列に変換し、１ビット
のＤ／Ａ変換器列でアナログ信号に変換し加算器で加算
して出力する構成を有している。

【００５８】そのため、ノイズシェーパの出力をＰＷＭ
を用いて１ビット信号に変換する必要がないため高いク
ロックを必要としない。そのため、不要輻射ノイズの発
生が少なくなる。また、デコーダの伝達特性がノイズシ
ェーパの特性を持つため１ビットＤ／Ａ変換器で発生す
る誤差を低減できる。そのため、１ビットＤ／Ａ変換器
の回路精度を高めるなくとも高精度なＤ／Ａ変換装置が
実現できる。

【００５９】

【発明の効果】以上の様に、本発明は、入力された信号
をディジタルフィルタ及びノイズシェーパで帯域制限、
オーバーサンプリング、語長制限、及び量子化ノイズの
周波数特性変換を行い、そのデータをデコーダで１ビッ
トの信号列に変換し、１ビットのＤ／Ａ変換器列でアナ
ログ信号に変換し加算器で加算して出力することで、ノ
イズシェーパの出力をＰＷＭを用いて１ビット信号に変
換する必要がないため高いクロックを必要としない。そ
のため、不要輻射ノイズの発生が少なくなる効果が得ら
れる。

【００６０】また、１ビットＤ／Ａ変換器で発生する誤
差はデコーダのノイズシェーパ特性により低減できる。
そのため、１ビットＤ／Ａ変換器の回路精度を高めなく
とも高精度なＤ／Ａ変換装置が実現できる効果が得られ
る。

【図面の簡単な説明】

【図１】本発明の第１の実施の形態におけるＤ／Ａ変換
装置の構成を示すブロック図

【図２】本発明の第１の実施の形態におけるデコーダを
中心とする詳しいブロック図

【図３】本発明の第２の実施の形態におけるＤ／Ａ変換
装置の構成を示すブロック図

【図４】本発明の第２の実施の形態におけるＤ／Ａ変換
装置の動作を説明するタイミングチャート

【図５】従来のＤ／Ａ変換装置の構成を示すブロック図

【符号の説明】

１０１ 入力端子 １０２ ディジタルフィルタ １０３ ノイズシェーパ １０４ デコーダ １０５ １ビットＤ／Ａ変換器列 １０６ 加算器 １０７ 出力端子

Claims (2)

【特許請求の範囲】
1. 【請求項１】 入力されたディジタル信号の不要な帯域
   を減衰させかつサンプリング周波数をｍ倍(ｍ≧２)する
   ディジタルフィルタと、 前記ディジタルフィルタの出力信号の語長制限とノイズ
   の周波数特性を所定の特性に変化させる第１のノイズシ
   ェーパと、 前記第１のノイズシェーパの出力信号を１ビットの信号
   列に変換するデコーダと、 前記デコーダの出力をアナログ信号に変換する１ビット
   Ｄ／Ａ変換器列と、 前記１ビットＤ／Ａ変換器列の出力を加算する加算器と
   を備え、 前記デコーダは、前記第１のノイズシェーパが出力する
   ｋ通りの値を０から始まる連続した正の整数値に変換す
   る第１の変換器と、前記第１の変換器の出力を入力とす
   る第２のノイズシェーパを少なくとも(ｋ−１)個とを備
   え、前記第１のノイズシェーパが出力するｋ通り(ｋは
   正の整数)の値を持つ信号に対して、少なくとも(ｋ−
   １)個の１ビットの信号列を出力するものであり、 前記第２のノイズシェーパは、前記第１の変換器の出力
   信号と帰還信号を加算する第１の加算器と、前記第１の
   加算器の出力を量子化する量子化器と、 前記量子化器の出力に重み付けを与える係数器と、前記
   量子化器の入力から前記係数器の出力を減算する第２の
   加算器と、前記第２の加算器の出力を入力とする所定の
   伝達特性を有するフィルタと、前記量子化器の出力を１
   ビットの信号列に変換する第２の変換器とを有し、 前記第１の加算器に入力される前記帰還信号は前記フィ
   ルタの出力であり、 前記フィルタは、０から始まる少なくとも(ｋ−１)個の
   独立しかつ連続した正の整数値を初期値に持ち、 前記量子化器は、少なくとも(ｋ−１)個ある前記第２の
   加算器の出力が０から始まる少なくとも(ｋ−１)個の独
   立しかつ連続した値で、かつ出力の総和が所定の値で一
   定になるように前記第１の加算器の出力を量子化するこ
   とを特徴とするＤ／Ａ変換装置。
2. 【請求項２】 前記フィルタは、１−(１−ｚ^-1)²で記
   述される伝達特性を持ち、 前記量子化器は、前記第１
   の加算器の出力が負であれば−１を、正であれば前記第
   １の加算器の出力を前記１ビットＤ／Ａ変換器の数(少
   なくとも(ｋ−１)個)で除算後整数に量子化した値をま
   た前記量子化値が３以上の場合は２を出力し、 前記第
   ２の変換器は、前記量子化器が出力する４値の信号(−
   １，０，１，２)を１ビットの信号列に変換することを
   特徴とする請求項１記載のＤ／Ａ変換器。