JPH11154747A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH11154747A JPH11154747A JP32074397A JP32074397A JPH11154747A JP H11154747 A JPH11154747 A JP H11154747A JP 32074397 A JP32074397 A JP 32074397A JP 32074397 A JP32074397 A JP 32074397A JP H11154747 A JPH11154747 A JP H11154747A
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Abstract
(57)【要約】
【課題】 ＭＯＳトランジスタのゲート酸化膜の耐電圧
を向上させ、また、初期故障率を低下させる。 【解決手段】 本発明は、ＭＯＳトランジスタを製造す
る際、Ｓｉ基板１上にＳＴＩを形成してイオン注入を行
う第１の工程と、Ｓｉ基板上に第１のゲート酸化膜４を
形成する第２の工程と、第１のゲート酸化膜をその一部
を残してエッチングする第３の工程と、Ｓｉ基板上に第
２のゲート酸化膜５を形成し、ゲート電極６をパターニ
ングする第４の工程を含み、Ｓｉ基板の拡散層端部にお
ける第１のゲート酸化膜を局部的に厚く形成する半導体
装置の製造方法を提供する。
を向上させ、また、初期故障率を低下させる。 【解決手段】 本発明は、ＭＯＳトランジスタを製造す
る際、Ｓｉ基板１上にＳＴＩを形成してイオン注入を行
う第１の工程と、Ｓｉ基板上に第１のゲート酸化膜４を
形成する第２の工程と、第１のゲート酸化膜をその一部
を残してエッチングする第３の工程と、Ｓｉ基板上に第
２のゲート酸化膜５を形成し、ゲート電極６をパターニ
ングする第４の工程を含み、Ｓｉ基板の拡散層端部にお
ける第１のゲート酸化膜を局部的に厚く形成する半導体
装置の製造方法を提供する。
Description
【０００１】
【発明の属する技術分野】本発明は、ＭＯＳトランジス
タ型半導体装置及びその製造方法に関するものである。
タ型半導体装置及びその製造方法に関するものである。
【０００２】
【従来の技術】素子分離プロセスには、従来からＬＯＣ
ＯＳ（Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌ
ｉｃｏｎ）による素子分離法が採用されていたが、微細
な素子分離法には、現在はＳＴＩ（Ｓｈａｌｌｏｗ Ｔ
ｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）による素子分離法が
採用されている。
ＯＳ（Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌ
ｉｃｏｎ）による素子分離法が採用されていたが、微細
な素子分離法には、現在はＳＴＩ（Ｓｈａｌｌｏｗ Ｔ
ｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）による素子分離法が
採用されている。
【０００３】従来の多電源用ＭＯＳトランジスタの製造
方法について図３を参照して説明する。
方法について図３を参照して説明する。
【０００４】まず、図３（ａ）に示されるように、多電
源用ＭＯＳトランジスタ、例えば、ゲート酸化膜厚が異
なる低電圧電源ＭＯＳ（２．５Ｖ用）トランジスタと高
電圧電源ＭＯＳ（３．３Ｖ用）トランジスタを同一チッ
プ上に形成する際、Ｓｉ基板１上にリソグラフィ技術及
びドライエッチング技術により所望のパターニング及び
Ｓｉのエッチングを５００ｎｍ程度行い、ＣＶＤ（Ｃｈ
ｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ 化
学的気相成長法）技術により埋め込みプラズマ酸化膜２
を６００ｎｍ程度形成し、Ｓｉ基板１の表面の平坦化を
行い、ＳＴＩを形成する。これにより、幅３００ｎｍ程
度の拡散層をＳｉ基板１に形成する。更に、拡散層とな
る箇所にフォトレジスト３のパターニングを行う。更
に、ウェル形成又はトランジスタ特性の制御を行うため
に、高低両電圧電源ＭＯＳトランジスタに応じて別々に
イオン注入を行う。フォトレジスト３は、イオン注入後
に除去される。
源用ＭＯＳトランジスタ、例えば、ゲート酸化膜厚が異
なる低電圧電源ＭＯＳ（２．５Ｖ用）トランジスタと高
電圧電源ＭＯＳ（３．３Ｖ用）トランジスタを同一チッ
プ上に形成する際、Ｓｉ基板１上にリソグラフィ技術及
びドライエッチング技術により所望のパターニング及び
Ｓｉのエッチングを５００ｎｍ程度行い、ＣＶＤ（Ｃｈ
ｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ 化
学的気相成長法）技術により埋め込みプラズマ酸化膜２
を６００ｎｍ程度形成し、Ｓｉ基板１の表面の平坦化を
行い、ＳＴＩを形成する。これにより、幅３００ｎｍ程
度の拡散層をＳｉ基板１に形成する。更に、拡散層とな
る箇所にフォトレジスト３のパターニングを行う。更
に、ウェル形成又はトランジスタ特性の制御を行うため
に、高低両電圧電源ＭＯＳトランジスタに応じて別々に
イオン注入を行う。フォトレジスト３は、イオン注入後
に除去される。
【０００５】次に、図３（ｂ）に示されるように、Ｓｉ
基板１上に熱酸化により第１のゲート酸化膜４を５ｎｍ
程度形成する。更に、拡散層となる箇所にフォトレジス
ト３′のパターニングを行う。更に、リソグラフィ技術
及びエッチング技術により、低電圧電源ＭＯＳトランジ
スタ部の第１のゲート酸化膜４のエッチングを行う。フ
ォトレジスト３′は、エッチング後に除去される。
基板１上に熱酸化により第１のゲート酸化膜４を５ｎｍ
程度形成する。更に、拡散層となる箇所にフォトレジス
ト３′のパターニングを行う。更に、リソグラフィ技術
及びエッチング技術により、低電圧電源ＭＯＳトランジ
スタ部の第１のゲート酸化膜４のエッチングを行う。フ
ォトレジスト３′は、エッチング後に除去される。
【０００６】その後、図３（ｃ）に示されるように、フ
ォトレジスト３′の剥離後に、Ｓｉ基板１上に熱酸化に
より第２のゲート酸化膜５を６ｎｍ程度形成する。
ォトレジスト３′の剥離後に、Ｓｉ基板１上に熱酸化に
より第２のゲート酸化膜５を６ｎｍ程度形成する。
【０００７】続いて、図３（ｄ）に示されるように、Ｓ
ｉ基板１の表面にゲート電極材を２００ｎｍ程度スパッ
タし、リソグラフィ技術及びドライエッチング技術によ
り、所望のゲート電極６をパターニングする。
ｉ基板１の表面にゲート電極材を２００ｎｍ程度スパッ
タし、リソグラフィ技術及びドライエッチング技術によ
り、所望のゲート電極６をパターニングする。
【０００８】上述したように、高低両電圧電源ＭＯＳト
ランジスタの各ゲート酸化膜にかかる電界を同じレベル
にするために、低電圧電源ＭＯＳトランジスタでは薄い
ゲート酸化膜を、高電圧電源トランジスタでは厚いゲー
ト酸化膜を、それぞれ採用する。
ランジスタの各ゲート酸化膜にかかる電界を同じレベル
にするために、低電圧電源ＭＯＳトランジスタでは薄い
ゲート酸化膜を、高電圧電源トランジスタでは厚いゲー
ト酸化膜を、それぞれ採用する。
【０００９】
【発明が解決しようとする課題】前記従来の多電源用Ｍ
ＯＳトランジスタには、次の欠点があった。ゲート酸化
膜の工程時に、低電圧電源ＭＯＳトランジスタの拡散層
端部が鋭角なために、酸化膜が形成されにくい。したが
って、ゲート酸化膜は、所望の厚さに形成されず、薄膜
化する。
ＯＳトランジスタには、次の欠点があった。ゲート酸化
膜の工程時に、低電圧電源ＭＯＳトランジスタの拡散層
端部が鋭角なために、酸化膜が形成されにくい。したが
って、ゲート酸化膜は、所望の厚さに形成されず、薄膜
化する。
【００１０】よって、極薄なゲート酸化膜を使用するＭ
ＯＳトランジスタにおいて、拡散層端部のゲート電極下
のゲート酸化膜のゲート耐電圧の低下及び真性破壊寿命
（偶発故障を除いた真のゲート酸化膜の寿命）の低下
が、発生していた。
ＯＳトランジスタにおいて、拡散層端部のゲート電極下
のゲート酸化膜のゲート耐電圧の低下及び真性破壊寿命
（偶発故障を除いた真のゲート酸化膜の寿命）の低下
が、発生していた。
【００１１】そこで、本発明は、前記従来の技術の欠点
を改良し、ＭＯＳトランジスタのゲート酸化膜の耐電圧
を向上させ、また、初期故障率を低下させることを図る
ものである。
を改良し、ＭＯＳトランジスタのゲート酸化膜の耐電圧
を向上させ、また、初期故障率を低下させることを図る
ものである。
【００１２】
【課題を解決するための手段】本発明は、前記課題を解
決するため、次の手段を採用する。
決するため、次の手段を採用する。
【００１３】１．ＭＯＳトランジスタ用ＳＴＩ構造のＳ
ｉ基板の拡散層端部におけるゲート電極下のゲート酸化
膜を局部的に厚く形成した半導体装置。
ｉ基板の拡散層端部におけるゲート電極下のゲート酸化
膜を局部的に厚く形成した半導体装置。
【００１４】２．前記ＭＯＳトランジスタが多電源用で
あって、前記拡散層端部が低電圧電源用である前記１記
載の半導体装置。
あって、前記拡散層端部が低電圧電源用である前記１記
載の半導体装置。
【００１５】３．ＭＯＳトランジスタを製造する際、Ｓ
ＴＩ構造のＳｉ基板の拡散層端部におけるゲート酸化膜
を局部的に厚く形成する半導体装置の製造方法。
ＴＩ構造のＳｉ基板の拡散層端部におけるゲート酸化膜
を局部的に厚く形成する半導体装置の製造方法。
【００１６】４．ＭＯＳトランジスタを製造する際、Ｓ
ｉ基板上にＳＴＩを形成してイオン注入を行う第１の工
程と、前記Ｓｉ基板上に第１のゲート酸化膜を形成する
第２の工程と、前記第１のゲート酸化膜をその一部を残
してエッチングする第３の工程と、前記Ｓｉ基板上に第
２のゲート酸化膜を形成し、ゲート電極をパターニング
する第４の工程を含み、前記Ｓｉ基板の拡散層端部にお
ける前記第１のゲート酸化膜を局部的に厚く形成する半
導体装置の製造方法。
ｉ基板上にＳＴＩを形成してイオン注入を行う第１の工
程と、前記Ｓｉ基板上に第１のゲート酸化膜を形成する
第２の工程と、前記第１のゲート酸化膜をその一部を残
してエッチングする第３の工程と、前記Ｓｉ基板上に第
２のゲート酸化膜を形成し、ゲート電極をパターニング
する第４の工程を含み、前記Ｓｉ基板の拡散層端部にお
ける前記第１のゲート酸化膜を局部的に厚く形成する半
導体装置の製造方法。
【００１７】５．多電源用ＭＯＳトランジスタを形成す
る際、Ｓｉ基板上にＳＴＩを形成し、高低両電源電圧Ｍ
ＯＳトランジスタに応じて別々にイオン注入を行う第１
の工程と、前記Ｓｉ基板上に第１のゲート酸化膜を形成
する第２の工程と、前記低電源電圧ＭＯＳトランジスタ
の前記第１のゲート酸化膜をその一部を残してエッチン
グする第３の工程と、前記Ｓｉ基板上に第２のゲート酸
化膜を形成し、ゲート電極をパターニングする第４の工
程を含み、前記Ｓｉ基板の拡散層端部における前記第１
のゲート酸化膜を局部的に厚く形成する半導体装置の製
造方法。
る際、Ｓｉ基板上にＳＴＩを形成し、高低両電源電圧Ｍ
ＯＳトランジスタに応じて別々にイオン注入を行う第１
の工程と、前記Ｓｉ基板上に第１のゲート酸化膜を形成
する第２の工程と、前記低電源電圧ＭＯＳトランジスタ
の前記第１のゲート酸化膜をその一部を残してエッチン
グする第３の工程と、前記Ｓｉ基板上に第２のゲート酸
化膜を形成し、ゲート電極をパターニングする第４の工
程を含み、前記Ｓｉ基板の拡散層端部における前記第１
のゲート酸化膜を局部的に厚く形成する半導体装置の製
造方法。
【００１８】６．前記第１のゲート酸化膜及び前記第２
のゲート酸化膜を熱酸化により形成する前記４又は５記
載の半導体装置の製造方法。
のゲート酸化膜を熱酸化により形成する前記４又は５記
載の半導体装置の製造方法。
【００１９】
【発明の実施の形態】本発明の二つの実施の形態例につ
いて説明する。
いて説明する。
【００２０】本発明の第１実施の形態例について図１と
図４を参照して説明する。
図４を参照して説明する。
【００２１】まず、図１（ａ）に示されるように、Ｓｉ
基板１上にリソグラフィ技術及びドライエッチング技術
により所望のパターニング及びＳｉのエッチングを５０
０ｎｍ程度行い、ＣＶＤ技術により埋め込みプラズマ酸
化膜２を６００ｎｍ程度形成し、Ｓｉ基板１の表面の平
坦化を行い、ＳＴＩを形成する。
基板１上にリソグラフィ技術及びドライエッチング技術
により所望のパターニング及びＳｉのエッチングを５０
０ｎｍ程度行い、ＣＶＤ技術により埋め込みプラズマ酸
化膜２を６００ｎｍ程度形成し、Ｓｉ基板１の表面の平
坦化を行い、ＳＴＩを形成する。
【００２２】これにより、幅３００ｎｍ程度の拡散層を
Ｓｉ基板１に形成する。更に、拡散層となる箇所にフォ
トレジスト３のパターニングを行う。更に、ウェル形成
又はトランジスタ特性の制御を行うために、イオン注入
を行う。フォトレジスト３は、イオン注入後に除去され
る。
Ｓｉ基板１に形成する。更に、拡散層となる箇所にフォ
トレジスト３のパターニングを行う。更に、ウェル形成
又はトランジスタ特性の制御を行うために、イオン注入
を行う。フォトレジスト３は、イオン注入後に除去され
る。
【００２３】次に、図１（ｂ）に示されるように、Ｓｉ
基板１上に熱酸化により第１のゲート酸化膜４を５ｎｍ
程度形成する。更に、拡散層となる箇所にフォトレジス
ト３′のパターニングを若干オーバーサイズするように
行う。更に、リソグラフィ技術及びエッチング技術によ
り、拡散層となるＳｉ基板１の端部の第１のゲート酸化
膜４の一部を残して、第１のゲート酸化膜４のエッチン
グを行う。フォトレジスト３′は、エッチング後に除去
される。
基板１上に熱酸化により第１のゲート酸化膜４を５ｎｍ
程度形成する。更に、拡散層となる箇所にフォトレジス
ト３′のパターニングを若干オーバーサイズするように
行う。更に、リソグラフィ技術及びエッチング技術によ
り、拡散層となるＳｉ基板１の端部の第１のゲート酸化
膜４の一部を残して、第１のゲート酸化膜４のエッチン
グを行う。フォトレジスト３′は、エッチング後に除去
される。
【００２４】その後、図１（ｃ）に示されるように、フ
ォトレジスト３の剥離後に、Ｓｉ基板１上に熱酸化によ
り第２のゲート酸化膜５を６ｎｍ程度形成する。
ォトレジスト３の剥離後に、Ｓｉ基板１上に熱酸化によ
り第２のゲート酸化膜５を６ｎｍ程度形成する。
【００２５】続いて、図１（ｄ）に示されるように、Ｓ
ｉ基板１の表面にゲート電極材を２００ｎｍ程度スパッ
タし、リソグラフィ技術及びドライエッチング技術によ
り、所望のゲート電極６をパターニングする。
ｉ基板１の表面にゲート電極材を２００ｎｍ程度スパッ
タし、リソグラフィ技術及びドライエッチング技術によ
り、所望のゲート電極６をパターニングする。
【００２６】以下に本発明の第１実施の形態例の動作に
ついて説明する。
ついて説明する。
【００２７】微細なゲート酸化膜を有するＭＯＳトラン
ジスタでは、ゲート酸化膜を形成する際、酸化時のシリ
コン量の供給がゲート酸化膜端部で極端に少なくなるた
め、図４に示されるように、第２のゲート酸化膜５は、
矢印の先に示されるように所望の厚さ以下になってしま
う。したがって、ゲート電極６に電圧がかかるときに、
従来のＳＴＩ分離プロセスでは、下記の表１に示される
ように、第２のゲート酸化膜５の端部で耐電圧不良及び
初期ゲート酸化膜破壊が発生する。
ジスタでは、ゲート酸化膜を形成する際、酸化時のシリ
コン量の供給がゲート酸化膜端部で極端に少なくなるた
め、図４に示されるように、第２のゲート酸化膜５は、
矢印の先に示されるように所望の厚さ以下になってしま
う。したがって、ゲート電極６に電圧がかかるときに、
従来のＳＴＩ分離プロセスでは、下記の表１に示される
ように、第２のゲート酸化膜５の端部で耐電圧不良及び
初期ゲート酸化膜破壊が発生する。
【００２８】
【表１】 ここで、耐電圧不良率とは、ゲートに一定電圧を印加し
たときの不良が発生する割合を意味し、初期ゲート酸化
膜破壊率とは、ＴＤＤＢ試験において、低注入電荷（Ｑ
ｂｄ＞１Ｃ／ｃｍ2 ）で破壊が発生する割合を意味す
る。なお、ＴＤＤＢ（Ｔｉｍｅ Ｄｅｐｅｎｄｅｎｔ
Ｄｉｅｌｅｃｔｒｉｃ Ｂｒｅａｋ Ｄｏｗｎ）試験
は、ゲート酸化膜に電荷を注入し、破壊寿命を指標に評
価を行う加速試験であり、また、Ｑｂｄ値は、この加速
試験でのゲート酸化膜が破壊するまでの電荷注入量であ
る。
たときの不良が発生する割合を意味し、初期ゲート酸化
膜破壊率とは、ＴＤＤＢ試験において、低注入電荷（Ｑ
ｂｄ＞１Ｃ／ｃｍ2 ）で破壊が発生する割合を意味す
る。なお、ＴＤＤＢ（Ｔｉｍｅ Ｄｅｐｅｎｄｅｎｔ
Ｄｉｅｌｅｃｔｒｉｃ Ｂｒｅａｋ Ｄｏｗｎ）試験
は、ゲート酸化膜に電荷を注入し、破壊寿命を指標に評
価を行う加速試験であり、また、Ｑｂｄ値は、この加速
試験でのゲート酸化膜が破壊するまでの電荷注入量であ
る。
【００２９】上述した欠点の発生を防止するために、表
１から判明するように、本発明のＳＴＩ分離プロセスで
は、ゲート酸化膜端部の膜厚を一定以上に厚く形成する
ことにより、耐電圧不良率及び初期ゲート酸化膜破壊率
を低下させることができる。
１から判明するように、本発明のＳＴＩ分離プロセスで
は、ゲート酸化膜端部の膜厚を一定以上に厚く形成する
ことにより、耐電圧不良率及び初期ゲート酸化膜破壊率
を低下させることができる。
【００３０】本発明の第２実施の形態例について図２を
参照して説明する。
参照して説明する。
【００３１】まず、図２（ａ）に示されるように、多電
源用ＭＯＳトランジスタ、例えば、ゲート酸化膜厚が異
なる低電圧電源ＭＯＳ（２．５Ｖ用）トランジスタと高
電圧電源ＭＯＳ（３．３Ｖ用）トランジスタを同一チッ
プ上に形成する際、Ｓｉ基板１上にリソグラフィ技術及
びドライエッチング技術により所望のパターニング及び
Ｓｉのエッチングを５００ｎｍ程度行い、ＣＶＤ技術に
より埋め込みプラズマ酸化膜２を６００ｎｍ程度形成
し、Ｓｉ基板１の表面の平坦化を行い、ＳＴＩを形成す
る。これにより、幅３００ｎｍ程度の拡散層をＳｉ基板
１に形成する。更に、拡散層となる箇所にフォトレジス
ト３のパターニングを行う。更に、ウェル形成又はトラ
ンジスタ特性の制御を行うために、高低両電源電圧ＭＯ
Ｓトランジスタに応じて別々にイオン注入を行う。フォ
トレジスト３は、イオン注入後に除去される。
源用ＭＯＳトランジスタ、例えば、ゲート酸化膜厚が異
なる低電圧電源ＭＯＳ（２．５Ｖ用）トランジスタと高
電圧電源ＭＯＳ（３．３Ｖ用）トランジスタを同一チッ
プ上に形成する際、Ｓｉ基板１上にリソグラフィ技術及
びドライエッチング技術により所望のパターニング及び
Ｓｉのエッチングを５００ｎｍ程度行い、ＣＶＤ技術に
より埋め込みプラズマ酸化膜２を６００ｎｍ程度形成
し、Ｓｉ基板１の表面の平坦化を行い、ＳＴＩを形成す
る。これにより、幅３００ｎｍ程度の拡散層をＳｉ基板
１に形成する。更に、拡散層となる箇所にフォトレジス
ト３のパターニングを行う。更に、ウェル形成又はトラ
ンジスタ特性の制御を行うために、高低両電源電圧ＭＯ
Ｓトランジスタに応じて別々にイオン注入を行う。フォ
トレジスト３は、イオン注入後に除去される。
【００３２】次に、図２（ｂ）に示されるように、Ｓｉ
基板１上に熱酸化により第１のゲート酸化膜４を５ｎｍ
程度形成する。更に、拡散層となる箇所にフォトレジス
ト３′のパターニングを若干オーバーサイズするように
行う。更に、リソグラフィ技術及びエッチング技術によ
り、低電圧電源ＭＯＳトランジスタ部の第１のゲート酸
化膜４を、その一部を残してエッチングを行う。フォト
レジスト３′は、エッチング後に除去される。
基板１上に熱酸化により第１のゲート酸化膜４を５ｎｍ
程度形成する。更に、拡散層となる箇所にフォトレジス
ト３′のパターニングを若干オーバーサイズするように
行う。更に、リソグラフィ技術及びエッチング技術によ
り、低電圧電源ＭＯＳトランジスタ部の第１のゲート酸
化膜４を、その一部を残してエッチングを行う。フォト
レジスト３′は、エッチング後に除去される。
【００３３】その後、図２（ｃ）に示されるように、フ
ォトレジスト３′の剥離後に、Ｓｉ基板１上に熱酸化に
より第２のゲート酸化膜５を６ｎｍ程度形成する。
ォトレジスト３′の剥離後に、Ｓｉ基板１上に熱酸化に
より第２のゲート酸化膜５を６ｎｍ程度形成する。
【００３４】続いて、図２（ｄ）に示されるように、Ｓ
ｉ基板１の表面にゲート電極材を２００ｎｍ程度スパッ
タし、リソグラフィ技術及びドライエッチング技術によ
り、所望のゲート電極６をパターニングする。
ｉ基板１の表面にゲート電極材を２００ｎｍ程度スパッ
タし、リソグラフィ技術及びドライエッチング技術によ
り、所望のゲート電極６をパターニングする。
【００３５】
【発明の効果】以上の説明から明らかなように、本発明
によれば、次の効果を奏することができる。
によれば、次の効果を奏することができる。
【００３６】１．Ｓｉ基板の拡散層端部におけるゲート
電極下のゲート酸化膜を局部的に厚く形成することによ
り、拡散層端部での耐電圧不良及び初期ゲート酸化膜破
壊を防止する。したがって、ゲート酸化膜の耐電圧が向
上し、また、初期故障率が低下する。
電極下のゲート酸化膜を局部的に厚く形成することによ
り、拡散層端部での耐電圧不良及び初期ゲート酸化膜破
壊を防止する。したがって、ゲート酸化膜の耐電圧が向
上し、また、初期故障率が低下する。
【００３７】２．多電源用ＭＯＳトランジスタの低電圧
側のゲート酸化膜を除去する際、拡散層端部はフォトレ
ジストによって除去されないため、フォトレジストは増
加しない。
側のゲート酸化膜を除去する際、拡散層端部はフォトレ
ジストによって除去されないため、フォトレジストは増
加しない。
【図１】本発明の第１実施の形態例のＭＯＳトランジス
タの製造方法を示す断面図であり、工程を順次（ａ）〜
（ｄ）に示す。
タの製造方法を示す断面図であり、工程を順次（ａ）〜
（ｄ）に示す。
【図２】本発明の第２実施の形態例のＭＯＳトランジス
タの製造方法を示す断面図であり、工程を順次（ａ）〜
（ｄ）に示す。
タの製造方法を示す断面図であり、工程を順次（ａ）〜
（ｄ）に示す。
【図３】従来のＭＯＳトランジスタの製造方法を示す断
面図であり、工程を順次（ａ）〜（ｄ）に示す。
面図であり、工程を順次（ａ）〜（ｄ）に示す。
【図４】従来のＭＯＳトランジスタの製造方法の欠点を
示す要部の拡大断面図である。
示す要部の拡大断面図である。
１ Ｓｉ基板 ２ 埋め込みプラズマ酸化膜 ３ フォトレジスト ３′ フォトレジスト ４ 第１のゲート酸化膜 ５ 第２のゲート酸化膜 ６ ゲート電極
Claims (6)
- 【請求項１】 ＭＯＳトランジスタ用ＳＴＩ構造のＳｉ
基板の拡散層端部におけるゲート電極下のゲート酸化膜
を局部的に厚く形成したことを特徴とする半導体装置。 - 【請求項２】 前記ＭＯＳトランジスタが多電源用であ
って、前記拡散層端部が低電圧電源用であることを特徴
とする請求項１記載の半導体装置。 - 【請求項３】 ＭＯＳトランジスタを製造する際、ＳＴ
Ｉ構造のＳｉ基板の拡散層端部におけるゲート酸化膜を
局部的に厚く形成することを特徴とする半導体装置の製
造方法。 - 【請求項４】 ＭＯＳトランジスタを製造する際、Ｓｉ
基板上にＳＴＩを形成してイオン注入を行う第１の工程
と、前記Ｓｉ基板上に第１のゲート酸化膜を形成する第
２の工程と、前記第１のゲート酸化膜をその一部を残し
てエッチングする第３の工程と、前記Ｓｉ基板上に第２
のゲート酸化膜を形成し、ゲート電極をパターニングす
る第４の工程を含み、前記Ｓｉ基板の拡散層端部におけ
る前記第１のゲート酸化膜を局部的に厚く形成すること
を特徴とする半導体装置の製造方法。 - 【請求項５】 多電源用ＭＯＳトランジスタを形成する
際、Ｓｉ基板上にＳＴＩを形成し、高低両電源電圧ＭＯ
Ｓトランジスタに応じて別々にイオン注入を行う第１の
工程と、前記Ｓｉ基板上に第１のゲート酸化膜を形成す
る第２の工程と、前記低電源電圧ＭＯＳトランジスタの
前記第１のゲート酸化膜をその一部を残してエッチング
する第３の工程と、前記Ｓｉ基板上に第２のゲート酸化
膜を形成し、ゲート電極をパターニングする第４の工程
を含み、前記Ｓｉ基板の拡散層端部における前記第１の
ゲート酸化膜を局部的に厚く形成することを特徴とする
半導体装置の製造方法。 - 【請求項６】 前記第１のゲート酸化膜及び前記第２の
ゲート酸化膜を熱酸化により形成することを特徴とする
請求項４又は５記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9320743A JP3050301B2 (ja) | 1997-11-21 | 1997-11-21 | 半導体装置及びその製造方法 |
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| JP9320743A JP3050301B2 (ja) | 1997-11-21 | 1997-11-21 | 半導体装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11154747A true JPH11154747A (ja) | 1999-06-08 |
| JP3050301B2 JP3050301B2 (ja) | 2000-06-12 |
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| Application Number | Title | Priority Date | Filing Date |
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| JP9320743A Expired - Fee Related JP3050301B2 (ja) | 1997-11-21 | 1997-11-21 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
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| JP (1) | JP3050301B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20010066382A (ko) * | 1999-12-31 | 2001-07-11 | 박종섭 | 듀얼 게이트절연막을 갖는 반도체장치의 제조방법 |
| JP2006344943A (ja) * | 2005-06-09 | 2006-12-21 | Samsung Electronics Co Ltd | トレンチ分離領域を有するｍｏｓ電界効果トランジスタ及びその製造方法 |
-
1997
- 1997-11-21 JP JP9320743A patent/JP3050301B2/ja not_active Expired - Fee Related
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20010066382A (ko) * | 1999-12-31 | 2001-07-11 | 박종섭 | 듀얼 게이트절연막을 갖는 반도체장치의 제조방법 |
| JP2006344943A (ja) * | 2005-06-09 | 2006-12-21 | Samsung Electronics Co Ltd | トレンチ分離領域を有するｍｏｓ電界効果トランジスタ及びその製造方法 |
| US8416599B2 (en) | 2005-06-09 | 2013-04-09 | Samsung Electronics Co., Ltd. | Metal oxide semiconductor (MOS) field effect transistor having trench isolation region and method of fabricating the same |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3050301B2 (ja) | 2000-06-12 |
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