JPH11145940A - データ送信装置及びデータ受信装置 - Google Patents

Abstract

(57)【要約】 【課題】 ディジタルデータ中に、フラグと相関の高い
ビットパターンが現れた場合、フラグエミュレーション
が生じてしまう。 【解決手段】 送信するディジタルデータ中にフラグと
相関の高いビットパターンが現れる場合、検出されたビ
ットパターンの直後に、当該ビットパターンがフラグで
ないことを示すマーカを挿入して送出するようにする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、フレームで区切ら
れたバイナリデータを伝送する通信装置において、送信
側では必要な信号を付加し、受信側ではフレームの境界
を検出してフレーム同期を確立するフレーム同期装置を
有するデータ送信装置及びデータ受信装置に関するもの
である。

【０００２】

【従来の技術】文献：「汎用通信インタフェース」映像
情報メディア学会誌 Vol.51,No.2,pp.174〜182(1997)任
意のバイナリデータを、可変長のデータフレームで伝送
する方式の１つに、文献中で解説されているＨＤＬＣ
（High−level Data Link Control）方式がある。以
下、ＨＤＬＣ方式のフレーム同期方法について説明す
る。

【０００３】ＨＤＬＣ方式は、フレームの境界を表すフ
ラグとして「０１１１１１１０」（以下、ＨＤＬＣフラ
グという。）を用いる。送信装置は、フレームとフレー
ムの間にＨＤＬＣフラグを挿入して伝送する。受信装置
は、受信系列からＨＤＬＣフラグのビットパターンを検
出することによりフレームの境界を見つけ、フレーム同
期を確立する。

【０００４】ところが、データフレーム内に格納される
データは、任意のバイナリデータであるため、データフ
レーム内のデータ列にＨＤＬＣフラグと同じビットパタ
ーンが現れる可能性がある。この場合、受信装置は、フ
レームの境界でない位置をデータフレームの境界である
と判断してしまう。この現象をフラグエミュレーション
という。

【０００５】このフラグエミュレーションを回避するた
め、ＨＤＬＣ方式においては、送信側で、フレーム内の
データ列中に「１」が５つ連続するパターン「０１１１
１１」が現れると、その直後に「０」を挿入する手法を
採用している。これを「０」挿入と呼ぶ。

【０００６】このように「０」挿入を行なうと、フレー
ム内にＨＤＬＣフラグと同じビットパターン「０１１１
１１１０」が存在しても、これを「０１１１１１０１
０」といったパターンに変換できるため、送信するフレ
ームデータ内にＨＤＬＣフラグパターンが現れないない
ようにできる（図２（ｃ））。

【０００７】一方、受信側では、ＨＤＬＣフラグのビッ
トパターンを検出してフレーム同期を確立した後、フレ
ームデータ列中に連続する５つの「１」が現れ、それに
続いて「０」が現れると、これを削除する（図２
（ｄ））。

【０００８】これらの動作により、フラグエミュレーシ
ョンを起さないフレーム同期の確立が図られている。

【０００９】図３に、ＨＤＬＣ方式のデータ送信装置及
びデータ受信装置の構成例を示す。

【００１０】データ送信装置は、データ入力端子２０１
と、フレーム同期信号の入力端子２０２と、フレーム内
のデータ列中の連続して「１」が５つ続くパターン「０
１１１１１」の直後に「０」を挿入する‘０’挿入回路
２０３と、フレームの境界にＨＤＬＣフラグを挿入する
フラグ挿入回路２０４で構成される。

【００１１】データ受信装置は、受信系列からデータフ
レームの境界を示すＨＤＬＣフラグのビットパターンを
検出しフレーム同期信号を出力するフラグ検出回路２０
５と、フラグ検出回路２０５で検出した位置にあるフラ
グパターンを削除するフラグ削除回路２０６と、フレー
ムデータ中の連続する５つの「１」に続く「０」を削除
する‘０’削除回路２０７と、フレームデータを出力す
る出力端子２０８と、フレーム同期信号を出力する出力
端子２０９で構成される。

【００１２】前述の図２は、図３に示したデータ送信装
置及びデータ受信装置の動作を示したものである。入力
端子２０１からはフレームデータが連続して入力される
（図２（ｂ））。入力端子２０２からはフレーム同期信
号が入力されている。フレーム同期信号は、入力端子２
０１から入力されたフレームデータのフレーム境界で立
ち上がりを持つパルス列である（図２（ａ））。

【００１３】‘０’挿入回路２０３は、１つのフレーム
データ内で連続する「１」の数をカウントしており、連
続して「１」が５つ続くパターンがあると、その直後に
「０」を挿入する。例えば、ＨＤＬＣフラグパターン
「０１１１１１１０」があると５つめの「１」の後ろに
「０」を挿入し「０１１１１１０１０」に変換する（図
２（ｂ）、（ｃ））。

【００１４】フラグ挿入回路２０４は、‘０’挿入回路
２０３の出力系列に対し、フレーム同期信号のパルス立
ち上がり位置にＨＤＬＣフラグを挿入し、伝送路に出力
する。

【００１５】データ受信装置では、受信したデータ系列
がフラグ検出回路２０５及びフラグ削除回路２０６に入
力される。フラグ検出回路２０５は、受信したデータ系
列からＨＤＬＣフラグを検出し、フラグ検出信号を出力
する。フラグ検出信号は、検出したタイミングに立ち上
がりを持つパルス列である（図２（ｅ））。

【００１６】フラグはフレームの境界位置に挿入される
ので、フラグ位置にパルスの立ち上がりを持つフラグ検
出信号は、フレーム同期信号でもある。このフレーム同
期信号は、フラグ削除回路２０６及び‘０’削除回路２
０７に入力されると共に、出力端子２０９へ出力され
る。

【００１７】フラグ削除回路２０６は、受信データ列か
らフラグ検出信号のパルス立ち上がり位置にあるＨＤＬ
Ｃフラグを削除する。

【００１８】‘０’削除回路２０７は、フラグ削除回路
２０６の出力を、１つのフレームデータ内で連続する
「１」の数をカウントし、連続する５つの「１」の次に
続くビット「０」を削除し、出力端子２０８へ出力する
（図２（ｄ）、（ｆ））。

【００１９】ところが、ＨＤＬＣ方式ではフレームの境
界にあるフラグに１ビットでも誤りが生じフラグのビッ
トパターンが崩れると、フレームの境界が検出できなく
なり、２つのフレームを１つのフレームに結合してしま
う（図４（ａ））。

【００２０】また、フレーム内のデータ列中に誤りによ
りフラグと同じビットパターンができてしまうとフラグ
エミュレーションが発生し、１つのフレームを２つに分
割してしまう（図４（ｂ））。

【００２１】このようにＨＤＬＣ方式では、伝送誤りの
ためにフレーム同期が崩れる場合がある。無線通信路の
ような比較的誤りの多く発生する通信路でデータ通信を
する場合には、上述したような同期はずれが大きな問題
となる。

【００２２】この問題の解決策の１つに、フレームの境
界を示すフラグとしてＨＤＬＣフラグの代わりにＰＮ系
列を用いる方式がある。ＰＮ系列は、擬似ランダム系列
と呼ばれるランダム性の高い系列で、系列が完全に一致
した場合のみ自己相関値が高く、１ビットでもずれると
相関値が急激に小さくなるという相関特性を持ってい
る。

【００２３】ＰＮ系列をフラグとして用い、受信側のフ
ラグ検出回路で受信したデータ列とフラグであるＰＮ系
列との相関の高い位置をフラグ位置として検出すること
により、フラグに誤りが生じても正しいフラグ位置を検
出することが可能となる。

【００２４】図５にＰＮ系列をフラグとして用いるデー
タ送信装置及びデータ受信装置の構成例を、図６にその
通信動作の内容を示す信号波形図を示す。

【００２５】データ送信装置は、データ入力端子５０１
と、フレーム同期信号の入力端子５０２と、フレームの
境界にＰＮ系列で構成されたフラグ（以下、ＰＮフラグ
という。）を挿入するフラグ挿入回路５０３で構成さ
れ、データ受信装置は、受信系列とＰＮフラグの相関値
からフレームの境界を検出しフレーム同期信号を出力す
るＰＮフラグ相関検出器５０４と、ＰＮフラグ相関検出
器５０４で検出した位置にあるフラグパターンを削除す
るフラグ削除回路５０５と、フレームデータを出力する
出力端子５０６と、フレーム同期信号を出力する出力端
子５０７で構成される。 このフレーム同期装置の動作
は、送信側の‘０’挿入回路及び受信側の‘０’削除回
路での処理がなくなったことと、受信側のフラグ検出の
方法が異なる以外はＨＤＬＣ方式の動作と同じである。

【００２６】送信側では、データ入力端子５０１にフレ
ームデータが入力され、フレーム同期信号入力端子５０
２にフレーム同期信号が入力される。また、フラグ挿入
回路５０３は、フレーム同期信号を元にしてフレームデ
ータのフレームの境界に、フレームの境界であることを
示すＰＮフラグを挿入して、伝送路に出力する（図６
（ａ）、（ｂ）、（ｃ））。

【００２７】受信側では、受信した受信系列がＰＮフラ
グ相関検出回路５０４とフラグ削除回路５０５とに入力
される。また、ＰＮフラグ相関検出回路５０４は、受信
系列の中からＰＮフラグパターンと高い相関を有するフ
ラグ位置を検出し、この検出したフラグ位置に同期した
信号をフレーム同期信号としてフラグ削除回路５０５と
フレーム同期信号出力端子５０７とに出力する。フラグ
削除回路５０５は、このフレーム同期信号により定めら
れる受信系列のフラグ位置にあるフラグを削除して、こ
の削除した受信系列をフレームデータとしてデータ出力
端子５０６に出力する（図６（ｄ）、（ｅ）、
（ｆ））。

【００２８】ＰＮフラグを用いた方式のフラグ検出はＰ
Ｎフラグ相関検出器５０４で行なっており、ここでは受
信系列に対しＰＮフラグを１ビットずつシフトさせなが
ら相関値を求め、その値によりフラグ位置を検出する。

【００２９】図７は、ＰＮフラグ相関検出器５０４のフ
ラグ位置検出の動作を示す図である。

【００３０】図に示すように、受信系列とＰＮフラグの
相関値はフラグ位置で急激に大きくなりその他の位置で
は小さな値となっている。この相関値は、受信系列のビ
ットパターンがＰＮフラグのビットパターンと一致した
場合に最大になるが、この最大値をしきい値にしてフラ
グ位置を検出するとフラグに１ビットでも誤りが生じる
とフラグを検出することができなくなる。

【００３１】ＰＮフラグに誤りが生じた場合、フラグ位
置での相関値は誤り個数に比例して小さくなるが、ＰＮ
系列の性質によりフラグ位置から１ビットずれると相関
値は急激に小さくなる。従って、図７に点線で示してい
るように、フラグ位置を判定する相関値のしきい値を若
干小さく設定し、ＰＮフラグに何ビットかの誤りを許し
てもフラグ位置を正しく検出することが可能である。

【００３２】

【発明が解決しようとする課題】しかしながら、フラグ
であるＰＮ系列のビットパターンは、ランダムな上に誤
りも許容するために、ＨＤＬＣの「０」挿入の様なフラ
グエミュレーションを回避する処理が考案されていな
い。

【００３３】このため、図８に示すように、フレーム内
にＰＮフラグと同じビットパターンがあると、フラグエ
ミュレーションが発生する。また、フラグの誤りを許容
するとＰＮフラグのビットパターンと何ビットか異なる
ビットパターンもフラグと判定するので、フラグエミュ
レーションの確率は更に大きくなる。

【００３４】このため、ＰＮ系列をフラグとして用いる
場合は、フラグのビットパターンがフレーム内のデータ
列巾に現れる確率が十分小さくなる程度まで、フラグ長
を大きくする必要がある。このため、伝送効率が低下す
る。

【００３５】更に、この方法はフラグエミュレーション
の確率を小さくすることは可能であるが、データに誤り
が全くない場合においてもフラグエミュレーションの確
率を０にすることはできず、通信路を効率良く使うこと
ができないといった問題がある。

【００３６】また、図５に示す入力端子に接続されるデ
ータ符号化回路と出力端子５０６及び５０７に接続され
るデータ復号回路との間において、例えばＡＲＱ（Ａｕ
ｔｏｍａｔｉｃ Ｒｅｐｅａｔ Ｒｅｑｕｅｓｔ）方
法、すなわち、受信側にあるデータ復号回路が送信され
てきたデータ中の誤りを検出すると送信側にあるデータ
符号化回路にデータの再送を要求し、この要求に基づい
てデータ符号化回路がデータの再送を行う方法を用いた
としても、フラグエミュレーションの発生によりデータ
に誤りが生じている場合は、再送されるデータにも同様
にフラグエミュレーションが発生するため、再送処理が
繰り返し行われ破堤してしまうといった問題があった。

【００３７】

【課題を解決するための手段】（Ａ）かかる課題を解決
するため、第１の発明においては、ディジタルデータを
フレーム単位で区切り伝送する通信装置の送信側に設け
られ、各フレームの境界位置に、ＰＮ系列で構成された
フラグを挿入するフラグ挿入手段を有するデータ送信装
置に、以下の手段を備えることを特徴とする。

【００３８】すなわち、フラグ挿入手段より前段に、
(1) 送信するディジタルデータ中に、フラグと相関の高
いビットパターンが現れるか否か検出するフラグ検出手
段と、(2) フラグ検出手段によって、フラグと相関の高
いビットパターンの存在が検出された場合、当該ビット
パターンの直後に、当該ビットパターンがフラグでない
ことを示すマーカを挿入するマーカ挿入手段とを備える
ようにする。

【００３９】このように、マーカを使用することにした
ことにより、任意のデータを扱うために、送信ディジタ
ルデータ中に、フラグと相関の高いビットパターンが偶
然現れる場合にも、本来のフラグとデータ中のフラグと
の区別が可能となる。

【００４０】またこのとき、マーカの挿入位置を、フラ
グとの間に高い相関が得られるビットパターン内とすれ
ば、送信ディジタルデータ中からフラグと高い相関が得
られるビットパターンが存在しなくなるので、その分、
本来のフラグとデータ中のフラグとの区別がより確実に
なる。

【００４１】さらにまた、フラグの直後にこのビットパ
ターンがフラグであることを示し、かつ、マーカと相関
と低いフラグ用マーカを挿入すれば、より一層、送信デ
ィジタルデータ中にフラグと高い相関が得られるビット
パターンが現れ難くでき、本来のフラグとデータ中のフ
ラグとの区別がより確実になる。

【００４２】また、フラグ挿入手段により挿入されたフ
ラグの直後のビットパターンがマーカと相関の高いビッ
トパターンである場合にのみ、フラグ用マーカを挿入す
るようにすれば、本来のフラグとデータ中のフラグとの
区別をより確実にしつつ、フラグ用マーカの挿入による
伝送効率の低下を軽減することができる。

【００４３】（Ｂ）また、第２の発明においては、ディ
ジタルデータをフレーム単位で区切り伝送する通信装置
の受信側に設けられ、受信されたディジタルデータ列の
中からＰＮ系列で構成されたフラグと相関の高いビット
パターンを検出するフラグ検出手段と、受信されたディ
ジタルデータ列からフラグ検出手段によって検出された
ビットパターンを削除し、検出されたフラグとフラグの
間に存在するディジタルデータをフレームデータとして
出力するフラグ削除手段とを有するデータ受信装置に、
以下の手段を備えるようにする。

【００４４】すなわち、(1) フラグ検出手段がフラグを
検出した場合、その直後に続いて、検出されたフラグと
の相関の高いビットパターンがフラグでないことを示す
マーカが現れるか否か検出するマーカ検出手段と、(2)
削除命令があった場合、受信されたディジタルデータ列
からマーカ検出手段によって検出された該当ビットパタ
ーンを削除するマーカ削除手段と、(3) マーカ検出手段
において該当するマーカが検出された場合、フラグ削除
手段に検出信号を与え、検出されたフラグとの相関の高
いビットパターンの削除を禁止すると共に、マーカ削除
手段に削除命令を与える判定手段とを備えるようにす
る。

【００４５】この構成によれば、第１の発明と共に、本
来のフラグと、ディジタルデータ中に現れるフラグと相
関の高いビットパターンの区別化が確実に行える。

【００４６】また、フラグとの間に高い相関が得られる
ビットパターン内にマーカを挿入したビットパターン
を、受信されたディジタルデータ中から検出する手法を
用いれば、本来のフラグ以外にはフラグと高い相関が得
られるビットパターンが発生しないので、その分、本来
のフラグと、ディジタルデータ中に現れるフラグと相関
の高いビットパターンの区別化がより確実に行える。

【００４７】さらにまた、マーカとしてＰＮ系列符号を
適用し、フラグ検出手段がフラグとの相関の高いビット
パターンを検出した場合、この検出されたビットパター
ンがフラグであることを示すフラグ用マーカが、この検
出されたビットパターンの直後に続いて現れるか否か検
出し、フラグ用マーカ検出手段によって該当するフラグ
用マーカが検出された場合、当該ディジタルデータ列か
らフラグ用マーカに対応するビットパターンを削除すれ
ば、より一層、本来のフラグがディジタルデータである
と誤認される可能性が低下し、本来のフラグとデータ中
のフラグとの区別がより確実になる。

【００４８】

【発明の実施の形態】（Ａ）第１の実施形態 以下、本発明に係るデータ送信装置及びデータ受信装置
の第１の実施形態を、図面を用いて説明する。

【００４９】（Ａ−１）第１の実施形態の構成 本実施形態は、ＰＮフラグを用いたデータ送信装置及び
データ受信装置において、フレームデータ内にＰＮフラ
グのビットパターンが存在する場合、このフラグパター
ンの直後に、当該フラグパターンがフレームデータ内の
データであることを示すマーカを挿入し、フラグエミュ
レーションを回避できるようにした点に特徴を有するも
のである。以下、各装置の構成を説明する。

【００５０】図１に、第１の実施形態に係るデータ送信
装置（送信側）及びデータ受信装置（受信側）の構成を
示す。なお、本実施形態では、ＰＮ系列で構成したフラ
グを「ＰＮ１」、同じくＰＮ系列で構成したマーカを
「ＰＮ２」と記述する。

【００５１】データ送信装置は、フレームデータが入力
されるデータ入力端子１０１と、フレームデータのフレ
ーム境界を示す同期信号が入力されるフレーム同期信号
入力端子１０２と、フレームデータとＰＮフラグ「ＰＮ
１」との相関値からＰＮフラグと類似したビットパター
ンを検出するＰＮ１相関検出器１０３と、ＰＮ１相関検
出器１０３で検出されたフラグパターンの直後にマーカ
「ＰＮ２」を挿入するマーカ挿入回路１０４と、フレー
ムの境界にフラグを挿入するフラグ挿入回路１０５とか
らなる。

【００５２】データ受信装置は、受信系列とＰＮフラグ
「ＰＮ１」との相関値からＰＮフラグ「ＰＮ１」のビッ
トパターン位置を検出するＰＮ１相関検出器１０６と、
受信系列とマーカ「ＰＮ２」との相関値からマーカ「Ｐ
Ｎ２」のビットパターン位置を検出するＰＮ２相関検出
器１０７と、ＰＮ１相関検出器１０６の出力を一定時間
（マーカ「ＰＮ２」の系列長に相当する時間）遅延させ
る遅延回路１０８と、ＰＮフラグ「ＰＮ１」及びＰＮフ
ラグ「ＰＮ２」のビットパターン位置からフラグ及びマ
ーカの位置を検出するフラグ／マーカ検出回路１０９
と、フラグ／マーカ検出回路１０９で検出したフラグ位
置にあるフラグを削除するフラグ削除回路１１０と、フ
ラグ／マーカ検出回路１０９で検出したマーカ位置にあ
るマーカを削除するマーカ削除回路１１１と、フレーム
データを出力するデータ出力端子１１２と、フレーム同
期信号出力端子１１３とからなる。

【００５３】（Ａ−２）第１の実施形態の通信動作 続いて、以上の構成を有するデータ送信装置及びデータ
受信装置による通信動作を説明する。

【００５４】まず、データ入力端子１０１から送信する
フレームデータが連続して入力され、フレーム同期信号
入力端子１０２からフレームデータのフレーム境界を示
すフレーム同期信号が入力される。

【００５５】フレーム同期信号は、データ入力端子１０
１から入力されるフレームデータのフレーム境界で立ち
上がりを持つパルス列である（図９（ａ））。

【００５６】ＰＮ１相関検出器１０３は、入力されるフ
レームデータとＰＮフラグ「ＰＮ１」とのビットパター
ン（フラグパターン）相関をとり、ＰＮフラグ「ＰＮ
１」と相関の高いビットパターンを検出し、検出信号を
マーカ挿入回路１０４に出力する。

【００５７】マーカ挿入回路１０４は、ＰＮ１相関検出
器１０３から検出信号が入力されると、検出したビット
パターンの直後にマーカ「ＰＮ２」を挿入する（図９
（ｂ）、（ｃ））。

【００５８】フラグ挿入回路１０５は、マーカ挿入回路
１０４の出力に対してフレーム同期信号のパルスの立ち
上がり位置にＰＮフラグ「ＰＮ１」を挿入し、伝送路へ
出力する（図９（ｄ））。

【００５９】一方、データ受信装置では、伝送路を介し
て受信した受信系列を、ＰＮ１相関検出器１０６、ＰＮ
２相関検出器１０７及びフラグ削除回路１１０に入力す
る。

【００６０】このうち、ＰＮ１相関検出器１０６及びＰ
Ｎ２相関検出器１０７は、それぞれ「ＰＮ１」及び「Ｐ
Ｎ２」のビットパターンを受信系列に対して１ビットず
つシフトさせながら相関値を求め、その相関値により
「ＰＮ１」及び「ＰＮ２」の位置を検出する（図９
（ｆ）、（ｇ））。

【００６１】ここで、「ＰＮ１」及び「ＰＮ２」の双方
はＰＮ系列であるので、ＰＮフラグを用いる従来例のＰ
Ｎフラグ相関検出器の場合と同様、誤りを許容して「Ｐ
Ｎ１」及び「ＰＮ２」の位置を検出することができる。

【００６２】ＰＮ１相関検出器１０６の出力信号は、遅
延回路１０８でマーカ「ＰＮ２」のビット長に相当する
時間だけ遅延された後、一方、ＰＮ２相関検出器１０７
の出力信号は直接、フラグ／マーカ検出回路１０９に出
力する（図９（ｈ））。

【００６３】ＰＮ１相関検出器１０６の出力信号は、マ
ーカ「ＰＮ２」のビット長に相当する時間だけ遅延され
ているので、受信系列に「ＰＮ１」と「ＰＮ２」とが連
続している場合、２つの相関検出器の検出信号がフラグ
／マーカ検出回路１０９に同時に入力される。

【００６４】すなわち、データ送信装置は、フレームデ
ータ内に存在するフラグでない「ＰＮ１」のビットパタ
ーンの直後にマーカ「ＰＮ２」を挿入しているので、フ
ラグ／マーカ検出回路１０９に、２つの相関検出器１０
６及び１０７の両方から同時に検出信号が入力された場
合には、検出された「ＰＮ１」は本来のフラグではな
く、「ＰＮ２」はその識別用に挿入されたマーカである
と判定し、マーカ検出信号をマーカ削除回路１１１へ出
力する（図９（ｉ））。

【００６５】なお、フラグ／マーカ検出回路１０９に、
ＰＮ２相関検出器１０７の検出信号のみが入力された場
合は、検出されたデータパターンは、フレームデータ内
に偶然現れたマーカパターンであると判断する。

【００６６】また、フラグ／マーカ検出回路１０９に、
ＰＮ１相関検出器１０６の検出信号のみが入力された場
合は、ＰＮフラグ「ＰＮ１」のパターン直後にマーカ
「ＰＮ２」が存在しないことを意味しているので、検出
された「ＰＮ１」を本来のフラグであると判定し、フラ
グ検出信号をフラグ削除回路１１０へ出力する（図９
（ｊ））。フラグ検出信号は、同時にフレーム同期信号
出力端子１１３から出力される。

【００６７】フラグ削除回路１１０は、フラグ検出信号
が入力されると、入力されるフレームデータ列中より、
検出されたフラグを削除し、フラグ検出信号が入力され
ない場合には、入力されたフレームデータ列をそのまま
マーカ削除回路１１１に出力する。

【００６８】マーカ削除回路１１１は、マーカ検出信号
が入力されると、入力されるフレームデータ列中より、
検出されたマーカを削除し、マーカ検出信号が入力され
ない場合には、入力されたフレームデータ列をそのまま
データ出力端子１１２から出力する。

【００６９】（Ａ−３）第１の実施形態の効果 上述のように、第１の実施形態によれば、データ送信装
置側で、予めフレームデータ内にフラグパターンと同じ
パターンが現れるか否かを検出し、検出された場合に
は、その直後にマーカを挿入するようにする。

【００７０】そして、データ受信装置側では、入力され
たフレームデータ列中にフラグパターンと同じパターン
を検出すると、その直後にマーカと同じパターンが現れ
るか否かを判別し、同じパターンが現れた場合には、先
に検出されたフラグパターンがデータフレーム内に偶然
現れたデータパターンであると判定する。一方、マーカ
と同じパターンが存在しなければ、先に検出されたフラ
グパターンはフラグによるものであると判定する。

【００７１】これにより、フラグエミュレーションを回
避できるようにしている。ＰＮフラグを用いた従来例で
は、フレームデータ内のどの位置にフラグパターンが現
れてもフラグエミュレーションが発生し得たのに対し、
当該第１の実施形態の場合には、フレームの先頭位置に
マーカのビットパターンが偶然現れた場合にのみ、フレ
ーム同期誤りが発生するだけなので、同期誤りが発生す
る確率を従来例に比して格段に低下させることができ
る。

【００７２】また、第１の実施形態の場合には、フラグ
及びマーカのそれぞれを、ＰＮ系列で構成することにし
たので、フラグ及びマーカ位置の検出において相関検出
を行なうことにより誤りの許容も可能となった。

【００７３】（Ｂ）第２の実施形態 以下、本発明に係るデータ送信装置及びデータ受信装置
の第２の実施形態を、図面を用いて説明する。

【００７４】（Ｂ−１）第２の実施形態の構成 本実施形態は、第１の実施形態で挿入することとしたマ
ーカの挿入位置を、第１の実施形態の場合のようにフレ
ームデータ内に現れたフラグパターンの直後ではなく、
当該フラグパターンの途中にすることを特徴とするもの
であり、当該手法によって、データフレーム内からフラ
グパターンの出現を無くし、フラグ誤り及びフラグエミ
ュレーションの発生の回避を図るものである。

【００７５】図１０に、第２の実施形態に係るデータ送
信装置（送信側）及びデータ受信装置（受信側）の構成
を示す。

【００７６】データ送信装置は、フレームデータが入力
されるデータ入力端子１００１と、フレームデータのフ
レーム境界を示す同期信号が入力されるフレーム同期信
号入力端子１００２と、フレームデータとＰＮフラグ
「ＰＮ１」の相関値からＰＮフラグと類似したビットパ
ターンを検出するＰＮ１相関検出器１００３と、入力さ
れたフレームデータを遅延させる遅延回路１００４と、
ＰＮ１相関検出器１００３で検出されたフラグパターン
の途中にマーカを挿入するマーカ挿入回路１００５と、
フレーム同期信号を遅延させる遅延回路１００６と、フ
レーム境界にフラグを挿入するフラグ挿入回路１００７
とからなる。

【００７７】データ受信装置は、受信系列とフラグのビ
ットパターンであるＰＮ１との相関値からフラグ位置を
検出するフラグ相関検出器１００８と、フラグ相関検出
器１００８で検出したフラグ位置にあるフラグを削除す
るフラグ削除回路１００９と、フラグ削除回路１００９
の出力とフラグの途中にマーカを挿入したビットパター
ンの相関値からマーカ位置を検出するマーカ相関検出器
１０１０と、マーカ相関検出器１０１０で検出したマー
カ位置にあるマーカを削除するマーカ削除回路１０１１
と、フレームデータを出力するデータ出力端子１０１２
と、フレーム同期信号出力端子１０１３とからなる。

【００７８】（Ｂ−２）第２の実施形態の通信動作 続いて、以上の構成を有するデータ送信装置及びデータ
受信装置による通信動作を説明する。

【００７９】まず、データ入力端子１００１から送信す
るフレームデータが連続して入力され、フレーム同期信
号入力端子１００２からフレームデータのフレーム境界
を示すフレーム同期信号が入力される。

【００８０】フレーム同期信号は、データ入力端子１０
０１から入力されるフレームデータのフレーム境界で立
ち上がりを持つパルス列である（図１１（ａ））。

【００８１】ＰＮ１相関検出器１００３は、入力される
フレームデータとＰＮフラグ「ＰＮ１」とのビットパタ
ーン相関をとり、ＰＮフラグ「ＰＮ１」と相関の高いビ
ットパターンを検出し、検出信号をマーカ挿入回路１０
０５に出力する（図１１（ｃ））。

【００８２】データ入力端子１００１から入力されるフ
レームデータは、遅延回路１００４において、「ＰＮ
１」のビット長に相当する時間に比して短い時間（例え
ば、半分の時間）だけ遅延された後、マーカ挿入回路１
００５に入力される。

【００８３】マーカ挿入回路１００５は、ＰＮ１相関検
出器１００３から検出信号が入力されると、直に、遅延
回路１００４から入力を受けているフレームデータにマ
ーカ「ＰＮ２」を挿入する。ここで、フレームデータは
前述したように、遅延回路１００４において遅延されて
いるため、マーカ「ＰＮ２」は、「ＰＮ１」と同じビッ
ト列の途中に挿入されることになる（図１１（ｂ）、
（ｃ）、（ｄ）、（ｅ））。

【００８４】フラグ挿入回路１００７は、マーカ挿入回
路１００５の出力に対し、遅延回路１００４の遅延時間
と同じ時間だけ遅延回路１００６で遅延されたフレーム
同期信号に従ってフラグを挿入し、伝送路へ出力する
（図１１（ｆ））。

【００８５】一方、データ受信装置では、伝送路を介し
て受信した受信系列を、フラグ相関検出器１００８及び
フラグ削除回路１００９に入力する。

【００８６】フラグ相関検出器１００８は、「ＰＮ１」
のビットパターンと受信系列との相関値からＰＮフラグ
「ＰＮ１」の位置を検出すると、これをフラグ検出信号
としてフラグ削除回路１００９へ出力する（図１１
（ｈ））。フラグ検出信号は、同時に、フレーム同期信
号出力端子１０１３から出力される。

【００８７】フラグ削除回路１００９は、フラグ相関検
出器１００８で検出したフラグ位置にあるフラグを削除
し、マーカ相関検出器１０１０及びマーカ削除回路１０
１１へ出力する。

【００８８】マーカ相関検出器１０１０は、フラグ削除
回路１００９の出力系列とフラグ「ＰＮ１」の途中にマ
ーカ「ＰＮ２」を挿入した系列（図１１中における「Ｐ
ＰＮ２Ｎ１」）との相関値からマーカ位置を検出する
（図１１（ｉ））。

【００８９】マーカ削除回路１０１１は、マーカ相関検
出器１０１０で検出されたマーカ位置にあるマーカを削
除し、フレームデータをデータ出力端子１０１２へ出力
する（図１１（ｊ））。

【００９０】（Ｂ−３）第２の実施形態の効果 上述のように、第２の実施形態によれば、データ送信装
置側で、予めフレームデータ内にフラグパターンと同じ
パターンが現れるか否かを検出し、検出された場合に
は、そのパターンの途中にマーカを挿入して、データフ
レーム内からフラグパターンを無くすようにする。

【００９１】これにより、フラグエミュレーション及び
フラグ誤りを回避できるようにしている。ところで、当
該第２の実施形態において、データの欠落が発生し得る
のは、フラグとマーカを合わせた比較的長いビットパタ
ーンと一致するビットパターンが偶然フレーム内に出現
する場合のみであるので、ＰＮフラグを用いた従来例の
フレーム同期誤りと比べて発生頻度を小さくすることが
できる。

【００９２】また、フラグ及びマーカをＰＮ系列にして
いるので、フラグ及びマーカ位置の検出において相関検
出を行なうことにより誤りを許容することが可能であ
る。

【００９３】（Ｃ）第３の実施形態 以下、本発明に係るデータ送信装置及びデータ受信装置
の第３の実施形態を、図面を用いて説明する。

【００９４】（Ｃ−１）第３の実施形態の構成 本実施形態は、第１の実施形態においてフラグ「ＰＮ
１」の直後にこのビットパターンがフラグであることを
示し、かつ、マーカ「ＰＮ２」と相関の低い（類似しな
い）フラグ用マーカ「ＰＮ３」を挿入し、本来のフラグ
とデータ中のフラグの区別を確実にできるようにした点
に特徴を有するものである。

【００９５】図１２に、第３の実施形態に係るデータ送
信装置（送信側）及びデータ受信装置（受信側）の構成
を示す。

【００９６】データ送信装置は、フレームデータが入力
されるデータ入力端子１３０１と、フレームデータのフ
レームの境界を示す同期信号が入力されるフレーム同期
信号入力端子１３０２と、フレームデータ中の「ＰＮ
１」と相関の高いビットパターンを検出するＰＮ１相関
検出器１３０３と、ＰＮ１相関検出器１３０３で検出し
たビットパターンの直後にマーカ「ＰＮ２」を挿入する
マーカ挿入回路１３０４と、フレームの境界にフラグ
「ＰＮ１」及びフラグ用マーカ「ＰＮ３」を挿入するフ
ラグ挿入回路１３０５とからなる。

【００９７】データ受信装置は、受信系列とフラグの直
後にフラグ用マーカを挿入したビットパターンである
「ＰＮ１ＰＮ３」との相関値からフラグ位置を検出する
フラグ相関検出器１３０６と、フラグ相関検出器１３０
６で検出したフラグ位置にあるフラグ及びフラグ用マー
カを削除するフラグ削除回路１３０７と、フラグ削除回
路１３０７の出力と「ＰＮ１ＰＮ２」のビットパターン
の相関値からマーカ位置を検出するマーカ相関検出器１
３０８と、マーカ相関検出器１３０８で検出したマーカ
位置にあるマーカを削除するマーカ削除回路１３０９
と、フレームデータを出力するデータ出力端子１３１０
と、フレーム同期信号出力端子１３１１とからなる。

【００９８】（Ｃ−２）第３の実施形態の通信動作 続いて、以上の構成を有するデータ送信装置及びデータ
受信装置による通信動作を説明する。

【００９９】まず、データ入力端子１３０１から送信す
るフレームデータが連続して入力され、フレーム同期信
号入力端子１３０２からフレームデータのフレーム境界
を示すフレーム同期信号が入力される。

【０１００】フレーム同期信号は、データ入力端子１３
０１から入力されるフレームデータのフレーム境界で立
ち上がりを持つパルス列である（図１３（ａ））。

【０１０１】ＰＮ１相関検出器１３０３は、入力される
フレームデータとＰＮフラグ「ＰＮ１」とのビットパタ
ーン相関をとり、ＰＮフラグ「ＰＮ１」と相関の高いビ
ットパターンを検出し、検出信号をマーカ挿入回路１３
０４に出力する。

【０１０２】マーカ挿入回路１３０４は、ＰＮ１相関検
出器１３０３から検出信号が入力されると、当該検出信
号により特定されるビットパターンの直後にマーカ「Ｐ
Ｎ２」を挿入する（図１３（ｂ）、（ｃ））。

【０１０３】フラグ挿入回路１３０５は、マーカ挿入回
路１３０４の出力フレーム境界にフラグ「ＰＮ１」及び
フラグ用マーカ「ＰＮ３」を挿入し、伝送路へ出力する
（図１３（ｄ））。

【０１０４】一方、データ受信装置では、伝送路を介し
て受信した受信系列を、フラグ相関検出器１３０６及び
フラグ削除回路１３０７に入力する。

【０１０５】フラグ相関検出器１３０６は、「ＰＮ１Ｐ
Ｎ３」と受信系列の相関値からフラグ位置を検出し、フ
ラグ検出信号をフラグ削除回路１３０７へ出力する（図
１３（ｆ））。フラグ検出信号は、同時に、フレーム同
期信号出力端子１３１１から出力される。

【０１０６】フラグ削除回路１３０７は、フラグ相関検
出器１３０６で検出したフラグ位置にある「ＰＮ１ＰＮ
３」を削除し、マーカ相関検出器１３０８及びマーカ削
除回路１３０９へ出力する（図１３（ｅ）、（ｈ））。

【０１０７】マーカ相関検出器１３０８は、フラグ削除
回路１３０７の出力系列と「ＰＮ１ＰＮ２」の系列との
相関値からマーカ位置を検出する（図１３（ｇ））。
マーカ削除回路１３０９は、マーカ相関検出器１３０８
で検出したマーカ位置にあるマーカを削除し、フレーム
データをデータ出力端子１３１０へ出力する（図１３
（ｅ）、（ｈ））。

【０１０８】（Ｃ−３）第３の実施形態の効果 上述のように、第３の実施形態によれば、フレーム境界
を示すフラグの直後にフラグ用マーカを挿入すると共
に、データフレーム中に「ＰＮ１」と同じビットパター
ンが現れる場合に、その直後にマーカ系列「ＰＮ２」を
挿入するようにしたことにより、送信データフレーム中
にフラグパターンが出現しないようしたことにより、フ
ラグエミュレーションの可能性をほとんど無くすことが
できる。

【０１０９】また、フレームデータ中に現れるＰＮパタ
ーン「ＰＮ１」と同じビットパターンの直後には必ずマ
ーカ「ＰＮ２」が挿入されており、しかもこのマーカ
「ＰＮ２」はフラグ用マーカ「ＰＮ３」と相関が低いパ
ターンに選定されているため、データ受信装置では「Ｐ
Ｎ１」の直後にある「ＰＮ２」は全てマーカであると判
定でき、第２の実施形態の場合には発生し得たデータの
部分的な欠落も発生し得ないようにできる。

【０１１０】また、フラグ及びマーカをＰＮ系列に選定
しているので、フラグ及びマーカ位置の検出において相
関検出を行なうことができ、ある程度の誤りを許容する
ことが可能である。

【０１１１】（Ｄ）第４の実施形態 以下、本発明に係るデータ送信装置及びデータ受信装置
の第４の実施形態を、図面を用いて説明する。

【０１１２】（Ｄ−１）第４の実施形態の構成 本実施形態は、以下のような２点に特徴を有するもので
ある。

【０１１３】すなわち、第１点は、第１の実施形態にお
いてＰＮフラグ「ＰＮ１」と相関の高いビットパターン
（以下「ＰＮ１Ｅ」と表記する。「ＰＮ２」、「ＰＮ
３」についても同様な表記を用いる。）の直後にマーカ
「ＰＮ２」を挿入したことに基づく「ＰＮ１Ｅ＋ＰＮ
２」のビットパターンと、フレーム同期信号に基づいて
挿入した「ＰＮ１」の直後のビットパターンが「ＰＮ
２」と相関の高いものである場合の「ＰＮ１＋ＰＮ２
Ｅ」のビットパターンとを区別するために、「ＰＮ１」
と「ＰＮ２Ｅ」との間に「ＰＮ２」と相関の低いフラグ
用マーカのビットパターンである「ＰＮ３」を挿入する
ことにより、データ受信側においてＰＮフラグ「ＰＮ
１」及びマーカ「ＰＮ２」の誤認を防止する点である。

【０１１４】第２点は、上記のフラグ用マーカ「ＰＮ
３」の挿入に基づく「ＰＮ１＋ＰＮ３」のビットパター
ンと、フレーム同期信号に基づいて挿入した「ＰＮ１」
の直後のビットパターンが「ＰＮ３」と相関の高いもの
である場合の「ＰＮ１＋ＰＮ３Ｅ」のビットパターンと
を区別するために、「ＰＮ１」と「ＰＮ３Ｅ」との間に
「ＰＮ３」を挿入することにより、データ受信側におい
てＰＮフラグ「ＰＮ１」及びマーカ「ＰＮ２」の誤認を
防止する点である。

【０１１５】図１４に、第４の実施形態に係るデータ送
信装置（送信側）及びデータ受信装置（受信側）の構成
を示す。

【０１１６】データ送信装置は、フレームデータが入力
されるデータ入力端子１４０１と、フレームデータのフ
レームの境界を示す同期信号が入力されるフレーム同期
信号入力端子１４０２と、フレームデータ中の「ＰＮ
１」と相関の高いビットパターン位置を検出するＰＮ１
相関検出器１４０３と、ＰＮ１相関検出器１４０３で検
出したビットパターン位置の直後にマーカ「ＰＮ２」を
挿入するマーカ挿入回路１４０４と、フレームの境界に
ＰＮフラグ「ＰＮ１」を挿入するフラグ挿入回路１４０
５と、ＰＮフラグ「ＰＮ１」の直後の位置のビットパタ
ーンがマーカ「ＰＮ２」と相関の高いものであることを
検出するＰＮ２相関検出器１４０６と、ＰＮフラグ「Ｐ
Ｎ１」の直後の位置のビットパターンがフラグ用マーカ
「ＰＮ３」と相関の高いものであることを検出するＰＮ
３相関検出器１４０７と、ＰＮ２相関検出器１４０６及
びＰＮ３相関検出器１４０７で検出したビットパターン
位置の直前にフラグ用マーカ「ＰＮ３」を挿入するフラ
グ用マーカ挿入回路１４０８とからなる。

【０１１７】データ受信装置は、受信系列から「ＰＮ
１」と相関の高いビットパターン位置を検出するＰＮ１
相関検出器１４０９と、受信系列から「ＰＮ２」と相関
の高いビットパターン位置を検出するＰＮ２相関検出器
１４１０と、受信系列から「ＰＮ３」と相関の高いビッ
トパターン位置を検出するＰＮ３相関検出器１４１１
と、「ＰＮ１」と「ＰＮ２」と「ＰＮ３」と相関の高い
ビットパターン位置からフラグとマーカとフラグ用マー
カとの位置を検出するフラグ／マーカ検出回路１４１２
と、フラグ／マーカ検出回路１４１２で検出したフラグ
位置にあるフラグを削除するフラグ削除回路１４１３
と、フラグ／マーカ検出回路１４１２で検出したマーカ
位置とフラグ用マーカ位置とにあるマーカとフラグ用マ
ーカとを削除するマーカ削除回路１４１４と、フレーム
データを出力するデータ出力端子１４１５と、フレーム
同期信号出力端子１４１６とからなる。

【０１１８】（Ｄ−２）第４の実施形態の通信動作 続いて、以上の構成を有するデータ送信装置及びデータ
受信装置による通信動作を説明する。

【０１１９】まず、データ送信装置では、送信するフレ
ームデータがデータ入力端子１４０１に連続して入力さ
れ、このフレームデータのフレーム境界を示すフレーム
同期信号がフレーム同期信号入力端子１４０２に入力さ
れる。

【０１２０】このフレーム同期信号は、データ入力端子
１４０１に入力されるフレームデータのフレーム境界で
立ち上がりを持つパルス列である（図１５（ａ））。

【０１２１】ＰＮ１相関検出器１４０３は、データ入力
端子１４０１に入力されるフレームデータのビットパタ
ーンの中から、ＰＮフラグ「ＰＮ１」と相関の高いビッ
トパターン位置を検出し、この検出に基づく検出信号を
マーカ挿入回路１４０４に出力する（図１５（ｃ））。

【０１２２】マーカ挿入回路１４０４は、ＰＮ１相関検
出器１４０３からの検出信号が入力されると、この検出
信号に基づくフレームデータ中の「ＰＮ１」と相関の高
いビットパターン位置の直後にマーカ「ＰＮ２」を挿入
し（図１５（ｂ）、（ｄ））、この挿入したデータ信号
列をフラグ挿入回路１４０５に出力する。

【０１２３】フラグ挿入回路１４０５は、フレーム同期
信号入力端子１４０２に入力されるフレーム同期信号の
パルスの立ち上がり位置に基づいて、マーカ挿入回路１
４０４からのデータ信号列のフレームの境目にＰＮフラ
グ「ＰＮ１」を挿入し、この挿入したデータ信号列をＰ
Ｎ２相関検出器１４０６とＰＮ３相関検出器１４０７と
フラグ用マーカ挿入回路１４０８とに出力する（図１５
（ｅ））。

【０１２４】ＰＮ２相関検出器１４０６は、フレーム同
期信号入力端子１４０２に入力されるフレーム同期信号
のパルスの立ち上がり位置に基づいてフラグ挿入回路１
４０５からのデータ信号列の中からＰＮフラグ「ＰＮ
１」の直後のビットパターン位置を定め、この位置のビ
ットパターンがマーカ「ＰＮ２」と相関の高いビットパ
ターンであるか否かを検出し、相関の高いビットパター
ンである場合には検出信号をフラグ用マーカ挿入回路１
４０８に出力する（図１５（ｆ））。

【０１２５】ＰＮ３相関検出器１４０７は、フレーム同
期信号入力端子１４０２に入力されるフレーム同期信号
のパルスの立ち上がり位置に基づいてフラグ挿入回路１
４０５からのデータ信号列の中からＰＮフラグ「ＰＮ
１」の直後のビットパターン位置を定め、この位置のビ
ットパターンがフラグ用マーカ「ＰＮ３」と相関の高い
ビットパターンであるか否かを検出し、相関の高いビッ
トパターンである場合には検出信号をフラグ用マーカ挿
入回路１４０８に出力する（図１５（ｇ））。

【０１２６】フラグ用マーカ挿入回路１４０８は、ＰＮ
２相関検出器１４０６とＰＮ３相関検出器１４０７とか
らの検出信号を入力すると、これらの検出信号に基づく
マーカ「ＰＮ２」又はフラグ用マーカ「ＰＮ３」と相関
の高いビットパターンの直前（フラグ挿入回路１４０５
により挿入されたＰＮフラグ「ＰＮ１」のビットパター
ンの直後）にフラグ用マーカ「ＰＮ３」を挿入し、この
挿入したデータ信号列を伝送路に出力する（図１５
（ｈ））。

【０１２７】一方、データ受信装置では、伝送路を介し
てデータ送信装置からのデータ信号列が受信され、この
受信された受信系列がＰＮ１相関検出器１４０９とＰＮ
２相関検出器１４１０とＰＮ３相関検出器１４１１とフ
ラグ削除回路１４１３とに入力される。

【０１２８】ＰＮ１相関検出器１４０９は、受信された
受信系列のビットパターンの中から、ＰＮフラグ「ＰＮ
１」と相関の高いビットパターン位置を検出し、この検
出に基づくＰＮ１検出信号をフラグ／マーカ検出回路１
４１２に出力する（図１５（ｊ））。

【０１２９】ＰＮ２相関検出器１４１０は、受信された
受信系列のビットパターンの中から、マーカ「ＰＮ２」
と相関の高いビットパターン位置を検出し、この検出に
基づくＰＮ２検出信号をフラグ／マーカ検出回路１４１
２に出力する（図１５（ｋ））。

【０１３０】ＰＮ３相関検出器１４１１は、受信された
受信系列のビットパターンの中から、フラグ用マーカ
「ＰＮ３」と相関の高いビットパターン位置を検出し、
この検出に基づくＰＮ３検出信号をフラグ／マーカ検出
回路１４１２に出力する（図１５（ｌ））。

【０１３１】フラグ／マーカ検出回路１４１２は、ＰＮ
１相関検出器１４０９とＰＮ２相関検出器１４１０とＰ
Ｎ３相関検出器１４１１とからのそれぞれ、ＰＮ１検出
信号とＰＮ２検出信号とＰＮ３検出信号とを入力し、こ
れらの各検出信号に基づいてＰＮフラグ位置とマーカ位
置とフラグ用マーカ位置とを検出し、この検出に基づく
ＰＮフラグ検出信号をフラグ削除回路１４１３に出力
し、また、この検出に基づくマーカ検出信号とフラグ用
マーカ検出信号とをマーカ削除回路１４１４に出力す
る。

【０１３２】ここで、フラグ／マーカ検出回路１４１２
は、受信系列のビットパターンにおいて「ＰＮ１Ｅ」の
直後に「ＰＮ２」があるタイミングで、ＰＮ１相関検出
器１４０９とＰＮ２相関検出器１４１０とからＰＮ１検
出信号とＰＮ２検出信号とを入力すると、このＰＮ２検
出信号に基づくビットパターン位置がマーカ位置である
ことを検出し、この検出に基づくマーカ検出信号をマー
カ削除回路１４１４に出力する。（図１５（ｊ）、
（ｋ）、（ｍ））。

【０１３３】また、フラグ／マーカ検出回路１４１２
は、受信系列のビットパターンにおいて「ＰＮ１」の直
後に「ＰＮ３」があるタイミングで、ＰＮ１相関検出器
１４０９とＰＮ３相関検出器１４１１とからＰＮ１検出
信号とＰＮ３検出信号とを入力すると、このＰＮ１検出
信号に基づくビットパターン位置がＰＮフラグ位置であ
ることを、また、このＰＮ３検出信号に基づくビットパ
ターン位置がフラグ用マーカ位置であることを検出し、
この検出したフラグ位置に同期したパルス信号をフレー
ム同期信号としてフレーム同期信号出力端子１４１６に
出力すると共に、この検出に基づくフラグ検出信号及び
フラグ用マーカ検出信号をフラグ削除回路１４１３及び
マーカ削除回路１４１４に出力する（図１５（ｊ）、
（ｌ）、（ｏ）、（ｐ））。

【０１３４】ここで、フラグ／マーカ検出回路１４１２
から出力されるフレーム同期信号は、データ送信装置に
おいて入力したフレーム同期信号と同様に、データ出力
端子１４１５に出力するフレームデータのフレーム境界
で立ち上がりを持つパルス列であっても良い。

【０１３５】さらに、フラグ／マーカ検出回路１４１２
は、受信系列のビットパターンにおいて「ＰＮ１」の直
後に「ＰＮ２」及び「ＰＮ３」がないタイミングで、Ｐ
Ｎ１相関検出器１４０９からＰＮ１検出信号を入力する
と、このＰＮ１検出信号に基づくビットパターン位置が
フラグ位置であることを検出し、この検出したフラグ位
置に同期したパルス信号をフレーム同期信号としてフレ
ーム同期信号出力端子１４１６に出力すると共に、この
検出に基づくフラグ検出信号をフラグ削除回路１４１３
に出力する（図１５（ｊ）、（ｋ）、（ｌ）、
（ｐ））。

【０１３６】フラグ削除回路１４１３は、フラグ／マー
カ検出回路１４１２からのフラグ検出信号を入力する
と、このフラグ検出信号に基づく受信系列中のフラグ
「ＰＮ１」のビットパターンを削除し、この削除した受
信系列をマーカ削除回路１４１４に出力する。

【０１３７】フラグ削除回路１４１３は、フラグ／マー
カ検出回路１４１２からのマーカ検出信号及びフラグ用
マーカ検出信号を入力すると、これらの検出信号に基づ
く受信系列中のマーカ「ＰＮ２」及びフラグ用マーカ
「ＰＮ３」のビットパターンを受信系列から削除し、こ
の削除された受信系列をフレームデータとしてデータ出
力端子１４１５に出力する（図１５（ｑ））。

【０１３８】（Ｄ−３）第４の実施形態の効果 上述のように、第４の実施形態によれば、フレームデー
タ中のＰＮフラグ「ＰＮ１」と相関の高いビットパター
ン位置の直後にマーカ「ＰＮ２」を挿入するマーカ挿入
回路と、ＰＮフラグ「ＰＮ１」の直後のビットパターン
がマーカ「ＰＮ２」又はフラグ用マーカ「ＰＮ３」と相
関の高いビットパターンである場合このＰＮフラグの直
後にフラグ用マーカ「ＰＮ３」を挿入するフラグ用マー
カ挿入回路とを有するので、データ受信装置においてＰ
Ｎフラグ「ＰＮ１」及びマーカ「ＰＮ２」の誤認を防止
し、フラグエミュレーションの発生を防止することがで
きる。

【０１３９】本実施形態の場合、フラグの直後のビット
パターンがマーカまたはフラグ用マーカの場合にのみ、
フラグ用マーカを挿入するため、第３の実施形態と比べ
フラグ用マーカ挿入による伝送効率の低下を軽減するこ
とができる。

【０１４０】また、フラグ及びマーカをＰＮ系列に選定
しているので、フラグ及びマーカ位置の検出において相
関検出を行なうことができ、ある程度の誤りを許容する
ことが可能である。

【０１４１】（Ｅ）第５の実施形態 以下、本発明に係るデータ送信装置及びデータ受信装置
の第５の実施形態を、図面を用いて説明する。

【０１４２】（Ｅ−１）第５の実施形態の構成 本実施形態は、第４の実施形態のフラグ用マーカとし
て、マーカ「ＰＮ２」と相関の低くまたＰＮフラグでも
ある「ＰＮ１」を適用することにより、データ受信側に
おいてＰＮフラグ「ＰＮ１」及びマーカ「ＰＮ２」の誤
認を防止する点に特徴を有するものである。

【０１４３】図１６に、第５の実施形態に係るデータ送
信装置（送信側）及びデータ受信装置（受信側）の構成
を示す。

【０１４４】データ送信装置は、フレームデータが入力
されるデータ入力端子１５０１と、フレームデータのフ
レームの境界を示す同期信号が入力されるフレーム同期
信号入力端子１５０２と、フレームデータ中の「ＰＮ
１」と相関の高いビットパターンを検出すると共にＰＮ
フラグ「ＰＮ１」の直後のビットパターンが「ＰＮ１」
と相関の高いものであることを検出するＰＮ１相関検出
器１５０３と、ＰＮ１相関検出器１４０３で検出した相
関の高いビットパターンの直後にマーカ「ＰＮ２」を挿
入するマーカ挿入回路１５０４と、ＰＮフラグ「ＰＮ
１」の直後のビットパターンが「ＰＮ２」と相関の高い
ものであることを検出するＰＮ２相関検出器１５０５
と、フレームの境界にＰＮフラグ「ＰＮ１」を挿入する
と共にＰＮ１相関検出器１５０３及びＰＮ２相関検出器
１５０５で検出したビットパターンの直前にフラグ用マ
ーカとして「ＰＮ１」を挿入するフラグ挿入回路１５０
６とからなる。

【０１４５】データ受信装置は、受信系列から「ＰＮ
１」と相関の高いビットパターン位置を検出するＰＮ１
相関検出器１５０７と、受信系列から「ＰＮ２」と相関
の高いビットパターン位置を検出するＰＮ２相関検出器
１４０８と、「ＰＮ１」と「ＰＮ２」と相関の高いビッ
トパターン位置からフラグとマーカとフラグ用マーカと
の位置を検出するフラグ／マーカ検出回路１５０９と、
フラグ／マーカ検出回路１５０９で検出したフラグ位置
にあるフラグを削除するフラグ削除回路１５１０と、フ
ラグ／マーカ検出回路１５０９で検出したマーカ位置と
フラグ用マーカ位置とにあるマーカとフラグ用マーカと
を削除するマーカ削除回路１５１１と、フレームデータ
を出力するデータ出力端子１５１２と、フレーム同期信
号出力端子１５１３とからなる。

【０１４６】（Ｅ−２）第５の実施形態の通信動作 続いて、以上の構成を有するデータ送信装置及びデータ
受信装置による通信動作を説明する。

【０１４７】まず、データ送信装置では、送信するフレ
ームデータがデータ入力端子１５０１に連続して入力さ
れ、このフレームデータのフレーム境界を示すフレーム
同期信号がフレーム同期信号入力端子１５０２に入力さ
れる。

【０１４８】このフレーム同期信号は、データ入力端子
１５０１に入力されるフレームデータのフレーム境界で
立ち上がりを持つパルス列である（図１７（ａ））。

【０１４９】ＰＮ１相関検出器１５０３は、データ入力
端子１５０１に入力されるフレームデータのビットパタ
ーンの中から、ＰＮフラグ「ＰＮ１」と相関の高いビッ
トパターン位置を検出し、この検出に基づく検出信号を
マーカ挿入回路１５０４に出力する（図１７（ｃ））。

【０１５０】また、ＰＮ１相関検出器１５０３は、フレ
ーム同期信号入力端子１５０２に入力されるフレーム同
期信号のパルスの立ち上がり位置に基づいてフラグ挿入
回路１５０６により挿入されるＰＮフラグ「ＰＮ１」の
直後のビットパターン位置を定め、この位置のビットパ
ターンがフラグ用マーカとしての「ＰＮ１」と相関の高
いビットパターンであるか否かを検出し、相関の高いビ
ットパターンである場合には検出信号をフラグ挿入回路
１５０６に出力する（図１７（ｄ））。

【０１５１】マーカ挿入回路１５０４は、ＰＮ１相関検
出器１５０３からの検出信号が入力されると、この検出
信号に基づくフレームデータ中の「ＰＮ１」と相関の高
いビットパターン位置の直後にマーカ「ＰＮ２」を挿入
し（図１７（ｂ）、（ｅ））、この挿入したデータ信号
列をフラグ挿入回路１４０５に出力する。

【０１５２】ＰＮ２相関検出器１５０４は、フレーム同
期信号入力端子１５０２に入力されるフレーム同期信号
のパルスの立ち上がり位置に基づいてフラグ挿入回路１
５０６により挿入されるＰＮフラグ「ＰＮ１」の直後の
ビットパターン位置を定め、この位置のビットパターン
がマーカ「ＰＮ２」と相関の高いビットパターンである
か否かを検出し、相関の高いビットパターンである場合
には検出信号をフラグ挿入回路１５０６に出力する（図
１７（ｆ））。

【０１５３】フラグ挿入回路１５０６は、フレーム同期
信号入力端子１５０２に入力されるフレーム同期信号の
パルスの立ち上がり位置に基づいて、マーカ挿入回路１
４０４からのデータ信号列のフレームの境目にＰＮフラ
グ「ＰＮ１」を挿入し、この挿入したデータ信号列を伝
送路に出力する（図１７（ｇ））。

【０１５４】また、フラグ挿入回路１５０６は、ＰＮ１
相関検出器１５０３とＰＮ２相関検出器１５０５とから
の検出信号を入力すると、これらの検出信号に基づくマ
ーカ「ＰＮ２」又はフラグ用マーカ「ＰＮ１」と相関の
高いビットパターンの直前（フラグ挿入回路１５０６が
挿入するＰＮフラグ「ＰＮ１」のビットパターンの直
後）にフラグ用マーカとしてさらに「ＰＮ１」を挿入
し、この挿入したデータ信号列を伝送路に出力する（図
１７（ｇ））。

【０１５５】一方、データ受信装置では、伝送路を介し
てデータ送信装置からのデータ信号列が受信され、この
受信された受信系列がＰＮ１相関検出器１５０７とＰＮ
２相関検出器１５０８とフラグ削除回路１５１０とに入
力される。

【０１５６】ＰＮ１相関検出器１５０７は、受信された
受信系列のビットパターンの中から、ＰＮフラグ「ＰＮ
１」と相関の高いビットパターン位置を検出し、この検
出に基づくＰＮ１検出信号をフラグ／マーカ検出回路１
５０９に出力する（図１７（ｉ））。

【０１５７】ＰＮ２相関検出器１５０８は、受信された
受信系列のビットパターンの中から、マーカ「ＰＮ２」
と相関の高いビットパターン位置を検出し、この検出に
基づくＰＮ２検出信号をフラグ／マーカ検出回路１５０
９に出力する（図１７（ｊ））。

【０１５８】フラグ／マーカ検出回路１５０９は、ＰＮ
１相関検出器１５０７とＰＮ２相関検出器１５０８とか
らのそれぞれ、ＰＮ１検出信号とＰＮ２検出信号とを入
力し、これらの各検出信号に基づいてＰＮフラグ位置と
マーカ位置とフラグ用マーカ位置とを検出し、この検出
に基づくＰＮフラグ検出信号をフラグ削除回路１５１０
に出力し、また、この検出に基づくマーカ検出信号とフ
ラグ用マーカ検出信号とをマーカ削除回路１５１１に出
力する。

【０１５９】ここで、フラグ／マーカ検出回路１５０９
は、受信系列のビットパターンにおいて「ＰＮ１Ｅ」の
直後に「ＰＮ２」があるタイミングで、ＰＮ１相関検出
器１５０７とＰＮ２相関検出器１５０８とからＰＮ１検
出信号とＰＮ２検出信号とを入力すると、このＰＮ２検
出信号に基づくビットパターン位置がマーカ位置である
ことを検出し、この検出に基づくマーカ検出信号をマー
カ削除回路１５１１に出力する。（図１７（ｉ）、
（ｊ）、（ｋ））。

【０１６０】また、フラグ／マーカ検出回路１５０９
は、受信系列のビットパターンにおいてＰＮフラグ「Ｐ
Ｎ１」の直後にフラグ用マーカ「ＰＮ１」があるタイミ
ングで、ＰＮ１相関検出器１４０９からＰＮ１検出信号
を入力すると、この初めのＰＮ１検出信号に基づくビッ
トパターン位置がＰＮフラグ位置であることを、また次
のＰＮ１検出信号に基づくビットパターン位置がフラグ
用マーカ位置であることを検出し、この検出したフラグ
位置に同期したパルス信号をフレーム同期信号としてフ
レーム同期信号出力端子１５１３に出力すると共に、こ
の検出に基づくフラグ検出信号及びフラグ用マーカ検出
信号をフラグ削除回路１５１０及びマーカ削除回路１５
１１に出力する（図１７（ｉ）、（ｌ）、（ｍ））。

【０１６１】ここで、フラグ／マーカ検出回路１５０９
から出力されるフレーム同期信号は、データ送信装置に
おいて入力したフレーム同期信号と同様に、データ出力
端子１５１２に出力するフレームデータのフレーム境界
で立ち上がりを持つパルス列であっても良い。

【０１６２】さらに、フラグ／マーカ検出回路１５０９
は、受信系列のビットパターンにおいて「ＰＮ１」の直
後に「ＰＮ１」及び「ＰＮ２」がないタイミングで、Ｐ
Ｎ１相関検出器１５０７からＰＮ１検出信号を入力する
と、このＰＮ１検出信号に基づくビットパターン位置が
フラグ位置であることを検出し、この検出したフラグ位
置に同期したパルス信号をフレーム同期信号としてフレ
ーム同期信号出力端子１５１３に出力すると共に、この
検出に基づくフラグ検出信号をフラグ削除回路１５１１
に出力する（図１７（ｉ）、（ｊ）、（ｍ））。

【０１６３】フラグ削除回路１５１０は、フラグ／マー
カ検出回路１５０９からのフラグ検出信号を入力する
と、このフラグ検出信号に基づく受信系列中のフラグ
「ＰＮ１」のビットパターンを削除し、この削除した受
信系列をマーカ削除回路１５１１に出力する。

【０１６４】マーカ削除回路１５１１は、フラグ／マー
カ検出回路１５０９からのマーカ検出信号及びフラグ用
マーカ検出信号を入力すると、これらの検出信号に基づ
く受信系列中のマーカ「ＰＮ２」及びフラグ用マーカ
「ＰＮ１」のビットパターンを受信系列から削除し、こ
の削除された受信系列をフレームデータとしてデータ出
力端子１５１２に出力する（図１７（ｏ））。

【０１６５】（Ｅ−３）第５の実施形態の効果 上述のように、第５の実施形態によれば、フレームデー
タ中のＰＮフラグ「ＰＮ１」と相関の高いビットパター
ン位置の直後にマーカ「ＰＮ２」を挿入するマーカ挿入
回路と、ＰＮフラグ「ＰＮ１」の直後のビットパターン
がマーカ「ＰＮ２」又はフラグ用マーカ「ＰＮ１」と相
関の高いビットパターンである場合このＰＮフラグの直
後にフラグ用マーカ「ＰＮ１」を挿入するフラグ用マー
カ挿入回路とを有するので、データ受信装置においてＰ
Ｎフラグ「ＰＮ１」及びマーカ「ＰＮ２」の誤認を防止
し、フラグエミュレーションの発生を防止することがで
きる。

【０１６６】本実施形態の場合、フラグの直後のビット
パターンがマーカまたはフラグ用マーカの場合にのみ、
フラグ用マーカを挿入するため、第３の実施形態と比べ
フラグ用マーカ挿入による伝送効率の低下を軽減するこ
とができる。

【０１６７】また、フラグ及びマーカをＰＮ系列に選定
しているので、フラグ及びマーカ位置の検出において相
関検出を行なうことができ、ある程度の誤りを許容する
ことが可能である。

【０１６８】（Ｆ）他の実施形態 なお、上述の各実施形態においては、フラグ及びマーカ
のそれぞれをＰＮ系列で構成したが、いずれもＰＮ系列
以外の系列（例えば、多値系列）を用いても良い。ま
た、フラグ及びマーカは予め任意に設定している。

【０１６９】また、上述の各実施形態において、ディジ
タルデータ中のビットパターンに、比較対象となるビッ
トパターン（例えば、フレーム境界を示すフラグ、マー
カおよびフラグ用マーカ等）と、相関が高い（類似す
る）または相関が低い（類似しない）ビットパターンが
存在するか否かを検出する際は、ディジタルデータ中の
ビットパターンと比較対象となるビットパターンが、同
一のビットパターンの場合、及び、同一ではないが予め
設定したある程度の相関値（類似度）の範囲内に存在す
るビットパターンの場合を検出するようにしても良い。

【０１７０】さらに、上記の各実施形態において、ビッ
トパターンの検出に用いる相関値は、時間と共に変化す
る通信路の状態等に応じて適宣変更する構成とすること
も可能である。

【０１７１】さらにまた、上述の各実施形態において
は、伝送系について何ら説明しなかったが、伝送系は有
線路であっても無線路であっても良く、必要に応じて、
各データ送信装置及びデータ受信装置のインタフェース
部分に、変復調装置等を設けた構成としても良い。

【０１７２】

【発明の効果】上述のように、本発明のデータ送信装置
及びデータ受信装置によれば、送信するディジタルデー
タ中にフラグと相関の高いビットパターンが現れる場合
には、その直後に、当該ビットパターンがフラグでない
ことを示すマーカを挿入することにより、フラグエミュ
レーションの発生し難い装置を実現できる。

【０１７３】また、この際、マーカを、フラグとの間に
高い相関が得られるビットパターン内に挿入することに
より、送信ディジタルデータ中からフラグと高い相関が
得られるビットパターンを無くし得、その分一層、フラ
グエミュレーションの発生し難い装置を実現できる。

【０１７４】さらにまた、フラグの直後に、フラグ用マ
ーカを挿入することにより、ディジタルデータ中のビッ
トパターンがフラグと誤検出される可能性を一層低くで
き、フラグエミュレーションの発生し難い装置を実現で
きる。

【０１７５】また、送信するディジタルデータ中に、挿
入されるフラグの直後のビットパターンがマーカまたは
フラグ用マーカと相関の高いビットパターンである場合
にのみ、このフラグの直後にフラグ用マーカを挿入する
ことにより、フラグ用マーカ挿入による伝送効率の低下
を軽減することができる。

【図面の簡単な説明】

【図１】第１の実施形態に係るデータ送信装置及びデー
タ受信装置の機能構成を表したブロック図である。

【図２】従来装置による通信動作の内容を示す信号波形
図である。

【図３】従来装置の機能構成を表したブロック図であ
る。

【図４】従来装置にて起こり得るフレーム同期誤りの態
様を表した信号波形図である。

【図５】ＰＮフラグを用いる従来装置の機能構成を表し
たブロック図である。

【図６】ＰＮフラグを用いる従来装置による通信動作の
内容を示す信号波形図である。

【図７】ＰＮフラグ相関検出器の検出動作を示す信号波
形図である。

【図８】フラグエミュレーションの発生態様を示す信号
波形図である。

【図９】第１の実施形態に係るデータ送信装置及びデー
タ受信装置による通信動作の内容を示す信号波形図であ
る。

【図１０】第２の実施形態に係るデータ送信装置及びデ
ータ受信装置の機能構成を表したブロック図である。

【図１１】第２の実施形態に係るデータ送信装置及びデ
ータ受信装置による通信動作の内容を示す信号波形図で
ある。

【図１２】第３の実施形態に係るデータ送信装置及びデ
ータ受信装置の機能構成を表したブロック図である。

【図１３】第３の実施形態に係るデータ送信装置及びデ
ータ受信装置による通信動作の内容を示す信号波形図で
ある。

【図１４】第４の実施形態に係るデータ送信装置及びデ
ータ受信装置の機能構成を表したブロック図である。

【図１５】第４の実施形態に係るデータ送信装置及びデ
ータ受信装置による通信動作の内容を示す信号波形図で
ある。

【図１６】第５の実施形態に係るデータ送信装置及びデ
ータ受信装置の機能構成を表したブロック図である。

【図１７】第５の実施形態に係るデータ送信装置及びデ
ータ受信装置による通信動作の内容を示す信号波形図で
ある。

【符号の説明】

１０１、１００１、１３０１…データ入力端子、１０
２、１００２、１３０２…フレーム同期信号入力端子、
１０５、１００７、１３０５…フラグ挿入回路、１１
２、１０１２、１３１０…データ出力端子、１１３、１
０１３、１３１１…フレーム同期信号出力端子、１０
３、１０６、１００３、１３０３…ＰＮ１相関検出器、
１０４、１００５、１３０４…マーカ挿入回路、１０７
…ＰＮ２相関検出器、１０８、１００４、１００６…遅
延回路、１０９…フラグ／マーカ検出回路、１１０、１
００９、１３０７…フラグ削除回路、１１１、１０１
１、１３０９…マーカ削除回路、１００８、１３０６…
フラグ相関検出器、１０１０、１３０８…マーカ相関検
出器。

Claims (15)

【特許請求の範囲】
1. 【請求項１】 ディジタルデータをフレーム単位で区切
   り伝送する通信装置の送信側に設けられ、各フレームの
   境界位置に、ＰＮ系列で構成されたフラグを挿入するフ
   ラグ挿入手段を有するデータ送信装置であって、 上記フラグ挿入手段より前段に、 送信するディジタルデータ中に、上記フラグと相関の高
   いビットパターンが現れるか否か検出するフラグ検出手
   段と、 上記フラグ検出手段によって、上記フラグと相関の高い
   ビットパターンの存在が検出された場合、上記ディジタ
   ルデータ中に、当該ビットパターンがフラグでないこと
   を示すマーカを挿入するマーカ挿入手段とを備えること
   を特徴とするデータ送信装置。
2. 【請求項２】 請求項１に記載のデータ送信装置であっ
   て、 上記マーカ挿入手段は、上記フラグ検出手段によって、
   上記フラグと相関の高いビットパターンの存在が検出さ
   れた場合、上記ディジタルデータ中の予め定められた位
   置に、当該ビットパターンがフラグでないことを示すマ
   ーカを挿入することを特徴とするデータ送信装置。
3. 【請求項３】 請求項１に記載のデータ送信装置であっ
   て、 上記マーカ挿入手段は、上記フラグ検出手段によって、
   上記フラグと相関の高いビットパターンの存在が検出さ
   れた場合、当該ビットパターンの直後に、当該ビットパ
   ターンがフラグでないことを示すマーカを挿入すること
   を特徴とするデータ送信装置。
4. 【請求項４】 請求項１に記載のデータ送信装置であっ
   て、 上記マーカ挿入手段は、上記フラグ検出手段によって、
   上記フラグと相関の高いビットパターンの存在が検出さ
   れた場合、当該ビットパターン内に、当該ビットパター
   ンがフラグでないことを示すマーカを挿入することを特
   徴とするデータ送信装置。
5. 【請求項５】 請求項１〜４のいずれかに記載のデータ
   送信装置であって、 上記フラグ挿入手段によりフラグが挿入された場合、挿
   入したフラグに対し、上記マーカ挿入手段がフラグと相
   関の高いビットパターンに対してマーカを挿入する場合
   と同じ関係の位置に、挿入されたフラグがフラグである
   ことを示すフラグ用マーカを挿入するフラグ用マーカ挿
   入手段を備えることを特徴とするデータ送信装置。
6. 【請求項６】 請求項５に記載のデータ送信装置であっ
   て、 上記フラグ用マーカ挿入手段は、上記フラグ挿入手段に
   よりフラグが挿入された場合、挿入したフラグに対し、
   上記マーカ挿入手段がフラグと相関の高いビットパター
   ンに対してマーカを挿入する場合と同じ関係の位置のビ
   ットパターンが上記マーカと相関の高いビットパターン
   である場合、この位置に、挿入されたフラグがフラグで
   あることを示すフラグ用マーカを挿入することを特徴と
   するデータ送信装置。
7. 【請求項７】 請求項５に記載のデータ送信装置であっ
   て、 上記フラグ用マーカ挿入手段は、上記フラグ挿入手段に
   よりフラグが挿入された場合、挿入したフラグに対し、
   上記マーカ挿入手段がフラグと相関の高いビットパター
   ンに対してマーカを挿入する場合と同じ関係の位置のビ
   ットパターンが上記マーカまたは上記フラグ用マーカと
   相関の高いビットパターンである場合、この位置に、挿
   入されたフラグがフラグであることを示すフラグ用マー
   カを挿入することを特徴とするデータ送信装置。
8. 【請求項８】 請求項１〜７のいずれかに記載のデータ
   送信装置であって、 上記マーカとして、ＰＮ系列符号を用いることを特徴と
   するデータ送信装置。
9. 【請求項９】 請求項１〜８のいずれかに記載のデータ
   送信装置であって、 上記ディジタルデータ中のビットパターンと相関を比較
   するのに用いる相関値は、上記通信装置の通信路の状況
   に応じて変更することを特徴とするデータ送信装置。
10. 【請求項１０】 ディジタルデータをフレーム単位で区
    切り伝送する通信装置の受信側に設けられ、受信された
    ディジタルデータ列の中からＰＮ系列で構成されたフラ
    グと相関の高いビットパターンを検出するフラグ検出手
    段と、受信されたディジタルデータ列から上記フラグ検
    出手段によって検出されたビットパターンを削除し、検
    出されたフラグとフラグの間に存在するディジタルデー
    タをフレームデータとして出力するフラグ削除手段とを
    有するデータ受信装置であって、 上記フラグ検出手段がフラグを検出した場合、上記ディ
    ジタルデータ中の予め定めされた位置に、検出されたフ
    ラグとの相関の高いビットパターンがフラグでないこと
    を示すマーカが現れるか否か検出するマーカ検出手段
    と、 受信されたディジタルデータ列から上記マーカ検出手段
    によって検出された該当ビットパターンを削除するマー
    カ削除手段と、 上記マーカ検出手段において該当するマーカが検出され
    た場合、上記フラグ削除手段に検出信号を与え、検出さ
    れたフラグとの相関の高いビットパターンの削除を禁止
    すると共に、上記マーカ削除手段に削除命令を与える判
    定手段とを備えることを特徴とするデータ受信装置。
11. 【請求項１１】 請求項１０に記載のデータ受信装置で
    あって、 上記マーカ検出手段は、上記フラグ検出手段がフラグを
    検出した場合、その直後に続いて、検出されたフラグと
    の相関が高いビットパターンがフラグでないことを示す
    マーカが現れるか否か検出することを特徴とするデータ
    受信装置。
12. 【請求項１２】 請求項１０に記載のデータ受信装置で
    あって、 上記マーカ検出手段は、上記フラグ削除手段からフラグ
    削除後のディジタルデータを入力し、フラグのビットパ
    ターン中に、所定のマーカが挿入されたビットパターン
    と相関の高いビットパターンが現れるか否かを検出する
    ことを特徴とするデータ受信装置。
13. 【請求項１３】 請求項１０又は１１に記載のデータ受
    信装置であって、 上記フラグ検出手段がフラグとの相関の高いビットパタ
    ーンを検出した場合、この検出されたビットパターンが
    フラグであることを示すフラグ用マーカが、この検出さ
    れたビットパターンの直後に続いて現れるか否かを検出
    するフラグ用マーカ検出手段と、 上記フラグ用マーカ検出手段によって該当するフラグ用
    マーカが検出された場合、該当ディジタルデータ列から
    フラグ用マーカに対応するビットパターンを削除するフ
    ラグ用マーカ削除手段とを備えることを特徴とするデー
    タ受信装置。
14. 【請求項１４】 請求項１０〜１３のいずれかに記載の
    データ受信装置であって、 上記マーカとして、ＰＮ系列符号を用いることを特徴と
    するデータ受信装置。
15. 【請求項１５】 請求項１０〜１４のいずれかに記載の
    データ受信装置であって、 上記ディジタルデータ中のビットパターンと相関を比較
    するのに用いる相関値は、上記通信装置の通信路の状況
    に応じて変更することを特徴とするデータ受信装置。