JPH11136219A - データ符号化装置 - Google Patents
データ符号化装置Info
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- JPH11136219A JPH11136219A JP29812697A JP29812697A JPH11136219A JP H11136219 A JPH11136219 A JP H11136219A JP 29812697 A JP29812697 A JP 29812697A JP 29812697 A JP29812697 A JP 29812697A JP H11136219 A JPH11136219 A JP H11136219A
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Abstract
(57)【要約】
【課題】 インタリーブの深さをＩとしたときに、デー
タ処理速度の高速化を図るためにＩ台の符号化回路を用
いるデータ符号化装置において、ランダマイザに要求さ
れる動作速度を低減する。 【解決手段】 入力端子から入力データを入力し、所定
のビットずつ循環分配するデマルチプレクサと、データ
マルチプレクサで循環分配された各入力データを符号化
する複数の符号化回路と、複数の符号化回路にそれぞれ
対応して初期値が異なる複数の疑似雑音系列を発生し、
各符号化回路から出力される符号化データとそれぞれ対
応する疑似雑音系列と混合してランダマイズする複数の
ランダマイザと、複数のランダマイザから出力されるラ
ンダマイズされた符号化データを入力し、デマルチプレ
クサに同期して循環選択出力してインタリーブするマル
チプレクサとを備える。
タ処理速度の高速化を図るためにＩ台の符号化回路を用
いるデータ符号化装置において、ランダマイザに要求さ
れる動作速度を低減する。 【解決手段】 入力端子から入力データを入力し、所定
のビットずつ循環分配するデマルチプレクサと、データ
マルチプレクサで循環分配された各入力データを符号化
する複数の符号化回路と、複数の符号化回路にそれぞれ
対応して初期値が異なる複数の疑似雑音系列を発生し、
各符号化回路から出力される符号化データとそれぞれ対
応する疑似雑音系列と混合してランダマイズする複数の
ランダマイザと、複数のランダマイザから出力されるラ
ンダマイズされた符号化データを入力し、デマルチプレ
クサに同期して循環選択出力してインタリーブするマル
チプレクサとを備える。
Description
【０００１】
【発明の属する技術分野】本発明は、インタリーブを伴
う符号化を行う際にデータ遷移密度を高く保つために、
符号化データとそれに同期した疑似雑音系列のモジュロ
２加算によってランダマイズを行うデータ符号化装置に
関する。
う符号化を行う際にデータ遷移密度を高く保つために、
符号化データとそれに同期した疑似雑音系列のモジュロ
２加算によってランダマイズを行うデータ符号化装置に
関する。
【０００２】
【従来の技術】図３は、ディジタルデータの伝送システ
ムの構成を示す。ここでは、人工衛星から地上局に観測
データを伝送する伝送システムについて説明する。
ムの構成を示す。ここでは、人工衛星から地上局に観測
データを伝送する伝送システムについて説明する。
【０００３】観測装置３１から出力されるディジタルデ
ータがデータ符号化装置３２に入力され、ＣＣＳＤＳ
ＡＯＳ符号フォーマットに変換され、データ送信機３３
から送信される。この信号は、データ受信機３４に受信
され、データ解読装置３５で元のディジタルデータに復
元され、観測データ表示装置３６に表示される。
ータがデータ符号化装置３２に入力され、ＣＣＳＤＳ
ＡＯＳ符号フォーマットに変換され、データ送信機３３
から送信される。この信号は、データ受信機３４に受信
され、データ解読装置３５で元のディジタルデータに復
元され、観測データ表示装置３６に表示される。
【０００４】ここで、ＣＣＳＤＳ ＡＯＳ符号フォーマ
ットは、図４に示すように、符号フォーマット開始を示
す同期ワードＳＹＮＣと、Ｒ／Ｓ符号化した一定長のデ
ータ（転送フレーム、リードソロモンチェックシンボ
ル）から構成される。同期ワードには、鋭い自己相関を
もつパターンが用いられる。一方、データパターンはラ
ンダムに変化する可能性があり、連続する１や０も発生
する。
ットは、図４に示すように、符号フォーマット開始を示
す同期ワードＳＹＮＣと、Ｒ／Ｓ符号化した一定長のデ
ータ（転送フレーム、リードソロモンチェックシンボ
ル）から構成される。同期ワードには、鋭い自己相関を
もつパターンが用いられる。一方、データパターンはラ
ンダムに変化する可能性があり、連続する１や０も発生
する。
【０００５】データ解読装置３５のシンボル同期回路で
は、データ受信機３４から出力されるデータ列を入力
し、１から０または０から１へのデータ遷移点を検出
し、これに同期する。したがって、１や０が連続する場
合には、シンボル同期回路のループ内Ｓ／Ｎが低下し、
シンボル誤り率が劣化する。
は、データ受信機３４から出力されるデータ列を入力
し、１から０または０から１へのデータ遷移点を検出
し、これに同期する。したがって、１や０が連続する場
合には、シンボル同期回路のループ内Ｓ／Ｎが低下し、
シンボル誤り率が劣化する。
【０００６】そこで、１や０の連続データに対しても一
定のデータ遷移率を確保するために、データ符号化装置
３２においてランダマイザ（スクランブラ）が用いられ
る。ランダマイザは、データと疑似雑音系列をモジュロ
２加算する。疑似雑音系列には、発生が容易なＭ系列
（最大長周期系列：Maximum length shift register se
quence) がよく用いられる。ＣＣＳＤＳにおいてもＭ系
列を採用している。なお、ランダマイズはデータに対し
て行い、同期ワードに対しては行わない。
定のデータ遷移率を確保するために、データ符号化装置
３２においてランダマイザ（スクランブラ）が用いられ
る。ランダマイザは、データと疑似雑音系列をモジュロ
２加算する。疑似雑音系列には、発生が容易なＭ系列
（最大長周期系列：Maximum length shift register se
quence) がよく用いられる。ＣＣＳＤＳにおいてもＭ系
列を採用している。なお、ランダマイズはデータに対し
て行い、同期ワードに対しては行わない。
【０００７】図５は、従来のデータ符号化装置３２の構
成例を示す。
成例を示す。
【０００８】入力データは入力端子５１からデマルチプ
レクサ５２に入力され、８ビットごとにＩ個のＲ／Ｓ符
号化回路５３−１〜５３−Ｉに循環分配される。各Ｒ／
Ｓ符号化回路はＣＣＳＤＳのＲ／Ｓ符号を生成する。こ
のＲ／Ｓ符号データは、マルチプレクサ５４に入力さ
れ、デマルチプレクサ５２に同期して循環選択出力され
る。このときインタリーブが行われる。インタリーブさ
れたＲ／Ｓ符号データはランダマイザ５５に入力され、
Ｍ系列をモジュロ２加算してランダマイズし、下５６に
出力する。
レクサ５２に入力され、８ビットごとにＩ個のＲ／Ｓ符
号化回路５３−１〜５３−Ｉに循環分配される。各Ｒ／
Ｓ符号化回路はＣＣＳＤＳのＲ／Ｓ符号を生成する。こ
のＲ／Ｓ符号データは、マルチプレクサ５４に入力さ
れ、デマルチプレクサ５２に同期して循環選択出力され
る。このときインタリーブが行われる。インタリーブさ
れたＲ／Ｓ符号データはランダマイザ５５に入力され、
Ｍ系列をモジュロ２加算してランダマイズし、下５６に
出力する。
【０００９】ここで、ｎビットのデータｄを ｄ＝（ｄ0 ｄ1 ｄ2 ｄ3 … ｄn-1 ） …(1) とする。ランダマイズに用いるＭ系列は初期値を決めて
おき、同期ワードの次のデータより初期値からスタート
する。ランダマイズに用いるＭ系列ｍを ｍ＝（ｍ0 ｍ1 ｍ2 ｍ3 … ｍn-1 ） …(2) とする。ｄとｍをモジュロ２加算してランダマイズした
データｒは ｒ＝ｄ＋ｍ ＝（ｄ0 ＋ｍ0 ｄ1 ＋ｍ1 ｄ2 ＋ｍ2 … ｄn-1 ＋ｍn-1 ） ＝（ｒ0 ｒ1 ｒ2 ｒ3 … ｒn-1 ） …(3) となる。
おき、同期ワードの次のデータより初期値からスタート
する。ランダマイズに用いるＭ系列ｍを ｍ＝（ｍ0 ｍ1 ｍ2 ｍ3 … ｍn-1 ） …(2) とする。ｄとｍをモジュロ２加算してランダマイズした
データｒは ｒ＝ｄ＋ｍ ＝（ｄ0 ＋ｍ0 ｄ1 ＋ｍ1 ｄ2 ＋ｍ2 … ｄn-1 ＋ｍn-1 ） ＝（ｒ0 ｒ1 ｒ2 ｒ3 … ｒn-1 ） …(3) となる。
【００１０】受信側では、同期ワードを検出した次のデ
ータから、送信側と同じ初期値によりＭ系列を発生し、
受信データと受信側で発生したＭ系列をモジュロ２加算
し、送信側で施したランダマイズを消去し、元のデータ
を得る。
ータから、送信側と同じ初期値によりＭ系列を発生し、
受信データと受信側で発生したＭ系列をモジュロ２加算
し、送信側で施したランダマイズを消去し、元のデータ
を得る。
【００１１】 ｒ＋ｍ＝（ｒ0 ＋ｍ0 ｒ1 ＋ｍ1 ｒ2 ＋ｍ2 … ｒn-1 ＋ｍn-1 ） ＝（ｄ0 ＋ｍ0 ＋ｍ0 ｄ1 ＋ｍ1 ＋ｍ1 … ｄn-1 ＋ｍn-1 ＋ｍn- 1 ） ＝（ｄ0 ｄ1 ｄ2 ｄ3 … ｄn-1 ） ＝ｄ …(4) Ｍ系列の特性は、生成多項式ｈ(x) によって表すことが
できる。Ｍ系列を発生するｈ(x) は原始多項式である。
ｈ(x) をｘのｉ次多項式とし、根をαとする。 ｈ(x) ＝ｈi ｘi ＋ｈi-1 ｘi-1 ＋ｈi-2 ｘi-2 ＋…＋ｈ2 ｘ2 ＋ｈ1 ｘ＋ ｈ0 …(5) ここで、下記数式１の関係がある。
できる。Ｍ系列を発生するｈ(x) は原始多項式である。
ｈ(x) をｘのｉ次多項式とし、根をαとする。 ｈ(x) ＝ｈi ｘi ＋ｈi-1 ｘi-1 ＋ｈi-2 ｘi-2 ＋…＋ｈ2 ｘ2 ＋ｈ1 ｘ＋ ｈ0 …(5) ここで、下記数式１の関係がある。
【００１２】
【数１】 ここで、Ｍ系列の周期は２i −１である。初期値をαk
としたとき、Ｍ系列の生成はαを順次乗ずることにより
行われる。αk にαを２i −１回乗じたとき、再び初期
値αk に戻る。αのべき乗αj は、下記数式２のよう
に、
としたとき、Ｍ系列の生成はαを順次乗ずることにより
行われる。αk にαを２i −１回乗じたとき、再び初期
値αk に戻る。αのべき乗αj は、下記数式２のよう
に、
【００１３】
【数２】 基底ベクトル表現がよく用いられる。αj にαを乗ずる
演算回路は、通常はＩ段のシフトレジスタと所定の排他
的論理和回路によって実現される（参考文献：「Algebr
aic Coding Theory 」, Elwyn R. Berlekamp, 1968, Mc
Grow-Hill)。
演算回路は、通常はＩ段のシフトレジスタと所定の排他
的論理和回路によって実現される（参考文献：「Algebr
aic Coding Theory 」, Elwyn R. Berlekamp, 1968, Mc
Grow-Hill)。
【００１４】次にＣＣＳＤＳランダマイザの実例につい
て説明する。ＣＣＳＤＳランダマイザの生成多項式ｈ
(x) は、 ｈ(x) ＝ｘ8 ＋ｘ7 ＋ｘ5 ＋ｘ3 ＋１ …(8) であり、８次式であるのでＭ系列の周期は２５５であ
る。ｈ(x) の根をαとし、α0 からα254 について基底
ベクトルによる表示を図６〜図１１に示す。参考文献な
どに示されている方法により、αを乗ずる回路を図１２
に示す。
て説明する。ＣＣＳＤＳランダマイザの生成多項式ｈ
(x) は、 ｈ(x) ＝ｘ8 ＋ｘ7 ＋ｘ5 ＋ｘ3 ＋１ …(8) であり、８次式であるのでＭ系列の周期は２５５であ
る。ｈ(x) の根をαとし、α0 からα254 について基底
ベクトルによる表示を図６〜図１１に示す。参考文献な
どに示されている方法により、αを乗ずる回路を図１２
に示す。
【００１５】ｈ(x) は８次式であるので、８段のシフト
レジスタ６１−０〜６１−７を用い、シフトレジスタ６
１−２，６１−３間、シフトレジスタ６１−４，６１−
５間、シフトレジスタ６１−６，６１−７間に排他的論
理和回路６２−１〜６２−３が挿入された構成である。
シフトレジスタ６１−７はｕ7 、シフトレジスタ６１−
６はｕ6 、シフトレジスタ６１−５はｕ5 、シフトレジ
スタ６１−４はｕ4 、シフトレジスタ６１−３はｕ3 、
シフトレジスタ６１−２はｕ2 、シフトレジスタ６１−
１はｕ1 、シフトレジスタ６１−０はｕ0 の値にそれぞ
れ対応する。この回路はクロックを入力するごとにαを
乗じ、シフトレジスタ６１−７の出力をランダマイザ出
力として用いる。ＣＣＳＤＳでは最初の８ビットを１が
続くように定めており、ランダマイザが出力するＭ系列
は図１２のようになる。
レジスタ６１−０〜６１−７を用い、シフトレジスタ６
１−２，６１−３間、シフトレジスタ６１−４，６１−
５間、シフトレジスタ６１−６，６１−７間に排他的論
理和回路６２−１〜６２−３が挿入された構成である。
シフトレジスタ６１−７はｕ7 、シフトレジスタ６１−
６はｕ6 、シフトレジスタ６１−５はｕ5 、シフトレジ
スタ６１−４はｕ4 、シフトレジスタ６１−３はｕ3 、
シフトレジスタ６１−２はｕ2 、シフトレジスタ６１−
１はｕ1 、シフトレジスタ６１−０はｕ0 の値にそれぞ
れ対応する。この回路はクロックを入力するごとにαを
乗じ、シフトレジスタ６１−７の出力をランダマイザ出
力として用いる。ＣＣＳＤＳでは最初の８ビットを１が
続くように定めており、ランダマイザが出力するＭ系列
は図１２のようになる。
【００１６】なお、Ｍ系列発生には、規定された初期値
を設定しやすいことから、図１４に示す線形フィードバ
ックシフトレジスタ回路が用いられる。この場合の演算
は、図１２に示すものと異なる。図１２の回路はαを乗
ずる演算を行うものであり、あるときの値をν＝（ν7
ν6 ν5 ν4 ν3 ν2 ν1 ν0 ）とすると、下記数式３
で表すことができる。
を設定しやすいことから、図１４に示す線形フィードバ
ックシフトレジスタ回路が用いられる。この場合の演算
は、図１２に示すものと異なる。図１２の回路はαを乗
ずる演算を行うものであり、あるときの値をν＝（ν7
ν6 ν5 ν4 ν3 ν2 ν1 ν0 ）とすると、下記数式３
で表すことができる。
【００１７】
【数３】 これに対する図１４の回路の演算は、下記数式４にな
る。
る。
【００１８】
【数４】
【００１９】
【発明が解決しようとする課題】従来のランダマイザ５
５はシフトレジスタを用いた構成であり、その出力はビ
ット単位であるので、マルチプレクサ５４から出力され
るインタリーブされた後のＲ／Ｓ符号データに対してラ
ンダマイズを行う。したがって、ランダマイザ５５は高
速動作が要求され、高速部品が必要となる。
５はシフトレジスタを用いた構成であり、その出力はビ
ット単位であるので、マルチプレクサ５４から出力され
るインタリーブされた後のＲ／Ｓ符号データに対してラ
ンダマイズを行う。したがって、ランダマイザ５５は高
速動作が要求され、高速部品が必要となる。
【００２０】本発明は、インタリーブの深さをＩとした
ときに、データ処理速度の高速化を図るためにＩ台の符
号化回路を用いる構成において、ランダマイザに要求さ
れる動作速度を低減することができるデータ符号化装置
を提供することを目的とする。
ときに、データ処理速度の高速化を図るためにＩ台の符
号化回路を用いる構成において、ランダマイザに要求さ
れる動作速度を低減することができるデータ符号化装置
を提供することを目的とする。
【００２１】
【課題を解決するための手段】本発明のデータ符号化装
置は、入力端子から入力データを入力し、所定のビット
ずつ循環分配するデマルチプレクサと、データマルチプ
レクサで循環分配された各入力データを符号化する複数
の符号化回路と、複数の符号化回路にそれぞれ対応して
初期値が異なる複数の疑似雑音系列を発生し、各符号化
回路から出力される符号化データとそれぞれ対応する疑
似雑音系列と混合してランダマイズする複数のランダマ
イザと、複数のランダマイザから出力されるランダマイ
ズされた符号化データを入力し、デマルチプレクサに同
期して循環選択出力してインタリーブするマルチプレク
サとを備える。
置は、入力端子から入力データを入力し、所定のビット
ずつ循環分配するデマルチプレクサと、データマルチプ
レクサで循環分配された各入力データを符号化する複数
の符号化回路と、複数の符号化回路にそれぞれ対応して
初期値が異なる複数の疑似雑音系列を発生し、各符号化
回路から出力される符号化データとそれぞれ対応する疑
似雑音系列と混合してランダマイズする複数のランダマ
イザと、複数のランダマイザから出力されるランダマイ
ズされた符号化データを入力し、デマルチプレクサに同
期して循環選択出力してインタリーブするマルチプレク
サとを備える。
【００２２】例えば、Ｒ／Ｓ符号化演算が８ビット単位
のパラレル演算であることから、インタリーブの深さを
Ｉとしたときに、α8Iステップで演算を行ってパラレル
にＭ系列を発生するランダマイザを用い、各符号化回路
の出力をそれぞれランダマイザに入力してランダマイズ
する。このとき、各ランダマイザの初期値はずれてい
る。
のパラレル演算であることから、インタリーブの深さを
Ｉとしたときに、α8Iステップで演算を行ってパラレル
にＭ系列を発生するランダマイザを用い、各符号化回路
の出力をそれぞれランダマイザに入力してランダマイズ
する。このとき、各ランダマイザの初期値はずれてい
る。
【００２３】
【発明の実施の形態】図１は、本発明の実施例構成を示
すブロック図である。本実施例は、インタリーブの深さ
Ｉが５の場合の構成を示す。
すブロック図である。本実施例は、インタリーブの深さ
Ｉが５の場合の構成を示す。
【００２４】入力データは入力端子１１からデマルチプ
レクサ１２に入力され、８ビットごとに５つのＲ／Ｓ符
号化回路１３−１〜１３−５に循環分配される。各Ｒ／
Ｓ符号化回路はＣＣＳＤＳのＲ／Ｓ符号を生成し、それ
ぞれ対応するランダマイザ１４−１〜１４−５に入力す
る。各ランダマイザは、８ビットパラレルＭ系列発生回
路１５および８ビットパラレル加算回路１６により構成
され、８ビットのＲａ／Ｓ符号化データと８ビットパラ
レルのＭ系列をモジュロ２加算してランダマイズする。
各ランダマイザ１４−１〜１４−５から出力されるラン
ダマイズされたＲ／Ｓ符号化データはマルチプレクサ１
７に入力され、デマルチプレクサ１２に同期して循環選
択し、出力端子１８に出力される。このときインタリー
ブが行われる。
レクサ１２に入力され、８ビットごとに５つのＲ／Ｓ符
号化回路１３−１〜１３−５に循環分配される。各Ｒ／
Ｓ符号化回路はＣＣＳＤＳのＲ／Ｓ符号を生成し、それ
ぞれ対応するランダマイザ１４−１〜１４−５に入力す
る。各ランダマイザは、８ビットパラレルＭ系列発生回
路１５および８ビットパラレル加算回路１６により構成
され、８ビットのＲａ／Ｓ符号化データと８ビットパラ
レルのＭ系列をモジュロ２加算してランダマイズする。
各ランダマイザ１４−１〜１４−５から出力されるラン
ダマイズされたＲ／Ｓ符号化データはマルチプレクサ１
７に入力され、デマルチプレクサ１２に同期して循環選
択し、出力端子１８に出力される。このときインタリー
ブが行われる。
【００２５】ここで、Ｒ／Ｓ符号化回路における演算が
８ビット単位のパラレル演算であるので、各ランダマイ
ザではパラレルにＭ系列を発生させる必要がある。Ｍ系
列の発生を１ビットごとに進めることは、αステップで
状態を進めることである。したがって、８ビットパラレ
ルにＭ系列生成を進めるには、αではなくα8 ステップ
の演算を行う。
８ビット単位のパラレル演算であるので、各ランダマイ
ザではパラレルにＭ系列を発生させる必要がある。Ｍ系
列の発生を１ビットごとに進めることは、αステップで
状態を進めることである。したがって、８ビットパラレ
ルにＭ系列生成を進めるには、αではなくα8 ステップ
の演算を行う。
【００２６】さらに、インタリーブの深さＩが５の場合
に、ランダマイザ１４−１〜１４−５の各８ビットパラ
レルＭ系列発生回路１５は、α8I＝α8*5 ＝α40ステッ
プで演算を行う必要がある。ある時点での値を ν＝（ν7 ν6 ν5 ν4 ν3 ν2 ν1 ν0 ） …(11) としたとき、α40ステップの演算は、下記数式５にな
る。
に、ランダマイザ１４−１〜１４−５の各８ビットパラ
レルＭ系列発生回路１５は、α8I＝α8*5 ＝α40ステッ
プで演算を行う必要がある。ある時点での値を ν＝（ν7 ν6 ν5 ν4 ν3 ν2 ν1 ν0 ） …(11) としたとき、α40ステップの演算は、下記数式５にな
る。
【００２７】
【数５】 この式(12)に対応する８ビットパラレルＭ系列発生回路
１５の構成を図２に示す。すなわち、シフトレジスタ２
１−０〜２１−７の各出力ν0 〜ν7 は、 ν7 ＋ν6 ＋ν3 ＋ν2 ＋ν0 ν7 ＋ν5 ＋ν4 ＋ν0 ν6 ＋ν3 ＋ν0 ν7 ＋ν4 ＋ν1 ν3 ＋ν2 ＋ν1 ＋ν0 ν4 ＋ν3 ＋ν2 ＋ν1 ν5 ＋ν4 ＋ν3 ＋ν2 ν6 ＋ν5 ＋ν4 ＋ν3 の論理演算を行う排他的論理和回路２２−０〜２２−７
を介してそれぞれの入力Ｄに接続される。各シフトレジ
スタには、さらにν0 〜ν7 のプリセット入力Ｐと、プ
リセットイネーブルＰＬと、クロック入力ＣＬがある。
１５の構成を図２に示す。すなわち、シフトレジスタ２
１−０〜２１−７の各出力ν0 〜ν7 は、 ν7 ＋ν6 ＋ν3 ＋ν2 ＋ν0 ν7 ＋ν5 ＋ν4 ＋ν0 ν6 ＋ν3 ＋ν0 ν7 ＋ν4 ＋ν1 ν3 ＋ν2 ＋ν1 ＋ν0 ν4 ＋ν3 ＋ν2 ＋ν1 ν5 ＋ν4 ＋ν3 ＋ν2 ν6 ＋ν5 ＋ν4 ＋ν3 の論理演算を行う排他的論理和回路２２−０〜２２−７
を介してそれぞれの入力Ｄに接続される。各シフトレジ
スタには、さらにν0 〜ν7 のプリセット入力Ｐと、プ
リセットイネーブルＰＬと、クロック入力ＣＬがある。
【００２８】ＣＣＳＤＳの仕様における初期値は、ラン
ダマイザ出力の最初の８ビットを連続する１と定めてい
る。したがって、図１に示すランダマイザ１４−１〜１
４−５の各８ビットパラレルＭ系列発生回路１５の初期
値は、それぞれ “１１１１１１１１” “０１００１０００” “００００１１１０” “１１００００００” “１００１１０１０” である。各８ビットパラレルＭ系列発生回路１５は、ク
ロックが入力されるごとにα40ステップの演算を行う。
上記の初期値に設定後、最初のクロック入力により、ラ
ンダマイザ１４−１〜１４−５の各８ビットパラレルＭ
系列発生回路１５の値は、それぞれα40ステップずつ進
んで “００００１１０１” “０１１１００００” “１０１１１１００” “１０００１１１０” “００１０１１００” となる。
ダマイザ出力の最初の８ビットを連続する１と定めてい
る。したがって、図１に示すランダマイザ１４−１〜１
４−５の各８ビットパラレルＭ系列発生回路１５の初期
値は、それぞれ “１１１１１１１１” “０１００１０００” “００００１１１０” “１１００００００” “１００１１０１０” である。各８ビットパラレルＭ系列発生回路１５は、ク
ロックが入力されるごとにα40ステップの演算を行う。
上記の初期値に設定後、最初のクロック入力により、ラ
ンダマイザ１４−１〜１４−５の各８ビットパラレルＭ
系列発生回路１５の値は、それぞれα40ステップずつ進
んで “００００１１０１” “０１１１００００” “１０１１１１００” “１０００１１１０” “００１０１１００” となる。
【００２９】さらに、次のクロックが入力されると、ラ
ンダマイザ１４−１〜１４−５の各８ビットパラレルＭ
系列発生回路１５の値は、それぞれα40ステップずつ進
んで “１００１００１１” “１０１０１１０１” “１０１００１１１” “１０１１０１１１” “０１０００１１０” となる。以上示したように、３ステップにより１２０ビ
ットのＭ系列が発生する。同様に、クロック入力ごとに
各８ビットパラレルＭ系列発生回路１５はα40ステップ
の演算を行い、４０ビットずつＭ系列を生成してランダ
マイズが行われる。
ンダマイザ１４−１〜１４−５の各８ビットパラレルＭ
系列発生回路１５の値は、それぞれα40ステップずつ進
んで “１００１００１１” “１０１０１１０１” “１０１００１１１” “１０１１０１１１” “０１０００１１０” となる。以上示したように、３ステップにより１２０ビ
ットのＭ系列が発生する。同様に、クロック入力ごとに
各８ビットパラレルＭ系列発生回路１５はα40ステップ
の演算を行い、４０ビットずつＭ系列を生成してランダ
マイズが行われる。
【００３０】
【発明の効果】以上説明したように、本発明のデータ符
号化装置は、各符号化回路から出力される符号化データ
をそれぞれランダマイズする構成であるので、各ランダ
マイザは符号化回路と同じ速度で動作することができ、
かつ等価的にインタリーブの深さＩ倍のランダマイズ処
理速度が期待できる。
号化装置は、各符号化回路から出力される符号化データ
をそれぞれランダマイズする構成であるので、各ランダ
マイザは符号化回路と同じ速度で動作することができ、
かつ等価的にインタリーブの深さＩ倍のランダマイズ処
理速度が期待できる。
【図面の簡単な説明】
【図１】本発明の実施例構成を示すブロック図である。
【図２】８ビットパラレルＭ系列発生回路１５の構成を
示すブロック図である。
示すブロック図である。
【図３】ディジタルデータの伝送システムの構成を示す
ブロック図である。
ブロック図である。
【図４】ＣＣＳＤＳ ＡＯＳ符号フォーマットを示す図
である。
である。
【図５】従来のデータ符号化装置３２の構成例を示すブ
ロック図である。
ロック図である。
【図６】α0 からα40の基底ベクトルを示す図である。
【図７】α41からα85の基底ベクトルを示す図である。
【図８】α86からα130 の基底ベクトルを示す図であ
る。
る。
【図９】α131 からα175 の基底ベクトルを示す図であ
る。
る。
【図１０】α176 からα220 の基底ベクトルを示す図で
ある。
ある。
【図１１】α221 からα254 の基底ベクトルを示す図で
ある。
ある。
【図１２】シフトレジスタによる乗算回路の構成を示す
図である。
図である。
【図１３】ランダマイザが出力するＭ系列を示す図であ
る。
る。
【図１４】別の形式のＭ系列発生回路の構成を示す図で
ある。
ある。
１１ 入力端子 １２ デマルチプレクサ １３ Ｒ／Ｓ符号化回路 １４ ランダマイザ １５ ８ビットパラレルＭ系列発生回路 １６ ８ビットパラレル加算回路 １７ マルチプレクサ ２１ シフトレジスタ ２２ 排他的論理和回路
Claims (2)
- 【請求項１】 入力端子から入力データを入力し、所定
のビットずつ循環分配するデマルチプレクサと、前記デ
ータマルチプレクサで循環分配された各入力データを符
号化する複数の符号化回路と、前記複数の符号化回路に
それぞれ対応して初期値が異なる複数の疑似雑音系列を
発生し、各符号化回路から出力される符号化データとそ
れぞれ対応する疑似雑音系列と混合してランダマイズす
る複数のランダマイザと、前記複数のランダマイザから
出力されるランダマイズされた符号化データを入力し、
前記デマルチプレクサに同期して循環選択出力してイン
タリーブするマルチプレクサとを備えたことを特徴とす
るデータ符号化装置。 - 【請求項２】 符号化回路における演算が８ビット単位
のパラレル演算であり、インタリーブの深さをＩ、ラン
ダマイズに用いる疑似雑音系列を発生する生成多項式の
根をαとしたときに、疑似雑音系列を発生する回路はα
8Iステップで演算を行う構成であることを特徴とする請
求項１に記載のデータ符号化装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29812697A JPH11136219A (ja) | 1997-10-30 | 1997-10-30 | データ符号化装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29812697A JPH11136219A (ja) | 1997-10-30 | 1997-10-30 | データ符号化装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11136219A true JPH11136219A (ja) | 1999-05-21 |
Family
ID=17855524
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29812697A Pending JPH11136219A (ja) | 1997-10-30 | 1997-10-30 | データ符号化装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11136219A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100334770B1 (ko) * | 1999-07-08 | 2002-05-03 | 윤종용 | 이동통신시스템의 전송율 정합을 위한 역다중화기 및다중화기 제어 장치 및 방법 |
-
1997
- 1997-10-30 JP JP29812697A patent/JPH11136219A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100334770B1 (ko) * | 1999-07-08 | 2002-05-03 | 윤종용 | 이동통신시스템의 전송율 정합을 위한 역다중화기 및다중화기 제어 장치 및 방법 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
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| RD01 | Notification of change of attorney |
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| A02 | Decision of refusal |
Effective date: 20070109 Free format text: JAPANESE INTERMEDIATE CODE: A02 |