JPH11134899A - 半導体装置 - Google Patents

Abstract

(57)【要約】 【課題】 必要最小限の付加回路で容易にメモリのテス
トを行なうことができる半導体装置を提供する。 【解決手段】 通常動作時、φをハイレベルとしておく
と、論理部２で発生されたアドレス、データはフリップ
フロップ３を介してメモリ１に供給される。テスト時、
φとしてメモリ１、論理部２のクロックφ０とは異なる
φ１を供給すると、フリップフロップ３はφ１の立ち上
りタイミングで論理部２からのアドレス、データをメモ
リ１に供給する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体装置に関
し、特に半導体装置に内蔵されたメモリのテストに特徴
を有する半導体装置に関する。

【０００２】

【従来の技術】機器の制御等に用いられる半導体装置
は、制御用の論理部（論理回路、ＣＰＵ等から構成され
ることが多い）が制御プログラムあるいはデータの格納
等に用いるメモリを備えている場合がある。

【０００３】図２は、このような半導体装置において、
内蔵されたメモリ１０１と論理部１０２との接続の一例
を示している。メモリ１０１に対するアクセスを行なう
際には、論理部１０２はメモリ１０１ヘアドレス信号Ａ
０〜Ａｎを供給し、さらに書き込み／読み出しの制御信
号等を供給してデータＤＩ０〜ＤＩｍの書き込みあるい
はＤＯ０〜ＤＯｍの読み出しを行う。

【０００４】メモリを備えるこのような半導体装置で
は、出荷テスト時等にメモリの全ビットが正常に動作す
るかどうかを確認するために、例えば論理部１０２がメ
モリ１０１の全ビットをアクセスするようにアドレス／
データを発生する。

【０００５】論理部１０２だけでこのような制御を行な
うことが困難な場合には、テストを容易に行なうために
テスト回路が設けられる。このテスト回路の一例とし
て、例えば図３に示すような外部から直接メモリ１０１
のテストを行なうための入出力切り替え回路が設けられ
ることがある。

【０００６】この入出力切り替え回路は、テストモード
を設定するための信号（テストモード信号）を入力する
ためのテストモード設定端子１００と、この端子１００
から入力されたテストモード信号が供給される入力バッ
ファ１０３と、メモリ１０１に供給する信号（アドレ
ス、データ等）を選択するセレクタ１０４と、信号入力
端子２００〜２０ｎ、３００〜３０ｍを介して供給され
る外部からの信号をセレクタ１０４に供給する入力バッ
ファ２１０〜２１ｎ、３１０〜３１ｍを備えている。

【０００７】これらの入力バッファ２１０〜２１ｎ、３
１０〜３１ｍの出力は、上述のようにセレクタ１０４に
供給されると共に、論理部１０２内の他の回路にも入力
アドレスＩＡ０〜ＩＡｎ、入力データＩＤ０〜ＩＤｍと
して供給されている。

【０００８】また、セレクタ１０４の他方の入力には、
論理部１０２内の他の回路からの信号（内部アドレスＡ
０〜Ａｎ、内部データＤＩ０〜ＤＩｍ）が供給されてい
る。

【０００９】このセレクタ１０４は、テストモード設定
端子１００、バッファ１０３を介してテストモード信号
が供給されるＮＯＴゲート５０と、バッファ１０３から
のテストモード信号と、ＮＯＴゲート５０により反転さ
れた反転テストモード信号とに基づいて入力バッファ２
１０〜２１ｎ、３１０〜３１ｍから供給される入力アド
レスＩＡ０〜ＩＡｎ、入力データＩＤ０〜ＩＤｍと、内
部アドレスＡ０〜Ａｎ、内部データＤＩ０〜ＤＩｍとを
切り替えて出力するセレクト回路６０、６１、・・・、
６ｎ、７０、７１、・・・、７ｍとを備えている。

【００１０】各セレクト回路６０、６１、・・・、６
ｎ、７０、７１、・・・、７ｍは、各々入力アドレスＩ
Ａ０〜ＩＡｎ、入力データＩＤ０〜ＩＤｍのいずれかと
ＮＯＴゲート５０からの反転テストモード信号が供給さ
れるＡＮＤゲート８１と、内部アドレスＡ０〜Ａｎ、内
部データＤＩ０〜ＤＩｍのいずれかとテストモード信号
が供給されるＡＮＤゲート８２と、ＡＮＤゲート８１と
ＡＮＤゲート８２の出力の論理和を出力するＯＲゲート
８３を備えている。

【００１１】各ＡＮＤゲート８１は、反転テストモード
信号が“Ｈ”であるときは、各々入力アドレスＩＡ０〜
ＩＡｎ、入力データＩＤ０〜ＩＤｍを出力し、反転テス
トモード信号が“Ｌ”であるときは、出力を“Ｌ”とす
る。

【００１２】また、各ＡＮＤゲート８２は、テストモー
ド信号が“Ｈ”であるときは、各々内部アドレスＡ０〜
Ａｎ、内部データＤＩ０〜ＤＩｍを出力し、テストモー
ド信号が“Ｌ”であるときは、出力を“Ｌ”とする。

【００１３】従って、テストモード設定端子１００に
“Ｈ”を供給すれば、セレクタ１０４により、内部アド
レスＡ０〜Ａｎ、内部データＤＩ０〜ＤＩｍが選択され
てメモリ１０１に供給される。反対にテストモード設定
端子１００に“Ｌ”を供給すれば、セレクタ１０４によ
り、入力アドレスＩＡ０〜ＩＡｎ、入力データＩＤ０〜
ＩＤｍが選択されてメモリ１０１に供給される。

【００１４】従って、通常の動作時にはテストモード設
定端子１００に“Ｈ”を供給し、メモリをテストする場
合（テストモード）にはテストモード設定端子１００に
“Ｌ”を供給する。テストモード設定用端子１００を
“Ｌ”にすることで、半導体装置の外部入力端子を介し
てメモリ１０１に直接アクセスすることが可能となり、
半導体装置の論理部１０２と切り離された状態でメモリ
１０１を直接テストすることができる。

【００１５】

【発明が解決しようとする課題】しかしながら、上述の
ような従来の半導体装置では、論理部１０２からメモリ
１０１に対するアクセスが簡単でテストモード（入出力
の切り替え）が必要ないような場合においても、テスト
回路を設けないと、性能評価や不良解析時にメモリ１０
１のセットアップ時間等のＡＣ特性が正しく測定できな
い。

【００１６】また、上述のようなテスト回路（入出力切
り替え回路）を設けた場合においても、半導体装置を構
成する素子数、外部の端子数が必要以上に増加しまう。

【００１７】本発明は、上述のような問題点に鑑みてな
されたものであり、必要最小限の付加回路で容易にテス
トを行なうことができる半導体装置を提供することを目
的とする。

【００１８】

【課題を解決するための手段】本発明に係る半導体装置
は、供給されるアドレスに応じて少なくともデータの読
み出しを行なうメモリ手段と、メモリ手段に供給するア
ドレスを発生するアドレス発生手段と、外部からのタイ
ミング入力に基づいてメモリ手段にアドレスを供給する
タイミングを制御するタイミング制御手段とを備えてい
る。

【００１９】タイミング制御手段は、タイミング入力が
第１のレベルから第２のレベルに変化するときに、メモ
リ手段にアドレスを供給するように構成してもよい。

【００２０】また、タイミング制御手段は、一の入力に
前記アドレス発生手段からのアドレスが供給され、他の
入力にタイミング入力が供給され、出力をアドレスとし
てメモリ手段に供給するフリップフロップから構成して
もよいし、一の入力に前記アドレス発生手段からのアド
レスが供給され、他の入力にタイミング入力が供給さ
れ、出力をアドレスとしてメモリ手段に供給する排他的
論理和素子から構成してもよい。

【００２１】あるいは、タイミング制御手段を、被制御
入力としてアドレス発生手段からのアドレスが供給さ
れ、制御入力としてタイミング入力が供給され、出力を
アドレスとしてメモリ手段に供給するトランスファーゲ
ートを備える構成としてもよく、この場合は、タイミン
グ制御手段が、タイミング入力に応じてトランスファー
ゲートの出力をプルアップ又はプルダウンする出力制御
手段を備える構成としてもよい。

【００２２】

【発明の実施の形態】

第１の実施形態 図１は本発明の第１の実施形態に係る半導体装置の要部
の構成を示すブロック図である。この半導体装置は、同
図中に示すように、制御プログラムあるいはデータ等の
格納に用いるメモリ１と、このメモリ１に対する書き込
み／読み出し等を制御する論理部２と、この論理部２か
らのアドレスＡ０〜Ａｎ、データＤ０〜Ｄｍをメモリ１
に供給するタイミングを制御するタイミング制御部（フ
リップフロップ）３と、メモリ１から読み出したデータ
を論理部に供給する読み出し系とを備えている。

【００２３】各々のフリップフロップ３は、２つのトラ
ンスファーゲート１１、１２と２つのインバータ１３、
１４から構成されている。フリップフロップ３には論理
部のアドレス出力あるいはデータ出力が供給されてお
り、このフリップフロップ３の出力は内蔵メモリ１に供
給されている。

【００２４】また、各トランスファーゲート１１、１２
は、各々信号φがゲートに入力されるｎチャネル型ＭＯ
Ｓ（ＮＭＯＳ）トランジスタと、信号φバーがゲートに
入力されるｐチャネル型ＭＯＳ（ＰＭＯＳ）トランジス
タを並列して構成されている。信号φ、信号φバーは外
部から入力してもよいし、あるいは、信号φのみ外部か
ら入力し、これを反転させて信号φバーを発生させても
よく、また、当該半導体装置内に発生部を設けて発生さ
せてもよい。各トランスファーゲート１１、１２は、信
号φが“Ｈ”で信号φバーが“Ｌ”のときに各トランジ
スタがオンとなって、入力端に供給された信号を出力端
に出力する。逆に、信号φが“Ｌ”で信号φバーが
“Ｈ”のときは各トランジスタがオフとなって、各トラ
ンスファーゲート１１、１２は、供給された信号を出力
しない。

【００２５】クロックφ０は、データの入出力タイミン
グの制御等の基準となるクロックであり、論理部２、メ
モリ１に供給されている。このクロックφ０は、外部か
ら入力してもよく、あるいは、当該半導体装置内にクロ
ック発生部を設けて発生させてもよい。

【００２６】論理部２は、例えば図１中に示すように、
信号φに基づいてテストモードであるか通常動作モード
であるかを検出するテストモード検出部２ａと、アドレ
スを発生し、出力タイミングを制御するアドレス発生部
２ｂと、データの出力タイミングを制御するデータ出力
部２ｃと、制御論理、制御プログラム等に基づいてメモ
リ１に対するアクセス等を制御する制御部とを備えてい
る。

【００２７】通常動作時には、アドレス発生部２ｂは、
制御部からの制御に基づいてメモリ１に対するアクセス
を実行するためのアドレスを発生し、クロックφ０に応
じたタイミングで出力する。また、データ出力部２ｃ
は、制御部からの制御に基づいて、クロックφ０に応じ
たタイミングでデータを出力する。また、テストモード
検出部２ａによりテストモードであることが検出された
場合には、アドレス発生部２ｂは、テスト用のアドレス
パターンの発生等を行ない、データ出力部２ｃは、テス
ト用のデータの出力タイミングを制御する。なお、これ
らのテストモード検出部２ａ、アドレス発生部２ｂ、デ
ータ出力部２ｃ等は上述の制御論理、制御プログラムの
機能として実装してもよい。また、テストモードか否か
の検出は信号φの検出の代わりに、外部からテストモー
ドであることを示すテスト信号（ＴＥＳＴ）を入力する
ことにより行なってもよい。

【００２８】このように構成された半導体装置を、通常
動作モードで使用する場合には図４（ｂ）の時刻ｔ０〜
ｔ２に示すように、信号φを常に“Ｈ”（すなわち信号
φバーが常に“Ｌ”）とする。これにより、各トランス
ファーゲート１１、１２は入力された信号をそのまま出
力し得る状態となる。また、この状態では、論理部２の
アドレス発生部２ｂ、データ出力部２ｃは、クロックφ
０を基準としてアドレス、データの出力タイミングの制
御等を行なう。この結果、論理部２からのアドレスＡ０
〜Ａｎ、データＤ０〜Ｄｍは、図４（ｃ）に示すよう
に、（若干の遅延はあるが）そのままのタイミングでメ
モリ１に供給される。従って、論理部２は通常と同様に
メモリ１にアクセスすることができる。

【００２９】これに対し、メモリ１のセットアップ時
間、入力ホールド時間の測定等の機能テストを行なうテ
ストモードでは、図４（ｂ）の時刻ｔ３〜ｔ６に示すよ
うに、信号φとして、メモリ１、論理部２に供給されて
いる上述のクロックφ０とは別のクロックφ１を供給す
る。このクロックφ１の周期、位相等は、外部から信号
φを供給する場合には外部の発生装置において制御し、
半導体装置内で信号φを発生する場合には、この信号φ
を発生する発生部が制御する。

【００３０】テストモード検出部２ａにより、テストモ
ードに設定されたことを検出すると、論理部２は、例え
ば図４（ａ）に示すように、予め定められた所定の手順
（例えば制御部からの制御に基づいてアドレス発生部２
ｂ、データ出力部２ｃにより所定のテストパターンを発
生する。）でアドレスＡ０〜Ａｎ、データＤ０〜Ｄｍを
変化させる。これらのアドレスＡ０〜Ａｎ、データＤ０
〜Ｄｍが変化するタイミングは、図４（ａ）に示すよう
に、通常動作モードと同様に、クロックφ０を基準とし
た所定のタイミングであるが、各トランスファーゲート
１１、１２は、信号φが“Ｈ”であるときに開かれるた
め、メモリ１に供給されるアドレスＡ０〜Ａｎ、データ
Ｄ０〜Ｄｍは、図４（ｃ）に示すように、信号φ（クロ
ックφ１）の立ち上りのタイミングで変化する。

【００３１】論理部２からのアドレスＡ０〜Ａｎ、デー
タＤ０〜Ｄｍが変化するタイミングはテストモードにお
いても通常動作と同様であるため、信号φとして供給す
るクロックφ１の周期、位相等のタイミングを変化させ
ることにより、メモリ１に供給するアドレスＡ０〜Ａ
ｎ、データＤ０〜Ｄｍが変化するタイミングを制御する
ことができる。従って、クロックφ１のタイミングを順
次変化させて、メモリ１に供給されるアドレスＡ０〜Ａ
ｎ、データＤ０〜Ｄｍの変化タイミングを変化させ、書
き込み、読み出しを行なえば、アドレスＡ０〜Ａｎ、デ
ータＤ０〜Ｄｍのタイミングの変化に応じた書き込み、
読み出し結果が求められる。クロックφ１の立ち上りの
タイミングを順次変化させこの結果に応じてメモリ１の
アドレス入力、データ入力に対するセットアップ時間、
ホールド時間を測定することができる。

【００３２】従来の入出力切り替え回路等のテスト回路
を一切備えない半導体装置ではアドレス入力、データ入
力に対するセットアップ時間を測定することができな
い。これに対し、この半導体装置は、上述のように外部
からの信号φに応じてアドレス、データ出力の変化タイ
ミングを制御するフリップフロップ３を備えているため
メモリ１のセットアップ時間、ホールド時間の測定、書
き込み、読み出し等のテストを容易に行なうことができ
る。

【００３３】また、例えば図３に示すような入出力切り
替え回路を備えた従来の半導体装置では、アドレス、デ
ータの信号線の各々に対して２個の２入力ＡＮＤ回路と
１つの２入力ＯＲ回路を必要とする。これらのゲート回
路（２個の２入力ＡＮＤ回路と１つの２入力ＯＲ回路）
を構成するためには、例えば１２個（２入力ＡＮＤ回
路、２入力ＯＲ回路を各々４個のＭＯＳ素子で構成した
場合）のＭＯＳ素子が必要である。

【００３４】これに対し、図１中のフリップフロップ３
は、１信号線あたり例えば８個（トランスファーゲート
１１、１２各々２つのＭＯＳ素子（トランジスタ）で構
成されており、インバータ１３、１４を各々２つのＭＯ
Ｓ素子で構成した場合に合計８個となる。）のＭＯＳ素
子で構成することができる。従って、この実施形態に係
る半導体装置は、テスト回路に必要なゲート数を減少さ
せることができ、素子上に必要とするパターン面積を削
減することができる。これにより、装置のコストの低減
に寄与することができる。

【００３５】第２の実施形態 図５はこの発明の第２の実施形態に係る半導体装置の要
部の構成を示すブロック図である。この半導体装置は、
図１に示す半導体装置と同様に構成されたメモリ１と、
論理部２と、読み出し系とを備えており、図１中の各々
のフリップフロップ３の代わりに、各々１つの排他的論
理和（以下、ＸＯＲという。）回路２３と１つのインバ
ータ２４とを備えたタイミング制御部２０を備えてい
る。ＸＯＲ回路２３の一方の入力には論理部２からのア
ドレスＡ０〜Ａｎ、データＤ０〜Ｄｍが供給されてお
り、他方の入力には外部からの信号φが供給されてい
る。また、ＸＯＲ回路２３の出力はインバータ２４を介
してメモリ１に供給されている。

【００３６】また、メモリ１と論理部２には、上述の図
１に示す半導体装置と同様に、動作タイミングの基準と
なるクロックφ０が供給されている。

【００３７】このように構成された半導体装置を通常動
作モードで使用する場合には、図６（ｂ）の時刻ｔ１０
〜ｔ１２に示すように、信号φを常に“Ｈ”とする。こ
れにより、ＸＯＲ回路２３は入力を反転させる反転回路
として機能し、インバータ２４の出力は（若干の遅延は
あるが）アドレスＡ０〜Ａｎ、データＤ０〜Ｄｍそのも
のとなる。また、この状態では、論理部２のアドレス発
生部２ｂ、データ出力部２ｃは、クロックφ０を基準と
してアドレス、データの出力タイミングの制御等を行な
う。この結果、論理部２からのアドレスＡ０〜Ａｎ、デ
ータＤ０〜Ｄｍは、図６（ｃ）に示すように、（若干の
遅延はあるが）そのままのタイミングでメモリ１に供給
される。従って、論理部２は通常と同様にメモリ１にア
クセスすることができる。

【００３８】これに対し、メモリ１のセットアップ時
間、入力ホールド時間の測定等の機能テストを行なうテ
ストモードでは、図６（ｂ）の時刻ｔ１３〜ｔ１６に示
すように、信号φとして、メモリ１、論理部２に供給さ
れているクロックφ０とは別のクロックφ１を供給す
る。このクロックφ１の周期、位相等は、上述の第１の
実施形態と同様に、外部から信号φを供給する場合には
外部の発生装置において制御し、半導体装置内で信号φ
を発生する場合には、この信号φを発生する発生部が制
御する。

【００３９】テストモード検出部２ａにより、テストモ
ードに設定されたことを検出すると、論理部２は、例え
ば図６（ａ）に示すように、予め定められた所定の手順
（例えば制御部からの制御に基づいてアドレス発生部２
ｂ、データ出力部２ｃにより所定のテストパターンを発
生する。）でアドレスＡ０〜Ａｎ、データＤ０〜Ｄｍを
変化させる。これらのアドレスＡ０〜Ａｎ、データＤ０
〜Ｄｍが変化するタイミングは、通常動作モードと同様
に、図６（ｄ）に示すクロックφ０を基準とした所定の
タイミングであるが、信号φの値によってＸＯＲ回路２
３の動作が異なるため、インバータ２４からメモリ１に
供給されるアドレスＡ０〜Ａｎ、データＤ０〜Ｄｍの出
力は以下のようになる。

【００４０】論理部２からのアドレスＡ０〜Ａｎ、デー
タＤ０〜Ｄｍが“Ｈ”である場合、図６（ｂ）に示すよ
うに、信号φが立ち上るとＸＯＲ２３の出力が“Ｈ”か
ら“Ｌ”に反転し、同図（ｃ）に示すように、インバー
タ２４の出力が“Ｌ”から“Ｈ”に反転する。そして、
信号φ１が立ち下ると、ＸＯＲ２３の出力が“Ｌ”から
“Ｈ”に反転し、インバータ２４の出力が“Ｈ”から
“Ｌ”に反転する。

【００４１】論理部２からのアドレスＡ０〜Ａｎ、デー
タＤ０〜Ｄｍが“Ｌ”である場合、上述とは逆に、信号
φ１が立ち上るとＸＯＲ２３の出力信号が“Ｌ”から
“Ｈ”に反転し、インバータ２４の出力が“Ｈ”から
“Ｌ”に反転する。そして、信号φ１が立ち下ると、Ｘ
ＯＲ２３の出力が“Ｈ”から“Ｌ”に反転し、インバー
タ２４の出力が“Ｌ”から“Ｈ”に反転する。

【００４２】また、信号φが“Ｌ”であるときに、アド
レスＡ０〜Ａｎ、データＤ０〜Ｄｍが“Ｌ”から“Ｈ”
（時刻ｔ１４）又は“Ｈ”から“Ｌ”（時刻ｔ１５）に
変化した場合にも、図６（ｃ）に示すように、ＸＯＲ２
３の出力が反転する。

【００４３】この半導体装置では、上述のように、信号
φとして供給するクロックφ１の周期、位相等のタイミ
ングを変化させることにより、メモリ１に供給するアド
レスＡ０〜Ａｎ、データＤ０〜Ｄｍが変化するタイミン
グを制御することができる。従って、信号φとして供給
するクロックφ１の立ち上りのタイミングを順次変化さ
せて、書き込み、読み出しを行ない、この結果（正常に
書き込みが行なわれたか否か）に基づいてメモリ１のア
ドレス、データ入力に対するセットアップ時間を測定す
ることができる。また、信号φ（クロックφ１）の立ち
下りのタイミングを順次変化させ、書き込み、読み出し
を行ない、この結果（正常に書き込みが行なわれたか否
か）に基づいてメモリ１のアドレス、データ入力に対す
るホールド時間を測定することができる。

【００４４】この半導体装置は、上述の第１の実施形態
と同様に、外部からの信号φに応じてアドレス、データ
出力の変化タイミングを制御するフリップフロップ３を
備えているためメモリ１に対する書き込み、読み出し、
セットアップ時間の測定等のテストを容易に行なうこと
ができる。

【００４５】また、図５中のタイミング制御部２０は、
１信号線あたり例えば８個（ＸＯＲ回路２３を６つのＭ
ＯＳ素子、インバータ２４を２つのＭＯＳ素子で構成し
た場合に合計８個となる。）のＭＯＳ素子で構成するこ
とができる。従って、この半導体装置は、上述の第１の
実施形態と同様に、テスト回路に必要なゲート数を減少
させることができ、素子上に必要とするパターン面積を
削減することができる。これにより、装置のコストの低
減に寄与することができる。

【００４６】第３の実施形態 図７はこの発明の第３の実施形態に係る半導体装置の要
部の構成を示すブロック図である。この半導体装置は、
図１に示す半導体装置と同様に構成されたメモリ１と、
論理部２と、読み出し系とを備えており、図１中の各々
のフリップフロップ３の代わりに、各々１つのトランス
ファーゲート３３と１つのＮＭＯＳトランジスタ３４と
を備えたタイミング制御部３０を備えている。

【００４７】トランスファゲート３３は、上述の図１中
のトランスファーゲート１１、１２と同様に、並列に接
続されたＮＭＯＳトランジスタとＰＭＯＳトランジスタ
からなり、ＮＭＯＳ側のゲートには外部からの信号φが
供給されており、ＰＭＯＳ側のゲートには信号φの反転
信号φバーが供給されている。このトランスファーゲー
ト３３は、信号φが“Ｈ”で信号φバーが“Ｌ”のとき
にオンとなって入力端に供給された信号を出力端に出力
し、逆に信号φが“Ｌ”で信号φバーが“Ｈ”のときは
オフとなって供給された信号を出力しない。

【００４８】また、ＮＭＯＳトランジスタ３４は、その
ゲートに信号φバーが供給されており、ソース又はドレ
インは接地電位に接続されており、ドレイン又はソース
はトランスファゲート３３の出力をメモリ１に供給する
ための信号線に接続されている。このＮＭＯＳトランジ
スタ３４は、信号φバーが“Ｌ”（信号φが“Ｈ”）の
ときはオフとなって信号線と接地電位を切り離し、逆に
信号φバーが“Ｈ”（信号φが“Ｌ”）のときはオンと
なって信号線を“Ｌ”レベルに引き込む。

【００４９】このように構成された半導体装置を通常動
作モードで使用する場合には、図８（ｂ）の時刻ｔ２０
〜ｔ２２に示すように、信号φが常に“Ｈ”（すなわち
信号φバーが常に“Ｌ”）となるように設定する。これ
により、トランスファーゲート３３がオン、ＮＭＯＳト
ランジスタ３４がオフとなって入力された信号をそのま
ま出力し得る状態となる。また、この状態では、論理部
２のアドレス発生部２ｂ、データ出力部２ｃは、クロッ
クφ０を基準としてアドレス、データの出力タイミング
の制御等を行なう。この結果、論理部２からのアドレス
Ａ０〜Ａｎ、データＤ０〜Ｄｍは、図８（ｃ）に示すよ
うに、（若干の遅延はあるが）そのままのタイミングで
メモリ１に供給される。従って、論理部２は通常通りメ
モリ１にアクセスすることができる。

【００５０】これに対し、メモリ１のセットアップ時
間、入力ホールド時間の測定等の機能テストを行なうテ
ストモードでは、図８（ｂ）の時刻ｔ２３〜ｔ２６に示
すように、メモリ１、論理部２に供給されているクロッ
クφ０とは別のクロックφ１を信号φとして供給する。
このクロックφ１の周期、位相等は、外部から信号φを
供給する場合には外部の発生装置において制御し、半導
体装置内で信号φを発生する場合には、この信号φを発
生する発生部が制御する。

【００５１】テストモード検出部２ａにより、テストモ
ードに設定されたことを検出すると、論理部２は、図８
（ａ）に示すように、予め定められた所定の手順でアド
レスＡ０〜Ａｎ、データＤ０〜Ｄｍの値を変化させる。

【００５２】上述のように、信号φ（クロックφ１）が
“Ｌ”のとき、トランスファゲート３３はオフ、ＮＭＯ
Ｓトランジスタ３４はオンとなるので、メモリ１と論理
部２の間の信号線はプルダウンされて“Ｌ”レベルとな
っている。信号φ（クロックφ１）が“Ｈ”になるとＮ
ＭＯＳトランジスタ３４はオフとなり、トランスファゲ
ート３３はオンとなって論理部２からの信号がメモリ１
に供給される。

【００５３】従って、論理部２からのアドレスＡ０〜Ａ
ｎ、データＤ０〜Ｄｍは、図８（ｃ）に示すように、信
号φが“Ｈ”に立ち上るタイミングでメモリ１に入力さ
れる。従って、クロックφ１の立ち上り、立ち下がりの
タイミングを変化させることにより、アドレスＡ０〜Ａ
ｎ、データＤ０〜Ｄｍの変化タイミングを変化させるこ
とができる。

【００５４】トランスファゲート３３を制御するクロッ
クφ１の立ち上り時間と立ち下がり時間を調節すること
により、メモリ１のアドレス、データ入力に対するセッ
トアップ時間（“Ｌ”から“Ｈ”へ遷移するときの許容
時間）、ホールド時間（“Ｈ”から“Ｌ”へ遷移すると
きの許容時間）を測定することができる。

【００５５】このため、信号φの立ち上り時間を順次変
化させて、書き込み、読み出しを行ない、この結果（正
常に書き込みが行なわれたか否か）に基づいてメモリ１
のアドレス入力、データ入力に対するセットアップ時間
を測定することができる。また、信号φの立ち下り時間
を順次変化させ、書き込み、読み出しを行ない、この結
果（正常に書き込みが行なわれたか否か）に基づいてメ
モリ１のアドレス入力、データ入力に対する入力ホール
ド時間を測定することができる。

【００５６】この半導体装置は、タイミング制御部３０
により、外部からの信号φの立ち上り、立ち下がりのタ
イミングに応じてアドレス、データ出力の変化タイミン
グを制御することができる。このため、論理部２の出力
が“Ｈ”であるときのメモリ１のセットアップ時間とホ
ールド時間を測定することができる。なお、後述の第４
の実施形態のように、ＮＭＯＳトランジスタ３４の代わ
りにＰＭＯＳトランジスタを用い、信号φバーが“Ｌ”
であるときに信号線をプルアップする構成とすれば論理
部の出力が“Ｌ”であるときのメモリ１のセットアップ
時間とホールド時間を測定するための構成とすることが
できる。

【００５７】また、図７中のタイミング制御部３０は、
１信号線あたり例えば３個（トランスファーゲート３３
は２つのＭＯＳ素子で構成され、これに加えてＮＭＯＳ
トランジスタ３４を設けているため。）のＭＯＳ素子で
構成することができる。従って、この半導体装置は、テ
スト回路に必要なゲート数を、上述の第１及び第２の実
施形態より減少させることができ、素子上に必要とする
パターン面積を削減することができる。これにより、装
置のコストの低減に寄与することができる。

【００５８】また、この半導体装置では、論理部２から
のアドレス、データ入力は、トランスファーゲート３３
を通過するだけでメモリ１に供給される。このため、上
述の第１及び第２の実施形態に比較して通過するゲート
数を減少させて信号の遅延を低減させることができ、よ
り正確なタイミングで測定を行なうことが可能となる。

【００５９】第４の実施形態 図９はこの発明の第４の実施形態に係る半導体装置の要
部の構成を示すブロック図である。上述の第３の実施形
態では、論理部２の出力が“Ｈ”であるときのメモリ１
のセットアップ時間とホールド時間を測定するための構
成を示したが、この第４の実施形態では、論理部２の出
力が“Ｌ”であるときのセットアップ時間とホールド時
間を測定するための構成について説明する。

【００６０】この半導体装置は、図７に示す半導体装置
と同様に構成されたメモリ１と、論理部２と、読み出し
系とを備えており、図７中の各タイミング制御部３０の
代わりに、各々１つのトランスファーゲート４３と１つ
のＰＭＯＳトランジスタ４４とを備えたタイミング制御
部４０を備えている。

【００６１】トランスファゲート４３は、上述の図７中
のトランスファーゲート３３と同様に、並列に接続され
たＮＭＯＳトランジスタとＰＭＯＳトランジスタからな
り、ＮＭＯＳトランジスタのゲートには外部からの信号
φが供給されており、ＰＭＯＳトランジスタのゲートに
は信号φの反転信号φバーが供給されている。このトラ
ンスファーゲート４３は、上述の図７中のトランスファ
ーゲート３３と同様に、信号φが“Ｈ”で信号φバーが
“Ｌ”のときにオンとなって入力端に供給された信号を
出力端に出力し、逆に信号φが“Ｌ”で信号φバーが
“Ｈ”のときはオフとなって供給された信号を出力しな
い。

【００６２】また、ＰＭＯＳトランジスタ４４は、その
ゲートに信号φが供給されており、ソース又はドレイン
は電源電圧（ＶＤＤ）に接続されており、ドレイン又は
ソースはトランスファゲート４３の出力をメモリ１に供
給するための信号線に接続されている。このＰＭＯＳト
ランジスタ４４は、信号φが“Ｈ”のときはオフとなっ
て信号線とＶＤＤを切り離し、逆に信号φが“Ｌ”のと
きはオンとなって信号線を“Ｈ”レベルにプルアップす
る。

【００６３】このように構成された半導体装置を通常に
使用する場合には、図１０（ｂ）の時刻ｔ３０〜ｔ３２
に示すように、信号φが常に“Ｈ”（すなわち信号φバ
ーが常に“Ｌ”）となるように設定する。これにより、
トランスファーゲート４３がオン、ＰＭＯＳトランジス
タ４４がオフとなって入力された信号をそのまま出力し
得る状態となる。また、この状態では、論理部２のアド
レス発生部２ｂ、データ出力部２ｃは、クロックφ０を
基準としてアドレス、データの出力タイミングの制御等
を行なう。この結果、論理部２からのアドレスＡ０〜Ａ
ｎ、データＤ０〜Ｄｍは、図１０（ｃ）に示すように、
（若干の遅延はあるが）そのままのタイミングでメモリ
１に供給される。従って、論理部２は通常通りメモリ１
にアクセスすることができる。

【００６４】これに対し、メモリ１のセットアップ時
間、入力ホールド時間の測定等の機能テストを行なうテ
ストモードでは、図１０（ｂ）の時刻ｔ３３〜ｔ３６に
示すように、メモリ１、論理部２に供給されているクロ
ックφ０とは別のクロックφ１を信号φとして供給す
る。このクロックφ１の周期、位相等は、外部から信号
φを供給する場合には外部の発生装置において制御し、
半導体装置内で信号φを発生する場合には、この信号φ
を発生する発生部が制御する。

【００６５】テストモード検出部２ａにより、テストモ
ードに設定されたことを検出すると、論理部２は、図１
０（ａ）に示すように、予め定められた所定の手順でア
ドレスＡ０〜Ａｎ、データＤ０〜Ｄｍの値を変化させ
る。

【００６６】上述のように、信号φ（クロックφ１）が
“Ｌ”のとき、トランスファゲート４３はオフ、ＰＭＯ
Ｓトランジスタ４４はオンとなるので、メモリ１と論理
部２の間の信号線はプルアップされて“Ｈ”レベルとな
っている。信号φ（クロックφ１）が“Ｈ”になると、
ＮＭＯＳトランジスタ４４はオフ、トランスファゲート
４３はオンとなり、論理部２からの信号がメモリ１に供
給される。

【００６７】従って、論理部２からのアドレスＡ０〜Ａ
ｎ、データＤ０〜Ｄｍは、図１０（ｃ）に示すように、
信号φが“Ｈ”に立ち上るタイミングでメモリ１に入力
される。従って、信号φ（クロックφ１）の立ち上り、
立ち下がりのタイミングを変化させることにより、アド
レスＡ０〜Ａｎ、データＤ０〜Ｄｍの変化タイミングを
変化させることができる。

【００６８】トランスファゲート４３を制御するクロッ
クφ１の立ち上り時間と立ち下がり時間を調節すること
により、メモリ１のアドレス、データ入力に対するセッ
トアップ時間（“Ｈ”から“Ｌ”へ遷移するときの許容
時間）、ホールド時間（“Ｌ”から“Ｈ”へ遷移すると
きの許容時間）を測定することができる。

【００６９】このため、信号φの立ち上り時間を順次変
化させて、書き込み、読み出しを行ない、この結果（正
常に書き込みが行なわれたか否か）に基づいてメモリ１
のアドレス入力、データ入力に対するセットアップ時間
を測定することができる。また、信号φの立ち下り時間
を順次変化させ、書き込み、読み出しを行ない、この結
果（正常に書き込みが行なわれたか否か）に基づいてメ
モリ１のアドレス入力、データ入力に対する入力ホール
ド時間を測定することができる。

【００７０】この半導体装置は、タイミング制御部４０
により、外部からの信号φの立ちt上り、立ち下がりの
タイミングに応じてアドレス、データ出力の変化タイミ
ングを制御することができる。このため、論理部２の出
力が“Ｌ”であるときのメモリ１のセットアップ時間と
ホールド時間を測定することができる。

【００７１】また、図９中のタイミング制御部４０は、
１信号線あたり３個（トランスファーゲート４３は２つ
のＭＯＳ素子で構成され、これに加えてＰＭＯＳトラン
ジスタ４４を設けているため。）のＭＯＳ素子で構成す
ることができる。従って、この半導体装置は、テスト回
路に必要なゲート数を、上述の第１及び第２の実施形態
より減少させることができ、素子上に必要とするパター
ン面積を削減することができる。これにより、装置のコ
ストの低減に寄与することができる。

【００７２】また、この半導体装置では、上述の第３の
実施形態と同様に、論理部２からのアドレス、データ入
力は、トランスファーゲート４３を通過するだけでメモ
リ１に供給される。このため、上述の第１及び第２の実
施形態に比較して通過するゲート数を減少させて信号の
遅延を低減させることができ、より正確なタイミングで
測定を行なうことが可能となる。

【００７３】なお、上述の各実施形態の説明は、メモリ
１がＲＡＭである場合について説明したがＲＯＭであっ
ても上述と同様に本発明を適用することができる。この
場合、例えば上述の各実施例と同様にＲＯＭに供給する
アドレスを制御し得る構成とし、アドレスの変化タイミ
ングを順次変化させて正常な読み出しができるか否かを
判定することにより、動作のチェック等を行なうことが
できる。その他、本発明の技術的思想の範囲内で種々の
変更を加えることができる。

【００７４】

【発明の効果】本発明に係る半導体装置は、外部からの
タイミング入力に基づいて、アドレス発生手段により発
生したアドレスをメモリ手段に供給するタイミングを制
御することにより、必要最小限の付加回路で容易にメモ
リ手段のテストを行なうことができる。これにより、構
成の簡略化を実現して装置のコストの低減に寄与するこ
とができる。

【図面の簡単な説明】

【図１】 本発明の第１の実施形態に係る半導体装置の
要部の構成を示すブロック図である。

【図２】 従来の半導体装置の構成を示すブロック図で
ある。

【図３】 従来の半導体装置における入出力切り替え回
路の構成を示す回路図である。

【図４】 本発明の第１実施形態に係る半導体装置の動
作を示す波形図である。

【図５】 本発明の第２の実施形態に係る半導体装置の
要部の構成を示すブロック図である。

【図６】 本発明の第２実施形態に係る半導体装置の動
作を示す波形図である。

【図７】 本発明の第３の実施形態に係る半導体装置の
要部の構成を示すブロック図である。

【図８】 本発明の第３実施形態に係る半導体装置の動
作を示す波形図である。

【図９】 本発明の第４の実施形態に係る半導体装置の
要部の構成を示すブロック図である。

【図１０】 本発明の第４実施形態に係る半導体装置の
動作を示す波形図である。

【符号の説明】

１ メモリ、２ 論理部、３ フリップフロップ、２
０、３０、４０ タイミング制御部

Claims (6)

【特許請求の範囲】
1. 【請求項１】 供給されるアドレスに応じて少なくとも
   データの読み出しを行なうメモリ手段と、 該メモリ手段に供給するアドレスを発生するアドレス発
   生手段と、 外部からのタイミング入力に基づいて前記メモリ手段に
   アドレスを供給するタイミングを制御するタイミング制
   御手段とを備えることを特徴とする半導体装置。
2. 【請求項２】 前記タイミング制御手段は、前記タイミ
   ング入力が第１のレベルから第２のレベルに変化すると
   きに、前記メモリ手段にアドレスを供給することを特徴
   とする請求項１記載の半導体装置。
3. 【請求項３】 前記タイミング制御手段は、一の入力に
   前記アドレス発生手段からのアドレスが供給され、他の
   入力に前記タイミング入力が供給され、出力をアドレス
   として前記メモリ手段に供給するフリップフロップから
   なることを特徴とする請求項１記載の半導体装置。
4. 【請求項４】 前記タイミング制御手段は、一の入力に
   前記アドレス発生手段からのアドレスが供給され、他の
   入力に前記タイミング入力が供給され、出力をアドレス
   として前記メモリ手段に供給する排他的論理和素子から
   なることを特徴とする請求項１記載の半導体装置。
5. 【請求項５】 前記タイミング制御手段は、被制御入力
   として前記アドレス発生手段からのアドレスが供給さ
   れ、制御入力として前記タイミング入力が供給され、出
   力をアドレスとして前記メモリ手段に供給するトランス
   ファーゲートを備えることを特徴とする請求項１記載の
   半導体装置。
6. 【請求項６】 前記タイミング制御手段は、前記タイミ
   ング入力に応じて前記トランスファーゲートの出力をプ
   ルアップ又はプルダウンする出力制御手段を備えること
   を特徴とする請求項５記載の半導体装置。