JPH11121714A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPH11121714A JPH11121714A JP9286473A JP28647397A JPH11121714A JP H11121714 A JPH11121714 A JP H11121714A JP 9286473 A JP9286473 A JP 9286473A JP 28647397 A JP28647397 A JP 28647397A JP H11121714 A JPH11121714 A JP H11121714A
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Landscapes
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Abstract
(57)【要約】
【課題】 複数の容量を有する半導体集積回路におい
て、半導体集積回路中に形成される容量の占有面積を削
減する。 【解決手段】 複数の容量（ゲート電極１３，誘電体膜
１４，導体層１５，誘電体膜１６，導体層１７）を積層
構造に配置し、直列接続可能な構成とし、同一領域内
に、容量値及び耐圧が異なる複数の容量を形成する。
て、半導体集積回路中に形成される容量の占有面積を削
減する。 【解決手段】 複数の容量（ゲート電極１３，誘電体膜
１４，導体層１５，誘電体膜１６，導体層１７）を積層
構造に配置し、直列接続可能な構成とし、同一領域内
に、容量値及び耐圧が異なる複数の容量を形成する。
Description
【０００１】
【発明の属する技術分野】本発明は容量分圧回路素子に
関し、特に積層形容量半導体集積回路に関する。
関し、特に積層形容量半導体集積回路に関する。
【０００２】
【従来の技術】従来例では、半導体記憶装置の高集積化
のため、積層した容量を並列に接続して形成することに
より、単位面積当たりの容量値を増加させている。この
従来例を図４に基づいて説明する。
のため、積層した容量を並列に接続して形成することに
より、単位面積当たりの容量値を増加させている。この
従来例を図４に基づいて説明する。
【０００３】図４に示すように、容量の形成にあたって
は、基板４０の下部電極４４と上部電極４６の下部層４
６ａ及び上部層４６ｂとの間に誘電体層４５が介装さ
れ、容量を形成している。また、４１はＭＯＳ，４２は
ソース・ドレイン領域，４３はゲート電極である。
は、基板４０の下部電極４４と上部電極４６の下部層４
６ａ及び上部層４６ｂとの間に誘電体層４５が介装さ
れ、容量を形成している。また、４１はＭＯＳ，４２は
ソース・ドレイン領域，４３はゲート電極である。
【０００４】図４に示す従来例では、下部電極４４の下
部側に図中左右に延びる下部電極，誘電体膜４５，上部
電極４６がそれぞれ並列に結合され、積層構造の誘電体
膜４５，上部電極４６及び下部電極４４にて左右に分け
て形成された２つの容量を並列接続することにより、単
位面積当たりの容量値を高めるようになっている。
部側に図中左右に延びる下部電極，誘電体膜４５，上部
電極４６がそれぞれ並列に結合され、積層構造の誘電体
膜４５，上部電極４６及び下部電極４４にて左右に分け
て形成された２つの容量を並列接続することにより、単
位面積当たりの容量値を高めるようになっている。
【０００５】
【発明が解決しようとする課題】しかしながら、図４に
示す従来例では、分圧回路に使用できないという課題が
あった。
示す従来例では、分圧回路に使用できないという課題が
あった。
【０００６】その理由は、従来例では図４に示すよう
に、２つの容量が並列接続した構造となっており、各容
量にチャージされる電圧値を個々に変更することはでき
ないためである。
に、２つの容量が並列接続した構造となっており、各容
量にチャージされる電圧値を個々に変更することはでき
ないためである。
【０００７】さらに、図４に示す従来例では、積層した
誘電体膜のうち、最も薄い誘電体膜により、使用電圧が
決定されてしまうという課題があった。
誘電体膜のうち、最も薄い誘電体膜により、使用電圧が
決定されてしまうという課題があった。
【０００８】その理由は、２つの容量を並列接続するこ
とにより、各容量の誘電体膜に同一電圧が加わることに
なり、最も薄い誘電体に印加される電界が最大となるた
めである。
とにより、各容量の誘電体膜に同一電圧が加わることに
なり、最も薄い誘電体に印加される電界が最大となるた
めである。
【０００９】本発明の目的は、容量分圧が実施可能で、
かつ、各誘電体膜の膜厚によって印加電圧が決定される
半導体集積回路を提供することにある。
かつ、各誘電体膜の膜厚によって印加電圧が決定される
半導体集積回路を提供することにある。
【００１０】
【課題を解決するための手段】前記目的を達成するた
め、本発明に係る半導体集積回路は、複数の容量を有す
る半導体集積回路であって、前記各容量は、１電極上に
誘電体膜及び電極膜で相互に積層して形成されたもので
ある。
め、本発明に係る半導体集積回路は、複数の容量を有す
る半導体集積回路であって、前記各容量は、１電極上に
誘電体膜及び電極膜で相互に積層して形成されたもので
ある。
【００１１】また前記複数の容量は、容量分圧回路を構
成する素子をなすものである。
成する素子をなすものである。
【００１２】また前記１電極上の誘電体膜は、異なる誘
電体膜厚を有するものである。
電体膜厚を有するものである。
【００１３】また層毎に容量を形成する面積を縮小した
ものである。
ものである。
【００１４】本発明によれば、複数の容量を積層構造に
配置し、直列接続可能な構成としたものである。このた
め、同一領域内に、容量値及び耐圧が異なる複数の容量
を形成することにより、占有面積の削減が可能となる。
配置し、直列接続可能な構成としたものである。このた
め、同一領域内に、容量値及び耐圧が異なる複数の容量
を形成することにより、占有面積の削減が可能となる。
【００１５】また誘電体の膜厚は、使用する電圧に対応
して決定されるため、容量にチャージされる電圧が種々
変更される場合には、各層の誘電体膜厚を調整すること
となる。そのため、低電圧においては、誘電体膜厚の薄
い容量を使用することができ、面積効率が向上する。
して決定されるため、容量にチャージされる電圧が種々
変更される場合には、各層の誘電体膜厚を調整すること
となる。そのため、低電圧においては、誘電体膜厚の薄
い容量を使用することができ、面積効率が向上する。
【００１６】
【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照して詳細に説明する。
て図面を参照して詳細に説明する。
【００１７】（実施形態１）図１（Ａ）は、本発明の実
施形態１に係る半導体集積装置を示す断面図、（Ｂ）
は、図１（Ａ）に配線を形成した状態を示す断面図であ
る。
施形態１に係る半導体集積装置を示す断面図、（Ｂ）
は、図１（Ａ）に配線を形成した状態を示す断面図であ
る。
【００１８】図１（Ａ）に示す本発明の実施形態１に係
る半導体集積装置は、半導体基板１０表面の素子分離用
として形成されたフィールド酸化膜１１上に、電界効果
トランジスター（以下、ＭＯＳという）のゲート酸化膜
１２、ゲート電極１３を形成し、さらに前記ＭＯＳ上に
誘電体膜１４，１６と導体層１５，１７とを交互に積層
した構造となっている。
る半導体集積装置は、半導体基板１０表面の素子分離用
として形成されたフィールド酸化膜１１上に、電界効果
トランジスター（以下、ＭＯＳという）のゲート酸化膜
１２、ゲート電極１３を形成し、さらに前記ＭＯＳ上に
誘電体膜１４，１６と導体層１５，１７とを交互に積層
した構造となっている。
【００１９】さらに図１（Ｂ）に示すように、上層から
下層の導体層（ゲート電極１３を含む）１３，１５，１
７に順次フォトリソグラフィー技術及びイオンエッチン
グ技術によって配線１９を接続し、上下に積層されたゲ
ート電極１３，誘電体膜１４及び導体層１５により一の
容量を、導体層１５，誘電体膜１６及び導体層１７によ
り他の容量をそれぞれ形成する。
下層の導体層（ゲート電極１３を含む）１３，１５，１
７に順次フォトリソグラフィー技術及びイオンエッチン
グ技術によって配線１９を接続し、上下に積層されたゲ
ート電極１３，誘電体膜１４及び導体層１５により一の
容量を、導体層１５，誘電体膜１６及び導体層１７によ
り他の容量をそれぞれ形成する。
【００２０】次に、本発明の実施形態１の動作につい
て、図２を参照して詳細に説明する。図４に示すように
本発明の実施形態１では、複数の容量が上下方向に配列
され、かつ配線１９を引出線として各層の容量が個々に
分離されているため、配線１９を使って各層の容量を図
２に示すように直列接続し、その中間点に分圧電極２１
を取り出し、容量分圧回路を構成している。
て、図２を参照して詳細に説明する。図４に示すように
本発明の実施形態１では、複数の容量が上下方向に配列
され、かつ配線１９を引出線として各層の容量が個々に
分離されているため、配線１９を使って各層の容量を図
２に示すように直列接続し、その中間点に分圧電極２１
を取り出し、容量分圧回路を構成している。
【００２１】図２に示す容量分圧回路においては、下部
電極２０と上部電極２２に印加した電圧を、その中間の
分圧電極２１から取り出すと、分圧電極２１の電位は、
下部容量２３と、上部容量２４の容量値の比率によって
決まる。
電極２０と上部電極２２に印加した電圧を、その中間の
分圧電極２１から取り出すと、分圧電極２１の電位は、
下部容量２３と、上部容量２４の容量値の比率によって
決まる。
【００２２】（実施例）次に、本発明の実施例について
図面を参照して詳細に説明する。
図面を参照して詳細に説明する。
【００２３】図１（Ａ）を参照すると、半導体基板１０
中に素子分離のためのフィールド酸化膜１１を形成し、
その後、ＭＯＳのゲート酸化膜１２を５００Å成長させ
る。続いてゲート電極１３として、多結晶シリコンを１
５００Å積層し、リンを拡散させｎ型導電型を持たせ
る。その上にタングステンシリサイドを１５００Å堆積
する。この電極が容量の下部電極を兼ねる。
中に素子分離のためのフィールド酸化膜１１を形成し、
その後、ＭＯＳのゲート酸化膜１２を５００Å成長させ
る。続いてゲート電極１３として、多結晶シリコンを１
５００Å積層し、リンを拡散させｎ型導電型を持たせ
る。その上にタングステンシリサイドを１５００Å堆積
する。この電極が容量の下部電極を兼ねる。
【００２４】さらに容量の誘電体膜１４として、化学気
相堆積法を用いて酸化膜５００Å、容量の電極として用
いる導体層１５としてタングステンシリサイドを２００
０Åをそれぞれ堆積させる。以後、同様に、誘電体膜１
６、導体層１７として酸化膜５００Åとタングステンシ
リサイド２０００Åをそれぞれ成膜する。
相堆積法を用いて酸化膜５００Å、容量の電極として用
いる導体層１５としてタングステンシリサイドを２００
０Åをそれぞれ堆積させる。以後、同様に、誘電体膜１
６、導体層１７として酸化膜５００Åとタングステンシ
リサイド２０００Åをそれぞれ成膜する。
【００２５】そして図１（Ｂ）に示すように、フォトリ
ソグラフィー技術とドライエッチング技術により、上部
にある電極から順次形成していく。このとき導体層とそ
の直下の誘電体膜は同時にエッチングされ、同一の面積
となる。層間絶縁膜１８として、ボロンリンガラスを堆
積させ、研磨工程後に基板１０からの膜厚が１μｍとな
るようにする。その後、コンタクト孔をドライエッチン
グで形成し、プラグをタングステン成長とエッチバック
によって作り込む。第１層配線１９としてアルミを全面
スパッタ後、フォトリソグラフィ技術及びイオンエッチ
ング技術によって形成する。
ソグラフィー技術とドライエッチング技術により、上部
にある電極から順次形成していく。このとき導体層とそ
の直下の誘電体膜は同時にエッチングされ、同一の面積
となる。層間絶縁膜１８として、ボロンリンガラスを堆
積させ、研磨工程後に基板１０からの膜厚が１μｍとな
るようにする。その後、コンタクト孔をドライエッチン
グで形成し、プラグをタングステン成長とエッチバック
によって作り込む。第１層配線１９としてアルミを全面
スパッタ後、フォトリソグラフィ技術及びイオンエッチ
ング技術によって形成する。
【００２６】次に、本発明の実施例の動作について図を
参照して詳細に説明する。
参照して詳細に説明する。
【００２７】図２を参照すると、下部電極２０，上部電
極２２に電圧を印加したときには、電極２０−２１間と
電極２１−２２間の電圧比は、上部容量２４と下部容量
２３の容量比によって決まる。
極２２に電圧を印加したときには、電極２０−２１間と
電極２１−２２間の電圧比は、上部容量２４と下部容量
２３の容量比によって決まる。
【００２８】（実施形態２）次に本発明の実施形態２に
ついて図面を参照して詳細に説明する。
ついて図面を参照して詳細に説明する。
【００２９】図に示すような多電源回路の場合、低圧電
源線３１を薄い誘電体膜１４を有する下部容量２３の下
部電極２０を接地して、中電極２１に電圧を加える。中
圧電源泉３２については厚い誘電体膜１６によって形成
される上部容量２４の中電極２１を接地し、上部電極２
２に電圧を印加する。高圧電源線３３には下部容量２
３、上部容量２４の両方を直列接続とし、下部電極２０
を接地して上部電極２２に電圧を印加する。
源線３１を薄い誘電体膜１４を有する下部容量２３の下
部電極２０を接地して、中電極２１に電圧を加える。中
圧電源泉３２については厚い誘電体膜１６によって形成
される上部容量２４の中電極２１を接地し、上部電極２
２に電圧を印加する。高圧電源線３３には下部容量２
３、上部容量２４の両方を直列接続とし、下部電極２０
を接地して上部電極２２に電圧を印加する。
【００３０】
【発明の効果】以上説明したように本発明によれば、積
層構造の容量を分圧回路に使用するため、半導体集積回
路の高集積化を図ることができる。その理由は、同一の
場所に複数の容量を形成するので、容量の占有面積が削
減されるためである。
層構造の容量を分圧回路に使用するため、半導体集積回
路の高集積化を図ることができる。その理由は、同一の
場所に複数の容量を形成するので、容量の占有面積が削
減されるためである。
【００３１】さらに多電源系の回路において、誘電体膜
厚の厚膜化ができ、これにより半導体集積回路の高集積
化を図ることができる。その理由は、接続の組み合わせ
によって各容量に印加する電圧を変更可能であり、単位
面積当たりの容量値の大きいものを作ることができるた
めである。
厚の厚膜化ができ、これにより半導体集積回路の高集積
化を図ることができる。その理由は、接続の組み合わせ
によって各容量に印加する電圧を変更可能であり、単位
面積当たりの容量値の大きいものを作ることができるた
めである。
【図１】本発明の実施形態１に係る半導体集積回路を示
すものであって、（Ａ）は上部電極まで成膜したときの
断面図、（Ｂ）は第一配線を形成したときの断面図であ
る。
すものであって、（Ａ）は上部電極まで成膜したときの
断面図、（Ｂ）は第一配線を形成したときの断面図であ
る。
【図２】本発明の実施形態１に係る半導体集積回路の動
作を示す等価回路図である。
作を示す等価回路図である。
【図３】本発明の実施形態２に係る半導体集積回路の動
作を示す等価回路図である。
作を示す等価回路図である。
【図４】従来例を示す断面図である。
１０ 半導体基板 １１ フィールド酸化膜 １２ ゲート酸化膜 １３ ゲート電極（容量の下部電極） １４ 誘電体膜 １５ 導体層 １６ 誘電体膜 １７ 導体層 １８ 層間絶縁膜 １９ 第１層配線 ２０ 下部電極 ２１ 中電極 ２２ 上部電極 ２３ 下部電極 ２４ 上部容量 ３０ 接地 ３１ 低圧電源線 ３２ 中圧電源線 ３３ 高圧電源線 ４０ 基板 ４１ ＭＯＳ ４２ ソース・ドレイン領域 ４３ ゲート電極 ４４ 下部電極 ４５ 誘電体膜 ４６ 上部電極 ４６ａ 下部層 ４６ｂ 上部層
Claims (4)
- 【請求項１】 複数の容量を有する半導体集積回路であ
って、 前記各容量は、１電極上に誘電体膜及び電極膜で相互に
積層して形成されたものであることを特徴とする半導体
集積回路。 - 【請求項２】 前記複数の容量は、容量分圧回路を構成
する素子をなすものであることを特徴とする請求項１に
記載の半導体集積回路。 - 【請求項３】 前記１電極上の誘電体膜は、異なる誘電
体膜厚を有することを特徴とする請求項１に記載の半導
体集積回路。 - 【請求項４】 層毎に容量を形成する面積を縮小したも
のであることを特徴とする請求項１に記載の半導体集積
回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9286473A JPH11121714A (ja) | 1997-10-20 | 1997-10-20 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9286473A JPH11121714A (ja) | 1997-10-20 | 1997-10-20 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11121714A true JPH11121714A (ja) | 1999-04-30 |
Family
ID=17704858
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9286473A Pending JPH11121714A (ja) | 1997-10-20 | 1997-10-20 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11121714A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2015046554A (ja) * | 2013-08-29 | 2015-03-12 | 富士通セミコンダクター株式会社 | 半導体装置及び半導体装置の製造方法 |
| JP2018073888A (ja) * | 2016-10-25 | 2018-05-10 | 大日本印刷株式会社 | 電子部品およびその製造方法 |
-
1997
- 1997-10-20 JP JP9286473A patent/JPH11121714A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2015046554A (ja) * | 2013-08-29 | 2015-03-12 | 富士通セミコンダクター株式会社 | 半導体装置及び半導体装置の製造方法 |
| JP2018073888A (ja) * | 2016-10-25 | 2018-05-10 | 大日本印刷株式会社 | 電子部品およびその製造方法 |
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