JPH11110296A - Ｒｏｍデータ保護装置 - Google Patents
Ｒｏｍデータ保護装置Info
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- JPH11110296A JPH11110296A JP9272453A JP27245397A JPH11110296A JP H11110296 A JPH11110296 A JP H11110296A JP 9272453 A JP9272453 A JP 9272453A JP 27245397 A JP27245397 A JP 27245397A JP H11110296 A JPH11110296 A JP H11110296A
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- Japan
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- rom
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Abstract
(57)【要約】
【課題】外部ＲＯＭ（プログラム）による、内蔵ＲＯＭ
に格納されたプログラムデータの読み出しを禁止し、か
つ定数データとしての内蔵ＲＯＭの読み出しが可能なＲ
ＯＭデータ保護装置を提供する。 【解決手段】ＣＰＵ４、ＲＯＭ１およびＲＡＭ２から構
成され、ＲＯＭ１とＲＡＭ２はバス６を介してＣＰＵ４
よりアクセスが可能であり、ＣＰＵ４は命令解読部を有
するものであって、ＲＯＭ１に格納されたデータのビッ
ト幅はＲＡＭ２に格納されたデータのビット幅よりも広
く構成され、かつＲＯＭ１に格納されたデータはＲＡＭ
２に転送されたときにデータのビット欠落を発生させる
手段を有する。
に格納されたプログラムデータの読み出しを禁止し、か
つ定数データとしての内蔵ＲＯＭの読み出しが可能なＲ
ＯＭデータ保護装置を提供する。 【解決手段】ＣＰＵ４、ＲＯＭ１およびＲＡＭ２から構
成され、ＲＯＭ１とＲＡＭ２はバス６を介してＣＰＵ４
よりアクセスが可能であり、ＣＰＵ４は命令解読部を有
するものであって、ＲＯＭ１に格納されたデータのビッ
ト幅はＲＡＭ２に格納されたデータのビット幅よりも広
く構成され、かつＲＯＭ１に格納されたデータはＲＡＭ
２に転送されたときにデータのビット欠落を発生させる
手段を有する。
Description
【０００１】
【発明の属する技術分野】この発明は、１チップマイク
ロコンピュータ、マイクロプロセッサその他の装置に適
用され、ＲＯＭに格納されたデータを、汎用レジスタを
含むＲＡＭに転送する際にＲＯＭデータの保護を行なう
ＲＯＭデータ保護装置に関するものである。
ロコンピュータ、マイクロプロセッサその他の装置に適
用され、ＲＯＭに格納されたデータを、汎用レジスタを
含むＲＡＭに転送する際にＲＯＭデータの保護を行なう
ＲＯＭデータ保護装置に関するものである。
【０００２】
【従来の技術】従来、１チップマイクロコンピュータに
おいて、ＲＯＭのプログラムデータを完全に保護・管理
する方法として、ＲＯＭの内容を読み出すモードを非公
開にし、そのモード設定も複雑化させることによりＲＯ
Ｍの内容が簡単に読み出せない様なハード構成をとって
いた。
おいて、ＲＯＭのプログラムデータを完全に保護・管理
する方法として、ＲＯＭの内容を読み出すモードを非公
開にし、そのモード設定も複雑化させることによりＲＯ
Ｍの内容が簡単に読み出せない様なハード構成をとって
いた。
【０００３】以下に、ＣＰＵ、ＲＯＭ、ＲＡＭから構成
される、１チップマイクロコンピュータの従来例につい
て説明する。図５はＣＰＵ、ＲＯＭ、ＲＡＭから構成さ
れる、１チップマイクロコンピュータの代表的なブロッ
ク図である。図５のＲＯＭ５０１、ＲＡＭ５０２、端子
５０３は、ＣＰＵ５０４からアクセス可能で同じｎビッ
トのビット幅でそれぞれ接続されている。ＣＰＵ５０４
は命令解読部５０５を内蔵する。５０６はバス、５０７
は出力線、５０８、５０９、５１０は入出力線である。
される、１チップマイクロコンピュータの従来例につい
て説明する。図５はＣＰＵ、ＲＯＭ、ＲＡＭから構成さ
れる、１チップマイクロコンピュータの代表的なブロッ
ク図である。図５のＲＯＭ５０１、ＲＡＭ５０２、端子
５０３は、ＣＰＵ５０４からアクセス可能で同じｎビッ
トのビット幅でそれぞれ接続されている。ＣＰＵ５０４
は命令解読部５０５を内蔵する。５０６はバス、５０７
は出力線、５０８、５０９、５１０は入出力線である。
【０００４】以上のように構成された従来の１チップマ
イクロコンピュータの動作を説明する。ＣＰＵ５０４
は、命令解読部５０５の入力として、ＲＯＭ５０１にア
クセスしてＲＯＭ５０１に格納されているプログラム
（命令コード）を順次読み出し、命令解読部５０５はそ
の命令コードを解読し、各種制御信号を発行する。ＣＰ
Ｕ５０４は命令解読部５０５が発行する各種制御信号に
従って各命令を実行する。
イクロコンピュータの動作を説明する。ＣＰＵ５０４
は、命令解読部５０５の入力として、ＲＯＭ５０１にア
クセスしてＲＯＭ５０１に格納されているプログラム
（命令コード）を順次読み出し、命令解読部５０５はそ
の命令コードを解読し、各種制御信号を発行する。ＣＰ
Ｕ５０４は命令解読部５０５が発行する各種制御信号に
従って各命令を実行する。
【０００５】また、ＲＯＭ５０１はプログラム（命令コ
ード）ばかりでなく定数データを格納する。定数データ
を演算処理などに用いる場合、ＣＰＵ５０４は転送命令
によりＲＯＭ５０１から定数データを読み出し、そのデ
ータを内蔵レジスタあるいはＲＡＭ５０２に転送してか
ら演算処理を行う。以上のようにＲＯＭ５０１は命令コ
ードばかりでなく、定数データを格納するため、アドレ
ス空間を外部に拡張できるモードを有する場合には外部
に配置したプログラムにより、ＲＯＭ５０１の格納命令
コードを格納データと同様に内蔵レジスタあるいはＲＡ
Ｍ５０２に転送してから、あるいは直接、端子５０３を
通して読み出すことができた。
ード）ばかりでなく定数データを格納する。定数データ
を演算処理などに用いる場合、ＣＰＵ５０４は転送命令
によりＲＯＭ５０１から定数データを読み出し、そのデ
ータを内蔵レジスタあるいはＲＡＭ５０２に転送してか
ら演算処理を行う。以上のようにＲＯＭ５０１は命令コ
ードばかりでなく、定数データを格納するため、アドレ
ス空間を外部に拡張できるモードを有する場合には外部
に配置したプログラムにより、ＲＯＭ５０１の格納命令
コードを格納データと同様に内蔵レジスタあるいはＲＡ
Ｍ５０２に転送してから、あるいは直接、端子５０３を
通して読み出すことができた。
【０００６】
【発明が解決しようとする課題】このＲＯＭデータ保護
装置においては、外部のＲＯＭ（プログラム）による、
内蔵ＲＯＭに配置されたプログラムデータの読み出しを
回避することが要求されている。この発明は、外部ＲＯ
Ｍ（プログラム）による、内蔵ＲＯＭに格納されたプロ
グラムデータの読み出しを禁止し、かつ定数データとし
ての内蔵ＲＯＭの読み出しが可能なＲＯＭデータ保護装
置を提供することを目的としている。
装置においては、外部のＲＯＭ（プログラム）による、
内蔵ＲＯＭに配置されたプログラムデータの読み出しを
回避することが要求されている。この発明は、外部ＲＯ
Ｍ（プログラム）による、内蔵ＲＯＭに格納されたプロ
グラムデータの読み出しを禁止し、かつ定数データとし
ての内蔵ＲＯＭの読み出しが可能なＲＯＭデータ保護装
置を提供することを目的としている。
【０００７】
【課題を解決するための手段】請求項１記載のＲＯＭデ
ータ保護装置は、ＣＰＵ、ＲＯＭおよびＲＡＭから構成
され、ＲＯＭとＲＡＭはバスを介してＣＰＵよりアクセ
スが可能であり、ＣＰＵはＲＯＭにアクセスしてリード
したデータを入力とする命令解読部を有する１チップマ
イクロコンピュータおよびマイクロプロセッサを含む装
置のＲＯＭデータ保護装置であって、ＲＯＭに格納され
たデータのビット幅はＲＡＭに格納されたデータのビッ
ト幅よりも広く構成され、かつＲＯＭに格納されたデー
タはＲＡＭに転送されたときにデータのビット欠落を発
生させる手段を有するものである。
ータ保護装置は、ＣＰＵ、ＲＯＭおよびＲＡＭから構成
され、ＲＯＭとＲＡＭはバスを介してＣＰＵよりアクセ
スが可能であり、ＣＰＵはＲＯＭにアクセスしてリード
したデータを入力とする命令解読部を有する１チップマ
イクロコンピュータおよびマイクロプロセッサを含む装
置のＲＯＭデータ保護装置であって、ＲＯＭに格納され
たデータのビット幅はＲＡＭに格納されたデータのビッ
ト幅よりも広く構成され、かつＲＯＭに格納されたデー
タはＲＡＭに転送されたときにデータのビット欠落を発
生させる手段を有するものである。
【０００８】請求項１記載のＲＯＭデータ保護装置によ
れば、ＲＯＭに格納されたデータのビット幅はＲＡＭに
格納されたデータのビット幅よりも広く構成されている
ので、データのビット欠落を発生させる手段により、Ｒ
ＯＭに格納されたデータを汎用レジスタを含むＲＡＭに
転送するときにＲＡＭに格納されたデータ幅のみのデー
タが有効となる。一方、定数データはＲＡＭと同じビッ
ト幅でＲＯＭに格納しておくことにより読み出し可能で
ある。したがって、外部ＲＯＭ（プログラム）により内
蔵ＲＯＭに格納されたデータをアクセスした場合でも、
定数データとしてのデータはＲＡＭや端子を介して読み
出すことは可能であるが、プログラムデータの読み出し
を禁止することができる。
れば、ＲＯＭに格納されたデータのビット幅はＲＡＭに
格納されたデータのビット幅よりも広く構成されている
ので、データのビット欠落を発生させる手段により、Ｒ
ＯＭに格納されたデータを汎用レジスタを含むＲＡＭに
転送するときにＲＡＭに格納されたデータ幅のみのデー
タが有効となる。一方、定数データはＲＡＭと同じビッ
ト幅でＲＯＭに格納しておくことにより読み出し可能で
ある。したがって、外部ＲＯＭ（プログラム）により内
蔵ＲＯＭに格納されたデータをアクセスした場合でも、
定数データとしてのデータはＲＡＭや端子を介して読み
出すことは可能であるが、プログラムデータの読み出し
を禁止することができる。
【０００９】請求項２記載のＲＯＭデータ保護装置は、
請求項１において、データのビット欠落を発生させる手
段は、ＲＯＭとバスを接続するデータのビット幅を、Ｒ
ＡＭとバスを接続するデータのビット幅よりも広くした
ものである。請求項２記載のＲＯＭデータ保護装置によ
れば、請求項１と同様な効果のほか、構成を比較的簡単
にできる。
請求項１において、データのビット欠落を発生させる手
段は、ＲＯＭとバスを接続するデータのビット幅を、Ｒ
ＡＭとバスを接続するデータのビット幅よりも広くした
ものである。請求項２記載のＲＯＭデータ保護装置によ
れば、請求項１と同様な効果のほか、構成を比較的簡単
にできる。
【００１０】請求項３記載のＲＯＭデータ保護装置は、
請求項１において、ＲＯＭがその偶数アドレスおよび奇
数アドレスにまたがる幅のデータが配置される構成であ
り、ＲＡＭはその偶数アドレスおよび奇数アドレスのい
ずれか一方にのみデータが配置される構成であり、デー
タのビット欠落を発生させる手段はＲＯＭに格納された
データがＲＡＭに転送されたときに偶数アドレスあるい
は奇数アドレスのいずれか一方にのみを転送するもので
ある。
請求項１において、ＲＯＭがその偶数アドレスおよび奇
数アドレスにまたがる幅のデータが配置される構成であ
り、ＲＡＭはその偶数アドレスおよび奇数アドレスのい
ずれか一方にのみデータが配置される構成であり、デー
タのビット欠落を発生させる手段はＲＯＭに格納された
データがＲＡＭに転送されたときに偶数アドレスあるい
は奇数アドレスのいずれか一方にのみを転送するもので
ある。
【００１１】請求項３記載のＲＯＭデータ保護装置によ
れば、請求項１と同様な効果がある。請求項４記載のＲ
ＯＭデータ保護装置は、請求項２において、バスに接続
される外部接続用の端子を有し、外部からのデータ転送
はＲＯＭとバスを接続するデータのビット幅と等しく、
外部へのデータ転送はＲＡＭとバスを接続するデータの
ビット幅と等しくする手段を有するものである。
れば、請求項１と同様な効果がある。請求項４記載のＲ
ＯＭデータ保護装置は、請求項２において、バスに接続
される外部接続用の端子を有し、外部からのデータ転送
はＲＯＭとバスを接続するデータのビット幅と等しく、
外部へのデータ転送はＲＡＭとバスを接続するデータの
ビット幅と等しくする手段を有するものである。
【００１２】請求項４記載のＲＯＭデータ保護装置によ
れば、請求項２と同様な効果のほか、外部のプログラム
をフェッチして実行するときは、プログラム（データ）
のビット欠けが発生しない。
れば、請求項２と同様な効果のほか、外部のプログラム
をフェッチして実行するときは、プログラム（データ）
のビット欠けが発生しない。
【００１３】
（第１の実施の形態）この発明の第１の実施の形態を図
１および図２に基づいて説明する。すなわち、第１の実
施の形態は、ＲＯＭに格納されたデータのビット幅はＲ
ＡＭに格納されたデータのビット幅よりも広く、かつＲ
ＯＭに格納されたデータはＲＡＭに転送されたときにデ
ータのビット欠落を発生させるＲＯＭデータ保護装置で
ある。
１および図２に基づいて説明する。すなわち、第１の実
施の形態は、ＲＯＭに格納されたデータのビット幅はＲ
ＡＭに格納されたデータのビット幅よりも広く、かつＲ
ＯＭに格納されたデータはＲＡＭに転送されたときにデ
ータのビット欠落を発生させるＲＯＭデータ保護装置で
ある。
【００１４】図１は、ＲＯＭ１に格納されたｍビットの
データのビット幅はＲＡＭに格納されたｎビットのデー
タのビット幅よりも広く（ｍ＞ｎ）、かつＲＯＭ１に格
納されたデータはＲＡＭ２に転送されたときにデータの
ビット欠落を発生させるＲＯＭデータ保護装置の構成を
示し、図１においてＲＯＭ１は出力線７を介してバス６
と接続され、ＲＡＭ２は入出力線８を介してバス６と接
続され、端子３は入出力線９を介してバス６と接続さ
れ、ＣＰＵ４は入出力線１０を介してバス６と接続され
ており、ＲＯＭ１、ＲＡＭ２、端子３、ＣＰＵ４の各デ
ータ（図示せず）はバス６を介して転送できる様に構成
されている。
データのビット幅はＲＡＭに格納されたｎビットのデー
タのビット幅よりも広く（ｍ＞ｎ）、かつＲＯＭ１に格
納されたデータはＲＡＭ２に転送されたときにデータの
ビット欠落を発生させるＲＯＭデータ保護装置の構成を
示し、図１においてＲＯＭ１は出力線７を介してバス６
と接続され、ＲＡＭ２は入出力線８を介してバス６と接
続され、端子３は入出力線９を介してバス６と接続さ
れ、ＣＰＵ４は入出力線１０を介してバス６と接続され
ており、ＲＯＭ１、ＲＡＭ２、端子３、ＣＰＵ４の各デ
ータ（図示せず）はバス６を介して転送できる様に構成
されている。
【００１５】ＣＰＵ４は、命令解読部５の入力として、
ＲＯＭ１にアクセスしてＲＯＭ１に格納されているプロ
グラム（命令コード）を順次読み出し、命令解読部５は
その命令コードを解読し、各種制御信号を発行する。Ｃ
ＰＵ４は命令解読部５が発行する各種制御信号に従って
各命令を実行する。図２（ａ）はＲＯＭデータ保護装置
のデータのビット幅を示した図である。ＲＯＭデータ１
１はＲＯＭデータビット幅１３の幅を持ち、ＲＡＭデー
タ１２はＲＡＭデータビット幅１４の幅を持ち、ＲＯＭ
データビット幅１３はＲＡＭデータビット幅１４に比べ
広い構成である。ＲＯＭデータ１１はＲＯＭデータビッ
ト幅１３の単位で１つのアドレスで定義されるのに対
し、ＲＡＭデータ１２はＲＡＭデータビット幅１４の単
位で１つのアドレスで定義される。また、ＲＯＭデータ
１１とＲＡＭデータ１２のＬＳＢのビット位置は揃って
おり、データ幅の差（ＲＯＭデータビット幅１３）―
（ＲＡＭデータビット幅１４）だけ、ＭＳＢのビット位
置がずれている。
ＲＯＭ１にアクセスしてＲＯＭ１に格納されているプロ
グラム（命令コード）を順次読み出し、命令解読部５は
その命令コードを解読し、各種制御信号を発行する。Ｃ
ＰＵ４は命令解読部５が発行する各種制御信号に従って
各命令を実行する。図２（ａ）はＲＯＭデータ保護装置
のデータのビット幅を示した図である。ＲＯＭデータ１
１はＲＯＭデータビット幅１３の幅を持ち、ＲＡＭデー
タ１２はＲＡＭデータビット幅１４の幅を持ち、ＲＯＭ
データビット幅１３はＲＡＭデータビット幅１４に比べ
広い構成である。ＲＯＭデータ１１はＲＯＭデータビッ
ト幅１３の単位で１つのアドレスで定義されるのに対
し、ＲＡＭデータ１２はＲＡＭデータビット幅１４の単
位で１つのアドレスで定義される。また、ＲＯＭデータ
１１とＲＡＭデータ１２のＬＳＢのビット位置は揃って
おり、データ幅の差（ＲＯＭデータビット幅１３）―
（ＲＡＭデータビット幅１４）だけ、ＭＳＢのビット位
置がずれている。
【００１６】図２（ｂ）もＲＯＭデータ保護装置のデー
タのビット幅を示した図であるが、ＲＯＭデータ１１と
ＲＡＭデータ１２のＬＳＢ、ＭＳＢのビット位置はずれ
ており、このようなデータ構成でも構わない。ここで、
図１においてＣＰＵ４がＲＯＭ１からＲＡＭ２にデータ
を転送する場合を説明する。出力線７および入出力線１
０は図２（ａ）、図２（ｂ）で示すＲＯＭデータビット
幅１３のビット幅を持つ。また、入出力線８、９は図２
（ａ）、図２（ｂ）で示すＲＡＭデータビット幅１４の
ビット幅を持つ。出力線７および入出力線１０とバス６
は図２（ａ）、図２（ｂ）で示すＲＯＭデータビット幅
１３のビット幅で接続されている。また、入出力線８、
９とバス６は図２（ａ）、図２（ｂ）で示すＲＡＭデー
タビット幅１４のビット幅で接続されている。ＲＯＭ１
から出力線７を介してＲＯＭデータビット幅１３を持つ
ＲＯＭデータが出力される。出力されたＲＯＭデータ１
１はＲＯＭデータビット幅１３のままバス６に出力され
る。バス６上のＲＯＭデータ１１は入出力線８を経由す
る際にＲＡＭデータビット幅１４のビットのみが残り、
ＲＡＭデータビット幅１４からあふれたビットはデータ
転送されずに、データ欠落が発生する。
タのビット幅を示した図であるが、ＲＯＭデータ１１と
ＲＡＭデータ１２のＬＳＢ、ＭＳＢのビット位置はずれ
ており、このようなデータ構成でも構わない。ここで、
図１においてＣＰＵ４がＲＯＭ１からＲＡＭ２にデータ
を転送する場合を説明する。出力線７および入出力線１
０は図２（ａ）、図２（ｂ）で示すＲＯＭデータビット
幅１３のビット幅を持つ。また、入出力線８、９は図２
（ａ）、図２（ｂ）で示すＲＡＭデータビット幅１４の
ビット幅を持つ。出力線７および入出力線１０とバス６
は図２（ａ）、図２（ｂ）で示すＲＯＭデータビット幅
１３のビット幅で接続されている。また、入出力線８、
９とバス６は図２（ａ）、図２（ｂ）で示すＲＡＭデー
タビット幅１４のビット幅で接続されている。ＲＯＭ１
から出力線７を介してＲＯＭデータビット幅１３を持つ
ＲＯＭデータが出力される。出力されたＲＯＭデータ１
１はＲＯＭデータビット幅１３のままバス６に出力され
る。バス６上のＲＯＭデータ１１は入出力線８を経由す
る際にＲＡＭデータビット幅１４のビットのみが残り、
ＲＡＭデータビット幅１４からあふれたビットはデータ
転送されずに、データ欠落が発生する。
【００１７】同様に、ＲＯＭ１のＲＯＭデータ１１を端
子３に転送する場合も、端子幅（図示せず）と入出力線
９がＲＡＭデータビット幅１４と同じビット幅で構成さ
れているため、バス６上のＲＯＭデータ１１は入出力線
９を経由する際にＲＡＭデータビット幅１４のビットの
みが残り、ＲＡＭデータビット幅１４からあふれたビッ
トはデータ転送されずに、データ欠落が発生する。
子３に転送する場合も、端子幅（図示せず）と入出力線
９がＲＡＭデータビット幅１４と同じビット幅で構成さ
れているため、バス６上のＲＯＭデータ１１は入出力線
９を経由する際にＲＡＭデータビット幅１４のビットの
みが残り、ＲＡＭデータビット幅１４からあふれたビッ
トはデータ転送されずに、データ欠落が発生する。
【００１８】すなわち、出力線７、入出力線８〜１０は
データのビット欠落を発生させる手段を兼ねている。こ
れにより、ＲＯＭ１のプログラムデータをデータ欠落さ
せずにＲＡＭ２や端子３に読み出すことを禁止すること
ができる。また、ＲＯＭデータ１１はＲＡＭ２あるいは
端子３に転送される際にデータの欠落が発生されるが、
ＲＡＭデータビット幅１４分のデータは有効となり、Ｒ
ＡＭデータビット幅１４でＲＯＭ１にデータを格納して
おけば、定数データとして使用可能である。さらにＣＰ
Ｕ４は入出力線１０を介してＲＯＭデータビット幅１３
のビット幅でバス６と接続されており、ＲＯＭ１のＲＯ
Ｍデータ１１はそのままＣＰＵ４に入力され、命令解読
部５の入力となる。
データのビット欠落を発生させる手段を兼ねている。こ
れにより、ＲＯＭ１のプログラムデータをデータ欠落さ
せずにＲＡＭ２や端子３に読み出すことを禁止すること
ができる。また、ＲＯＭデータ１１はＲＡＭ２あるいは
端子３に転送される際にデータの欠落が発生されるが、
ＲＡＭデータビット幅１４分のデータは有効となり、Ｒ
ＡＭデータビット幅１４でＲＯＭ１にデータを格納して
おけば、定数データとして使用可能である。さらにＣＰ
Ｕ４は入出力線１０を介してＲＯＭデータビット幅１３
のビット幅でバス６と接続されており、ＲＯＭ１のＲＯ
Ｍデータ１１はそのままＣＰＵ４に入力され、命令解読
部５の入力となる。
【００１９】（第２の実施の形態）この発明の第２の実
施の形態を図１および図３を用いて説明する。第２の実
施の形態は、ＲＯＭ１には偶数アドレスおよび奇数アド
レスにデータを配置し、ＲＡＭ２には偶数アドレスある
いは奇数アドレスのいずれか一方にのみデータを配置
し、ＲＯＭ１に格納された偶数アドレスおよび奇数アド
レスデータがＲＡＭ２に転送されたときに、偶数アドレ
スあるいは奇数アドレスのいずれか一方にのみを転送す
ることによってデータ欠落を発生させるＲＯＭデータ保
護装置である。
施の形態を図１および図３を用いて説明する。第２の実
施の形態は、ＲＯＭ１には偶数アドレスおよび奇数アド
レスにデータを配置し、ＲＡＭ２には偶数アドレスある
いは奇数アドレスのいずれか一方にのみデータを配置
し、ＲＯＭ１に格納された偶数アドレスおよび奇数アド
レスデータがＲＡＭ２に転送されたときに、偶数アドレ
スあるいは奇数アドレスのいずれか一方にのみを転送す
ることによってデータ欠落を発生させるＲＯＭデータ保
護装置である。
【００２０】基本的な構成は第１の実施の形態と同じで
あるが、データ構成が異なっている。図１は第１の実施
の形態において説明した。図３（ａ）はＲＯＭデータ保
護装置のデータ構成を示した図である。ＲＯＭデータ１
１１は偶数アドレス幅および奇数アドレス幅分のデータ
から構成され、ＲＡＭデータ１１２は偶数アドレス分の
データから構成されており、ＲＯＭデータ１１１はＲＡ
Ｍデータ１１２に比べデータ幅が広くなっている。
あるが、データ構成が異なっている。図１は第１の実施
の形態において説明した。図３（ａ）はＲＯＭデータ保
護装置のデータ構成を示した図である。ＲＯＭデータ１
１１は偶数アドレス幅および奇数アドレス幅分のデータ
から構成され、ＲＡＭデータ１１２は偶数アドレス分の
データから構成されており、ＲＯＭデータ１１１はＲＡ
Ｍデータ１１２に比べデータ幅が広くなっている。
【００２１】図３（ｂ）もＲＯＭデータ保護装置のデー
タ構成を示した図であるが、ＲＯＭデータ１１１は偶数
アドレス幅および奇数アドレス幅分のデータから構成さ
れ、ＲＡＭデータ１１２は奇数アドレス分のデータから
構成されており、このようにＲＡＭデータ１１２は偶数
アドレスあるいは奇数アドレスのいずれかに一方に配置
されている。
タ構成を示した図であるが、ＲＯＭデータ１１１は偶数
アドレス幅および奇数アドレス幅分のデータから構成さ
れ、ＲＡＭデータ１１２は奇数アドレス分のデータから
構成されており、このようにＲＡＭデータ１１２は偶数
アドレスあるいは奇数アドレスのいずれかに一方に配置
されている。
【００２２】ここで、図１においてＣＰＵ４がＲＯＭ１
からＲＡＭ２にデータを転送する場合を説明する。出力
線７、入出力線１１０のビット幅は図３（ａ），図３
（ｂ）で示す偶数アドレスと奇数アドレス分のビット幅
を持つ。また、入出力線８、９は図３（ａ）、図３
（ｂ）で示す偶数アドレスあるいは奇数アドレスの一方
分のビット幅を持つ。出力線７、入出力線１０およびバ
ス６は図３（ａ），（ｂ）で示す偶数アドレスと奇数ア
ドレス分のビット幅で接続されている。また、入出力線
８、９とバス６は図３（ａ），（ｂ）で示す偶数アドレ
スあるいは奇数アドレスの一方分のビット幅で接続され
ている。ＲＯＭ１から出力線７を介して偶数アドレスと
奇数アドレス分のビット幅を持つＲＯＭデータ１１１が
出力される。出力されたＲＯＭデータ１１１は偶数アド
レスと奇数アドレス分のビット幅のままバス６に出力さ
れる。バス６上のＲＯＭデータ１１１は入出力線８を経
由する際に偶数アドレスあるいは奇数アドレスの一方分
のビットのみが残り、偶数アドレスあるいは奇数アドレ
スの一方からあふれたビットはデータ転送されずに、デ
ータ欠落が発生する。
からＲＡＭ２にデータを転送する場合を説明する。出力
線７、入出力線１１０のビット幅は図３（ａ），図３
（ｂ）で示す偶数アドレスと奇数アドレス分のビット幅
を持つ。また、入出力線８、９は図３（ａ）、図３
（ｂ）で示す偶数アドレスあるいは奇数アドレスの一方
分のビット幅を持つ。出力線７、入出力線１０およびバ
ス６は図３（ａ），（ｂ）で示す偶数アドレスと奇数ア
ドレス分のビット幅で接続されている。また、入出力線
８、９とバス６は図３（ａ），（ｂ）で示す偶数アドレ
スあるいは奇数アドレスの一方分のビット幅で接続され
ている。ＲＯＭ１から出力線７を介して偶数アドレスと
奇数アドレス分のビット幅を持つＲＯＭデータ１１１が
出力される。出力されたＲＯＭデータ１１１は偶数アド
レスと奇数アドレス分のビット幅のままバス６に出力さ
れる。バス６上のＲＯＭデータ１１１は入出力線８を経
由する際に偶数アドレスあるいは奇数アドレスの一方分
のビットのみが残り、偶数アドレスあるいは奇数アドレ
スの一方からあふれたビットはデータ転送されずに、デ
ータ欠落が発生する。
【００２３】同様に、ＲＯＭ１のＲＯＭデータ１１１を
端子３に転送する場合も、端子幅（図示せず）と入出力
線９が偶数アドレスあるいは奇数アドレスの一方と同じ
ビット幅で構成されているため、バス６上のＲＯＭデー
タ１１１は入出力線９を経由する際に偶数アドレスある
いは奇数アドレスの一方のビットのみが残り、偶数アド
レスあるいは奇数アドレスの一方からあふれたビットは
データ転送されずに、データ欠落が発生する。
端子３に転送する場合も、端子幅（図示せず）と入出力
線９が偶数アドレスあるいは奇数アドレスの一方と同じ
ビット幅で構成されているため、バス６上のＲＯＭデー
タ１１１は入出力線９を経由する際に偶数アドレスある
いは奇数アドレスの一方のビットのみが残り、偶数アド
レスあるいは奇数アドレスの一方からあふれたビットは
データ転送されずに、データ欠落が発生する。
【００２４】これによりＲＯＭ１のプログラムデータを
データ欠落させずにＲＡＭ２や端子３に読み出すことを
禁止することができる。また、ＲＯＭデータ１１１はＲ
ＡＭ２あるいは端子３に転送される際にデータの欠落が
発生されるが、偶数アドレスあるいは奇数アドレスの一
方のビット幅分のデータは有効となり、偶数アドレスあ
るいは奇数アドレスの一方のビット幅でＲＯＭ１にデー
タを格納しておけば、定数データとして使用可能であ
る。さらにＣＰＵ４は入出力線１０を介してＲＯＭデー
タビット幅１１１のビット幅でバス６と接続されてお
り、ＲＯＭ１のＲＯＭデータ１１１はそのままＣＰＵ４
に入力される。
データ欠落させずにＲＡＭ２や端子３に読み出すことを
禁止することができる。また、ＲＯＭデータ１１１はＲ
ＡＭ２あるいは端子３に転送される際にデータの欠落が
発生されるが、偶数アドレスあるいは奇数アドレスの一
方のビット幅分のデータは有効となり、偶数アドレスあ
るいは奇数アドレスの一方のビット幅でＲＯＭ１にデー
タを格納しておけば、定数データとして使用可能であ
る。さらにＣＰＵ４は入出力線１０を介してＲＯＭデー
タビット幅１１１のビット幅でバス６と接続されてお
り、ＲＯＭ１のＲＯＭデータ１１１はそのままＣＰＵ４
に入力される。
【００２５】（第３の実施の形態）この発明の第３の実
施の形態を図４に基づいて説明する。図４は、第３の実
施の形態のブロック図である。図４の構成は、第１の実
施の形態（図１参照）中の端子３のバス６との接続を変
更したものである。したがって、図１と共通する部分に
同一符号を付して説明を省略する。図４において、端子
３とバス６との接続は、端子３からバス６に向く方向す
なわち外部からデータを取り込むときのビット幅がＲＯ
Ｍ１とバス６を接続するバス幅（ビット幅）と等しく、
逆にバス６から端子３に向く方向すなわち外部にデータ
を取り出すときのビット幅がＲＡＭ２とバス６を接続す
るバス幅（ビット幅）と等しくなっている。
施の形態を図４に基づいて説明する。図４は、第３の実
施の形態のブロック図である。図４の構成は、第１の実
施の形態（図１参照）中の端子３のバス６との接続を変
更したものである。したがって、図１と共通する部分に
同一符号を付して説明を省略する。図４において、端子
３とバス６との接続は、端子３からバス６に向く方向す
なわち外部からデータを取り込むときのビット幅がＲＯ
Ｍ１とバス６を接続するバス幅（ビット幅）と等しく、
逆にバス６から端子３に向く方向すなわち外部にデータ
を取り出すときのビット幅がＲＡＭ２とバス６を接続す
るバス幅（ビット幅）と等しくなっている。
【００２６】この手段により、外部のプログラムをフェ
ッチして実行するときは、プログラム（データ）のビッ
ト欠けが発生しないが、外部にデータを読み出すときに
は、ＲＡＭ４０２への転送時と同様のビット欠けが生じ
る。この構成を取ることにより、外部プログラムの実行
が内蔵のＲＯＭ１のデータを保護したまま可能となる。
ッチして実行するときは、プログラム（データ）のビッ
ト欠けが発生しないが、外部にデータを読み出すときに
は、ＲＡＭ４０２への転送時と同様のビット欠けが生じ
る。この構成を取ることにより、外部プログラムの実行
が内蔵のＲＯＭ１のデータを保護したまま可能となる。
【００２７】
【発明の効果】請求項１記載のＲＯＭデータ保護装置に
よれば、ＲＯＭに格納されたデータのビット幅はＲＡＭ
に格納されたデータのビット幅よりも広く構成されてい
るので、データのビット欠落を発生させる手段により、
ＲＯＭに格納されたデータを汎用レジスタを含むＲＡＭ
に転送するときにＲＡＭに格納されたデータ幅のみのデ
ータが有効となる。一方、定数データはＲＡＭと同じビ
ット幅でＲＯＭに格納しておくことにより読み出し可能
である。したがって、外部ＲＯＭ（プログラム）により
内蔵ＲＯＭに格納されたデータをアクセスした場合で
も、定数データとしてのデータはＲＡＭや端子を介して
読み出すことは可能であるが、プログラムデータの読み
出しを禁止することができる。
よれば、ＲＯＭに格納されたデータのビット幅はＲＡＭ
に格納されたデータのビット幅よりも広く構成されてい
るので、データのビット欠落を発生させる手段により、
ＲＯＭに格納されたデータを汎用レジスタを含むＲＡＭ
に転送するときにＲＡＭに格納されたデータ幅のみのデ
ータが有効となる。一方、定数データはＲＡＭと同じビ
ット幅でＲＯＭに格納しておくことにより読み出し可能
である。したがって、外部ＲＯＭ（プログラム）により
内蔵ＲＯＭに格納されたデータをアクセスした場合で
も、定数データとしてのデータはＲＡＭや端子を介して
読み出すことは可能であるが、プログラムデータの読み
出しを禁止することができる。
【００２８】請求項２記載のＲＯＭデータ保護装置によ
れば、請求項１と同様な効果のほか、構成を比較的簡単
にできる。請求項３記載のＲＯＭデータ保護装置によれ
ば、請求項１と同様な効果がある。請求項４記載のＲＯ
Ｍデータ保護装置によれば、請求項２と同様な効果のほ
か、外部のプログラムをフェッチして実行するときは、
プログラム（データ）のビット欠けが発生しない。
れば、請求項１と同様な効果のほか、構成を比較的簡単
にできる。請求項３記載のＲＯＭデータ保護装置によれ
ば、請求項１と同様な効果がある。請求項４記載のＲＯ
Ｍデータ保護装置によれば、請求項２と同様な効果のほ
か、外部のプログラムをフェッチして実行するときは、
プログラム（データ）のビット欠けが発生しない。
【図１】この発明の第１の実施の形態を説明するブロッ
ク図である。
ク図である。
【図２】（ａ）はＲＯＭデータ保護装置のデータのビッ
ト幅を示す説明図であり、（ｂ）はその別形態のデータ
を示す図である。
ト幅を示す説明図であり、（ｂ）はその別形態のデータ
を示す図である。
【図３】（ａ）は第２の実施の形態のＲＯＭデータ保護
装置のデータ構成を示した説明図であり、（ｂ）はその
別形態のデータを示す図である。
装置のデータ構成を示した説明図であり、（ｂ）はその
別形態のデータを示す図である。
【図４】第３の実施の形態を説明するブロック図であ
る。
る。
【図５】従来例の説明図である。
１、５０１ ＲＯＭ ２、５０２ ＲＡＭ ３、５０３ 端子 ４、５０４ ＣＰＵ ５、５０５ 命令解読部 ６、５０６ バス ７、５０７ 出力線 ８〜１０、５０８〜５１０ 入出力線 １１、１１１ ＲＯＭデータ １２、１１２ ＲＡＭデータ １３、１１３ ＲＯＭデータビット幅 １４、１１４ ＲＡＭデータビット幅
Claims (4)
- 【請求項１】 ＣＰＵ、ＲＯＭおよびＲＡＭから構成さ
れ、前記ＲＯＭと前記ＲＡＭはバスを介して前記ＣＰＵ
よりアクセスが可能であり、前記ＣＰＵは前記ＲＯＭに
アクセスしてリードしたデータを入力とする命令解読部
を有する１チップマイクロコンピュータおよびマイクロ
プロセッサを含む装置のＲＯＭデータ保護装置であっ
て、 前記ＲＯＭに格納されたデータのビット幅は前記ＲＡＭ
に格納されたデータのビット幅よりも広く構成され、 かつ前記ＲＯＭに格納されたデータは前記ＲＡＭに転送
されたときにデータのビット欠落を発生させる手段を有
するＲＯＭデータ保護装置。 - 【請求項２】 データのビット欠落を発生させる手段
は、ＲＯＭとバスを接続するデータのビット幅を、ＲＡ
Ｍとバスを接続するデータのビット幅よりも広くしたも
のである請求項１記載のＲＯＭデータ保護装置。 - 【請求項３】 ＲＯＭはその偶数アドレスおよび奇数ア
ドレスにまたがる幅のデータが配置される構成であり、
ＲＡＭはその偶数アドレスおよび奇数アドレスのいずれ
か一方にのみデータが配置される構成であり、データの
ビット欠落を発生させる手段は前記ＲＯＭに格納された
前記データが前記ＲＡＭに転送されたときに前記偶数ア
ドレスあるいは前記奇数アドレスのいずれか一方にのみ
を転送するものである請求項１記載のＲＯＭデータ保護
装置。 - 【請求項４】 バスに接続される外部接続用の端子を有
し、外部からのデータ転送はＲＯＭと前記バスを接続す
るデータのビット幅と等しく、外部へのデータ転送はＲ
ＡＭと前記バスを接続するデータのビット幅と等しくす
る手段を有する請求項２記載のＲＯＭデータ保護装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9272453A JPH11110296A (ja) | 1997-10-06 | 1997-10-06 | Ｒｏｍデータ保護装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9272453A JPH11110296A (ja) | 1997-10-06 | 1997-10-06 | Ｒｏｍデータ保護装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11110296A true JPH11110296A (ja) | 1999-04-23 |
Family
ID=17514139
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9272453A Pending JPH11110296A (ja) | 1997-10-06 | 1997-10-06 | Ｒｏｍデータ保護装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11110296A (ja) |
-
1997
- 1997-10-06 JP JP9272453A patent/JPH11110296A/ja active Pending
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