JPH11102324A - 内部情報保護回路付きｉｃ - Google Patents
内部情報保護回路付きｉｃInfo
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- JPH11102324A JPH11102324A JP27804497A JP27804497A JPH11102324A JP H11102324 A JPH11102324 A JP H11102324A JP 27804497 A JP27804497 A JP 27804497A JP 27804497 A JP27804497 A JP 27804497A JP H11102324 A JPH11102324 A JP H11102324A
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/57—Protection from inspection, reverse engineering or tampering
- H01L23/576—Protection from inspection, reverse engineering or tampering using active circuits
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/173—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components
- H03K19/1733—Controllable logic circuits
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
Abstract
(57)【要約】
【課題】ＩＣの開封に対して高いセキュリティで内部情
報を保護することができる内部情報保護回路付きＩＣに
を提供することにある。 【解決手段】受光素子を分散して複数配置することで、
開封状態では、受光素子の作用でロジック回路やロジッ
クエレメントが正常に動作しないようにして、特に、電
子ビームテスタ等による内部ロジックの解析をできない
ようにする。開封後にＩＣ全体を遮蔽する状態にした場
合には、受光素子からの電流が発生しなくなるけれど
も、受光素子にメモリセルを結合する回路を採用するこ
とで開封状態を記憶することができる。
報を保護することができる内部情報保護回路付きＩＣに
を提供することにある。 【解決手段】受光素子を分散して複数配置することで、
開封状態では、受光素子の作用でロジック回路やロジッ
クエレメントが正常に動作しないようにして、特に、電
子ビームテスタ等による内部ロジックの解析をできない
ようにする。開封後にＩＣ全体を遮蔽する状態にした場
合には、受光素子からの電流が発生しなくなるけれど
も、受光素子にメモリセルを結合する回路を採用するこ
とで開封状態を記憶することができる。
Description
【０００１】
【発明の属する技術分野】この発明は、内部情報保護回
路付きＩＣに関し、詳しくは、ＩＣカードやプログラム
がロードされたメモリを有するロジックＩＣ、ＦＰＧＡ
（フィールドプログラマブルゲートアレイ）などにおい
て、ＩＣの開封に対して高いセキュリティで内部情報を
保護することができるような内部情報保護回路を備えた
ＩＣに関する。
路付きＩＣに関し、詳しくは、ＩＣカードやプログラム
がロードされたメモリを有するロジックＩＣ、ＦＰＧＡ
（フィールドプログラマブルゲートアレイ）などにおい
て、ＩＣの開封に対して高いセキュリティで内部情報を
保護することができるような内部情報保護回路を備えた
ＩＣに関する。
【０００２】
【従来の技術】ＩＣ内部の情報を盗用から保護する技術
には種々のものがある。第三者がメモリの内容を不正に
解読しようとすることに対して阻止する技術としては、
ＩＣカード等において各種の方法が試みられている。そ
の１つに、特別なコードの一致検出を行うことで不正な
データの読出を阻止するものがある。また、内部データ
の暗号化もその１つである。しかし、このようなデータ
の情報処理による防止策を講じても、ＩＣのケースを剥
いてＩＣを開封し、そのチップを露出させてベアチップ
を電子ビームでスキャンする電子ビームテスタによれ
ば、ＩＣのロジックは解析可能である。また、ＣＰＵと
メモリといようにＩＣカードなどでは複数のチップがあ
る場合が多く、あるいはこれらがチップが最近ではシス
テムＩＣとして１個にＩＣ化されたいる場合もあり、こ
の種の回路構成においては、メモリＩＣがバス接続され
て制御ＩＣと接続されているので、チップ間の信号の授
受あるいはバスの信号を検出により、メモリに記憶され
た情報が解析されてしまう。
には種々のものがある。第三者がメモリの内容を不正に
解読しようとすることに対して阻止する技術としては、
ＩＣカード等において各種の方法が試みられている。そ
の１つに、特別なコードの一致検出を行うことで不正な
データの読出を阻止するものがある。また、内部データ
の暗号化もその１つである。しかし、このようなデータ
の情報処理による防止策を講じても、ＩＣのケースを剥
いてＩＣを開封し、そのチップを露出させてベアチップ
を電子ビームでスキャンする電子ビームテスタによれ
ば、ＩＣのロジックは解析可能である。また、ＣＰＵと
メモリといようにＩＣカードなどでは複数のチップがあ
る場合が多く、あるいはこれらがチップが最近ではシス
テムＩＣとして１個にＩＣ化されたいる場合もあり、こ
の種の回路構成においては、メモリＩＣがバス接続され
て制御ＩＣと接続されているので、チップ間の信号の授
受あるいはバスの信号を検出により、メモリに記憶され
た情報が解析されてしまう。
【０００３】このような電子ビームによるＩＣのロジッ
ク解析やＩＣチップ間の信号の授受、バス上に現れる信
号による、プログラムやデータ、あるいはデザインの情
報の盗用を防止するために、例えば、特開平５−６８７
２７号に記載されているように、内部の電子回路を取り
巻くように、電磁エネルギーを分布させたコイルを設け
るものがある。これによりＩＣケースが開封されないよ
うにし、ケースが剥ぎ取られた場合には、コイルにより
検出された信号によってＩＣ内部のデータを破壊するこ
とで内部情報を保護する。あるいは、特開平７−２００
４１４号に記載されるように、電源ラインを実装基板面
全体に這わせることでＩＣチップを基板から剥がそうと
したときに、電源ラインを切断し、このことでＳＲＡＭ
等に記憶された情報を消去するような方法も提案されて
いる。一方、出願人は、ＩＣの開封を検出するフォトダ
イオード等の光開封センサをＩＣチップとともにＩＣカ
ードに封入してＩＣが開封された場合に回路の機能の一
部あるいは全部の正常な動作状態を阻止するようにし、
あるいは、メモリのデータを読出禁止にするようにした
回路を設けた発明を提案し、特願平９−１２８３０４
号，発明の名称「ＩＣカードおよびＩＣカードモジュー
ル」として出願している。
ク解析やＩＣチップ間の信号の授受、バス上に現れる信
号による、プログラムやデータ、あるいはデザインの情
報の盗用を防止するために、例えば、特開平５−６８７
２７号に記載されているように、内部の電子回路を取り
巻くように、電磁エネルギーを分布させたコイルを設け
るものがある。これによりＩＣケースが開封されないよ
うにし、ケースが剥ぎ取られた場合には、コイルにより
検出された信号によってＩＣ内部のデータを破壊するこ
とで内部情報を保護する。あるいは、特開平７−２００
４１４号に記載されるように、電源ラインを実装基板面
全体に這わせることでＩＣチップを基板から剥がそうと
したときに、電源ラインを切断し、このことでＳＲＡＭ
等に記憶された情報を消去するような方法も提案されて
いる。一方、出願人は、ＩＣの開封を検出するフォトダ
イオード等の光開封センサをＩＣチップとともにＩＣカ
ードに封入してＩＣが開封された場合に回路の機能の一
部あるいは全部の正常な動作状態を阻止するようにし、
あるいは、メモリのデータを読出禁止にするようにした
回路を設けた発明を提案し、特願平９−１２８３０４
号，発明の名称「ＩＣカードおよびＩＣカードモジュー
ル」として出願している。
【０００４】
【発明が解決しようとする課題】しかし、前記のような
開封防止回路、開封防止機構等によるＩＣの内部情報保
護では、同じＩＣを複数個入手して、その保護方式が研
究され、解析されてしまえば、この保護回路や機構が動
作しないような状態で次のＩＣが解析される可能性が高
い。したがって、内部情報盗用に対するセキュリティは
決して十分なものとは言えない。この発明の目的は、こ
のような従来技術の問題点を解決するものであって、Ｉ
Ｃの開封に対して高いセキュリティで内部情報を保護す
ることができる内部情報保護回路付きＩＣにを提供する
ことにある。
開封防止回路、開封防止機構等によるＩＣの内部情報保
護では、同じＩＣを複数個入手して、その保護方式が研
究され、解析されてしまえば、この保護回路や機構が動
作しないような状態で次のＩＣが解析される可能性が高
い。したがって、内部情報盗用に対するセキュリティは
決して十分なものとは言えない。この発明の目的は、こ
のような従来技術の問題点を解決するものであって、Ｉ
Ｃの開封に対して高いセキュリティで内部情報を保護す
ることができる内部情報保護回路付きＩＣにを提供する
ことにある。
【０００５】
【課題を解決するための手段】このような目的を達成す
るこの発明の内部情報保護回路付きＩＣの特徴は、分散
して複数の受光素子が集積され、複数の各受光素子が不
揮発性メモリセルに接続された接続ライン、ロジック回
路に接続された接続ラインあるいはロジックエレメント
に接続された接続ラインのいずれかの接続ラインに接続
されて、この接続ラインを遮断し、導通しあるいは接地
ラインに接続することにより接続ラインに関係する回路
の正常な動作を阻害することによりＩＣが開封されたと
きに内部情報を保護するものである。
るこの発明の内部情報保護回路付きＩＣの特徴は、分散
して複数の受光素子が集積され、複数の各受光素子が不
揮発性メモリセルに接続された接続ライン、ロジック回
路に接続された接続ラインあるいはロジックエレメント
に接続された接続ラインのいずれかの接続ラインに接続
されて、この接続ラインを遮断し、導通しあるいは接地
ラインに接続することにより接続ラインに関係する回路
の正常な動作を阻害することによりＩＣが開封されたと
きに内部情報を保護するものである。
【０００６】
【発明の実施の形態】このように、受光素子を分散して
複数配置することで、開封状態では、受光素子の作用で
ロジック回路やロジックエレメントが正常に動作しない
ようにする。これにより、特に、電子ビームテスタ等に
よる内部ロジックの解析はできなくなる。しかも、ＩＣ
上では、集積化された受光素子と他のトランジスタとの
判別がし難いので、受光素子部分を選択的に遮蔽するこ
とは難しく、そこを避けてのビームスキャンが困難であ
る。
複数配置することで、開封状態では、受光素子の作用で
ロジック回路やロジックエレメントが正常に動作しない
ようにする。これにより、特に、電子ビームテスタ等に
よる内部ロジックの解析はできなくなる。しかも、ＩＣ
上では、集積化された受光素子と他のトランジスタとの
判別がし難いので、受光素子部分を選択的に遮蔽するこ
とは難しく、そこを避けてのビームスキャンが困難であ
る。
【０００７】開封後にＩＣ全体を遮蔽する状態にした場
合には、受光素子からの電流が発生しなくなるけれど
も、受光素子にメモリセルを結合する回路を採用するこ
とで開封状態を記憶することができる。特に、接続ライ
ンにスイッチトランジスタを設けて受光素子により不揮
発性メモリセルにデータを書込み、これによりスイッチ
トランジスタをＯＮあるいはＯＦＦにするような構成に
すればよい。受光素子の電流を不揮発性メモリセルの書
込み電流として受光状態を記憶してしまえば、受光素子
が一度でも受光すれば、その状態が記憶され、これによ
りロジック回路を接続するラインあるいはロジックエレ
メントを接続するラインが遮断され、導通されあるいは
接地ラインに接続されるので、ロジック回路等は正常に
動作しなくなる。これによりロジックの周辺のメモリも
読出しができなくなる。その結果、ＩＣの開封に対して
高いセキュリティで内部情報を保護することができる。
合には、受光素子からの電流が発生しなくなるけれど
も、受光素子にメモリセルを結合する回路を採用するこ
とで開封状態を記憶することができる。特に、接続ライ
ンにスイッチトランジスタを設けて受光素子により不揮
発性メモリセルにデータを書込み、これによりスイッチ
トランジスタをＯＮあるいはＯＦＦにするような構成に
すればよい。受光素子の電流を不揮発性メモリセルの書
込み電流として受光状態を記憶してしまえば、受光素子
が一度でも受光すれば、その状態が記憶され、これによ
りロジック回路を接続するラインあるいはロジックエレ
メントを接続するラインが遮断され、導通されあるいは
接地ラインに接続されるので、ロジック回路等は正常に
動作しなくなる。これによりロジックの周辺のメモリも
読出しができなくなる。その結果、ＩＣの開封に対して
高いセキュリティで内部情報を保護することができる。
【０００８】
【実施例】図１は、この発明の内部情報保護回路付きＩ
ＣをＦＰＧＡに適用した一実施例のＦＰＧＡの説明図、
図２は、ＦＰＧＡのタイルの配線接続関係の説明図、図
３は、タイルにおけるフォトトランジスタとロジックエ
レメントの接続状態の説明図である。ＦＰＧＡ１０は、
フラッシュ型のＥＥＰＲＯＭ（フラッシュメモリ）のＦ
ＰＧＡであって、マトリックス状に配列されたタイルと
呼ばれる大きさの領域１（以下タイル）に、基本論理要
素形成領域と、これら基本論理要素の内部配線と、タイ
ルを相互に配線するマトリックス状に配列されたマトリ
ックス配線と、それぞれの配線接続をするフラッシュメ
モリのスイッチセルとを有していてる。フラッシュメモ
リのスイッチセルは、スイッチトランジスタとＥＥＰＲ
ＯＭのメモリセルとで構成され、各配線の交点にスイッ
チトランジスタを配置して、このスイッチをこれに対応
して形成されたメモリセルにデータを書込むことでＯＮ
／ＯＦＦし、このことで、選択的に配線接続を成立させ
る。それによりデバイスが組込まれる。
ＣをＦＰＧＡに適用した一実施例のＦＰＧＡの説明図、
図２は、ＦＰＧＡのタイルの配線接続関係の説明図、図
３は、タイルにおけるフォトトランジスタとロジックエ
レメントの接続状態の説明図である。ＦＰＧＡ１０は、
フラッシュ型のＥＥＰＲＯＭ（フラッシュメモリ）のＦ
ＰＧＡであって、マトリックス状に配列されたタイルと
呼ばれる大きさの領域１（以下タイル）に、基本論理要
素形成領域と、これら基本論理要素の内部配線と、タイ
ルを相互に配線するマトリックス状に配列されたマトリ
ックス配線と、それぞれの配線接続をするフラッシュメ
モリのスイッチセルとを有していてる。フラッシュメモ
リのスイッチセルは、スイッチトランジスタとＥＥＰＲ
ＯＭのメモリセルとで構成され、各配線の交点にスイッ
チトランジスタを配置して、このスイッチをこれに対応
して形成されたメモリセルにデータを書込むことでＯＮ
／ＯＦＦし、このことで、選択的に配線接続を成立させ
る。それによりデバイスが組込まれる。
【０００９】１１は、フォトトランジスタであって、タ
イル１に混ざって、タイル１個あるいは複数個のタイル
分の受光面が並列に接続されて分散して複数個設けられ
ている。なお、大きな受光電流を得る関係で複数の並列
接続したタイル分の領域を使用する方がよい。前記のタ
イルを相互に配線するマトリックス配線は、フォトトラ
ンジスタ１１の受光面の上部に配線され、受光面の一部
を占有している。これにより外見上は、他のタイルと区
別し難くなる。もちろん、マトリックス配線は、フォト
トランジスタ１１の受光面の下部に配線されていてもよ
い。１２は外部端子へ接続されるバッドである。なお、
この図では、タイルのデバイスとパッド１２等の配線お
よび外部端子との配線は省略してある。フォトトランジ
スタ１１としのタイルの部分は、ＩＣとして外部から目
視して他のトランジスタと見分けることは通常は不可能
である。したがって、どのに配置されているかは分かり
難い。特に、タイル１の大きさか、これの複数個に対応
してタイルと同じ状態で設けられている場合には見分け
難い。
イル１に混ざって、タイル１個あるいは複数個のタイル
分の受光面が並列に接続されて分散して複数個設けられ
ている。なお、大きな受光電流を得る関係で複数の並列
接続したタイル分の領域を使用する方がよい。前記のタ
イルを相互に配線するマトリックス配線は、フォトトラ
ンジスタ１１の受光面の上部に配線され、受光面の一部
を占有している。これにより外見上は、他のタイルと区
別し難くなる。もちろん、マトリックス配線は、フォト
トランジスタ１１の受光面の下部に配線されていてもよ
い。１２は外部端子へ接続されるバッドである。なお、
この図では、タイルのデバイスとパッド１２等の配線お
よび外部端子との配線は省略してある。フォトトランジ
スタ１１としのタイルの部分は、ＩＣとして外部から目
視して他のトランジスタと見分けることは通常は不可能
である。したがって、どのに配置されているかは分かり
難い。特に、タイル１の大きさか、これの複数個に対応
してタイルと同じ状態で設けられている場合には見分け
難い。
【００１０】タイル１におけるスイッチセルとしてのフ
ラッシュメモリセルとマトリックス配線の接続をするス
イッチトランジスタとの関係は、図２に示すように、１
つのスイッチＭＯＳＦＥＴトランジスタＴrに対して１
つのフラッシュメモリセルＭCが割り当てられ、その
“１”，“０”の記憶に対応する出力をトランジスタＴ
rがゲートに受けて、メモリセルに“０”が記憶された
ときにトランジスタがＯＮすることによりこのスイッチ
トランジスタＴrが接続された縦配線と横配線のライン
を接続する。なお、図中、６，７は、それぞれロジック
エレメントであり、ロジックエレメント６，７は、タイ
ル内接続配線マトリックス２における配線により接続さ
れる基本論理ゲート領域５の論理要素の１つである。な
お、３は、タイル外配線マトリックス３であって、他の
タイルに形成されたデバイス等との接続を行う。４は、
スイッチセル領域であって、このスイッチセル領域４に
プログラム可能な不揮発性メモリとしてフラッシュメモ
リＭcが配置されている。なお、説明の都合上、ここで
の、タイル内接続配線マトリックス２，タイル外配線マ
トリックス３は、多数ある配線のうちのそれぞれ１本を
示しているに過ぎない。
ラッシュメモリセルとマトリックス配線の接続をするス
イッチトランジスタとの関係は、図２に示すように、１
つのスイッチＭＯＳＦＥＴトランジスタＴrに対して１
つのフラッシュメモリセルＭCが割り当てられ、その
“１”，“０”の記憶に対応する出力をトランジスタＴ
rがゲートに受けて、メモリセルに“０”が記憶された
ときにトランジスタがＯＮすることによりこのスイッチ
トランジスタＴrが接続された縦配線と横配線のライン
を接続する。なお、図中、６，７は、それぞれロジック
エレメントであり、ロジックエレメント６，７は、タイ
ル内接続配線マトリックス２における配線により接続さ
れる基本論理ゲート領域５の論理要素の１つである。な
お、３は、タイル外配線マトリックス３であって、他の
タイルに形成されたデバイス等との接続を行う。４は、
スイッチセル領域であって、このスイッチセル領域４に
プログラム可能な不揮発性メモリとしてフラッシュメモ
リＭcが配置されている。なお、説明の都合上、ここで
の、タイル内接続配線マトリックス２，タイル外配線マ
トリックス３は、多数ある配線のうちのそれぞれ１本を
示しているに過ぎない。
【００１１】図３は、図２に示すタイルのうちフォトト
ランジスタ１１が接続されたタイルを示す。なお、フォ
トトランジスタ１１の接続は、説明の都合上、タイル内
に配置を移してフォトトランジスタ１１ａ〜１１ｄとし
ているが、実際上は、タイル外配線マトリックス３で受
光素子の配置された図１に示すフォトトランジスタ１１
の集積位置まで配線は伸びて接続されている。なお、フ
ォトトランジスタは、複数のものがパラレルに接続され
ていてもよく、この場合もフォトトランジスタ１１ａ〜
１１ｄの１個のトランジスタとして説明する。フォトト
ランジスタ１１ａは、このタイル内接続配線マトリック
ス２の選択されたトランジスタＴrのゲートとグランド
ＧＮＤ間に設けられている。フォトトランジスタ１１ｂ
は、タイル内配線マトリックス２においてスイッチ回路
としてのトランジスタＴrをＯＮ／ＯＦＦするフラッシ
ュメモリセルにおけるフローティングゲート型スイッチ
トランジスタ８のビット線とグランドＧＮＤ間に接続さ
れ、スイッチトランジスタ８のビット線を接地する。さ
らに、フォトトランジスタ１１ｃは、ＭＯＳＦＥＴトラ
ンジスタ８ａのゲートに接続されている。ＭＯＳＦＥＴ
トランジスタ８ａは、タイル内配線マトリックス２のラ
イン２ａを接地するためのスイッチ回路である。そこ
で、フォトトランジスタ１１ｃが所定量以上の光を受光
したときには、トランジスタ８ａがＯＮになりライン２
ａが接地される。
ランジスタ１１が接続されたタイルを示す。なお、フォ
トトランジスタ１１の接続は、説明の都合上、タイル内
に配置を移してフォトトランジスタ１１ａ〜１１ｄとし
ているが、実際上は、タイル外配線マトリックス３で受
光素子の配置された図１に示すフォトトランジスタ１１
の集積位置まで配線は伸びて接続されている。なお、フ
ォトトランジスタは、複数のものがパラレルに接続され
ていてもよく、この場合もフォトトランジスタ１１ａ〜
１１ｄの１個のトランジスタとして説明する。フォトト
ランジスタ１１ａは、このタイル内接続配線マトリック
ス２の選択されたトランジスタＴrのゲートとグランド
ＧＮＤ間に設けられている。フォトトランジスタ１１ｂ
は、タイル内配線マトリックス２においてスイッチ回路
としてのトランジスタＴrをＯＮ／ＯＦＦするフラッシ
ュメモリセルにおけるフローティングゲート型スイッチ
トランジスタ８のビット線とグランドＧＮＤ間に接続さ
れ、スイッチトランジスタ８のビット線を接地する。さ
らに、フォトトランジスタ１１ｃは、ＭＯＳＦＥＴトラ
ンジスタ８ａのゲートに接続されている。ＭＯＳＦＥＴ
トランジスタ８ａは、タイル内配線マトリックス２のラ
イン２ａを接地するためのスイッチ回路である。そこ
で、フォトトランジスタ１１ｃが所定量以上の光を受光
したときには、トランジスタ８ａがＯＮになりライン２
ａが接地される。
【００１２】一方、フォトトランジスタ１１ｄは、タイ
ル外配線マトリックス３においてスイッチ回路としての
トランジスタＴrをＯＮ／ＯＦＦするフラッシュメモリ
セルにおけるフローティングゲート型スイッチトランジ
スタ９のゲートに接続され、これに受光電流を流し込
み、フラッシュメモリセルＭcに書込み電流を送出する
ものである。なお、それぞれのフォトトランジスタ１１
ａ，１１ｂ，１１ｃ，１１ｄは、図１のフォトトランジ
スタ１１のいずれかに対応している。ところで、フラッ
シュメモリのセル自体は、データが書込まれたときに
“０”となり、データが書込まれない状態が“１”であ
って、接続側にプログラムされた状態ではメモリセルが
“０”である。
ル外配線マトリックス３においてスイッチ回路としての
トランジスタＴrをＯＮ／ＯＦＦするフラッシュメモリ
セルにおけるフローティングゲート型スイッチトランジ
スタ９のゲートに接続され、これに受光電流を流し込
み、フラッシュメモリセルＭcに書込み電流を送出する
ものである。なお、それぞれのフォトトランジスタ１１
ａ，１１ｂ，１１ｃ，１１ｄは、図１のフォトトランジ
スタ１１のいずれかに対応している。ところで、フラッ
シュメモリのセル自体は、データが書込まれたときに
“０”となり、データが書込まれない状態が“１”であ
って、接続側にプログラムされた状態ではメモリセルが
“０”である。
【００１３】このような形でフォトトランジスタが挿入
され、接続されていることにより、ＩＣが開封されたと
きには、外部光を受光したフォトトランジスタ１１ａか
らの電流により、タイル内配線マトリックス２のトラン
ジスタＴｒのゲートが接地され、これがＯＦＦすること
で、まず、タイル内接続配線マトリックス２により接続
されているロジックエレメント６とロジックエレメント
７とは接続されなくなる。さらに、外部光を受光したフ
ォトトランジスタ１１ｂから流れる電流によりスイッチ
トランジスタ８のドレインが接地されてフラッシュメモ
リセルＭcの記憶データが“１”にされ、消去される。
これによってもタイル内配線マトリックス２のトランジ
スタＴｒがＯＦＦ状態にされる。しかも、ライン２ａ
は、フォトトランジスタ１１ｃの電流がトランジスタ８
ａのゲートに流入することによりこのトランジスタ８ａ
がＯＮになって接地される。これらによりロジックエレ
メント６とロジックエレメント７で構成されるデバイス
は機能しなくなる。
され、接続されていることにより、ＩＣが開封されたと
きには、外部光を受光したフォトトランジスタ１１ａか
らの電流により、タイル内配線マトリックス２のトラン
ジスタＴｒのゲートが接地され、これがＯＦＦすること
で、まず、タイル内接続配線マトリックス２により接続
されているロジックエレメント６とロジックエレメント
７とは接続されなくなる。さらに、外部光を受光したフ
ォトトランジスタ１１ｂから流れる電流によりスイッチ
トランジスタ８のドレインが接地されてフラッシュメモ
リセルＭcの記憶データが“１”にされ、消去される。
これによってもタイル内配線マトリックス２のトランジ
スタＴｒがＯＦＦ状態にされる。しかも、ライン２ａ
は、フォトトランジスタ１１ｃの電流がトランジスタ８
ａのゲートに流入することによりこのトランジスタ８ａ
がＯＮになって接地される。これらによりロジックエレ
メント６とロジックエレメント７で構成されるデバイス
は機能しなくなる。
【００１４】一方、タイル外配線マトリックス３では、
フォトトランジスタ１１ｄの電流がフラッシュメモリに
流入することによりフラッシュメモリに“１”が書込ま
れて、タイル外配線マトリックス３が接続状態となり、
本来接続されないロジックデバイスにタイル１のロジッ
クデバイスが接続される。なお、このような受光素子を
接続する接続ラインは、本来ロジックが接続されないよ
うな接続ラインを選択して行われる方がよい。そうでな
い場合には、フォトトランジスタ１１ｃが接続されたフ
ラッシュメモリにあらかじめ“１”が書込まれている場
合もある。しかし、フォトトランジスタ１１ｃを多数設
けることでフラッシュメモリの書込みが“０”から
“１”になるものは必ず存在するので、必ずしも、特別
な接続ラインに受光素子を接続することが必要条件とな
る訳ではない。
フォトトランジスタ１１ｄの電流がフラッシュメモリに
流入することによりフラッシュメモリに“１”が書込ま
れて、タイル外配線マトリックス３が接続状態となり、
本来接続されないロジックデバイスにタイル１のロジッ
クデバイスが接続される。なお、このような受光素子を
接続する接続ラインは、本来ロジックが接続されないよ
うな接続ラインを選択して行われる方がよい。そうでな
い場合には、フォトトランジスタ１１ｃが接続されたフ
ラッシュメモリにあらかじめ“１”が書込まれている場
合もある。しかし、フォトトランジスタ１１ｃを多数設
けることでフラッシュメモリの書込みが“０”から
“１”になるものは必ず存在するので、必ずしも、特別
な接続ラインに受光素子を接続することが必要条件とな
る訳ではない。
【００１５】その結果、フォトトランジスタ１１ａ〜１
１ｄを有するロジック領域は、機能しなくなる。特に、
フォトトランジスタのうちフラッシュメモリに接続され
ているものは、メモリの書込み情報が変化する。これが
記憶されることで、ロジックエレメントの接続状態が変
わり、たとえ、暗室状態にしてもロジックは元には戻ら
ない。なお、暗室において、電子ビームテスターにより
電子ビームでスキャンされたときにもフォトトランジス
タ１１ａ〜１１ｄは、同様な作用をする。このように元
に戻さないような接続にする場合には、先のライン２ａ
に接続されているＭＯＳトランジスタ８ａを記憶機能を
持つフローティングゲートのトランジスタとするとよ
い。このようなフォトトランジスタ１１ａ〜１１ｄは、
図１に示されるように、分散して配置され、ＩＣとして
外部から目視しても他のトランジスタとフォトトランジ
スタとを見分けることはできないので、開封の都度、フ
ォトトランジスタ部分だけを塞ぐことは不可能に近い。
また、最初からＩＣを暗室状態で開封することは非常に
困難である。このようなことからＦＰＧＡに書き込まれ
た情報、フラッシュメモリセルに書き込まれた情報のセ
キュリティを向上させることができる。
１ｄを有するロジック領域は、機能しなくなる。特に、
フォトトランジスタのうちフラッシュメモリに接続され
ているものは、メモリの書込み情報が変化する。これが
記憶されることで、ロジックエレメントの接続状態が変
わり、たとえ、暗室状態にしてもロジックは元には戻ら
ない。なお、暗室において、電子ビームテスターにより
電子ビームでスキャンされたときにもフォトトランジス
タ１１ａ〜１１ｄは、同様な作用をする。このように元
に戻さないような接続にする場合には、先のライン２ａ
に接続されているＭＯＳトランジスタ８ａを記憶機能を
持つフローティングゲートのトランジスタとするとよ
い。このようなフォトトランジスタ１１ａ〜１１ｄは、
図１に示されるように、分散して配置され、ＩＣとして
外部から目視しても他のトランジスタとフォトトランジ
スタとを見分けることはできないので、開封の都度、フ
ォトトランジスタ部分だけを塞ぐことは不可能に近い。
また、最初からＩＣを暗室状態で開封することは非常に
困難である。このようなことからＦＰＧＡに書き込まれ
た情報、フラッシュメモリセルに書き込まれた情報のセ
キュリティを向上させることができる。
【００１６】ところで、ＩＣカードなどでは、メモリと
して前記のＥＥＰＲＯＭが用いられることが多いので、
フォトトランジスタ１１とフラッシュメモリセル（一括
消去型ＥＥＰＲＯＭ）とについて同様な回路構成を用い
ることができる。また、メモリも、そのデータ読出部分
には、レジスタやゲート回路などのロジック回路が必ず
設けられているので、その接続ラインについてフォトト
ランジスタ１１ａ，１１ｂのような回路配置を付加する
ことで内部情報の保護ができる。これにより前記と同様
なセキュリティの確保が可能になる。したがって、この
発明は、ＦＰＧＡに限定されるものではない。また、ス
イッチセルにフラッシュメモリではなく、ＦｅＲＡＭ、
ＥＥＰＲＯＭ等の不揮発性メモリを使用したＦＰＧＡに
使用できるほか、ＳＲＡＭを用いるＦＰＧＡもあるが、
これらＦＰＧＡについても適用できることはもちろんで
ある。
して前記のＥＥＰＲＯＭが用いられることが多いので、
フォトトランジスタ１１とフラッシュメモリセル（一括
消去型ＥＥＰＲＯＭ）とについて同様な回路構成を用い
ることができる。また、メモリも、そのデータ読出部分
には、レジスタやゲート回路などのロジック回路が必ず
設けられているので、その接続ラインについてフォトト
ランジスタ１１ａ，１１ｂのような回路配置を付加する
ことで内部情報の保護ができる。これにより前記と同様
なセキュリティの確保が可能になる。したがって、この
発明は、ＦＰＧＡに限定されるものではない。また、ス
イッチセルにフラッシュメモリではなく、ＦｅＲＡＭ、
ＥＥＰＲＯＭ等の不揮発性メモリを使用したＦＰＧＡに
使用できるほか、ＳＲＡＭを用いるＦＰＧＡもあるが、
これらＦＰＧＡについても適用できることはもちろんで
ある。
【００１７】
【発明の効果】以上説明してきたように、この発明にあ
っては、受光素子を分散して複数配置することで、開封
状態では、受光素子の作用でロジック回路やロジックエ
レメントが正常に動作しないようにしているので、特
に、電子ビームテスタ等による内部ロジックの解析はで
きなくなる。開封後にＩＣ全体を遮蔽する状態にした場
合には、受光素子からの電流が発生しなくなるけれど
も、受光素子にメモリセルを結合する回路を採用するこ
とで開封状態を記憶することができる。その結果、ＩＣ
の開封に対して高いセキュリティで内部情報を保護する
ことができる。
っては、受光素子を分散して複数配置することで、開封
状態では、受光素子の作用でロジック回路やロジックエ
レメントが正常に動作しないようにしているので、特
に、電子ビームテスタ等による内部ロジックの解析はで
きなくなる。開封後にＩＣ全体を遮蔽する状態にした場
合には、受光素子からの電流が発生しなくなるけれど
も、受光素子にメモリセルを結合する回路を採用するこ
とで開封状態を記憶することができる。その結果、ＩＣ
の開封に対して高いセキュリティで内部情報を保護する
ことができる。
【図１】図１は、この発明の内部情報保護回路付きＩＣ
をＦＰＧＡ（フィールドプログラマブルゲートアレイ）
に適用した一実施例のＦＰＧＡの説明図である。
をＦＰＧＡ（フィールドプログラマブルゲートアレイ）
に適用した一実施例のＦＰＧＡの説明図である。
【図２】図２は、ＦＰＧＡのタイルとフォトトランジス
タの接続関係の説明図である。
タの接続関係の説明図である。
【図３】図３は、フォトトランジスタとロジックエレメ
ントの接続状態の説明図説明図である。
ントの接続状態の説明図説明図である。
１…タイル、２…タイル内接続配線マトリックス、３…
タイル外配線マトリックス、４…メモリセル領域、５…
基本論理ゲート領域、６，７…ロジックエレメント、１
０…ＦＰＧＡ（プログラマブルゲートアレイ）、１１，
１１ａ，１１ｂ，１１ｃ…フォトトランジスタ、１２…
バッド。
タイル外配線マトリックス、４…メモリセル領域、５…
基本論理ゲート領域、６，７…ロジックエレメント、１
０…ＦＰＧＡ（プログラマブルゲートアレイ）、１１，
１１ａ，１１ｂ，１１ｃ…フォトトランジスタ、１２…
バッド。
Claims (3)
- 【請求項１】分散して複数の受光素子が集積され、複数
の各受光素子が不揮発性メモリセルに接続された接続ラ
イン、ロジック回路に接続された接続ラインあるいはロ
ジックエレメントに接続された接続ラインのいずれかの
接続ラインに接続されて、この接続ラインを遮断し、導
通しあるいは接地ラインに接続することにより前記接続
ラインに関係する回路の正常な動作を阻害することによ
りＩＣが開封されたときに内部情報を保護する内部情報
保護回路付きＩＣ。 - 【請求項２】さらに、ＯＮすることにより前記ロジック
回路に接続された接続ラインあるいはロジックエレメン
トに接続された接続ラインを他の同様な接続ラインと接
続するスイッチトランジスタを有し、前記不揮発性メモ
リセルは、書込まれた“１”，“０”の情報により前記
スイッチトランジスタをＯＮまたはＯＦＦにするもので
あり、前記複数の受光素子のすくなくとも１つは、前記
不揮発性メモリセルに“１”、“０”の情報を書込むラ
インに接続され、前記受光素子の少なくとも１つから得
られる受光電流により前記スイッチトランジスタのＯＮ
／ＯＦＦが設定される請求項１記載の内部情報保護回路
付きＩＣ。 - 【請求項３】前記不揮発性メモリセルは、フラッシュメ
モリセルであり、前記ＩＣがフィールドプログラマブル
ゲートアレイである請求項２記載の内部情報保護回路付
きＩＣ。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27804497A JP3920973B2 (ja) | 1997-09-25 | 1997-09-25 | 内部情報保護回路付きｉｃ |
| US09/159,674 US6072328A (en) | 1997-09-25 | 1998-09-24 | IC devices with a built-in circuit for protecting internal information |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27804497A JP3920973B2 (ja) | 1997-09-25 | 1997-09-25 | 内部情報保護回路付きｉｃ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11102324A true JPH11102324A (ja) | 1999-04-13 |
| JP3920973B2 JP3920973B2 (ja) | 2007-05-30 |
Family
ID=17591873
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27804497A Expired - Fee Related JP3920973B2 (ja) | 1997-09-25 | 1997-09-25 | 内部情報保護回路付きｉｃ |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6072328A (ja) |
| JP (1) | JP3920973B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003256793A (ja) * | 2002-02-05 | 2003-09-12 | Samsung Electronics Co Ltd | 保安機能を有する半導体集積回路 |
| JP2004206680A (ja) * | 2002-12-13 | 2004-07-22 | Renesas Technology Corp | 半導体集積回路及びｉｃカード |
| JP2007109010A (ja) * | 2005-10-13 | 2007-04-26 | Fujitsu Ltd | データ記憶装置 |
| JP2009004935A (ja) * | 2007-06-20 | 2009-01-08 | Renesas Technology Corp | 半導体集積回路およびそれを用いたｉｃカード |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3743173B2 (ja) * | 1998-09-08 | 2006-02-08 | 富士通株式会社 | 半導体集積回路 |
| TW486806B (en) | 1998-10-30 | 2002-05-11 | Hitachi Ltd | Semiconductor integrated circuit apparatus and IC card |
| US6499124B1 (en) * | 1999-05-06 | 2002-12-24 | Xilinx, Inc. | Intest security circuit for boundary-scan architecture |
| EP1089083A1 (en) * | 1999-09-03 | 2001-04-04 | Sony Corporation | Semiconductor circuits having scan path circuits |
| US6466048B1 (en) * | 2001-05-23 | 2002-10-15 | Mosaid Technologies, Inc. | Method and apparatus for switchably selecting an integrated circuit operating mode |
| DE10140045B4 (de) * | 2001-08-16 | 2006-05-04 | Infineon Technologies Ag | IC-Chip mit Schutzstruktur |
| US7581117B1 (en) | 2005-07-19 | 2009-08-25 | Actel Corporation | Method for secure delivery of configuration data for a programmable logic device |
| DK2483845T3 (da) * | 2009-09-29 | 2014-07-07 | Nagraid Security S A | Bærbart elektronisk apparat, som er forsynet med en optisk kontakt, især et elektronisk kort |
| US9941004B2 (en) | 2015-12-30 | 2018-04-10 | International Business Machines Corporation | Integrated arming switch and arming switch activation layer for secure memory |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4887239A (en) * | 1985-03-04 | 1989-12-12 | Lattice Semiconductor Corporation | One-time programmable data security system for programmable logic device |
| JPH0760888B2 (ja) * | 1985-06-12 | 1995-06-28 | キヤノン株式会社 | 光電変換装置 |
| SE452082B (sv) * | 1986-12-15 | 1987-11-09 | Inter Innovation Ab | Manoverenhet for datakommunikation |
| JPH0568727A (ja) * | 1991-09-11 | 1993-03-23 | Tonen Corp | スキー板 |
| JPH07200414A (ja) * | 1993-12-28 | 1995-08-04 | Nippon Steel Corp | 記憶内容の解読防止方法及び記憶内容の解読防止用基板 |
| JPH09128304A (ja) * | 1995-11-02 | 1997-05-16 | Tec Corp | コンピュータ用周辺装置 |
-
1997
- 1997-09-25 JP JP27804497A patent/JP3920973B2/ja not_active Expired - Fee Related
-
1998
- 1998-09-24 US US09/159,674 patent/US6072328A/en not_active Expired - Fee Related
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003256793A (ja) * | 2002-02-05 | 2003-09-12 | Samsung Electronics Co Ltd | 保安機能を有する半導体集積回路 |
| JP2004206680A (ja) * | 2002-12-13 | 2004-07-22 | Renesas Technology Corp | 半導体集積回路及びｉｃカード |
| US7042752B2 (en) | 2002-12-13 | 2006-05-09 | Renesas Technology Corp. | IC card system using photo-detectors for protection |
| US7295455B2 (en) | 2002-12-13 | 2007-11-13 | Renesas Technology Corp. | Semiconductor integrated circuit with photo-detecting elements for reverse-engineering protection |
| US7535744B2 (en) | 2002-12-13 | 2009-05-19 | Renesas Technology Corp. | Semiconductor integrated circuit and IC card system having internal information protection |
| JP4497874B2 (ja) * | 2002-12-13 | 2010-07-07 | 株式会社ルネサステクノロジ | 半導体集積回路及びｉｃカード |
| US8488360B2 (en) | 2002-12-13 | 2013-07-16 | Renesas Electronics Corporation | Semiconductor integrated circuit including a logic circuit module with a plurality of photodetectors |
| JP2007109010A (ja) * | 2005-10-13 | 2007-04-26 | Fujitsu Ltd | データ記憶装置 |
| JP2009004935A (ja) * | 2007-06-20 | 2009-01-08 | Renesas Technology Corp | 半導体集積回路およびそれを用いたｉｃカード |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3920973B2 (ja) | 2007-05-30 |
| US6072328A (en) | 2000-06-06 |
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