JP2003173687A - 半導体集積回路 - Google Patents

Abstract

(57)【要約】 【課題】回路に対する直接的な加工や電気的解析によっ
て回路の機密情報が外部に漏洩することを困難にするこ
とができる半導体集積回路を提供する。 【解決手段】インバータ回路１１は、通常動作において
ローレベルの信号を出力し、入力の配線Ｌ１が断線され
た場合にハイレベルの信号を出力する。インバータ回路
１２は、通常動作においてハイレベルの信号を出力し、
配線Ｌ２が断線された場合にはローレベルの信号を出力
する。配線Ｌ１および配線Ｌ２は、主回路１４の機密保
護が必要な回路や、インバータ回路１１、インバータ回
路１２、アンド回路１３を覆って形成される。これらの
回路に対しＦＩＢ装置などを用いて直接的な加工や電気
的解析を試みる過程で、もし配線Ｌ１や配線Ｌ２に断線
や短絡が生じると、インバータ回路１４の出力信号Ｓ１
２はローレベルとなり、主回路１４は強制的に初期化さ
れて動作不能状態となる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は耐タンパー性を有し
た半導体集積回路に係り、例えば、そのメモリーに記憶
された機密データの解析を困難にすることが可能な半導
体集積回路に関するものである。

【０００２】

【従来の技術】暗号化回路などを搭載したセキュリティ
機能を有するＬＳＩには、通常、暗号化のために用いる
鍵データなどの機密データがＬＳＩの外部へ読み出され
ることを困難にするための種々の構成が設けられてお
り、これにより機密データの漏洩を防止している。

【０００３】図６は、機密データの漏洩を防止する機能
を有した半導体集積回路の一例を示す概略的なブロック
図である。図６において、符号１は論理回路を、符号２
はアクセス制御部を、符号３は記憶部をそれぞれ示す。

【０００４】論理回路１は、半導体集積回路の種々の機
能を果す論理回路である。回路の動作に応じて、記憶部
３の機密データの読み出しをアクセス制御部２に要求
し、この要求に応じて記憶部３から読み出された機密デ
ータを処理する。この場合、機密データの処理は全て回
路の内部で行い、外部のピンには一切出力しない。

【０００５】アクセス制御部２は、論理回路１からの要
求に応じて記憶部３にアクセスし、その記憶された機密
データを読み出して論理回路１に出力する。また、出荷
段階において特定の外部ピンに検査用信号Ｓｔｓｔが入
力された場合には、記憶部３からデータＤを読み出して
外部ピンに出力する動作や、外部ピンから入力されたデ
ータＤを記憶部３に書き込む動作が可能になる。ただ
し、記憶部３に対して何らかのデータが一旦書き込まれ
ると、その後は検査用信号Ｓｔｓｔが無効となり、外部
ピンからのデータＤの読み書きはできなくなる。

【０００６】記憶部３は、アクセス制御部２から供給さ
れるデータを記憶するとともに、アクセス制御部２から
要求に応じて記憶データを読み出す。

【０００７】上述した構成を有する図６の半導体集積回
路によれば、論理回路１から外部ピンへ機密データの出
力は一切行われず、また、記憶部３に対して機密データ
が書き込まれた後は、アクセス制御部２から外部ピンへ
機密データが出力されることもないので、外部ピンに対
して如何なる入力を与えても機密データが漏洩すること
はない。

【０００８】

【発明が解決しようとする課題】しかしながら、十分な
技術と検査装置を有した機密データの解析者であれば、
単にパッケージの外からピンに対してデータを与えるだ
けでなく、パッケージを剥がして半導体チップを直接解
析する可能性もある。

【０００９】例えばＦＩＢ（focused ion beam）装置な
どを用いて、図６の半導体集積回路におけるアクセス制
御部２の信号配線を加工し、記憶部３に機密データが書
き込まれている状態でも検査用信号Ｓｔｓｔを有効にす
ることができる。これにより、特定の外部ピンから検査
用信号Ｓｔｓｔを入力して、記憶部３に書き込まれた機
密データを簡単に読み出すことが可能となる。

【００１０】あるいは、機密データが流れるデータバス
の上に観測用の窓を開け、そこからＥＢテスター（elec
tron beam tester）の電子線を照射してデータバスの電
圧を直接観測することによっても、機密データを読み出
すことは可能である。

【００１１】仮に、回路パターンの目視による解析を防
ぐために機密回路の上層を金属膜で覆う加工がなされて
いれば、このような解析をある程度困難にすることがで
きるが、何らかの方法でこの金属膜が剥がされてしまえ
ば、上述した直接的加工や電気的解析によって、機密回
路の情報が容易に読み取られてしまう危険性がある。

【００１２】本発明はかかる事情に鑑みてなされたもの
であり、その目的は、回路に対する直接的な加工や電気
的解析によって回路の機密情報が外部に漏洩することを
困難にすることができる半導体集積回路を提供すること
にある。

【００１３】

【課題を解決するための手段】上記の目的を達成するた
め、本発明の半導体集積回路は、不活性化信号が入力さ
れた場合に、回路動作を不活性化させる第１の回路と、
上記第１の回路の一部または全体を覆う被覆配線と、上
記被覆配線に一部または全体が覆われ、上記被覆配線が
断線された場合に上記不活性信号を生成する第２の回路
とを有する。

【００１４】本発明の半導体集積回路によれば、上記被
覆配線が断線された場合に上記第２の回路において上記
不活性信号が生成され、当該生成された不活性信号によ
って上記第１の回路の回路動作が不活性化される。した
がって、例えば上記被覆配線に覆われた下層の回路に対
して直接的な加工や解析を試みる過程において、当該回
路の上層に形成された上記被覆配線を断線させてしまう
と、上記第１の回路の回路動作が不活性化されてしまう
ので、上記第１の回路から機密データを読み出したり、
上記第１の回路の動作を解析することが困難になる。

【００１５】好適には、上記被覆配線は、電位が異なる
複数の配線を含み、上記第２の回路は、上記被覆配線に
含まれる上記異電位の配線間で短絡が生じた場合に上記
不活性化信号を生成しても良い。この場合、上記被覆配
線は、上記電位が異なる複数の配線の少なくとも一部が
互いに隣接して形成されても良い。

【００１６】上記第２の回路は、上記被覆配線の一部を
介して第１の論理レベルの信号が入力端子に供給され、
当該入力端子のレベルが上記第１の論理レベルの場合に
第２の論理レベルの信号を出力し、当該入力端子に接続
された被覆配線が断線した場合に上記第１の論理レベル
の信号を出力する第１のインバータ回路と、上記被覆配
線の一部を介して、上記第１のインバータ回路の出力信
号が入力端子に供給され、当該入力端子のレベルが上記
第２の論理レベルの場合に上記第１の論理レベルの信号
を出力し、当該入力端子のレベルが上記第１の論理レベ
ルの電圧の場合または当該入力端子に接続された被覆配
線が断線した場合に上記第２の論理レベルの信号を出力
する第２のインバータ回路とを含み、上記第１の回路
は、上記第２のインバータ回路の出力信号が上記第２の
論理レベルの場合に回路動作を不活性化させても良い。

【００１７】上記第２の回路は、出力信号の論理レベル
を第１の論理レベルまたは第２の論理レベルにランダム
に反転させる信号出力回路と、上記被覆配線の一部を介
して、上記信号出力回路の出力信号が入力端子に供給さ
れ、当該入力端子に接続された被覆配線が断線していな
い場合、当該入力端子の論理レベルを反転させて出力
し、断線している場合には、上記信号出力回路と同じ論
理レベルを出力する第１のインバータ回路と、上記被覆
配線の一部を介して、上記第１のインバータ回路の出力
信号が入力端子に供給され、当該入力端子に接続された
被覆配線が断線していない場合、当該入力端子の論理レ
ベルを反転させて出力し、断線している場合には、上記
信号出力回路と反対の論理レベルを出力する第２のイン
バータ回路と、上記第２のインバータ回路の出力論理レ
ベルを反転させて出力する第３のインバータ回路と、上
記信号出力回路の出力論理レベルに応じて、上記第２の
インバータ回路の出力信号または上記第３のインバータ
回路の出力信号の何れかを選択して出力する選択回路と
を含み、上記第１の回路は、上記選択回路から出力され
る信号が特定の論理レベルの場合に回路動作を不活性化
させても良い。この場合、上記第２の回路は、出力信号
の論理レベルが互いに相関性を有しない複数の上記信号
出力回路と、当該複数の信号出力回路に対応する複数の
上記第１のインバータ回路、複数の上記第２のインバー
タ回路、複数の上記第３のインバータ回路、および複数
の上記選択回路とを含み、上記第１の回路は、上記複数
の選択回路から出力される信号の何れか一つでも上記特
定の論理レベルの場合には回路動作を不活性化させても
良い。また、上記信号出力回路は、上記第１の回路に供
給されるクロックパルスと無相関に出力信号の論理レベ
ルを反転させても良い。また、上記選択回路から出力さ
れる信号の論理レベルを、上記信号出力回路における論
理レベルの反転タイミングに同期した所定のタイミング
で保持するラッチ回路を有し、上記第１の回路は、上記
ラッチ回路に上記特定の論理レベルが保持された場合に
回路動作を不活性化させても良い。

【００１８】また、上記第１の回路に含まれる配線の一
部が上記被覆配線と隣接して形成され、上記第１の回路
は、当該配線が断線された場合または上記被覆配線と短
絡された場合に回路動作を不活性化させても良い。この
場合、上記第１の回路にクロックパルスを供給する配線
の一部が上記被覆配線と隣接して形成されても良い。

【００１９】

【発明の実施の形態】以下、本発明の２つの実施形態に
ついて、図面を参照しながら説明する。 ＜第１の実施形態＞図１は、本発明の第１の実施形態に
係る半導体集積回路の構成例を示す概略的なブロック図
である。図１において、符号１１および符号１２はイン
バータ回路を、符号１３はアンド回路を、符号１４は主
回路を示す。

【００２０】インバータ回路１１は、回路の機密ブロッ
クを覆う被覆配線Ｌ１を介して、入力端子に電源ライン
Ｖｃｃからのハイレベル信号が印加されており、これに
より通常動作時はローレベルの信号を出力する。被覆配
線Ｌ１が断線された場合には、ハイレベルの信号を出力
する。

【００２１】このインバータ回路１１は、例えば図１に
示すように、ｐ型ＭＯＳトランジスタＱｐ１およびｎ型
ＭＯＳトランジスタＱｎ１からなるＣＭＯＳ構造で構成
しても良い。すなわち、ｐ型ＭＯＳトランジスタＱｐ１
およびｎ型ＭＯＳトランジスタＱｎ１は、共通接続され
たゲートが電源ラインＶｃｃに接続され、共通接続され
たドレインが被覆配線Ｌ２に接続される。ｐ型ＭＯＳト
ランジスタＱｐ１のソースは電源ラインＶｃｃに接続さ
れ、ｎ型ＭＯＳトランジスタＱｎ１のソースは基準電位
ラインＧＮＤに接続される。

【００２２】入力端子に接続された被覆配線Ｌ１が断線
された場合、ｐ型ＭＯＳトランジスタＱｐ１およびｎ型
ＭＯＳトランジスタＱｎ１の共通接続されたゲートは中
間的な電位となるが、この状態でドレインの電位がハイ
レベルとなるように、これらのトランジスタのサイズ
（ゲート幅やゲート長など）が設定される。

【００２３】インバータ回路１２は、回路の機密ブロッ
クを覆う被覆配線Ｌ２を介して、インバータ回路１１の
出力信号が入力端子に供給されており、通常動作時は、
この入力端子の論理レベル（ハイレベルまたはローレベ
ル）を反転させた信号Ｓ１２を出力する。被覆配線Ｌ２
が断線された場合には、ローレベルの電圧を出力する。

【００２４】このインバータ回路１２は、インバータ回
路１１と同様に、ｐ型ＭＯＳトランジスタＱｐ２および
ｎ型ＭＯＳトランジスタＱｎ２からなるＣＭＯＳ構造で
構成しても良い。すなわち、ｐ型ＭＯＳトランジスタＱ
ｐ２およびｎ型ＭＯＳトランジスタＱｎ２は、共通接続
されたゲートが被覆配線Ｌ２を介してインバータ１１の
出力に接続され、共通接続されたドレインから信号Ｓ１
２を出力する。ｐ型ＭＯＳトランジスタＱｐ２のソース
は電源ラインＶｃｃに接続され、ｎ型ＭＯＳトランジス
タＱｎ２のソースは基準電位ラインＧＮＤに接続され
る。

【００２５】入力端子に接続された被覆配線Ｌ２が断線
された場合、ｐ型ＭＯＳトランジスタＱｐ２およびｎ型
ＭＯＳトランジスタＱｎ２の共通接続されたゲートは中
間的な電位となるが、この状態でドレインの電位がロー
レベルとなるように、これらのトランジスタのサイズが
設定される。

【００２６】アンド回路１３は、インバータ１２の出力
信号Ｓ１２とリセット信号Ｓｒｓｔとの論理積を信号Ｓ
１３として出力する。主回路１４は、半導体集積回路の
さまざまな機能を果す主だった回路のブロックであり、
アンド回路１３の出力信号Ｓ１３がローレベルの場合
に、回路の動作状態を初期化する。

【００２７】上述した構成を有する図１の半導体集積回
路によれば、通常動作時においてインバータ回路１１の
出力はローレベル、インバータ回路１２の出力はハイレ
ベルとなり、アンド回路１３の出力信号Ｓ１３はリセッ
ト信号Ｓｒｓｔに応じてローレベルまたはハイレベルに
設定される。すなわち、リセット信号Ｓｒｓｔに応じて
主回路１４を初期化することができる。

【００２８】一方、被覆配線Ｌ１が断線された場合に
は、インバータ回路１１の出力がハイレベル、インバー
タ回路１２の出力信号Ｓ１３がローレベルとなり、アン
ド回路１３の出力は常にローレベルとなるので、主回路
１４は初期化された状態のまま動作不能となる。また、
被覆配線Ｌ２が断線された場合にも、インバータ回路１
２の出力がローレベルとなり、アンド回路１３の出力信
号Ｓ１３は常にローレベルとなるので、主回路１４は動
作不能となる。

【００２９】さらに、被覆配線Ｌ１および被覆配線Ｌ２
が短絡した場合、インバータ回路１２の入力端子がハイ
レベルとなるため、インバータ回路１２の出力がローレ
ベルとなり、アンド回路１３の出力信号Ｓ１３は常にロ
ーレベルとなるので、この場合にも主回路１４は動作不
能となる。

【００３０】図２は、図１の半導体集積回路の最上層に
おける被覆配線Ｌ１および被覆配線Ｌ２のレイアウトの
一例を示す図である。図２において、符号１０１は最上
層に配線された被覆配線Ｌ１を、符号１０２は最上層に
配線された被覆配線Ｌ２をそれぞれ示す。また、符号１
０３は最上層配線に次ぐ下層配線を示し、符号１０４は
最上層配線とその下層配線とを接続するビヤ（via）を
示す。

【００３１】図２に示すように、図１の半導体集積回路
は、その最上層の少なくとも機密保護が必要な回路ブロ
ックを覆う領域に、被覆配線Ｌ１および被覆配線Ｌ２が
敷き詰めるようにして形成される。例えば、主回路１４
において機密データが流れる回路ブロックや、インバー
タ回路１１、インバータ回路１２およびアンド回路１３
のように主回路１４へ入力するリセット信号Ｓ１３を生
成する回路ブロックは、その配線が加工されたり電気的
に解析された場合に機密データが漏洩する恐れがあるの
で、このような回路ブロックは被覆配線Ｌ１および被覆
配線Ｌ２によって覆われる。

【００３２】このようなレイアウトのため、機密領域に
ある回路ブロックを例えばＦＩＢ装置を使って加工した
り、ＥＢテスターを使って電気的に解析することを試み
る者は、最上層の被覆配線Ｌ１や被覆配線Ｌ２を切断し
て窓を開けなくてはならない。ところが、上述したよう
に被覆配線Ｌ１または被覆配線Ｌ２の何れか一方でも断
線したり、その配線上の一部分でも断線すると、主回路
１４は強制的に初期化された状態となってしまうため、
主回路１４に保持された機密データを読みだしたり、そ
の動作を解析することは全くできなくなる。

【００３３】また、図１の半導体集積回路によれば、た
とえ被覆配線が切断されなくても、電位が異なる被覆配
線Ｌ１および被覆配線Ｌ２の間で短絡が生じただけで、
主回路１４は動作不能状態となる。例えば図２に示すよ
うに、被覆配線Ｌ１および被覆配線Ｌ２を互いに隣接し
て交互に形成することにより、最上層の配線に何らかの
加工がなされた場合に被覆配線Ｌ１と被覆配線Ｌ２との
間で短絡が生じ易くなるので、被覆配線の下層に形成さ
れた回路ブロックの加工や解析をより困難にすることが
できる。

【００３４】図３は、図１の半導体集積回路の最上層に
おける被覆配線Ｌ１および被覆配線Ｌ２の他のレイアウ
ト例を示す図である。図３と図２の同一符号は同一の構
成要素を示す。また、図３において、符号１０５は最上
層に形成された主回路１４の配線の一部を示す。

【００３５】このように、主回路１４の配線の一部を被
覆配線と同じ配線層や、それに隣接する他の配線層に形
成することにより、回路の解析者が配線の加工を試みた
場合、被覆配線ばかりか主回路１４の配線も断線させて
しまう確率が高くなる。これにより、主回路１４自体が
解析者の意図に反して破損されてしまうので、被覆配線
下の機密回路の加工や解析を一層困難にすることができ
る。

【００３６】また、この場合、被覆配線に隣接して形成
する主回路１４の配線の一部として、主回路１４のシス
テムクロック配線を用いても良い。一般的に、システム
クロック配線はロジック回路の動作に欠くことができな
い配線でありながら、その信号を解析しても回路の動作
を把握することができない。したがって、図３に示すよ
うに最上層に形成された配線の信号から主回路１４の動
作が読み取られることを防止できる。

【００３７】＜第２の実施形態＞次に、本発明の第２の
実施形態について説明する。図１に示す半導体集積回路
においては、被覆配線Ｌ２を切断した箇所からインバー
タ回路１２の入力端子までの配線が強制的にローレベル
に固定されると、インバータ回路１２の出力信号Ｓ１２
はハイレベルで固定されるので、主回路１４が強制的に
初期化されなくなってしまう問題がある。以下に述べる
第２の実施形態においては、被覆配線が特定の電位に固
定された場合にも、主回路１４の動作が不活性化され、
機密の保護が図られる。

【００３８】図４は、本発明の第２の実施形態に係る半
導体集積回路の構成例を示す概略的なブロック図であ
る。図４と図１の同一符号は同一の構成要素を示す。ま
た、図４において、符号１１’、符号１２’、符号１６
および符号１７はインバータ回路を、符号１５は信号出
力回路を、符号１８は選択回路をそれぞれ示す。

【００３９】信号出力回路１５は、論理レベルをハイレ
ベルとローレベルとにランダムに反転させた信号Ｓ１５
を出力する。例えばＬＦＳＲ（linear feedback shift
register）などのようなロジック回路によって構成して
も良いが、主回路１４のシステムクロックに対して無相
関に論理レベルを反転させる発振回路などの出力を用い
れば、論理レベルの反転パターンを更に推定し難くする
ことができる。インバータ回路１６は、信号出力回路１
５の出力論理レベルを反転させた信号Ｓ１６を出力す
る。

【００４０】インバータ回路１１’は、回路の機密ブロ
ックを覆う被覆配線Ｌ１’を介して、入力端子に信号出
力回路１５の出力信号Ｓ１５を入力し、通常状態におい
てはこの信号の論理レベルを反転させた信号を出力す
る。すなわち、信号Ｓ１５がローレベルの場合にハイレ
ベルの信号を出力し、信号Ｓ１５がハイレベルの場合に
はローレベルの信号を出力する。一方、被覆配線Ｌ１’
が断線した場合には、信号Ｓ１５と同じ論理レベルの信
号を出力する。すなわち、信号Ｓ１５がローレベルの場
合にローレベルの信号を出力し、信号Ｓ１５がハイレベ
ルの場合にはハイレベルの信号を出力する。

【００４１】このインバータ回路１１’は、例えば図４
に示すように、ｐ型ＭＯＳトランジスタＱｐ１ａ〜ｐ型
ＭＯＳトランジスタＱｐ１ｃと、ｎ型ＭＯＳトランジス
タＱｎ１ａ〜ｎ型ＭＯＳトランジスタＱｎ１ｃとからな
るＣＭＯＳ構造で構成しても良い。

【００４２】すなわち、ｐ型ＭＯＳトランジスタＱｐ１
ａおよびｎ型ＭＯＳトランジスタＱｎ１ａは、共通接続
されたゲートに信号Ｓ１５が入力され、共通接続された
ドレインが被覆配線Ｌ２’に接続される。ｐ型ＭＯＳト
ランジスタＱｐ１ａのソースは、並列に接続されたｐ型
ＭＯＳトランジスタＱｐ１ｂおよびｐ型ＭＯＳトランジ
スタＱｐ１ｃのドレイン−ソース端子を介して、電源ラ
インＶｃｃに接続される。ｐ型ＭＯＳトランジスタＱｐ
１ｂのゲートは基準電位ラインＧＮＤに接続され、ｐ型
ＭＯＳトランジスタＱｐ１ｃのゲートはインバータ回路
１６の出力に接続される。ｎ型ＭＯＳトランジスタＱｎ
１ａのソースは、並列に接続されたｎ型ＭＯＳトランジ
スタＱｎ１ｂおよびｎ型ＭＯＳトランジスタＱｎ１ｃの
ドレイン−ソース端子を介して、基準電位ラインＧＮＤ
に接続される。ｎ型ＭＯＳトランジスタＱｎ１ｂのゲー
トは電源ラインＶｃｃに接続され、ｎ型ＭＯＳトランジ
スタＱｎ１ｃのゲートはインバータ回路１６の出力に接
続される。

【００４３】被覆配線Ｌ１’に断線が生じていない通常
動作時において信号Ｓ１５がハイレベルになると、ｎ型
ＭＯＳトランジスタＱｎ１ａがオン状態、ｐ型ＭＯＳト
ランジスタＱｐ１ａがオフ状態になる。この時、インバ
ータ回路１６からはローレベルの信号が入力されるた
め、ｎ型ＭＯＳトランジスタＱｎ１ｃはオフ状態にな
る。したがってインバータ回路１１’の出力端子は、ｎ
型ＭＯＳトランジスタＱｎ１ａおよびｎ型ＭＯＳトラン
ジスタＱｎ１ｂを介して基準電位ラインＧＮＤに接続さ
れてローレベルとなる。また、この通常動作時において
信号Ｓ１５がローレベルになると、ｎ型ＭＯＳトランジ
スタＱｎ１ａがオフ状態、ｐ型ＭＯＳトランジスタＱｐ
１ａがオン状態になる。この時、インバータ回路１６か
らはハイレベルの信号が入力されるため、ｐ型ＭＯＳト
ランジスタＱｐ１ｃはオフ状態になる。したがってイン
バータ回路１１’の出力端子は、ｐ型ＭＯＳトランジス
タＱｐ１ａおよびｐ型ＭＯＳトランジスタＱｐ１ｂを介
して電源ラインＶｃｃに接続されてハイレベルとなる。

【００４４】一方、被覆配線Ｌ１’に断線が生じると、
ｐ型ＭＯＳトランジスタＱｐ１ａおよびｎ型ＭＯＳトラ
ンジスタＱｎ１ａの共通接続されたゲートは中間的な電
位になるが、ｐ型ＭＯＳトランジスタＱｐ１ｂおよびｐ
型ＭＯＳトランジスタＱｐ１ｃの並列回路と、ｎ型ＭＯ
ＳトランジスタＱｎ１ｂおよびｎ型ＭＯＳトランジスタ
Ｑｎ１ｃの並列回路のインピーダンスが信号Ｓ１５に応
じて変化するので、インバータ回路１１’の出力端子は
この信号Ｓ１５に応じてローレベルまたはハイレベルと
なる。

【００４５】すなわち、信号Ｓ１５がハイレベルになる
と、信号Ｓ１６がローレベルになるので、ｐ型ＭＯＳト
ランジスタＱｐ１ｃがオン状態、ｎ型ＭＯＳトランジス
タＱｎ１ｃがオフ状態になる。したがって、ｐ型ＭＯＳ
トランジスタＱｐ１ｂおよびｐ型ＭＯＳトランジスタＱ
ｐ１ｃの並列回路のインピーダンスが低くなり、インバ
ータ回路１１’の出力端子はハイレベルとなる。また、
信号Ｓ１５がローレベルになると、ｐ型ＭＯＳトランジ
スタＱｐ１ｃがオフ状態、ｎ型ＭＯＳトランジスタＱｎ
１ｃがオン状態になるので、ｎ型ＭＯＳトランジスタＱ
ｎ１ｂおよびｎ型ＭＯＳトランジスタＱｎ１ｃの並列回
路のインピーダンスが低くなり、インバータ回路１１’
の出力端子はローレベルとなる。

【００４６】なお、ｐ型ＭＯＳトランジスタＱｐ１ｂお
よびｎ型ＭＯＳトランジスタＱｎ１ｂのオン抵抗が、ｐ
型ＭＯＳトランジスタＱｐ１ｃおよびｎ型ＭＯＳトラン
ジスタＱｎ１ｃのオン抵抗より大きくなるように、各ト
ランジスタのサイズを設定しても良い。このようにする
と、ｐ型ＭＯＳトランジスタＱｐ１ｂおよびｐ型ＭＯＳ
トランジスタＱｐ１ｃの並列回路と、ｎ型ＭＯＳトラン
ジスタＱｎ１ｂおよびｎ型ＭＯＳトランジスタＱｎ１ｃ
の並列回路とのインピーダンス差が大きくなるので、イ
ンバータ回路１１’の出力論理レベルをより確実にロー
レベルまたはハイレベルに変化させることができる。

【００４７】インバータ回路１２’は、回路の機密ブロ
ックを覆う被覆配線Ｌ２’を介して、入力端子にインバ
ータ回路１１’の出力信号を入力し、通常状態において
は、この信号の論理レベルを反転させた信号Ｓ１２’を
出力する。すなわち、インバータ回路１１’の出力信号
がローレベルの場合にハイレベルの信号Ｓ１２’を出力
し、当該出力信号がハイレベルの場合にはローレベルの
信号Ｓ１２’を出力する。一方、被覆配線Ｌ２’が断線
した場合には、信号Ｓ１５と反対の論理レベルの信号Ｓ
１２’を出力する。すなわち、信号Ｓ１５がローレベル
の場合にハイレベルの信号Ｓ１２’を出力し、信号Ｓ１
５がハイレベルの場合にはローレベルの信号Ｓ１２’を
出力する。

【００４８】このインバータ回路１２’は、上述したイ
ンバータ回路１１’と同様に、ｐ型ＭＯＳトランジスタ
Ｑｐ２ａ〜ｐ型ＭＯＳトランジスタＱｐ２ｃと、ｎ型Ｍ
ＯＳトランジスタＱｎ２ａ〜ｎ型ＭＯＳトランジスタＱ
ｎ２ｃとからなるＣＭＯＳ構造で構成しても良い。

【００４９】すなわち、ｐ型ＭＯＳトランジスタＱｐ２
ａおよびｎ型ＭＯＳトランジスタＱｎ２ａは、共通接続
されたゲートにインバータ回路１１’の出力信号が入力
され、共通接続されたドレインから信号Ｓ１２’を出力
する。ｐ型ＭＯＳトランジスタＱｐ２ａのソースは、並
列に接続されたｐ型ＭＯＳトランジスタＱｐ２ｂおよび
ｐ型ＭＯＳトランジスタＱｐ２ｃのドレイン−ソース端
子を介して、電源ラインＶｃｃに接続される。ｐ型ＭＯ
ＳトランジスタＱｐ２ｂのゲートは基準電位ラインＧＮ
Ｄに接続され、ｐ型ＭＯＳトランジスタＱｐ２ｃのゲー
トは信号出力回路１５の出力に接続される。ｎ型ＭＯＳ
トランジスタＱｎ２ａのソースは、並列に接続されたｎ
型ＭＯＳトランジスタＱｎ２ｂおよびｎ型ＭＯＳトラン
ジスタＱｎ２ｃのドレイン−ソース端子を介して、基準
電位ラインＧＮＤに接続される。ｎ型ＭＯＳトランジス
タＱｎ２ｂのゲートは電源ラインＶｃｃに接続され、ｎ
型ＭＯＳトランジスタＱｎ２ｃのゲートは信号出力回路
１５の出力に接続される。

【００５０】被覆配線Ｌ２’に断線が生じていない通常
動作時において、インバータ回路１１’の出力信号がハ
イレベルになると、ｎ型ＭＯＳトランジスタＱｎ２ａが
オン状態、ｐ型ＭＯＳトランジスタＱｐ２ａがオフ状態
になる。この時、インバータ回路１１’がインバータと
して通常動作しているものとすると、信号Ｓ１５はロー
レベルであるので、ｎ型ＭＯＳトランジスタＱｎ２ｃは
オフ状態になる。したがってインバータ回路１２’の出
力端子は、ｎ型ＭＯＳトランジスタＱｎ２ａおよびｎ型
ＭＯＳトランジスタＱｎ２ｂを介して基準電位ラインＧ
ＮＤに接続されてローレベルとなる。また、通常動作時
においてインバータ回路１１’の出力信号がローレベル
になると、ｎ型ＭＯＳトランジスタＱｎ２ａがオフ状
態、ｐ型ＭＯＳトランジスタＱｐ２ａがオン状態にな
る。この時、インバータ回路１１’がインバータとして
通常動作しているものとすると、信号Ｓ１５はハイレベ
ルであるので、ｐ型ＭＯＳトランジスタＱｐ２ｃはオフ
状態になる。したがってインバータ回路１２’の出力端
子は、ｐ型ＭＯＳトランジスタＱｐ２ａおよびｐ型ＭＯ
ＳトランジスタＱｐ２ｂを介して電源ラインＶｃｃに接
続されてハイレベルとなる。

【００５１】一方、被覆配線Ｌ２’に断線が生じると、
ｐ型ＭＯＳトランジスタＱｐ２ａおよびｎ型ＭＯＳトラ
ンジスタＱｎ２ａの共通接続されたゲートは中間的な電
位になるが、ｐ型ＭＯＳトランジスタＱｐ２ｂおよびｐ
型ＭＯＳトランジスタＱｐ２ｃの並列回路と、ｎ型ＭＯ
ＳトランジスタＱｎ２ｂおよびｎ型ＭＯＳトランジスタ
Ｑｎ２ｃの並列回路のインピーダンスが信号Ｓ１５に応
じて変化するので、インバータ回路１２’の出力端子は
この信号Ｓ１５に応じてローレベルまたはハイレベルと
なる。

【００５２】すなわち、信号Ｓ１５がハイレベルになる
と、ｐ型ＭＯＳトランジスタＱｐ２ｃがオフ状態、ｎ型
ＭＯＳトランジスタＱｎ２ｃがオン状態になるので、ｎ
型ＭＯＳトランジスタＱｎ２ｂおよびｎ型ＭＯＳトラン
ジスタＱｎ２ｃの並列回路のインピーダンスが低くな
り、インバータ回路１２’の出力端子はローレベルとな
る。また、信号Ｓ１５がローレベルになると、ｐ型ＭＯ
ＳトランジスタＱｐ２ｃがオン状態、ｎ型ＭＯＳトラン
ジスタＱｎ２ｃがオフ状態になるので、ｐ型ＭＯＳトラ
ンジスタＱｐ２ｂおよびｐ型ＭＯＳトランジスタＱｐ２
ｃの並列回路のインピーダンスが低くなり、インバータ
回路１２’の出力端子はハイレベルとなる。

【００５３】なお、インバータ回路１１’と同様に、ｐ
型ＭＯＳトランジスタＱｐ２ｂおよびｎ型ＭＯＳトラン
ジスタＱｎ２ｂのオン抵抗が、ｐ型ＭＯＳトランジスタ
Ｑｐ２ｃおよびｎ型ＭＯＳトランジスタＱｎ２ｃのオン
抵抗より大きくなるように、各トランジスタのサイズを
設定しても良い。これにより、出力論理レベルをより確
実にローレベルまたはハイレベルに変化させることがで
きる。

【００５４】インバータ回路１７は、インバータ回路１
２’の出力論理レベルを反転させた信号Ｓ１７を出力す
る。選択回路１８は、信号出力回路１５の出力信号Ｓ１
５に応じて、インバータ回路１２’の出力信号Ｓ１２’
またはインバータ回路１７の出力信号Ｓ１７の何れか一
方を選択して、アンド回路１３に出力する。すなわち、
信号Ｓ１５がハイレベル、信号Ｓ１６がローレベルの場
合、インバータ回路１２’の出力信号Ｓ１２’をアンド
回路１３に入力し、信号Ｓ１５がローレベル、信号Ｓ１
６がハイレベルの場合、インバータ回路１７の出力信号
Ｓ１７をアンド回路１３に入力する。

【００５５】この選択回路１８は、例えば図４に示すよ
うに、ｐ型ＭＯＳトランジスタとｎ型ＭＯＳトランジス
タのドレイン−ソース端子が並列接続されたスイッチ回
路によって構成しても良い。

【００５６】すなわち、ｐ型ＭＯＳトランジスタＱｐ３
ａとｎ型ＭＯＳトランジスタＱｎ３ａのドレイン−ソー
ス端子が並列に接続され、この並列回路が、インバータ
回路１７とアンド回路１３との接続ライン上に挿入され
る。ｐ型ＭＯＳトランジスタＱｐ３ｂとｎ型ＭＯＳトラ
ンジスタＱｎ３ｂのドレイン−ソース端子が並列に接続
され、この並列回路が、インバータ回路１２’とアンド
回路１３との接続ライン上に挿入される。ｐ型ＭＯＳト
ランジスタＱｐ３ａおよびｎ型ＭＯＳトランジスタＱｎ
３ｂのゲートには信号Ｓ１５が入力され、ｎ型ＭＯＳト
ランジスタＱｎ３ａおよびｐ型ＭＯＳトランジスタＱｐ
３ｂのゲートには信号Ｓ１６が入力される。

【００５７】信号Ｓ１５がハイレベル、信号Ｓ１６がロ
ーレベルの場合、ｐ型ＭＯＳトランジスタＱｐ３ａおよ
びｎ型ＭＯＳトランジスタＱｎ３ａがオフ状態、ｐ型Ｍ
ＯＳトランジスタＱｐ３ｂおよびｎ型ＭＯＳトランジス
タＱｎ３ｂがオン状態となるので、アンド回路１３には
インバ−タ回路１２’の出力信号Ｓ１２’が入力され
る。これに対し、信号Ｓ１５がローレベル、信号Ｓ１６
がハイレベルの場合、ｐ型ＭＯＳトランジスタＱｐ３ａ
およびｎ型ＭＯＳトランジスタＱｎ３ａがオン状態、ｐ
型ＭＯＳトランジスタＱｐ３ｂおよびｎ型ＭＯＳトラン
ジスタＱｎ３ｂがオフ状態となるので、アンド回路１３
にはインバ−タ回路１７の出力信号Ｓ１７が入力され
る。

【００５８】ここで、上述した構成を有する図４の半導
体集積回路の動作について説明する。被覆配線Ｌ１’お
よび被覆配線Ｌ２’が何れも断線しておらず、また互い
に短絡していない通常動作時において、信号出力回路１
５の出力信号Ｓ１５がハイレベルになると、インバータ
回路１１’の出力はローレベル、インバータ回路１２’
の出力はハイレベル、インバータ回路１７の出力はロー
レベルとなる。このとき、選択回路１８においてはイン
バータ回路１２’の出力信号Ｓ１２’が選択されて出力
されるので、アンド回路１３には選択回路１８からハイ
レベルの信号が入力される。また、信号Ｓ１５がローレ
ベルの場合、インバータ回路１１’の出力はハイレベ
ル、インバータ回路１２’の出力はローレベル、インバ
ータ回路１７の出力はハイレベルとなる。このとき、選
択回路１８においてはインバータ回路１７の出力信号Ｓ
１２’が選択されて出力されるので、アンド回路１３に
は選択回路１８からハイレベルの信号が入力される。

【００５９】このように、通常動作時には選択回路１８
から常にハイレベルの信号が出力されるので、アンド回
路１３の出力信号Ｓ１３はリセット信号Ｓｒｓｔに応じ
てローレベルまたはハイレベルに設定される。すなわ
ち、リセット信号Ｓｒｓｔに応じて主回路１４を初期化
することができる。

【００６０】一方、被覆配線Ｌ１’が断線された場合に
は、インバータ回路１１’がインバータとして動作しな
くなり、通常動作時とは反対の論理レベルの信号がイン
バータ回路１２’に入力されるため、選択回路１８から
アンド回路１３に入力される信号の論理レベルも通常動
作時の反対になる。すなわち、アンド回路１３には常に
ローレベルの信号が入力される。したがって、アンド回
路１３の出力はローレベルで一定になり、主回路１４は
初期化された状態のまま動作不能となる。被覆配線Ｌ
２’が断線された場合には、インバータ回路１２’がイ
ンバータとして動作しなくなり、通常動作時とは反対の
論理レベルの信号がインバータ回路１７に入力されるた
め、選択回路１８からアンド回路１３に入力される信号
の論理レベルも通常動作時の反対になる。したがって、
被覆配線Ｌ１’の断線時と同様に、アンド回路１３の出
力信号Ｓ１３はローレベルで一定になるので、主回路１
４は動作不能となる。

【００６１】また、被覆配線Ｌ１および被覆配線Ｌ２が
短絡した場合にも、インバータ回路１１’における論理
の反転が行われなくなるので、選択回路１８からアンド
回路１３に入力される信号の論理レベルが通常動作時の
反対になり、主回路１４は動作不能となる。

【００６２】さらに、被覆配線Ｌ１’または被覆配線Ｌ
２’の何れか一方または両方が特定の論理レベルに固定
された場合、インバータ回路Ｓ１２’およびインバータ
回路１７の出力論理レベルは一方がローレベル、他方が
ハイレベルで常に一定となる。これに対し、信号出力回
路１５の出力信号Ｓ１５はハイレベルまたはローレベル
にランダムに変化するので、選択回路１８の出力信号Ｓ
１８は、信号Ｓ１５に同期してローレベルまたはハイレ
ベルにランダムに変化する。これにより、主回路１４に
はランダムなタイミングでリセット信号が入力されるこ
とになるので、主回路１４の機密データを読み出した
り、その動作を解析することは非常に困難である。

【００６３】なお、被覆配線Ｌ１’および被覆配線Ｌ
２’は、例えば図２に示す被覆配線Ｌ１および被覆配線
Ｌ２と同様に、少なくとも機密保護が必要な回路ブロッ
クを覆う領域に敷き詰めるようにして配線される。した
がって、不正な解析者によって機密回路の上層にある被
覆配線Ｌ１’や被覆配線Ｌ２’に対して何らかの加工が
施され、その結果、被覆配線Ｌ１’または被覆配線Ｌ
２’の何れか一方でも断線したり、またその配線上の一
部分でも断線した場合に、主回路１４を動作不能状態に
することができる。また、被覆配線が断線しなくても、
被覆配線Ｌ１’および被覆配線Ｌ２’の間で短絡が生じ
ただけで、主回路１４を動作不能状態にすることができ
る。したがって、被覆配線の下層に形成された機密回路
の加工や解析を非常に困難にすることができる。また、
例えば図２に示すように、被覆配線Ｌ１’および被覆配
線Ｌ２’を互いに隣接して交互に形成することにより配
線間の短絡が生じやすくなるので、機密回路の加工や解
析をより困難にすることができる。

【００６４】なお、図４において、主回路１４を強制的
に動作不能にする回路ブロック（信号出力回路１５、イ
ンバータ回路１１’、インバータ回路１２’インバータ
回路１６、インバータ回路１７、被覆配線Ｌ１’、被覆
配線Ｌ２’および選択回路１８からなる回路ブロック）
を、複数設けても良い。この場合、例えば、これらの回
路ブロックから主回路１４を強制的に動作不能にするた
めに出力される複数の信号Ｓ１８とリセット信号Ｓｒｓ
ｔとの論理積を求め、これをリセット信号として主回路
１４に供給する。これにより、被覆配線の何れか１つで
も断線や短絡が生じたり、電位が固定された場合に、主
回路１４を強制的に動作不能にすることができる。ま
た、複数の信号出力回路１５における出力論理レベルの
反転パターンを互いに無相関にすることによって、機密
回路の解析をより複雑で困難にすることができる。

【００６５】図５は、主回路１４を強制的に動作不能に
する図４の回路を２系統備えた半導体集積回路におけ
る、最上層の被覆配線のレイアウト例を示す図である。
図５と図２の同一符号は同一の構成要素を示す。また、
図５において、符号１０６および符号１０７は、被覆配
線Ｌ１’および被覆配線Ｌ２’とは異なる系統の被覆配
線を示す。図５に示すように、複数の系統の回路ブロッ
クにおける異なった電位の被覆配線を交互に隣接して配
置すれば、これらの被覆配線を加工することが一層困難
になるので、耐タンパー性を更に高めることができる。

【００６６】なお、図４に示す半導体集積回路では被覆
配線Ｌ１’および被覆配線Ｌ２’の配線長は他の信号配
線に比べて非常に長くなるので、信号Ｓ１５および信号
Ｓ１６に対する信号Ｓ１２’および信号Ｓ１７の遅延が
かなり大きくなることが予想される。このため、選択部
１８における信号の選択タイミングと、信号Ｓ１２’お
よび信号Ｓ１７が変化するタイミングとが一致しなくな
り、選択回路１８の出力信号Ｓ１８にハザードが発生す
る可能性がある。このハザードによって信号Ｓ１８がロ
ーレベルになると、意図しないタイミングにおいて主回
路１４が初期化されてしまう危険性がある。

【００６７】このような信号Ｓ１８のハザードを防止す
るために、例えば、選択回路１８とアンド回路１３との
間にラッチ回路を設け、このラッチ回路に、信号出力回
路１５における論理レベルの反転タイミングに同期した
所定のタイミングで、選択回路１８から出力される信号
Ｓ１８の論理レベルを保持させても良い。これにより、
信号Ｓ１８のハザードが終わった時点における信号Ｓ１
８をラッチしてアンド回路１３に入力することが可能に
なるので、ハザードによる誤操作を防止することができ
る。あるいは、信号出力回路１５およびインバータ回路
１２’の出力にラッチ回路を設けて、信号Ｓ１５より遅
延して変化する信号Ｓ１２’のレベルが安定するタイミ
ングでこれらの出力信号をラッチし、次段の回路に供給
しても良い。このようにしても、上述したハザードによ
る誤操作を防止することができる。

【００６８】本発明は上述した第１の実施形態および第
２の実施形態に限定されず、種々の改変が可能である。
例えば、図１や図４において示された、主回路の動作を
強制的に動作不能状態にするための回路は説明のための
一例に過ぎない。主回路の機密領域とともに被覆配線に
よって覆われた回路であって、その被覆配線が断線され
た場合に不活性信号を生成して主回路の動作を不能にす
ることができる、当業者に自明な他の様々な構成の回路
を用いても、本発明は実施可能である。

【００６９】被覆配線に用いる材料は任意なもので良い
が、例えば遮光性を有する金属の配線を用いることによ
って、目視による回路パターンの解析を防止することが
できるので、回路の機密性を更に高めることができる。

【００７０】上述した実施形態においては、主回路を強
制的に初期化することによってその動作を不能状態にす
る例が説明されているが、本発明はこの例に限定され
ず、他の様々な種類の信号によって主回路の動作を不能
状態にしても良い。

【００７１】図２、図３および図５のレイアウト図にお
いては被覆配線が最上層に形成される場合が例として示
されているが、本発明はこの例に限定されない。被覆配
線は、少なくとも機密保護が必要な回路ブロックを覆う
ように形成されていれば良く、必ずしも最上層である必
要はない。また、これらのレイアウト図においては、被
覆配線が全て同一の配線層に形成される場合が例として
示されているが、本発明はこの例に限定されず、例えば
被覆配線を複数の配線層に形成しても良い。

【００７２】

【発明の効果】本発明によれば、回路に対する直接的な
加工や電気的解析などによって回路の機密情報が外部に
漏洩することを困難にすることができる。

【図面の簡単な説明】

【図１】本発明の第１の実施形態に係る半導体集積回路
の構成例を示す概略的なブロック図である。

【図２】図１の半導体集積回路の最上層における被覆配
線のレイアウトの一例を示す図である。

【図３】図１の半導体集積回路の最上層における被覆配
線の他のレイアウト例を示す図である。

【図４】本発明の第２の実施形態に係る半導体集積回路
の構成例を示す概略的なブロック図である。

【図５】主回路を強制的に動作不能にする図４の回路を
２系統備えた半導体集積回路における、最上層の被覆配
線のレイアウト例を示す図である。

【図６】機密データの漏洩を防止する機能を有した半導
体集積回路の一例を示す概略的なブロック図である。

【符号の説明】

１…論理回路、２…アクセス制御部、３…記憶部、１
１，１１’，１２，１２’，１６，１７…インバータ回
路、１３…アンド回路、１４…主回路、１５…信号出力
回路、１８…選択回路、１０１，１０２，１０６，１０
７…被覆配線、１０３…下層配線、１０４…ビヤ、１０
５…最上層に形成された主回路１４の配線。

Claims (12)

【特許請求の範囲】
1. 【請求項１】 不活性化信号が入力された場合に、回路
   動作を不活性化させる第１の回路と、 上記第１の回路の一部または全体を覆う被覆配線と、 上記被覆配線に一部または全体が覆われ、上記被覆配線
   が断線された場合に上記不活性信号を生成する第２の回
   路とを有する半導体集積回路。
2. 【請求項２】 上記被覆配線は、電位が異なる複数の配
   線を含み、上記第２の回路は、上記被覆配線に含まれる
   上記異電位の配線間で短絡が生じた場合に上記不活性化
   信号を生成する、 請求項１に記載の半導体集積回路。
3. 【請求項３】 上記被覆配線は、上記電位が異なる複数
   の配線の少なくとも一部が互いに隣接して形成される、 請求項２に記載の半導体集積回路。
4. 【請求項４】 上記第２の回路は、 上記被覆配線の一部を介して第１の論理レベルの信号が
   入力端子に供給され、当該入力端子のレベルが上記第１
   の論理レベルの場合に第２の論理レベルの信号を出力
   し、当該入力端子に接続された被覆配線が断線した場合
   に上記第１の論理レベルの信号を出力する第１のインバ
   ータ回路と、 上記被覆配線の一部を介して、上記第１のインバータ回
   路の出力信号が入力端子に供給され、当該入力端子のレ
   ベルが上記第２の論理レベルの場合に上記第１の論理レ
   ベルの信号を出力し、当該入力端子のレベルが上記第１
   の論理レベルの電圧の場合または当該入力端子に接続さ
   れた被覆配線が断線した場合に上記第２の論理レベルの
   信号を出力する第２のインバータ回路とを含み、 上記第１の回路は、上記第２のインバータ回路の出力信
   号が上記第２の論理レベルの場合に回路動作を不活性化
   させる、 請求項２に記載の半導体集積回路。
5. 【請求項５】 上記第２の回路は、 出力信号の論理レベルを第１の論理レベルまたは第２の
   論理レベルにランダムに反転させる信号出力回路と、 上記被覆配線の一部を介して、上記信号出力回路の出力
   信号が入力端子に供給され、当該入力端子に接続された
   被覆配線が断線していない場合、当該入力端子の論理レ
   ベルを反転させて出力し、断線している場合には、上記
   信号出力回路と同じ論理レベルを出力する第１のインバ
   ータ回路と、 上記被覆配線の一部を介して、上記第１のインバータ回
   路の出力信号が入力端子に供給され、当該入力端子に接
   続された被覆配線が断線していない場合、当該入力端子
   の論理レベルを反転させて出力し、断線している場合に
   は、上記信号出力回路と反対の論理レベルを出力する第
   ２のインバータ回路と、 上記第２のインバータ回路の出力論理レベルを反転させ
   て出力する第３のインバータ回路と、 上記信号出力回路の出力論理レベルに応じて、上記第２
   のインバータ回路の出力信号または上記第３のインバー
   タ回路の出力信号の何れかを選択して出力する選択回路
   とを含み、 上記第１の回路は、上記選択回路から出力される信号が
   特定の論理レベルの場合に回路動作を不活性化させる、 請求項２に記載の半導体集積回路。
6. 【請求項６】 上記第２の回路は、出力信号の論理レベ
   ルが互いに相関性を有しない複数の上記信号出力回路
   と、当該複数の信号出力回路に対応する複数の上記第１
   のインバータ回路、複数の上記第２のインバータ回路、
   複数の上記第３のインバータ回路、および複数の上記選
   択回路とを含み、 上記第１の回路は、上記複数の選択回路から出力される
   信号の何れか一つでも上記特定の論理レベルの場合には
   回路動作を不活性化させる、 請求項５に記載の半導体集積回路。
7. 【請求項７】 上記信号出力回路は、上記第１の回路に
   供給されるクロックパルスと無相関に出力信号の論理レ
   ベルを反転させる、 請求項５に記載の半導体集積回路。
8. 【請求項８】 上記選択回路から出力される信号の論理
   レベルを、上記信号出力回路における論理レベルの反転
   タイミングに同期した所定のタイミングで保持するラッ
   チ回路を有し、 上記第１の回路は、上記ラッチ回路に上記特定の論理レ
   ベルが保持された場合に回路動作を不活性化させる、 請求項５に記載の半導体集積回路。
9. 【請求項９】 上記第１の回路に含まれる配線の一部が
   上記被覆配線に隣接して形成され、上記第１の回路は、
   当該配線が断線された場合または上記被覆配線と短絡さ
   れた場合に回路動作を不活性化させる、 請求項１に記載の半導体集積回路。
10. 【請求項１０】 上記第１の回路にクロックパルスを供
    給する配線の一部が上記被覆配線に隣接して形成され
    た、 請求項９に記載の半導体集積回路。
11. 【請求項１１】 上記被覆配線は、遮光性を有する金属
    配線を含む、 請求項１に記載の半導体集積回路。
12. 【請求項１２】 上記第１の回路は、初期化信号または
    上記不活性化信号が入力された場合に回路の動作状態を
    初期化させる、 請求項１に記載の半導体集積回路。