JPH1090354A - Test circuit for cmos gate - Google Patents
Test circuit for cmos gateInfo
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- JPH1090354A JPH1090354A JP8240706A JP24070696A JPH1090354A JP H1090354 A JPH1090354 A JP H1090354A JP 8240706 A JP8240706 A JP 8240706A JP 24070696 A JP24070696 A JP 24070696A JP H1090354 A JPH1090354 A JP H1090354A
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、ＣＭＯＳゲートの
テスト回路に係り、特にＣＭＯＳＬＳＩのメモリ回路の
デコーダ部の不具合を除くテスト回路に関するものであ
る。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a test circuit for a CMOS gate, and more particularly to a test circuit for eliminating a defect in a decoder section of a CMOS LSI memory circuit.
【０００２】[0002]
【従来の技術】従来、このような分野の技術としては、
例えば特開平６−１８６２９号公報に記載されるものが
あった。以下、その構成について説明する。メモリＩＣ
のデコーダ回路は、ＮＯＲゲートまたはＮＡＮＤゲート
が用いられている。このＮＯＲゲートまたはＮＡＮＤゲ
ートを完全ＣＭＯＳで構成した場合に、並列接続のトラ
ンジスタのうち一個のトランジスタが、ソースかドレイ
ンまたは、ゲート入力が切れているといった不具合が製
造工程で生じた場合に、この不具合のＮＯＲゲートまた
はＮＡＮＤゲートを検出するためには、不具合のあるＮ
ＯＲゲートまたはＮＡＮＤゲートを選択後、不具合のあ
るトランジスタのゲート信号を変化させることにより、
不具合を検出することができる。2. Description of the Related Art Conventionally, techniques in such a field include:
For example, there is one described in JP-A-6-18629. Hereinafter, the configuration will be described. Memory IC
, A NOR gate or a NAND gate is used. When the NOR gate or the NAND gate is formed of a complete CMOS, if one of the transistors connected in parallel has a defect such as a source, a drain, or a gate input being cut off in a manufacturing process, this defect is caused. In order to detect the NOR gate or NAND gate of
After selecting the OR gate or NAND gate, by changing the gate signal of the defective transistor,
A defect can be detected.
【０００３】図３にアドレスＡ０，Ａ１，Ａ２，Ａ３の
４入力のＮＯＲゲートで構成されたデコーダ（アドレス
の組み合わせ２4 ＝１６個のＮＯＲゲートで構成され
る）の第ｉ番目のＮＯＲゲートを示す。この回路図にお
いて、アドレスＡ０，Ａ１，Ａ２，Ａ３が入力されるＮ
ＯＲゲートのＮチャンネル型トランジスタ１３がオープ
ン不良の場合、この不良検出には、不具合のあるＮＯＲ
ゲートを選択する、すなわちアドレス（０，０，０，
０）を入力後、不具合のあるトランジスタのゲート信号
を変化させる。すなわち、アドレス（０，０，１，０）
を入力することで不具合を検出することができる。この
方法のアドレス入力により、出力レベルは正常であれ
ば、ＨレベルからＬレベルとなるものが、不具合がある
と、Ｈレベルから出力高インピーダンスとなり、前の状
態のＨレベルを保持するので、不良を検出することがで
きる。FIG. 3 shows an i-th NOR gate of a decoder composed of four-input NOR gates of addresses A0, A1, A2 and A3 (composed of 2 4 = 16 NOR gates). Show. In this circuit diagram, N where addresses A0, A1, A2 and A3 are inputted
If the N-channel transistor 13 of the OR gate has an open defect, this defective detection is performed by detecting a defective NOR.
Select the gate, that is, the address (0,0,0,
After inputting 0), the gate signal of the defective transistor is changed. That is, the address (0, 0, 1, 0)
Can be detected by inputting. If the output level is normal by the address input in this method, the output level changes from the H level to the L level if the output level is normal. Can be detected.
【０００４】[0004]
【発明が解決しようとする課題】しかし、このような不
具合を発見するためには、前のアドレスと次のアドレス
の組み合わせを考慮する必要があり、すべての組み合わ
せは、図３に示す４入力のデコーダでは、２×１６×１
５＝４８０のテストケースが必要である。本発明は、上
記状況に鑑みて、１６のテストケースで済むアドレス・
スキャンのテストケースを用いることができ、テスト時
間を低減することができるＣＭＯＳゲートのテスト回路
を提供することを目的とする。However, in order to find such a defect, it is necessary to consider the combination of the previous address and the next address, and all the combinations are of the 4-input type shown in FIG. In the decoder, 2 × 16 × 1
5 = 480 test cases are required. In view of the above situation, the present invention addresses only 16 test cases.
An object of the present invention is to provide a CMOS gate test circuit which can use a scan test case and can reduce test time.
【０００５】[0005]
【課題を解決するための手段】本発明は、上記目的を達
成するために、 （１）少なくとも２入力を有し、複数の第１チャンネル
型電界効果トランジスタの並列体と、複数の第２チャン
ネル型電界効果トランジスタの直列体を備え、前記並列
体と前記直列体との共通接続点を出力端子とするＣＭＯ
Ｓゲートのテスト回路において、入力回路部に入力信号
によらずテスト信号により前記第２チャンネル型電界効
果トランジスタを導通させ、前記第１チャンネル型電界
効果トランジスタを非導通にするテスト回路を設けるよ
うにしたものである。In order to achieve the above object, the present invention provides: (1) a parallel body of a plurality of first channel type field effect transistors having at least two inputs, and a plurality of second channel type field effect transistors. CMO comprising a series body of field-effect transistors and having a common connection point between the parallel body and the series body as an output terminal
In an S-gate test circuit, a test circuit may be provided in an input circuit unit to make the second channel type field effect transistor conductive and to make the first channel type field effect transistor non-conductive by a test signal regardless of an input signal. It was done.
【０００６】したがって、テスト時間を増やすことな
く、さらにチップ面積の増大を極力抑えるようにするこ
とができる。 （２）上記（１）記載のＣＭＯＳゲートのテスト回路に
おいて、前記テスト回路は、入力信号とテスト信号とを
入力とするＡＮＤゲートの出力をＮＯＲゲートの入力と
するようにしたものである。Therefore, it is possible to further suppress an increase in the chip area without increasing the test time. (2) In the CMOS gate test circuit according to the above (1), the test circuit is such that an output of an AND gate which receives an input signal and a test signal is an input of a NOR gate.
【０００７】したがって、ＮＯＲゲートにおいて、入力
回路部にテスト回路としてＡＮＤゲートを付加したこと
により、並列に接続されたトランジスタのオープン不良
を、テスト時間を増やすことなく検出することができ
る。更に、テスト回路として、アドレス入力側にテスト
回路を付加しているので、テスト回路が少なくて済む。Therefore, in the NOR gate, by adding an AND gate as a test circuit to the input circuit section, open defects of transistors connected in parallel can be detected without increasing the test time. Further, since a test circuit is added to the address input side as a test circuit, the number of test circuits can be reduced.
【０００８】（３）上記（１）記載のＣＭＯＳゲートの
テスト回路において、前記テスト回路は、ＮＯＲゲート
の入力部にＮチャンネル型トランジスタを配置し、この
Ｎチャンネル型トランジスタのゲートにはテスト信号を
入力するようにしたものである。このように、上記
（２）のＡＮＤゲートの代わりに、テスト回路としてＮ
チャンネル型トランジスタを使用したことにより、ＡＮ
Ｄゲートにおいては、ゲートを構成するために６個のト
ランジスタが必要であったのが、Ｎチャンネル型トラン
ジスタ１個に削減できるので、更にチップ面積の低減を
図ることができる。(3) In the CMOS gate test circuit according to the above (1), the test circuit has an N-channel transistor disposed at an input portion of a NOR gate, and a test signal is supplied to the gate of the N-channel transistor. It is something to input. As described above, instead of the AND gate of (2), N is used as a test circuit.
By using channel type transistors, AN
In the case of the D gate, six transistors are required to form the gate, but it can be reduced to one N-channel transistor, so that the chip area can be further reduced.
【０００９】（４）上記（１）記載のＣＭＯＳゲートの
テスト回路において、前記テスト回路は、ＮＡＮＤゲー
トの入力部にＯＲゲートを付加して、このＯＲゲートの
一方の入力に入力信号、他方の入力にテスト信号を入力
するようにしたものである。このように、ＮＡＮＤゲー
トにおいて、入力回路部にテスト回路としてのＯＲゲー
トを付加したので、並列に接続されたトランジスタのオ
ープン不良を、テスト時間を増やすことなく検出するこ
とができる。(4) In the CMOS gate test circuit according to the above (1), the test circuit adds an OR gate to an input portion of a NAND gate, and inputs an input signal to one input of the OR gate and the other of the OR gate. The test signal is input to the input. As described above, in the NAND gate, since the OR gate as the test circuit is added to the input circuit section, open failure of the transistors connected in parallel can be detected without increasing the test time.
【００１０】更に、テスト回路として、アドレス入力側
にテスト回路を付加しているのでテスト回路が少なくて
済む。 （５）上記（１）記載のＣＭＯＳゲートのテスト回路に
おいて、前記テスト回路は、ＮＡＮＤゲートの入力部に
Ｐチャンネル型トランジスタを付加し、そのＰチャンネ
ル型トランジスタのゲートにはテスト信号を入力するよ
うにしたものである。Further, since a test circuit is added to the address input side as a test circuit, the number of test circuits can be reduced. (5) In the CMOS gate test circuit according to the above (1), the test circuit adds a P-channel transistor to an input portion of a NAND gate, and inputs a test signal to the gate of the P-channel transistor. It was made.
【００１１】このように、上記（４）のＯＲゲートの代
わりに、テスト回路としてＰチャネル型トランジスタを
使用したことにより、ＯＲゲートにおいては、ゲートを
構成するのに、６個のトランジスタが必要であったが、
Ｐチャンネル型トランジスタ１個に削減できるので、更
にチップ面積の低減を図ることができる。As described above, a P-channel transistor is used as a test circuit in place of the OR gate described in (4), so that the OR gate requires six transistors to form the gate. There was,
Since the number of P-channel transistors can be reduced to one, the chip area can be further reduced.
【００１２】[0012]
【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照しながら詳細に説明する。図１は本発明の
第１実施例を示すＣＭＯＳゲートのテスト回路図であ
る。この実施例では、デコーダを構成する４入力ＮＯＲ
ゲートの例について説明する。Embodiments of the present invention will be described below in detail with reference to the drawings. FIG. 1 is a test circuit diagram of a CMOS gate showing a first embodiment of the present invention. In this embodiment, a 4-input NOR constituting a decoder is used.
An example of the gate will be described.
【００１３】図１において、３１〜３４はＮチャンネル
型トランジスタ、３５〜３８はＰチャンネル型トランジ
スタ、３９はアドレス入力とテスト信号Ｔを入力するＡ
ＮＤゲートである。ＮＯＲゲートのゲート入力には、ア
ドレス入力とテスト信号Ｔを入力とするＡＮＤゲート３
９の出力が入力される。テスト信号Ｔは、テスト端子か
らのテスト信号であり、クロック信号パルスを入力する
ことにより、テスト回路として機能させるようにしてい
る。In FIG. 1, 31 to 34 are N-channel type transistors, 35 to 38 are P-channel type transistors, and 39 is an A for inputting an address input and a test signal T.
ND gate. An AND gate 3 which receives an address input and a test signal T as a gate input of the NOR gate
9 is input. The test signal T is a test signal from a test terminal, and functions as a test circuit by inputting a clock signal pulse.
【００１４】テスト信号ＴにＬレベル入力をすることに
より、アドレス入力がＨレベル及びＬレベルに係わら
ず、ＡＮＤゲート３９の出力はＬレベルとなり、ＮＯＲ
ゲートの出力はＨレベルとなる。また、テスト信号Ｔに
Ｈレベルを入力することにより、ＮＯＲゲートの出力は
アドレス入力による動作を行う。By inputting L level to the test signal T, the output of the AND gate 39 becomes L level regardless of whether the address input is H level or L level, and NOR
The output of the gate becomes H level. Further, by inputting the H level to the test signal T, the output of the NOR gate performs an operation by address input.
【００１５】図２は、本発明の第１実施例を示すＣＭＯ
Ｓゲートのテスト回路のアドレスデコーダのうちアドレ
ス（Ａ０，Ａ１，Ａ２，Ａ３）が入力されるＮＯＲゲー
トの各部の波形図である。このうち出力ＯｉはＮチャン
ネル型トランジスタ３３のオープン不良時の波形Ｗ１を
実線で、期待値波形Ｗ２を点線で示している。FIG. 2 is a CMO showing a first embodiment of the present invention.
It is a waveform diagram of each part of the NOR gate to which the address (A0, A1, A2, A3) is input in the address decoder of the test circuit of the S gate. Among these, the output Oi shows the waveform W1 at the time of the open failure of the N-channel transistor 33 by a solid line, and the expected value waveform W2 by a dotted line.
【００１６】図２では、アドレスを（０，０，０，０）
から（１，１，１，１）までの１６通りのタイミングを
示している。ここでテスト信号Ｔをアドレスが変化した
時に一定期間Ｌを入力し、その後、Ｈを入力することに
より、ＮＯＲゲートの試験を行っている。出力Ｏｉの期
待値は、テスト信号ＴがＨレベルの場合にアドレス入力
が（０，０，０，０）時に出力ＯｉはＨレベルとなり、
それ以外のアドレス入力では、出力ＯｉはＬレベルとな
る。また、テスト信号ＴがＬレベルの場合は、アドレス
入力によらず、出力ＯｉはＨレベルとなる。In FIG. 2, the address is (0,0,0,0)
16 to (1,1,1,1). Here, when the address of the test signal T changes, L is input for a certain period, and then H is input to test the NOR gate. The expected value of the output Oi is as follows: when the test signal T is at the H level, when the address input is (0, 0, 0, 0), the output Oi becomes the H level;
For other address inputs, the output Oi goes low. When the test signal T is at the L level, the output Oi is at the H level regardless of the address input.
【００１７】図２ではＮチャンネル型トランジスタ３３
がオープン不良時の波形を示しているので、アドレス入
力が（０，０，１，０）の時に、テスト信号ＴをＬから
Ｈに変化させることにより、出力ＯｉはＨレベルから高
インピーダンス状態となり、前の出力データを保持する
ことにより、不具合を検出することができる。このよう
に、不具合のあるトランジスタを選択して、テスト信号
ＴをＬからＨに変化させるだけで、不良を検出すること
ができる。FIG. 2 shows an N-channel transistor 33.
Shows the waveform at the time of an open failure. When the address input is (0, 0, 1, 0), the test signal T is changed from L to H, so that the output Oi changes from the H level to the high impedance state. By holding the previous output data, a defect can be detected. Thus, a defect can be detected only by selecting a defective transistor and changing the test signal T from L to H.
【００１８】また、前のアドレスと次のアドレスの組み
合わせによらず、不良を検出することができるので、ア
ドレス・スキャンのテストのみで不良を検出することが
できる。図１の４入力のデコーダでは、２4 ＝１６のテ
ストパターンで不良の検出を行うことができる。Further, the defect can be detected regardless of the combination of the previous address and the next address. Therefore, the defect can be detected only by the address scan test. In the 4-input decoder shown in FIG. 1, it is possible to detect a defect by using 2 4 = 16 test patterns.
【００１９】このように、第１実施例によれば、ＮＯＲ
ゲートにおいて、入力回路部にテスト回路としてＡＮＤ
ゲート３９を設けることにより、並列に接続されたトラ
ンジスタのオープン不良を、テスト時間を増やすことな
く検出することができる。更に、テスト回路としては、
アドレス入力側にテスト回路を付加しているのでテスト
回路が少なくて済む。つまり、４入力のデコーダにおい
ては、２×４＝８個、また８入力のデコーダにおいて
は、２×８＝１６個、さらに１２入力のデコーダにおい
ては、２×１２＝２４個で済むことになる。As described above, according to the first embodiment, the NOR
In the gate, AND circuit is used as a test circuit in the input circuit section.
By providing the gate 39, open defects of the transistors connected in parallel can be detected without increasing the test time. Furthermore, as a test circuit,
Since a test circuit is added to the address input side, the number of test circuits can be reduced. In other words, 2 × 4 = 8 in a 4-input decoder, 2 × 8 = 16 in an 8-input decoder, and 2 × 12 = 24 in a 12-input decoder. .
【００２０】したがって、アドレス入力の増加によるテ
スト回路の増加が、２×ｎ（ｎはアドレス入力数）とな
るので、チップ面積の低減を図ることができる。図４は
本発明の第２実施例を示すテスト用Ｎチャンネル型トラ
ンジスタを有する４入力ＮＯＲゲートで構成したデータ
回路を示す回路図である。図４において、４１〜４４は
Ｎチャンネル型トランジスタ、４５〜４８はＰチャンネ
ル型トランジスタ、４９はテスト回路としてのＮチャン
ネル型トランジスタである。Therefore, the increase in the number of test circuits due to the increase in the number of address inputs is 2 × n (n is the number of address inputs), so that the chip area can be reduced. FIG. 4 is a circuit diagram showing a data circuit constituted by a four-input NOR gate having an N-channel transistor for testing according to a second embodiment of the present invention. In FIG. 4, 41 to 44 are N-channel transistors, 45 to 48 are P-channel transistors, and 49 is an N-channel transistor as a test circuit.
【００２１】この実施例では、４入力ＮＯＲゲートのア
ドレス入力に、Ｎチャンネル型トランジスタ４９を配置
し、このＮチャンネル型トランジスタ４９のゲート入力
にはテスト端子からのテスト信号Ｔが入る。使用時はテ
スト信号ＴがＬレベルであり、Ｎチャンネル型トランジ
スタ４９は非導通であるが、テスト時はテスト信号Ｔと
してのクロックパルス入力により、Ｎチャンネル型トラ
ンジスタ４９は導通、非導通を繰り返す。Ｎチャンネル
型トランジスタ４９の導通時の抵抗は十分低く、アドレ
ス入力Ａ０／Ａ０（反転値）、Ａ１／Ａ１（反転値）、
Ａ２／Ａ２（反転値）、Ａ３／Ａ３（反転値）を十分低
いＬレベルまで駆動することができる。In this embodiment, an N-channel transistor 49 is arranged at an address input of a 4-input NOR gate, and a test signal T from a test terminal is input to a gate input of the N-channel transistor 49. In use, the test signal T is at the L level, and the N-channel transistor 49 is non-conductive. However, during testing, the N-channel transistor 49 repeats conduction and non-conduction by inputting a clock pulse as the test signal T. The resistance of the N-channel transistor 49 during conduction is sufficiently low that the address inputs A0 / A0 (inverted value), A1 / A1 (inverted value),
A2 / A2 (inverted value) and A3 / A3 (inverted value) can be driven to a sufficiently low L level.
【００２２】図５は本発明の第２実施例の動作説明図で
ある。つまり、ＣＭＯＳゲートのテスト回路のアドレス
デコーダのうち、アドレス（Ａ０，Ａ１，Ａ２，Ａ３）
が入力されるＮＯＲゲートの各部の波形図である。テス
ト信号Ｔにアドレスが変化した時に一定期間Ｈレベルを
入力、その後Ｌレベルとすることにより、ＮＯＲゲート
のテストを行う。FIG. 5 is a diagram for explaining the operation of the second embodiment of the present invention. That is, the address (A0, A1, A2, A3) of the address decoder of the CMOS gate test circuit is used.
FIG. 6 is a waveform diagram of each part of a NOR gate to which is input. When the address changes to the test signal T, the H level is input for a certain period of time, and then the L level is set, thereby testing the NOR gate.
【００２３】テスト信号ＴをＨレベルとすることによ
り、アドレス入力に付加したＮチャンネルトランジスタ
が導通し、アドレス入力はプルダウンされ、Ｌレベルと
なり、ＮＯＲゲートの出力は、Ｈレベルを出力する。そ
の後、テスト信号ＴをＬレベルとすることにより、Ｎチ
ャンネルトランジスタは非導通となり、通常のアドレス
入力となる。When the test signal T is set to the H level, the N-channel transistor added to the address input is turned on, the address input is pulled down to the L level, and the output of the NOR gate outputs the H level. Thereafter, when the test signal T is set to the L level, the N-channel transistor is turned off, and the address becomes a normal address input.
【００２４】図５の出力ＯｉはＮチャンネル型トランジ
スタ４３のオープン不良時の波形Ｗ３を実線で、期待値
波形を点線Ｗ４で示している。アドレス入力が（０，
０，１，０）の時にテスト信号ＴをＨレベルからＬレベ
ルに変化させることにより、出力ＯｉはＨレベルから高
インピーダンス状態となり、前の出力データを保持する
ことより、不具合を検出することができる。In the output Oi of FIG. 5, a waveform W3 at the time of an open failure of the N-channel transistor 43 is shown by a solid line, and an expected value waveform is shown by a dotted line W4. If the address input is (0,
By changing the test signal T from the H level to the L level at (0, 1, 0), the output Oi changes from the H level to a high impedance state, and it is possible to detect a defect by holding the previous output data. it can.
【００２５】このように、第２実施例によれば、ＡＮＤ
ゲートの代わりに、テスト回路としてＮチャンネル型ト
ランジスタを使用したことにより、ＡＮＤゲートにおい
て、ゲートを構成するのに６個のトランジスタが必要で
あったが、Ｎチャンネル型トランジスタ１個に削減でき
るので、更にチップ面積の低減を図ることができる。次
に、本発明の第３実施例について説明する。As described above, according to the second embodiment, AND
By using an N-channel transistor as a test circuit instead of a gate, six transistors were required to form the gate in the AND gate, but the number of transistors can be reduced to one N-channel transistor. Further, the chip area can be reduced. Next, a third embodiment of the present invention will be described.
【００２６】第１実施例ではデコーダを構成するものと
して４入力ＮＯＲゲートであったが、この実施例では４
入力ＮＡＮＤゲートの場合を示す。図６は本発明の第３
実施例を示すテスト用ＯＲ回路を有する４入力ＮＯＲゲ
ートで構成したデータ回路を示す回路図である。図６に
おいて、５１〜５４はＰチャンネル型トランジスタ、５
５〜５８はＮチャンネル型トランジスタ、５９はテスト
回路としてのＯＲゲートである。In the first embodiment, a four-input NOR gate is used to constitute a decoder.
The case of an input NAND gate is shown. FIG. 6 shows a third embodiment of the present invention.
FIG. 3 is a circuit diagram illustrating a data circuit including a 4-input NOR gate having a test OR circuit according to the embodiment. 6, reference numerals 51 to 54 denote P-channel transistors;
5 to 58 are N-channel transistors, and 59 is an OR gate as a test circuit.
【００２７】入力ゲート部にＯＲゲート５９を付加し
て、一方の入力にアドレス入力、他方の入力にテスト信
号Ｔを入力する。テスト信号ＴをＨレベルとすることに
より、アドレス入力によらず、出力ＯｉはＬレベルを出
力する。テスト信号ＴをＬレベルとすることにより、出
力Ｏｉは、アドレス入力に応じた動作を行う。アドレス
入力の変化に合わせて、テスト信号をＨレベルからＬレ
ベルに変化させ、テストを行う。An OR gate 59 is added to the input gate section to input an address input to one input and a test signal T to the other input. By setting the test signal T to the H level, the output Oi outputs the L level regardless of the address input. By setting the test signal T to L level, the output Oi performs an operation according to the address input. The test is performed by changing the test signal from the H level to the L level according to the change of the address input.
【００２８】このように、第３実施例によれば、ＮＡＮ
Ｄゲートにおいて、入力回路部にテスト回路としてＯＲ
ゲートを付加したので、並列に接続されたトランジスタ
のオープン不良を、テスト時間を増やすことなく検出す
ることができる。更に、テスト回路として、アドレス入
力側にテスト回路を付加しているので、テスト回路が少
なくて済む。つまり４入力のデコーダにおいては、２×
４＝８個、また８入力のデコーダにおいては、２×８＝
１６個、さらに１２入力のデコーダにおいては、２×１
２＝２４個で済むことになる。As described above, according to the third embodiment, the NAN
In the D gate, OR circuit is used as a test circuit in the input circuit section.
Since the gate is added, open defects of the transistors connected in parallel can be detected without increasing the test time. Further, since a test circuit is added to the address input side as a test circuit, the number of test circuits can be reduced. That is, in a 4-input decoder, 2 ×
4 = 8, and in an 8-input decoder, 2 × 8 =
In a decoder with 16 and 12 inputs, 2 × 1
2 = 24 is sufficient.
【００２９】したがって、アドレス入力の増加によるテ
スト回路の増加が２×ｎ（ｎはアドレス入力数）となる
ので、チップ面積の低減を図ることができる。次に、本
発明の第４実施例について説明する。図７は本発明の第
４実施例を示すテスト用Ｐチャンネル型トランジスタを
有する４入力ＮＡＮＤゲートで構成したデータ回路を示
す回路図である。Therefore, the increase in the number of test circuits due to an increase in the number of address inputs is 2 × n (n is the number of address inputs), so that the chip area can be reduced. Next, a fourth embodiment of the present invention will be described. FIG. 7 is a circuit diagram showing a data circuit constituted by a 4-input NAND gate having a test P-channel transistor according to a fourth embodiment of the present invention.
【００３０】図７において、６１〜６４はＰチャンネル
型トランジスタ、６５〜６８はＮチャンネル型トランジ
スタ、６９はテスト回路としてのＰチャンネル型トラン
ジスタである。この実施例は、第３実施例のＯＲゲート
の代わりに、アドレス入力にＰチャンネル型トランジス
タ６９を付加し、そのＰチャンネル型トランジスタ６９
のゲート入力にテスト信号Ｔを入力するようにしたもの
である。テスト信号ＴをＬレベルとすることで、アドレ
ス入力はＨレベルにプルアップされ、出力ＯｉはＬレベ
ルを出力する。In FIG. 7, 61 to 64 are P-channel transistors, 65 to 68 are N-channel transistors, and 69 is a P-channel transistor as a test circuit. In this embodiment, a P-channel transistor 69 is added to the address input instead of the OR gate of the third embodiment, and the P-channel transistor 69 is added.
The test signal T is inputted to the gate input of the first embodiment. By setting the test signal T to L level, the address input is pulled up to H level, and the output Oi outputs L level.
【００３１】テスト信号ＴをＨレベルとすることによ
り、Ｐチャンネル型トランジスタ６９は非導通となり、
出力Ｏｉはアドレス入力に応じた動作を行う。アドレス
入力の変化に応じてテスト信号をＬレベルからＨレベル
へ変化させ、テストを行う。このように、第４実施例に
よれば、ＯＲゲートの代わりに、テスト回路としてＰチ
ャンネル型トランジスタを使用したことにより、ＯＲゲ
ートにおいてゲートを構成するのに６個のトランジスタ
が必要であったのが、Ｐチャンネル型トランジスタ１個
に削減できるので、更にチップ面積の低減を図ることが
できる。By setting the test signal T to the H level, the P-channel transistor 69 becomes non-conductive,
The output Oi performs an operation according to the address input. The test is performed by changing the test signal from the L level to the H level according to the change of the address input. As described above, according to the fourth embodiment, the P-channel type transistor is used as the test circuit instead of the OR gate, so that six transistors are required to form the gate in the OR gate. However, since the number of P-channel transistors can be reduced to one, the chip area can be further reduced.
【００３２】なお、本発明は上記実施例に限定されるも
のではなく、本発明の趣旨に基づいて種々の変形が可能
であり、これらを本発明の範囲から排除するものではな
い。It should be noted that the present invention is not limited to the above-described embodiments, and various modifications are possible based on the spirit of the present invention, and these are not excluded from the scope of the present invention.
【００３３】[0033]
【発明の効果】以上、詳細に説明したように、本発明
は、以下のような効果を奏することができる。 （１）請求項１記載の発明によれば、１６のテストケー
スで済むアドレス・スキャンのテストケースを用いるこ
とができ、テスト時間を低減することができる。As described in detail above, the present invention has the following effects. (1) According to the first aspect of the present invention, it is possible to use an address scan test case which requires only 16 test cases, thereby reducing test time.
【００３４】（２）請求項２記載の発明によれば、ＮＯ
Ｒゲートにおいて、入力回路部にテスト回路としてＡＮ
Ｄゲートを設け、並列に接続されたトランジスタのオー
プン不良を、テスト時間を増やすことなく検出すること
ができる。 更に、テスト回路としては、アドレス入力
側にテスト回路を付加しているのでテスト回路が少なく
て済む。(2) According to the second aspect of the present invention, NO
In the R gate, the input circuit section has an AN as a test circuit.
By providing a D gate, open defects of transistors connected in parallel can be detected without increasing the test time. Further, since the test circuit is added to the address input side, the number of test circuits can be reduced.
【００３５】（３）請求項３記載の発明によれば、ＮＯ
Ｒゲートにおいて、ＡＮＤゲートの代わりに、テスト回
路として、Ｎチャンネル型トランジスタを使用したこと
により、ＡＮＤゲートにおいては、ゲートを構成するた
めに６個のトランジスタが必要であったのが、Ｎチャン
ネル型トランジスタ１個に削減できるので、更にチップ
面積の低減を図ることができる。(3) According to the third aspect of the invention, NO
In the R gate, an N-channel type transistor was used as a test circuit instead of the AND gate, so that in the AND gate, six transistors were required to form the gate. Since the number of transistors can be reduced to one, the chip area can be further reduced.
【００３６】（４）請求項４記載の発明によれば、ＮＡ
ＮＤゲートにおいて、入力回路部にテスト回路としてＯ
Ｒゲートを付加したので、並列に接続されたトランジス
タのオープン不良を、テスト時間を増やすことなく検出
することができる。更に、テスト回路として、アドレス
入力側にテスト回路を付加しているので、テスト回路が
少なくて済む。(4) According to the invention described in claim 4, NA
In the ND gate, O is used as a test circuit in the input circuit section.
With the addition of the R gate, open defects of transistors connected in parallel can be detected without increasing the test time. Further, since a test circuit is added to the address input side as a test circuit, the number of test circuits can be reduced.
【００３７】（５）請求項５記載の発明によれば、ＮＡ
ＮＤゲートにおいて、ＯＲゲートの代わりに、テスト回
路として、Ｐチャンネル型トランジスタを使用したこと
により、ＯＲゲートにおいては、ゲートを構成するの
に、６個のトランジスタが必要であったが、Ｐチャンネ
ル型トランジスタ１個に削減できるので、更にチップ面
積の低減を図ることができる。(5) According to the fifth aspect of the present invention, NA
In the ND gate, a P-channel transistor was used as a test circuit instead of the OR gate. In the OR gate, six transistors were required to form the gate. Since the number of transistors can be reduced to one, the chip area can be further reduced.
【図１】本発明の第１実施例を示すテスト用ＡＮＤ回路
を有する４入力ＮＯＲゲートで構成したデータ回路を示
す回路図である。FIG. 1 is a circuit diagram showing a data circuit composed of a 4-input NOR gate having a test AND circuit according to a first embodiment of the present invention.
【図２】本発明の第１実施例の動作説明図である。FIG. 2 is an operation explanatory diagram of the first embodiment of the present invention.
【図３】従来の４入力のＮＯＲゲートで構成されたデー
タ回路を示す回路図である。FIG. 3 is a circuit diagram showing a conventional data circuit composed of a 4-input NOR gate.
【図４】本発明の第２実施例を示すテスト用Ｎチャンネ
ル型トランジスタを有する４入力ＮＯＲゲートで構成し
たデータ回路を示す回路図である。FIG. 4 is a circuit diagram showing a data circuit constituted by a 4-input NOR gate having a test N-channel transistor according to a second embodiment of the present invention.
【図５】本発明の第２実施例の動作説明図である。FIG. 5 is an operation explanatory view of a second embodiment of the present invention.
【図６】本発明の第３実施例を示すテスト用ＯＲ回路を
有する４入力ＮＯＲゲートで構成したデータ回路を示す
回路図である。FIG. 6 is a circuit diagram showing a data circuit constituted by a 4-input NOR gate having a test OR circuit according to a third embodiment of the present invention.
【図７】本発明の第４実施例を示すテスト用Ｐチャンネ
ル型トランジスタを有する４入力ＮＡＮＤゲートで構成
したデータ回路を示す回路図である。FIG. 7 is a circuit diagram showing a data circuit constituted by a 4-input NAND gate having a test P-channel transistor according to a fourth embodiment of the present invention.
３１，３２，３３，３４，４１，４２，４３，４４，５
５，５６，５７，５８，６５，６６，６７，６８ Ｎ
チャンネル型トランジスタ ３５，３６，３７，３８，４５，４６，４７，４８，５
１，５２，５３，５４，６１，６２，６３，６４ Ｐ
チャンネル型トランジスタ ３９ ＡＮＤゲート ４９ テスト回路としてのＮチャンネル型トランジス
タ ５９ ＯＲゲート ６９ テスト回路としてのＰチャンネル型トランジス
タ31, 32, 33, 34, 41, 42, 43, 44, 5
5,56,57,58,65,66,67,68N
Channel type transistors 35, 36, 37, 38, 45, 46, 47, 48, 5
1,52,53,54,61,62,63,64 P
Channel type transistor 39 AND gate 49 N-channel type transistor as test circuit 59 OR gate 69 P-channel type transistor as test circuit
Claims (5)
ャンネル型電界効果トランジスタの並列体と複数の第２
チャンネル型電界効果トランジスタの直列体を備え、前
記並列体と前記直列体との共通接続点を出力端子とする
ＣＭＯＳゲートのテスト回路において、 入力回路部に入力信号によらずテスト信号により前記第
２チャンネル型電界効果トランジスタを導通させ、前記
第１チャンネル型電界効果トランジスタを非導通にする
テスト回路を設けることを特徴とするＣＭＯＳゲートの
テスト回路。A plurality of first channel type field effect transistors having at least two inputs and a plurality of second channel type field effect transistors connected in parallel;
A CMOS gate test circuit comprising a series body of channel type field effect transistors and having a common connection point between the parallel body and the series body as an output terminal, wherein the input circuit section receives the second signal by a test signal regardless of an input signal. A test circuit for a CMOS gate, comprising: a test circuit for turning on a channel type field effect transistor and turning off the first channel type field effect transistor.
回路において、前記テスト回路は入力信号とテスト信号
とを入力とするＡＮＤゲートの出力をＮＯＲゲートの入
力とすることを特徴とするＣＭＯＳゲートのテスト回
路。2. The CMOS gate test circuit according to claim 1, wherein said test circuit receives an input signal and a test signal as inputs and outputs the output of an AND gate as an input of a NOR gate. Test circuit.
回路において、前記テスト回路はＮＯＲゲートの入力部
にＮチャンネル型トランジスタを配置し、該Ｎチャンネ
ル型トランジスタのゲートにはテスト信号を入力するこ
とを特徴とするＣＭＯＳゲートのテスト回路。3. The CMOS gate test circuit according to claim 1, wherein the test circuit includes an N-channel transistor at an input of the NOR gate, and a test signal is input to a gate of the N-channel transistor. A test circuit for a CMOS gate.
回路において、前記テスト回路はＮＡＮＤゲートの入力
部にＯＲゲートを付加して、該ＯＲゲートの一方の入力
に入力信号、他方の入力にテスト信号を入力することを
特徴とするＣＭＯＳゲートのテスト回路。4. The CMOS gate test circuit according to claim 1, wherein said test circuit adds an OR gate to an input portion of a NAND gate, and inputs an input signal to one input of the OR gate and a test to the other input. A test circuit for a CMOS gate, which receives a signal.
回路において、前記テスト回路はＮＡＮＤゲートの入力
部にＰチャンネル型トランジスタを付加し、該Ｐチャン
ネル型トランジスタのゲートにはテスト信号を入力する
ことを特徴とするＣＭＯＳゲートのテスト回路。5. The CMOS gate test circuit according to claim 1, wherein the test circuit adds a P-channel transistor to an input of a NAND gate, and inputs a test signal to a gate of the P-channel transistor. A test circuit for a CMOS gate.
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|---|---|---|---|
| JP24070696A JP3563212B2 (en) | 1996-09-11 | 1996-09-11 | CMOS gate test circuit |
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Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000243089A (en) * | 1999-02-19 | 2000-09-08 | Fujitsu Ltd | Decoder circuit and decoding method |
| JP2005216412A (en) * | 2004-01-30 | 2005-08-11 | Denso Corp | Decoder test circuit device of rom |
-
1996
- 1996-09-11 JP JP24070696A patent/JP3563212B2/en not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
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| JP2000243089A (en) * | 1999-02-19 | 2000-09-08 | Fujitsu Ltd | Decoder circuit and decoding method |
| JP2005216412A (en) * | 2004-01-30 | 2005-08-11 | Denso Corp | Decoder test circuit device of rom |
| JP4608891B2 (en) * | 2004-01-30 | 2011-01-12 | 株式会社デンソー | ROM decoder test circuit device |
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| JP3563212B2 (en) | 2004-09-08 |
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