JP3563212B2

JP3563212B2 - CMOS gate test circuit

Info

Publication number: JP3563212B2
Application number: JP24070696A
Authority: JP
Inventors: 輝久小原
Original assignee: Oki Electric Industry Co Ltd
Current assignee: Oki Electric Industry Co Ltd
Priority date: 1996-09-11
Filing date: 1996-09-11
Publication date: 2004-09-08
Anticipated expiration: 2016-09-11
Also published as: JPH1090354A

Description

【０００１】
【発明の属する技術分野】
本発明は、ＣＭＯＳゲートのテスト回路に係り、特にＣＭＯＳＬＳＩのメモリ回路のデコーダ部の不具合を除くテスト回路に関するものである。
【０００２】
【従来の技術】
従来、このような分野の技術としては、例えば特開平６−１８６２９号公報に記載されるものがあった。
【０００３】
以下、その構成について説明する。
【０００４】
メモリＩＣのデコーダ回路は、ＮＯＲゲートまたはＮＡＮＤゲートが用いられている。このＮＯＲゲートまたはＮＡＮＤゲートを完全ＣＭＯＳで構成した場合に、並列接続のトランジスタのうち一個のトランジスタが、ソースかドレインまたは、ゲート入力が切れているといった不具合が製造工程で生じた場合に、この不具合のＮＯＲゲートまたはＮＡＮＤゲートを検出するためには、不具合のあるＮＯＲゲートまたはＮＡＮＤゲートを選択後、不具合のあるトランジスタのゲート信号を変化させることにより、不具合を検出することができる。
【０００５】
図３にアドレスＡ０，Ａ１，Ａ２，Ａ３の４入力のＮＯＲゲートで構成されたデコーダ（アドレスの組み合わせ２⁴＝１６個のＮＯＲゲートで構成される）の第ｉ番目のＮＯＲゲートを示す。
【０００６】
この回路図において、アドレスＡ０，Ａ１，Ａ２，Ａ３が入力されるＮＯＲゲートのＮチャンネル型トランジスタ１３がオープン不良の場合、この不良検出には、不具合のあるＮＯＲゲートを選択する、すなわちアドレス（０，０，０，０）を入力後、不具合のあるトランジスタのゲート信号を変化させる。すなわち、アドレス（０，０，１，０）を入力することで不具合を検出することができる。この方法のアドレス入力により、出力レベルが正常であれば、ＨレベルからＬレベルとなるものが、不具合があると、Ｈレベルから出力高インピーダンスとなり、前の状態のＨレベルを保持するので、不良を検出することができる。
【０００７】
【発明が解決しようとする課題】
しかし、このような不具合を発見するためには、前のアドレスと次のアドレスの組み合わせを考慮する必要があり、すべての組み合わせは、図３に示す４入力のデコーダでは、２×１６×１５＝４８０のテストケースが必要である。
【０００８】
本発明は、上記状況に鑑みて、１６のテストケースで済むアドレス・スキャンのテストケースを用いることができ、テスト時間を低減することができるＣＭＯＳゲートのテスト回路を提供することを目的とする。
【０００９】
【課題を解決するための手段】
本発明は、上記目的を達成するために、
（１）アドレス信号が入力される少なくとも２入力端子を有し、複数の第１チャンネル型電界効果トランジスタの並列体と複数の第２チャンネル型電界効果トランジスタの直列体とを備え、前記並列体と前記直列体との共通接続点を出力端子とするＣＭＯＳゲートのテスト回路において、前記入力端子に入力されたアドレス信号と、テスト信号とが入力され、第１論理レベルの前記テスト信号に応じて、前記複数の第２チャンネル型電界効果トランジスタを導通させるとともに、前記複数の第１チャンネル型電界効果トランジスタを非導通にし、第２の論理レベルの前記テスト信号に応じて、前記複数の第１チャンネル型電界効果トランジスタ及び前記複数の第２チャンネル型電界効果トランジスタに前記アドレス信号に応じた動作を行わせるテスト回路を設けるようにしたものである。
【００１０】
したがって、テスト時間を増やすことなく、さらにチップ面積の増大を極力抑えるようにすることができる。
【００１１】
（２）上記（１）記載のＣＭＯＳゲートのテスト回路において、前記テスト回路は、入力信号とテスト信号とを入力とするＡＮＤゲートの出力をＮＯＲゲートの入力とするようにしたものである。
【００１２】
したがって、ＮＯＲゲートにおいて、入力回路部にテスト回路としてＡＮＤゲートを付加したことにより、並列に接続されたトランジスタのオープン不良を、テスト時間を増やすことなく検出することができる。
【００１３】
更に、テスト回路として、アドレス入力側にテスト回路を付加しているので、テスト回路が少なくて済む。
【００１４】
（３）上記（１）記載のＣＭＯＳゲートのテスト回路において、前記テスト回路は、ＮＯＲゲートの入力部にＮチャンネル型トランジスタを配置し、このＮチャンネル型トランジスタのゲートにはテスト信号を入力するようにしたものである。
【００１５】
このように、上記（２）のＡＮＤゲートの代わりに、テスト回路としてＮチャンネル型トランジスタを使用したことにより、ＡＮＤゲートにおいては、ゲートを構成するために６個のトランジスタが必要であったのが、Ｎチャンネル型トランジスタ１個に削減できるので、更にチップ面積の低減を図ることができる。
【００１６】
（４）上記（１）記載のＣＭＯＳゲートのテスト回路において、前記テスト回路は、ＮＡＮＤゲートの入力部にＯＲゲートを付加して、このＯＲゲートの一方の入力に入力信号、他方の入力にテスト信号を入力するようにしたものである。
【００１７】
このように、ＮＡＮＤゲートにおいて、入力回路部にテスト回路としてのＯＲゲートを付加したので、並列に接続されたトランジスタのオープン不良を、テスト時間を増やすことなく検出することができる。
【００１８】
更に、テスト回路として、アドレス入力側にテスト回路を付加しているのでテスト回路が少なくて済む。
【００１９】
（５）上記（１）記載のＣＭＯＳゲートのテスト回路において、前記テスト回路は、ＮＡＮＤゲートの入力部にＰチャンネル型トランジスタを付加し、そのＰチャンネル型トランジスタのゲートにはテスト信号を入力するようにしたものである。
【００２０】
このように、上記（４）のＯＲゲートの代わりに、テスト回路としてＰチャンネル型トランジスタを使用したことにより、ＯＲゲートにおいては、ゲートを構成するのに、６個のトランジスタが必要であったが、Ｐチャンネル型トランジスタ１個に削減できるので、更にチップ面積の低減を図ることができる。
【００２１】
【発明の実施の形態】
以下、本発明の実施の形態について図面を参照しながら詳細に説明する。
【００２２】
図１は本発明の第１実施例を示すＣＭＯＳゲートのテスト回路図である。
【００２３】
この実施例では、デコーダを構成する４入力ＮＯＲゲートの例について説明する。
【００２４】
図１において、３１〜３４はＮチャンネル型トランジスタ、３５〜３８はＰチャンネル型トランジスタ、３９はアドレス入力とテスト信号Ｔを入力するＡＮＤゲートである。
【００２５】
ＮＯＲゲートのゲート入力には、アドレス入力とテスト信号Ｔを入力とするＡＮＤゲート３９の出力が入力される。テスト信号Ｔは、テスト端子からのテスト信号であり、クロック信号パルスを入力することにより、テスト回路として機能させるようにしている。
【００２６】
テスト信号ＴにＬレベル入力をすることにより、アドレス入力がＨレベル及びＬレベルに係わらず、ＡＮＤゲート３９の出力はＬレベルとなり、ＮＯＲゲートの出力はＨレベルとなる。
【００２７】
また、テスト信号ＴにＨレベルを入力することにより、ＮＯＲゲートの出力はアドレス入力による動作を行う。
【００２８】
図２は、本発明の第１実施例を示すＣＭＯＳゲートのテスト回路のアドレスデコーダのうちアドレス（Ａ０，Ａ１，Ａ２，Ａ３）が入力されるＮＯＲゲートの各部の波形図である。
【００２９】
このうち出力ＯｉはＮチャンネル型トランジスタ３３のオープン不良時の波形Ｗ１を実線で、期待値波形Ｗ２を点線で示している。
【００３０】
図２では、アドレスを（０，０，０，０）から（１，１，１，１）までの１６通りのタイミングを示している。ここでテスト信号Ｔをアドレスが変化した時に一定期間Ｌを入力し、その後、Ｈを入力することにより、ＮＯＲゲートの試験を行っている。出力Ｏｉの期待値は、テスト信号ＴがＨレベルの場合にアドレス入力が（０，０，０，０）時に出力ＯｉはＨレベルとなり、それ以外のアドレス入力では、出力ＯｉはＬレベルとなる。また、テスト信号ＴがＬレベルの場合は、アドレス入力によらず、出力ＯｉはＨレベルとなる。
【００３１】
図２ではＮチャンネル型トランジスタ３３がオープン不良時の波形を示しているので、アドレス入力が（０，０，１，０）の時に、テスト信号ＴをＬからＨに変化させることにより、出力ＯｉはＨレベルから高インピーダンス状態となり、前の出力データを保持することにより、不具合を検出することができる。
【００３２】
このように、不具合のあるトランジスタを選択して、テスト信号ＴをＬからＨに変化させるだけで、不良を検出することができる。
【００３３】
また、前のアドレスと次のアドレスの組み合わせによらず、不良を検出することができるので、アドレス・スキャンのテストのみで不良を検出することができる。
【００３４】
図１の４入力のデコーダでは、２⁴＝１６のテストパターンで不良の検出を行うことができる。
【００３５】
このように、第１実施例によれば、ＮＯＲゲートにおいて、入力回路部にテスト回路としてＡＮＤゲート３９を設けることにより、並列に接続されたトランジスタのオープン不良を、テスト時間を増やすことなく検出することができる。
【００３６】
更に、テスト回路としては、アドレス入力側にテスト回路を付加しているのでテスト回路が少なくて済む。つまり、４入力のデコーダにおいては、２×４＝８個、また８入力のデコーダにおいては、２×８＝１６個、さらに１２入力のデコーダにおいては、２×１２＝２４個で済むことになる。
【００３７】
したがって、アドレス入力の増加によるテスト回路の増加が、２×ｎ（ｎはアドレス入力数）となるので、チップ面積の低減を図ることができる。
【００３８】
図４は本発明の第２実施例を示すテスト用Ｎチャンネル型トランジスタを有する４入力ＮＯＲゲートで構成したデータ回路を示す回路図である。
【００３９】
図４において、４１〜４４はＮチャンネル型トランジスタ、４５〜４８はＰチャンネル型トランジスタ、４９はテスト回路としてのＮチャンネル型トランジスタである。
【００４０】
この実施例では、４入力ＮＯＲゲートのアドレス入力に、Ｎチャンネル型トランジスタ４９を配置し、このＮチャンネル型トランジスタ４９のゲート入力にはテスト端子からのテスト信号Ｔが入る。使用時はテスト信号ＴがＬレベルであり、Ｎチャンネル型トランジスタ４９は非導通であるが、テスト時はテスト信号Ｔとしてのクロックパルス入力により、Ｎチャンネル型トランジスタ４９は導通、非導通を繰り返す。Ｎチャンネル型トランジスタ４９の導通時の抵抗は十分低く、アドレス入力Ａ０／Ａ０（反転値）、Ａ１／Ａ１（反転値）、Ａ２／Ａ２（反転値）、Ａ３／Ａ３（反転値）を十分低いＬレベルまで駆動することができる。
【００４１】
図５は本発明の第２実施例の動作説明図である。つまり、ＣＭＯＳゲートのテスト回路のアドレスデコーダのうち、アドレス（Ａ０，Ａ１，Ａ２，Ａ３）が入力されるＮＯＲゲートの各部の波形図である。
【００４２】
テスト信号Ｔにアドレスが変化した時に一定期間Ｈレベルを入力、その後Ｌレベルとすることにより、ＮＯＲゲートのテストを行う。
【００４３】
テスト信号ＴをＨレベルとすることにより、アドレス入力に付加したＮチャンネルトランジスタが導通し、アドレス入力はプルダウンされ、Ｌレベルとなり、ＮＯＲゲートの出力は、Ｈレベルを出力する。その後、テスト信号ＴをＬレベルとすることにより、Ｎチャンネルトランジスタは非導通となり、通常のアドレス入力となる。
【００４４】
図５の出力ＯｉはＮチャンネル型トランジスタ４３のオープン不良時の波形Ｗ３を実線で、期待値波形を点線Ｗ４で示している。アドレス入力が（０，０，１，０）の時にテスト信号ＴをＨレベルからＬレベルに変化させることにより、出力ＯｉはＨレベルから高インピーダンス状態となり、前の出力データを保持することより、不具合を検出することができる。
【００４５】
このように、第２実施例によれば、ＡＮＤゲートの代わりに、テスト回路としてＮチャンネル型トランジスタを使用したことにより、ＡＮＤゲートにおいて、ゲートを構成するのに６個のトランジスタが必要であったが、Ｎチャンネル型トランジスタ１個に削減できるので、更にチップ面積の低減を図ることができる。
【００４６】
次に、本発明の第３実施例について説明する。
【００４７】
第１実施例ではデコーダを構成するものとして４入力ＮＯＲゲートであったが、この実施例では４入力ＮＡＮＤゲートの場合を示す。
【００４８】
図６は本発明の第３実施例を示すテスト用ＯＲ回路を有する４入力ＮＯＲゲートで構成したデータ回路を示す回路図である。
【００４９】
図６において、５１〜５４はＰチャンネル型トランジスタ、５５〜５８はＮチャンネル型トランジスタ、５９はテスト回路としてのＯＲゲートである。
【００５０】
入力ゲート部にＯＲゲート５９を付加して、一方の入力にアドレス入力、他方の入力にテスト信号Ｔを入力する。テスト信号ＴをＨレベルとすることにより、アドレス入力によらず、出力ＯｉはＬレベルを出力する。
【００５１】
テスト信号ＴをＬレベルとすることにより、出力Ｏｉは、アドレス入力に応じた動作を行う。アドレス入力の変化に合わせて、テスト信号をＨレベルからＬレベルに変化させ、テストを行う。
【００５２】
このように、第３実施例によれば、ＮＡＮＤゲートにおいて、入力回路部にテスト回路としてＯＲゲートを付加したので、並列に接続されたトランジスタのオープン不良を、テスト時間を増やすことなく検出することができる。
【００５３】
更に、テスト回路として、アドレス入力側にテスト回路を付加しているので、テスト回路が少なくて済む。つまり４入力のデコーダにおいては、２×４＝８個、また８入力のデコーダにおいては、２×８＝１６個、さらに１２入力のデコーダにおいては、２×１２＝２４個で済むことになる。
【００５４】
したがって、アドレス入力の増加によるテスト回路の増加が２×ｎ（ｎはアドレス入力数）となるので、チップ面積の低減を図ることができる。
【００５５】
次に、本発明の第４実施例について説明する。
【００５６】
図７は本発明の第４実施例を示すテスト用Ｐチャンネル型トランジスタを有する４入力ＮＡＮＤゲートで構成したデータ回路を示す回路図である。
【００５７】
図７において、６１〜６４はＰチャンネル型トランジスタ、６５〜６８はＮチャンネル型トランジスタ、６９はテスト回路としてのＰチャンネル型トランジスタである。
【００５８】
この実施例は、第３実施例のＯＲゲートの代わりに、アドレス入力にＰチャンネル型トランジスタ６９を付加し、そのＰチャンネル型トランジスタ６９のゲート入力にテスト信号Ｔを入力するようにしたものである。テスト信号ＴをＬレベルとすることで、アドレス入力はＨレベルにプルアップされ、出力ＯｉはＬレベルを出力する。
【００５９】
テスト信号ＴをＨレベルとすることにより、Ｐチャンネル型トランジスタ６９は非導通となり、出力Ｏｉはアドレス入力に応じた動作を行う。アドレス入力の変化に応じてテスト信号をＬレベルからＨレベルへ変化させ、テストを行う。
【００６０】
このように、第４実施例によれば、ＯＲゲートの代わりに、テスト回路としてＰチャンネル型トランジスタを使用したことにより、ＯＲゲートにおいてゲートを構成するのに６個のトランジスタが必要であったのが、Ｐチャンネル型トランジスタ１個に削減できるので、更にチップ面積の低減を図ることができる。
【００６１】
なお、本発明は上記実施例に限定されるものではなく、本発明の趣旨に基づいて種々の変形が可能であり、これらを本発明の範囲から排除するものではない。
【００６２】
【発明の効果】
以上、詳細に説明したように、本発明は、以下のような効果を奏することができる。
【００６３】
（１）請求項１記載の発明によれば、１６のテストケースで済むアドレス・スキャンのテストケースを用いることができ、テスト時間を低減することができる。
【００６４】
（２）請求項２記載の発明によれば、ＮＯＲゲートにおいて、入力回路部にテスト回路としてＡＮＤゲートを設け、並列に接続されたトランジスタのオープン不良を、テスト時間を増やすことなく検出することができる。
【００６５】
更に、テスト回路としては、アドレス入力側にテスト回路を付加しているのでテスト回路が少なくて済む。
【００６６】
（３）請求項３記載の発明によれば、ＮＯＲゲートにおいて、ＡＮＤゲートの代わりに、テスト回路として、Ｎチャンネル型トランジスタを使用したことにより、ＡＮＤゲートにおいては、ゲートを構成するために６個のトランジスタが必要であったのが、Ｎチャンネル型トランジスタ１個に削減できるので、更にチップ面積の低減を図ることができる。
【００６７】
（４）請求項４記載の発明によれば、ＮＡＮＤゲートにおいて、入力回路部にテスト回路としてＯＲゲートを付加したので、並列に接続されたトランジスタのオープン不良を、テスト時間を増やすことなく検出することができる。
【００６８】
更に、テスト回路として、アドレス入力側にテスト回路を付加しているので、テスト回路が少なくて済む。
【００６９】
（５）請求項５記載の発明によれば、ＮＡＮＤゲートにおいて、ＯＲゲートの代わりに、テスト回路として、Ｐチャンネル型トランジスタを使用したことにより、ＯＲゲートにおいては、ゲートを構成するのに、６個のトランジスタが必要であったが、Ｐチャンネル型トランジスタ１個に削減できるので、更にチップ面積の低減を図ることができる。
【図面の簡単な説明】
【図１】本発明の第１実施例を示すテスト用ＡＮＤ回路を有する４入力ＮＯＲゲートで構成したデータ回路を示す回路図である。
【図２】本発明の第１実施例の動作説明図である。
【図３】従来の４入力のＮＯＲゲートで構成されたデータ回路を示す回路図である。
【図４】本発明の第２実施例を示すテスト用Ｎチャンネル型トランジスタを有する４入力ＮＯＲゲートで構成したデータ回路を示す回路図である。
【図５】本発明の第２実施例の動作説明図である。
【図６】本発明の第３実施例を示すテスト用ＯＲ回路を有する４入力ＮＯＲゲートで構成したデータ回路を示す回路図である。
【図７】本発明の第４実施例を示すテスト用Ｐチャンネル型トランジスタを有する４入力ＮＡＮＤゲートで構成したデータ回路を示す回路図である。
【符号の説明】
３１，３２，３３，３４，４１，４２，４３，４４，５５，５６，５７，５８，６５，６６，６７，６８Ｎチャンネル型トランジスタ
３５，３６，３７，３８，４５，４６，４７，４８，５１，５２，５３，５４，６１，６２，６３，６４Ｐチャンネル型トランジスタ
３９ＡＮＤゲート
４９テスト回路としてのＮチャンネル型トランジスタ
５９ＯＲゲート
６９テスト回路としてのＰチャンネル型トランジスタ[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to a test circuit for a CMOS gate, and more particularly to a test circuit for eliminating a defect of a decoder section of a memory circuit of a CMOS LSI.
[0002]
[Prior art]
Conventionally, as a technique in such a field, there has been a technique described in, for example, JP-A-6-18629.
[0003]
Hereinafter, the configuration will be described.
[0004]
As a decoder circuit of the memory IC, a NOR gate or a NAND gate is used. When the NOR gate or the NAND gate is formed of a complete CMOS, if one of the transistors connected in parallel has a defect such as a source, a drain, or a gate input being cut off in a manufacturing process, this defect is caused. In order to detect the NOR gate or the NAND gate, the fault can be detected by selecting the faulty NOR gate or the NAND gate and then changing the gate signal of the faulty transistor.
[0005]
FIG. 3 shows the i-th NOR gate of a decoder (composed of 2 ⁴ = 16 NOR gates of addresses) composed of 4-input NOR gates of addresses A0, A1, A2 and A3.
[0006]
In this circuit diagram, if the N-channel transistor 13 of the NOR gate to which the addresses A0, A1, A2, and A3 are input has an open failure, a defective NOR gate is selected for the failure detection, that is, the address (0 , 0, 0, 0), the gate signal of the defective transistor is changed. That is, a defect can be detected by inputting the address (0, 0, 1, 0). If the output level is normal by the address input in this method, the output level changes from the H level to the L level if the output level is normal, but if there is a defect, the output changes from the H level to the high impedance state and the H level in the previous state is maintained. Can be detected.
[0007]
[Problems to be solved by the invention]
However, in order to find such a defect, it is necessary to consider the combination of the previous address and the next address, and all the combinations are 2 × 16 × 15 = 480 test cases are required.
[0008]
The present invention has been made in view of the above circumstances, and has as its object to provide a CMOS gate test circuit that can use an address scan test case that requires only 16 test cases and that can reduce test time.
[0009]
[Means for Solving the Problems]
The present invention, in order to achieve the above object,
(1) has at least two input terminals the address signal is input, and a series of parallel body and a plurality of second channel type field effect transistor of the plurality of first channel type field effect transistor, and the parallel member In a CMOS gate test circuit having a common connection point with the series member as an output terminal, an address signal input to the input terminal and a test signal are input, and according to the test signal at a first logic level , said plurality of second channel type field effect transistor is conducting Rutotomoni, the plurality of the first channel type field effect transistor nonconductive, in response to the second logic level the test signal of the plurality of first a channel field effect transistors and the plurality of second channel type field effect transistors to perform the operation corresponding to the address signal It is obtained so as to provide a test circuit.
[0010]
Therefore, it is possible to further suppress the increase in the chip area without increasing the test time.
[0011]
(2) In the CMOS gate test circuit according to (1), the test circuit is configured such that an output of an AND gate which receives an input signal and a test signal is an input of a NOR gate.
[0012]
Therefore, in the NOR gate, by adding an AND gate as a test circuit to the input circuit portion, an open failure of a transistor connected in parallel can be detected without increasing the test time.
[0013]
Further, since a test circuit is added to the address input side as a test circuit, the number of test circuits can be reduced.
[0014]
(3) In the CMOS gate test circuit according to (1), the test circuit includes an N-channel transistor arranged at an input portion of a NOR gate, and a test signal is input to a gate of the N-channel transistor. It was made.
[0015]
As described above, since the N-channel transistor is used as the test circuit instead of the AND gate of the above (2), the AND gate requires six transistors to form the gate. , One N-channel transistor, so that the chip area can be further reduced.
[0016]
(4) In the CMOS gate test circuit according to the above (1), the test circuit adds an OR gate to an input portion of a NAND gate, and inputs a test signal to one input of the OR gate and a test to the other input. A signal is input.
[0017]
As described above, in the NAND gate, since the OR gate as the test circuit is added to the input circuit portion, open defects of the transistors connected in parallel can be detected without increasing the test time.
[0018]
Further, since a test circuit is added to the address input side as a test circuit, the number of test circuits can be reduced.
[0019]
(5) In the CMOS gate test circuit according to the above (1), the test circuit adds a P-channel transistor to an input portion of a NAND gate, and inputs a test signal to the gate of the P-channel transistor. It was made.
[0020]
As described above, since the P-channel transistor is used as the test circuit instead of the OR gate of the above (4), the OR gate requires six transistors to form the gate. , And one P-channel transistor, so that the chip area can be further reduced.
[0021]
BEST MODE FOR CARRYING OUT THE INVENTION
Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings.
[0022]
FIG. 1 is a test circuit diagram of a CMOS gate showing a first embodiment of the present invention.
[0023]
In this embodiment, an example of a 4-input NOR gate constituting a decoder will be described.
[0024]
In FIG. 1, 31 to 34 are N-channel transistors, 35 to 38 are P-channel transistors, and 39 is an AND gate for inputting an address input and a test signal T.
[0025]
The output of the AND gate 39 which receives the address input and the test signal T is input to the gate input of the NOR gate. The test signal T is a test signal from a test terminal, and is made to function as a test circuit by inputting a clock signal pulse.
[0026]
By inputting the test signal T at the L level, the output of the AND gate 39 goes to the L level and the output of the NOR gate goes to the H level regardless of whether the address input is at the H level or the L level.
[0027]
Further, by inputting the H level to the test signal T, the output of the NOR gate performs an operation based on the address input.
[0028]
FIG. 2 is a waveform diagram of each part of the NOR gate to which the address (A0, A1, A2, A3) is input in the address decoder of the CMOS gate test circuit according to the first embodiment of the present invention.
[0029]
Among these, the output Oi shows the waveform W1 at the time of the open failure of the N-channel transistor 33 by a solid line, and the expected value waveform W2 by a dotted line.
[0030]
FIG. 2 shows 16 timings of the address from (0, 0, 0, 0) to (1, 1, 1, 1). Here, when the address of the test signal T changes, L is input for a certain period, and then H is input to test the NOR gate. The expected value of the output Oi is such that when the test signal T is at the H level, the output Oi is at the H level when the address input is (0, 0, 0, 0), and at other address inputs, the output Oi is at the L level. . When the test signal T is at the L level, the output Oi is at the H level regardless of the address input.
[0031]
FIG. 2 shows a waveform when the N-channel transistor 33 has an open failure. Therefore, when the address input is (0, 0, 1, 0), the test signal T is changed from L to H to output Oi. Changes from the H level to a high impedance state, and the failure can be detected by holding the previous output data.
[0032]
Thus, a defect can be detected only by selecting a defective transistor and changing the test signal T from L to H.
[0033]
In addition, since a defect can be detected regardless of the combination of the previous address and the next address, the defect can be detected only by an address scan test.
[0034]
In the 4-input decoder shown in FIG. 1, it is possible to detect a failure with 2 ⁴ = 16 test patterns.
[0035]
As described above, according to the first embodiment, in the NOR gate, by providing the AND circuit 39 as a test circuit in the input circuit section, open failures of transistors connected in parallel can be detected without increasing the test time. be able to.
[0036]
Further, since a test circuit is added to the address input side, the number of test circuits can be reduced. In other words, 2 × 4 = 8 in a 4-input decoder, 2 × 8 = 16 in an 8-input decoder, and 2 × 12 = 24 in a 12-input decoder. .
[0037]
Therefore, an increase in the number of test circuits due to an increase in the number of address inputs is 2 × n (n is the number of address inputs), so that the chip area can be reduced.
[0038]
FIG. 4 is a circuit diagram showing a data circuit constituted by a 4-input NOR gate having an N-channel test transistor according to a second embodiment of the present invention.
[0039]
In FIG. 4, 41 to 44 are N-channel transistors, 45 to 48 are P-channel transistors, and 49 is an N-channel transistor as a test circuit.
[0040]
In this embodiment, an N-channel transistor 49 is arranged at an address input of a 4-input NOR gate, and a test signal T from a test terminal is input to a gate input of the N-channel transistor 49. In use, the test signal T is at the L level, and the N-channel transistor 49 is non-conductive. However, during test, the N-channel transistor 49 repeats conduction and non-conduction by inputting a clock pulse as the test signal T. The resistance of the N-channel transistor 49 when conducting is sufficiently low, and the address inputs A0 / A0 (inverted value), A1 / A1 (inverted value), A2 / A2 (inverted value), and A3 / A3 (inverted value) are sufficiently low. It can be driven to L level.
[0041]
FIG. 5 is an operation explanatory diagram of the second embodiment of the present invention. That is, it is a waveform diagram of each part of the NOR gate to which the address (A0, A1, A2, A3) is input in the address decoder of the CMOS gate test circuit.
[0042]
A test of the NOR gate is performed by inputting the H level for a certain period when the address changes to the test signal T and then changing the L level to the L level.
[0043]
When the test signal T is set to the H level, the N-channel transistor added to the address input is turned on, the address input is pulled down to the L level, and the output of the NOR gate outputs the H level. Thereafter, when the test signal T is set to the L level, the N-channel transistor is turned off, and the address becomes a normal address input.
[0044]
In the output Oi of FIG. 5, the waveform W3 at the time of the open failure of the N-channel transistor 43 is indicated by a solid line, and the expected value waveform is indicated by a dotted line W4. By changing the test signal T from the H level to the L level when the address input is (0, 0, 1, 0), the output Oi changes from the H level to a high impedance state, and the previous output data is held. A defect can be detected.
[0045]
As described above, according to the second embodiment, since the N-channel transistor is used as the test circuit instead of the AND gate, the AND gate requires six transistors to form the gate. However, since the number of N-channel transistors can be reduced to one, the chip area can be further reduced.
[0046]
Next, a third embodiment of the present invention will be described.
[0047]
In the first embodiment, the decoder is a four-input NOR gate, but this embodiment shows a four-input NAND gate.
[0048]
FIG. 6 is a circuit diagram showing a data circuit composed of a 4-input NOR gate having a test OR circuit according to a third embodiment of the present invention.
[0049]
6, 51 to 54 are P-channel transistors, 55 to 58 are N-channel transistors, and 59 is an OR gate as a test circuit.
[0050]
An OR gate 59 is added to the input gate section, and an address input is input to one input and a test signal T is input to the other input. By setting the test signal T to the H level, the output Oi outputs the L level regardless of the address input.
[0051]
By setting the test signal T to the L level, the output Oi performs an operation according to the address input. The test is performed by changing the test signal from H level to L level according to the change of the address input.
[0052]
As described above, according to the third embodiment, in the NAND gate, since the OR gate is added as the test circuit to the input circuit section, it is possible to detect open defects of the transistors connected in parallel without increasing the test time. Can be.
[0053]
Further, since a test circuit is added to the address input side as a test circuit, the number of test circuits can be reduced. In other words, 2 × 4 = 8 in a 4-input decoder, 2 × 8 = 16 in an 8-input decoder, and 2 × 12 = 24 in a 12-input decoder.
[0054]
Therefore, an increase in the number of test circuits due to an increase in the number of address inputs is 2 × n (n is the number of address inputs), so that the chip area can be reduced.
[0055]
Next, a fourth embodiment of the present invention will be described.
[0056]
FIG. 7 is a circuit diagram showing a data circuit constituted by a 4-input NAND gate having a test P-channel transistor according to a fourth embodiment of the present invention.
[0057]
In FIG. 7, 61 to 64 are P-channel transistors, 65 to 68 are N-channel transistors, and 69 is a P-channel transistor as a test circuit.
[0058]
In this embodiment, a P-channel transistor 69 is added to the address input instead of the OR gate of the third embodiment, and a test signal T is input to the gate input of the P-channel transistor 69. . By setting the test signal T to L level, the address input is pulled up to H level, and the output Oi outputs L level.
[0059]
When the test signal T is set to the H level, the P-channel transistor 69 is turned off, and the output Oi performs an operation according to the address input. The test is performed by changing the test signal from the L level to the H level according to the change of the address input.
[0060]
As described above, according to the fourth embodiment, the P-channel transistor is used as the test circuit instead of the OR gate, so that six transistors are required to form the gate in the OR gate. However, since the number of P-channel transistors can be reduced to one, the chip area can be further reduced.
[0061]
It should be noted that the present invention is not limited to the above embodiment, and various modifications are possible based on the spirit of the present invention, and these are not excluded from the scope of the present invention.
[0062]
【The invention's effect】
As described above in detail, the present invention can provide the following effects.
[0063]
(1) According to the first aspect of the present invention, it is possible to use an address scan test case which requires only 16 test cases, and to reduce a test time.
[0064]
(2) According to the second aspect of the present invention, in the NOR gate, an AND gate is provided as a test circuit in the input circuit section, and an open failure of a transistor connected in parallel can be detected without increasing the test time. it can.
[0065]
Further, since a test circuit is added to the address input side, the number of test circuits can be reduced.
[0066]
(3) According to the third aspect of the present invention, in the NOR gate, an N-channel transistor is used as a test circuit instead of the AND gate. Can be reduced to one N-channel transistor, so that the chip area can be further reduced.
[0067]
(4) According to the fourth aspect of the present invention, in the NAND gate, since an OR gate is added as a test circuit to the input circuit section, open failures of transistors connected in parallel are detected without increasing the test time. be able to.
[0068]
Further, since a test circuit is added to the address input side as a test circuit, the number of test circuits can be reduced.
[0069]
(5) According to the fifth aspect of the present invention, in the NAND gate, a P-channel transistor is used as a test circuit instead of the OR gate. Although the number of transistors required is one, the number of transistors can be reduced to one, so that the chip area can be further reduced.
[Brief description of the drawings]
FIG. 1 is a circuit diagram showing a data circuit constituted by a 4-input NOR gate having a test AND circuit according to a first embodiment of the present invention.
FIG. 2 is an operation explanatory diagram of the first embodiment of the present invention.
FIG. 3 is a circuit diagram showing a conventional data circuit composed of four-input NOR gates.
FIG. 4 is a circuit diagram showing a data circuit composed of a four-input NOR gate having a test N-channel transistor according to a second embodiment of the present invention.
FIG. 5 is an operation explanatory diagram of a second embodiment of the present invention.
FIG. 6 is a circuit diagram showing a data circuit composed of a 4-input NOR gate having a test OR circuit according to a third embodiment of the present invention.
FIG. 7 is a circuit diagram showing a data circuit constituted by a 4-input NAND gate having a test P-channel transistor according to a fourth embodiment of the present invention.
[Explanation of symbols]
31, 32, 33, 34, 41, 42, 43, 44, 55, 56, 57, 58, 65, 66, 67, 68 N-channel transistors 35, 36, 37, 38, 45, 46, 47, 48 , 51, 52, 53, 54, 61, 62, 63, 64 P-channel transistor 39 AND gate 49 N-channel transistor 59 as test circuit OR gate 69 P-channel transistor as test circuit

Claims

At least 2 input terminal address signal is input, and a series of parallel body and a plurality of second channel type field effect transistor of the plurality of first channel type field effect transistor, the series body and the parallel body In a CMOS gate test circuit having a common connection point with
An address signal input to the input terminal, and a test signal is input, in response to the first logic level the test signal, the plurality of second channel type field effect transistor is conducting Rutotomoni, the plurality first The one-channel field-effect transistor is turned off, and the address signal is supplied to the plurality of first-channel field-effect transistors and the plurality of second-channel field-effect transistors in response to the test signal at a second logic level. test circuit of a CMOS gate, characterized in that a test circuit so Ru perform an operation in accordance with.

2. The CMOS gate test circuit according to claim 1, wherein the test circuit receives an input signal and a test signal as inputs and outputs an output of an AND gate as an input of a NOR gate.

2. The CMOS gate test circuit according to claim 1, wherein said test circuit has an N-channel transistor disposed at an input of said NOR gate, and a test signal is inputted to a gate of said N-channel transistor. Gate test circuit.

2. The CMOS gate test circuit according to claim 1, wherein the test circuit adds an OR gate to an input of the NAND gate, and inputs an input signal to one input of the OR gate and a test signal to the other input. A test circuit for a CMOS gate.

2. The CMOS gate test circuit according to claim 1, wherein said test circuit adds a P-channel transistor to an input portion of a NAND gate, and inputs a test signal to a gate of said P-channel transistor. Gate test circuit.