JPH1073841A - アクティブマトリクス基板、液晶表示素子、およびそれらの製造方法 - Google Patents
アクティブマトリクス基板、液晶表示素子、およびそれらの製造方法Info
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- JPH1073841A JPH1073841A JP23015196A JP23015196A JPH1073841A JP H1073841 A JPH1073841 A JP H1073841A JP 23015196 A JP23015196 A JP 23015196A JP 23015196 A JP23015196 A JP 23015196A JP H1073841 A JPH1073841 A JP H1073841A
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Abstract
(57)【要約】
【課題】 保護膜表面に形成された変質層によるＴＦＴ
特性不良を回避し、優れた特性を有するアクティブマト
リクス基板、液晶表示素子、およびそれらの製造方法を
提供することを目的とする。 【解決手段】 絶縁基板上に形成された薄膜トランジス
タと、この薄膜トランジスタを覆う保護膜と、この保護
膜と一部重なるように形成された画素電極とを具備し、
前記保護膜の前記画素電極が形成されていない面には、
表面改質層が設けられていることを特徴とする。
特性不良を回避し、優れた特性を有するアクティブマト
リクス基板、液晶表示素子、およびそれらの製造方法を
提供することを目的とする。 【解決手段】 絶縁基板上に形成された薄膜トランジス
タと、この薄膜トランジスタを覆う保護膜と、この保護
膜と一部重なるように形成された画素電極とを具備し、
前記保護膜の前記画素電極が形成されていない面には、
表面改質層が設けられていることを特徴とする。
Description
【０００１】
【発明の属する技術分野】本発明は、画素電極の制御素
子として薄膜トランジスタを備えたアクティブマトリク
ス基板、その製造方法、そのアクティブマトリクス基板
を具備する液晶表示素子、およびその製造方法に関す
る。
子として薄膜トランジスタを備えたアクティブマトリク
ス基板、その製造方法、そのアクティブマトリクス基板
を具備する液晶表示素子、およびその製造方法に関す
る。
【０００２】
【従来の技術】近年、液晶表示装置のうち、隣接する画
素間のクロストークがなく、高コントラスト表示が得ら
れ、高画質及び中間調表示が可能であり、応答速度が速
いと共に、可搬性、薄型、軽量、省スペース化が実現可
能であるという種々の利点を有することから、各画素の
駆動及び制御を半導体スイッチを用いて行うアクティブ
マトリクス型の液晶表示装置が多用されている。
素間のクロストークがなく、高コントラスト表示が得ら
れ、高画質及び中間調表示が可能であり、応答速度が速
いと共に、可搬性、薄型、軽量、省スペース化が実現可
能であるという種々の利点を有することから、各画素の
駆動及び制御を半導体スイッチを用いて行うアクティブ
マトリクス型の液晶表示装置が多用されている。
【０００３】このアクティブマトリクス型の液晶表示装
置のうち、透過型の表示を行うと共に、大面積化が得ら
れるものとして、半導体スイッチに非晶質シリコン（以
下、ａ−Ｓｉと呼ぶ。）系の薄膜トランジスタ（以下、
ＴＦＴと呼ぶ。）が用いられているが、従来、液晶表示
装置に用いるＴＦＴとしては、半導体層を挟んで透明絶
縁性基板に近い側にゲート電極、対向する側にソース電
極及びドレイン電極が配置された逆スタガード構造が多
く用いられている。
置のうち、透過型の表示を行うと共に、大面積化が得ら
れるものとして、半導体スイッチに非晶質シリコン（以
下、ａ−Ｓｉと呼ぶ。）系の薄膜トランジスタ（以下、
ＴＦＴと呼ぶ。）が用いられているが、従来、液晶表示
装置に用いるＴＦＴとしては、半導体層を挟んで透明絶
縁性基板に近い側にゲート電極、対向する側にソース電
極及びドレイン電極が配置された逆スタガード構造が多
く用いられている。
【０００４】しかし、逆スタガード構造のＴＦＴにあっ
ては、製造工程中に用いられる、パターニングのための
マスク数が、例えば７枚以上を要するというように、多
くのマスクを必要としなければならず、その製造工程数
が増大し、そのため生産性が低下し、低コスト化が妨げ
られるという問題を生じていた。このため、同時エッチ
ングによりマスク数を減らし、画素電極をＴＦＴアレイ
最上層に形成したＴＦＴが考えられている。
ては、製造工程中に用いられる、パターニングのための
マスク数が、例えば７枚以上を要するというように、多
くのマスクを必要としなければならず、その製造工程数
が増大し、そのため生産性が低下し、低コスト化が妨げ
られるという問題を生じていた。このため、同時エッチ
ングによりマスク数を減らし、画素電極をＴＦＴアレイ
最上層に形成したＴＦＴが考えられている。
【０００５】
【発明が解決しようとする課題】表示画素電極をＴＦＴ
最上層に形成しようとする場合、保護膜上に透明画素電
極を形成する必要がある。しかし、保護膜として窒化珪
素膜を形成した後、透明画素電極となるＩＴＯの成膜、
ＰＥＰ、エッチング工程を行うと、保護膜表面に変質層
が形成され、その変質層に蓄積された電荷により、リア
チャネル効果と呼ばれる現象が生ずる。その結果、ＴＦ
Ｔ特性の不良（Ｉoff 不良）が発生するという問題が起
こる。
最上層に形成しようとする場合、保護膜上に透明画素電
極を形成する必要がある。しかし、保護膜として窒化珪
素膜を形成した後、透明画素電極となるＩＴＯの成膜、
ＰＥＰ、エッチング工程を行うと、保護膜表面に変質層
が形成され、その変質層に蓄積された電荷により、リア
チャネル効果と呼ばれる現象が生ずる。その結果、ＴＦ
Ｔ特性の不良（Ｉoff 不良）が発生するという問題が起
こる。
【０００６】本発明は、上記問題点に鑑みなされたもの
で、保護膜表面に形成された変質層によるＴＦＴ特性不
良を回避し、優れた特性を有するアクティブマトリクス
基板およびその製造方法を提供することを目的とする。
本発明の他の目的は、上記アクティブマトリクス基板を
具備する、優れた特性を有する液晶表示素子およびその
製造方法を提供することにある。
で、保護膜表面に形成された変質層によるＴＦＴ特性不
良を回避し、優れた特性を有するアクティブマトリクス
基板およびその製造方法を提供することを目的とする。
本発明の他の目的は、上記アクティブマトリクス基板を
具備する、優れた特性を有する液晶表示素子およびその
製造方法を提供することにある。
【０００７】
【課題を解決するための手段】上記課題を解決するた
め、本発明（請求項１）は、絶縁基板上に形成された薄
膜トランジスタと、この薄膜トランジスタを覆う保護膜
と、この保護膜と一部重なるように形成された画素電極
とを具備し、前記保護膜の前記画素電極が形成されてい
ない面には、表面改質層が設けられていることを特徴と
するアクティブマトリクス基板を提供する。
め、本発明（請求項１）は、絶縁基板上に形成された薄
膜トランジスタと、この薄膜トランジスタを覆う保護膜
と、この保護膜と一部重なるように形成された画素電極
とを具備し、前記保護膜の前記画素電極が形成されてい
ない面には、表面改質層が設けられていることを特徴と
するアクティブマトリクス基板を提供する。
【０００８】本発明（請求項２）は、絶縁性基板上に形
成されたゲート電極と、このゲート電極を覆うように前
記絶縁性基板上に形成されたゲート絶縁膜と、このゲー
ト絶縁膜上に形成された半導体層と、この半導体層上に
形成されたソース電極およびドレイン電極と、これらソ
ース電極およびドレイン電極上に形成された保護膜と、
前記ソース電極に接続され、マトリクス状に配列された
画素電極とを具備し、前記保護膜の前記画素電極が形成
されていない面には、表面改質層が設けられていること
を特徴とするアクティブマトリクス基板を提供する。
成されたゲート電極と、このゲート電極を覆うように前
記絶縁性基板上に形成されたゲート絶縁膜と、このゲー
ト絶縁膜上に形成された半導体層と、この半導体層上に
形成されたソース電極およびドレイン電極と、これらソ
ース電極およびドレイン電極上に形成された保護膜と、
前記ソース電極に接続され、マトリクス状に配列された
画素電極とを具備し、前記保護膜の前記画素電極が形成
されていない面には、表面改質層が設けられていること
を特徴とするアクティブマトリクス基板を提供する。
【０００９】本発明（請求項３）は、絶縁基板上に薄膜
トランジスタを形成する工程と、この薄膜トランジスタ
を覆う保護膜を形成する工程と、この保護膜と一部重な
るように画素電極を形成する工程と、前記保護膜の前記
画素電極が形成されていない面を表面処理する工程とを
具備することを特徴とするアクティブマトリクス基板の
製造方法を提供する。
トランジスタを形成する工程と、この薄膜トランジスタ
を覆う保護膜を形成する工程と、この保護膜と一部重な
るように画素電極を形成する工程と、前記保護膜の前記
画素電極が形成されていない面を表面処理する工程とを
具備することを特徴とするアクティブマトリクス基板の
製造方法を提供する。
【００１０】本発明（請求項４）は、絶縁性基板上にゲ
ート電極を形成する工程と、このゲート電極を覆うよう
に前記絶縁性基板上にゲート絶縁膜を形成する工程と、
このゲート絶縁膜上に半導体層を形成する工程と、この
半導体層上にソース電極およびドレイン電極を形成する
工程と、これらソース電極およびドレイン電極上に保護
膜を形成する工程と、前記ソース電極に接続され、マト
リクス状に配列された画素電極を形成する工程と、前記
保護膜の前記画素電極が形成されていない面を表面処理
する工程とを具備することを特徴とするアクティブマト
リクス基板の製造方法を提供する。
ート電極を形成する工程と、このゲート電極を覆うよう
に前記絶縁性基板上にゲート絶縁膜を形成する工程と、
このゲート絶縁膜上に半導体層を形成する工程と、この
半導体層上にソース電極およびドレイン電極を形成する
工程と、これらソース電極およびドレイン電極上に保護
膜を形成する工程と、前記ソース電極に接続され、マト
リクス状に配列された画素電極を形成する工程と、前記
保護膜の前記画素電極が形成されていない面を表面処理
する工程とを具備することを特徴とするアクティブマト
リクス基板の製造方法を提供する。
【００１１】本発明（請求項５）は、絶縁基板上に形成
された薄膜トランジスタと、この薄膜トランジスタを覆
う保護膜と、この保護膜と一部重なるように形成された
画素電極とを備えたアクティブマトリクス基板、このア
クティブマトリクス基板に対向して配置され、対向面に
電極を備えた対向基板、および前記アクティブマトリク
ス基板と対向基板との間に配置された液晶層を具備し、
前記アクティブマトリクス基板の保護膜の前記画素電極
が形成されていない面には、表面改質層が設けられてい
ることを特徴とする液晶表示素子を提供する。
された薄膜トランジスタと、この薄膜トランジスタを覆
う保護膜と、この保護膜と一部重なるように形成された
画素電極とを備えたアクティブマトリクス基板、このア
クティブマトリクス基板に対向して配置され、対向面に
電極を備えた対向基板、および前記アクティブマトリク
ス基板と対向基板との間に配置された液晶層を具備し、
前記アクティブマトリクス基板の保護膜の前記画素電極
が形成されていない面には、表面改質層が設けられてい
ることを特徴とする液晶表示素子を提供する。
【００１２】本発明（請求項６）は、絶縁性基板上に形
成されたゲート電極と、このゲート電極を覆うように前
記絶縁性基板上に形成されたゲート絶縁膜と、このゲー
ト絶縁膜上に形成された半導体層と、この半導体層上に
形成されたソース電極およびドレイン電極と、これらソ
ース電極およびドレイン電極上に形成された保護膜と、
前記ソース電極に接続され、マトリクス状に配列された
画素電極とを具備するアクティブマトリクス基板、この
アクティブマトリクス基板に対向して配置され、対向面
に電極を備えた対向基板、および前記アクティブマトリ
クス基板と対向基板との間に配置された液晶層を具備
し、前記アクティブマトリクス基板の保護膜の前記画素
電極が形成されていない面には、表面改質層が設けられ
ていることを特徴とする液晶表示素子を提供する 本発明（請求項７）は、絶縁基板上に薄膜トランジスタ
を形成する工程と、この薄膜トランジスタを覆う保護膜
を形成する工程と、この保護膜と一部重なるように画素
電極を形成する工程と、前記保護膜の前記画素電極が形
成されていない面を表面処理してアクティブマトリクス
基板を得る工程と、このアクティブマトリクス基板に対
向して対向面に電極を備えた対向基板を配置する工程
と、前記アクティブマトリクス基板と対向基板との間に
液晶層を配置する工程を具備する液晶表示素子の製造方
法を提供する。
成されたゲート電極と、このゲート電極を覆うように前
記絶縁性基板上に形成されたゲート絶縁膜と、このゲー
ト絶縁膜上に形成された半導体層と、この半導体層上に
形成されたソース電極およびドレイン電極と、これらソ
ース電極およびドレイン電極上に形成された保護膜と、
前記ソース電極に接続され、マトリクス状に配列された
画素電極とを具備するアクティブマトリクス基板、この
アクティブマトリクス基板に対向して配置され、対向面
に電極を備えた対向基板、および前記アクティブマトリ
クス基板と対向基板との間に配置された液晶層を具備
し、前記アクティブマトリクス基板の保護膜の前記画素
電極が形成されていない面には、表面改質層が設けられ
ていることを特徴とする液晶表示素子を提供する 本発明（請求項７）は、絶縁基板上に薄膜トランジスタ
を形成する工程と、この薄膜トランジスタを覆う保護膜
を形成する工程と、この保護膜と一部重なるように画素
電極を形成する工程と、前記保護膜の前記画素電極が形
成されていない面を表面処理してアクティブマトリクス
基板を得る工程と、このアクティブマトリクス基板に対
向して対向面に電極を備えた対向基板を配置する工程
と、前記アクティブマトリクス基板と対向基板との間に
液晶層を配置する工程を具備する液晶表示素子の製造方
法を提供する。
【００１３】本発明（請求項８）は、絶縁性基板上にゲ
ート電極を形成する工程と、このゲート電極を覆うよう
に前記絶縁性基板上にゲート絶縁膜を形成する工程と、
このゲート絶縁膜上に半導体層を形成する工程と、この
半導体層上にソース電極およびドレイン電極を形成する
工程と、これらソース電極およびドレイン電極上に保護
膜を形成する工程と、前記ソース電極に接続され、マト
リクス状に配列された画素電極を形成する工程と、前記
保護膜の前記画素電極が形成されていない面を表面処理
してアクティブマトリクス基板を得る工程と、このアク
ティブマトリクス基板に対向して対向面に電極を備えた
対向基板を配置する工程と、前記アクティブマトリクス
基板と対向基板との間に液晶層を配置する工程を具備す
る液晶表示素子の製造方法を提供する。
ート電極を形成する工程と、このゲート電極を覆うよう
に前記絶縁性基板上にゲート絶縁膜を形成する工程と、
このゲート絶縁膜上に半導体層を形成する工程と、この
半導体層上にソース電極およびドレイン電極を形成する
工程と、これらソース電極およびドレイン電極上に保護
膜を形成する工程と、前記ソース電極に接続され、マト
リクス状に配列された画素電極を形成する工程と、前記
保護膜の前記画素電極が形成されていない面を表面処理
してアクティブマトリクス基板を得る工程と、このアク
ティブマトリクス基板に対向して対向面に電極を備えた
対向基板を配置する工程と、前記アクティブマトリクス
基板と対向基板との間に液晶層を配置する工程を具備す
る液晶表示素子の製造方法を提供する。
【００１４】本発明（請求項９）は、上述の液晶表示素
子の製造方法（請求項７または８）において、前記保護
膜の表面処理は、エッチングであることを特徴とする。
本発明（請求項１０）は、上述の液晶表示素子の製造方
法（請求項９）において、前記保護膜のエッチングのエ
ッチング量は、少なくとも１０ｎｍであることを特徴と
する。
子の製造方法（請求項７または８）において、前記保護
膜の表面処理は、エッチングであることを特徴とする。
本発明（請求項１０）は、上述の液晶表示素子の製造方
法（請求項９）において、前記保護膜のエッチングのエ
ッチング量は、少なくとも１０ｎｍであることを特徴と
する。
【００１５】本発明（請求項１１）は、上述の液晶表示
素子の製造方法（請求項７または８）において、前記保
護膜の表面処理は、保護膜の表面改質であることを特徴
とする。
素子の製造方法（請求項７または８）において、前記保
護膜の表面処理は、保護膜の表面改質であることを特徴
とする。
【００１６】本発明（請求項１２）は、上述の液晶表示
素子の製造方法（請求項１１）において、前記保護膜の
表面改質は、Ｎ2 およびＮＨ3 の少なくとも一種のガス
のプラズマ処理による窒化処理であることを特徴とす
る。
素子の製造方法（請求項１１）において、前記保護膜の
表面改質は、Ｎ2 およびＮＨ3 の少なくとも一種のガス
のプラズマ処理による窒化処理であることを特徴とす
る。
【００１７】以上のように、本発明は、アクティブマト
リクス基板、これを具備する液晶表示素子、およびこれ
らの製造方法を提供するが、その特徴はいずれも、保護
膜の露出面を表面処理し、保護膜の変質層を改質または
除去することにある。以下、この表面処理について、詳
細に説明する。
リクス基板、これを具備する液晶表示素子、およびこれ
らの製造方法を提供するが、その特徴はいずれも、保護
膜の露出面を表面処理し、保護膜の変質層を改質または
除去することにある。以下、この表面処理について、詳
細に説明する。
【００１８】本発明の第１の態様では、保護膜の露出面
は、改質される。改質は、具体的には、窒素を含む雰囲
気中でプラズマ処理することにより行われる。窒素を含
む雰囲気とは、例えば、Ｎ2 およびＮＨ3 の少なくとも
一種を含む雰囲気である。この雰囲気には、アルゴンの
ようなＴＦＴに悪影響を与えないガスを含んでいてもよ
い。
は、改質される。改質は、具体的には、窒素を含む雰囲
気中でプラズマ処理することにより行われる。窒素を含
む雰囲気とは、例えば、Ｎ2 およびＮＨ3 の少なくとも
一種を含む雰囲気である。この雰囲気には、アルゴンの
ようなＴＦＴに悪影響を与えないガスを含んでいてもよ
い。
【００１９】Ｎ2 およびＮＨ3 の少なくとも一種のガス
の濃度は、９５〜１００体積％程度が好ましい。なお、
プラズマ雰囲気の圧力は０．５〜５Ｔｏｒｒが好まし
い。表面処理の処理時間は、２０〜４０秒程度が好まし
く、通常は３０秒である。
の濃度は、９５〜１００体積％程度が好ましい。なお、
プラズマ雰囲気の圧力は０．５〜５Ｔｏｒｒが好まし
い。表面処理の処理時間は、２０〜４０秒程度が好まし
く、通常は３０秒である。
【００２０】このような表面処理（表面窒化）により、
保護膜の露出面は窒化され、すなわち、その窒素濃度
は、内部の窒素濃度よりも高くなる。本発明の第２の態
様では、保護膜の露出面は、エッチング処理される。エ
ッチング処理は、湿式エッチングでも気相エッチングで
もよいが、例えば保護膜が窒化珪素膜である場合、ＣＦ
4 とＮ2 の混合ガスを主成分とするガスによる反応性イ
オンエッチングが好ましい。エッチング量は、１００〜
６００オングストロ−ムが好ましく、より好ましくは５
００オングストロ−ムである。
保護膜の露出面は窒化され、すなわち、その窒素濃度
は、内部の窒素濃度よりも高くなる。本発明の第２の態
様では、保護膜の露出面は、エッチング処理される。エ
ッチング処理は、湿式エッチングでも気相エッチングで
もよいが、例えば保護膜が窒化珪素膜である場合、ＣＦ
4 とＮ2 の混合ガスを主成分とするガスによる反応性イ
オンエッチングが好ましい。エッチング量は、１００〜
６００オングストロ−ムが好ましく、より好ましくは５
００オングストロ−ムである。
【００２１】このような保護膜の表面処理により、保護
膜表面に形成された変質層は、改質または除去され、そ
の結果、変質層による影響を回避することができ、良好
なトランジスタ特性を得ることができる。
膜表面に形成された変質層は、改質または除去され、そ
の結果、変質層による影響を回避することができ、良好
なトランジスタ特性を得ることができる。
【００２２】
【発明の実施の形態】以下、本発明の実施の形態につい
て、図面を参照して詳細に説明する。図１は、本発明の
一実施例に係るアクティブマトリクス基板を示す断面図
である。図１において、参照符号１はガラス基板等の絶
縁性基板を示し、この絶縁性基板１上にモリブデン・タ
ンタル合金からなるゲート電極２および補助容量電極３
が形成されている。ゲート電極２および補助容量電極３
が形成された絶縁性基板１上には、膜厚２０００オング
ストロームの酸化珪素膜４および膜厚２０００オングス
トロームの窒化珪素膜５からなる絶縁層が形成され、更
にその上に、膜厚５００オングストロームの非晶質珪素
からなる半導体膜６が順次積層されている。
て、図面を参照して詳細に説明する。図１は、本発明の
一実施例に係るアクティブマトリクス基板を示す断面図
である。図１において、参照符号１はガラス基板等の絶
縁性基板を示し、この絶縁性基板１上にモリブデン・タ
ンタル合金からなるゲート電極２および補助容量電極３
が形成されている。ゲート電極２および補助容量電極３
が形成された絶縁性基板１上には、膜厚２０００オング
ストロームの酸化珪素膜４および膜厚２０００オングス
トロームの窒化珪素膜５からなる絶縁層が形成され、更
にその上に、膜厚５００オングストロームの非晶質珪素
からなる半導体膜６が順次積層されている。
【００２３】半導体膜６上のゲート電極２に対応する部
分には、チャネル保護膜としての膜厚３０００オングス
トロームの窒化珪素膜７が形成されている。そして、こ
のチャネル保護膜７の上面に対応する部分が部分的に除
去された、例えば膜厚５００オングストロームの低抵抗
半導体膜８が、更にその上にソース電極９及びドレイン
電極１０が順次設けられている。ソース電極９及びドレ
イン電極１０は、モリブデン（Ｍｏ）／アルミニウム
（Ａｌ）／モリブデン（Ｍｏ）の積層体から構成されて
いる。
分には、チャネル保護膜としての膜厚３０００オングス
トロームの窒化珪素膜７が形成されている。そして、こ
のチャネル保護膜７の上面に対応する部分が部分的に除
去された、例えば膜厚５００オングストロームの低抵抗
半導体膜８が、更にその上にソース電極９及びドレイン
電極１０が順次設けられている。ソース電極９及びドレ
イン電極１０は、モリブデン（Ｍｏ）／アルミニウム
（Ａｌ）／モリブデン（Ｍｏ）の積層体から構成されて
いる。
【００２４】そして、ソース電極９及びドレイン電極１
０上には、膜厚２０００オングストロームの窒化珪素膜
からなる保護膜１１が形成されているとともに、ＩＴＯ
（Ｉｎｄｉｕｍ Ｔｉｎ Ｏｘｉｄｅ）膜からなる表示
画素電極１２が形成されている。
０上には、膜厚２０００オングストロームの窒化珪素膜
からなる保護膜１１が形成されているとともに、ＩＴＯ
（Ｉｎｄｉｕｍ Ｔｉｎ Ｏｘｉｄｅ）膜からなる表示
画素電極１２が形成されている。
【００２５】保護膜１１は、部分的にＩＴＯにより覆わ
れているが、ＩＴＯにより覆われていない露出した部分
には、内部よりも窒素濃度の高い表面改質膜１３が形成
されている。この表面改質膜１３の存在により、電荷の
蓄積が防止され、そのため上述したリアゲ−ト効果が抑
制されている。
れているが、ＩＴＯにより覆われていない露出した部分
には、内部よりも窒素濃度の高い表面改質膜１３が形成
されている。この表面改質膜１３の存在により、電荷の
蓄積が防止され、そのため上述したリアゲ−ト効果が抑
制されている。
【００２６】次に、以上説明した図１に示すアクティブ
マトリクス基板の製造工程について、図２を参照して説
明する。まず、絶縁性基板１の一主面上にモリブデン・
タンタル合金からなるゲート電極２および補助容量電極
３を形成し、次いで、これらゲート電極２および補助容
量電極３を覆うように、基板温度４００℃の常圧熱ＣＶ
Ｄ法により、膜厚２０００オングストロームの酸化珪素
膜４を成膜する。次に、基板温度３５０℃のプラズマＣ
ＶＤ法により膜厚２０００オングストロームの酸窒化珪
素膜および５００オングストロームの窒化珪素膜５を順
次形成し、更に、膜厚５００オングストロームの非晶質
珪素からなる半導体層６を順次積層して成膜する（図２
（ａ））。
マトリクス基板の製造工程について、図２を参照して説
明する。まず、絶縁性基板１の一主面上にモリブデン・
タンタル合金からなるゲート電極２および補助容量電極
３を形成し、次いで、これらゲート電極２および補助容
量電極３を覆うように、基板温度４００℃の常圧熱ＣＶ
Ｄ法により、膜厚２０００オングストロームの酸化珪素
膜４を成膜する。次に、基板温度３５０℃のプラズマＣ
ＶＤ法により膜厚２０００オングストロームの酸窒化珪
素膜および５００オングストロームの窒化珪素膜５を順
次形成し、更に、膜厚５００オングストロームの非晶質
珪素からなる半導体層６を順次積層して成膜する（図２
（ａ））。
【００２７】その後、チャネル保護膜７を形成するため
の膜厚３０００オングストロームの窒化珪素膜を成膜、
この窒化珪素膜上にレジストパターンを形成し、このレ
ジストパターンをマスクとして用いて、フッ化水素（Ｈ
Ｆ）を主成分とした例えば０．５％ＨＦ溶液のエッチン
グ溶液に浸して窒化珪素膜のエッチングを行い、チャネ
ル保護膜７を形成する。そして、例えば膜厚５００オン
グストロームの低抵抗半導体膜８をプラズマＣＶＤ法に
より成膜し、更に、スパッタ法によりモリブデン（Ｍ
ｏ）／アルミニウム（Ａｌ）／モリブデン（Ｍｏ）の積
層膜を順次成膜する。そして、Ｍｏ／Ａｌ／Ｍｏ積層膜
を所定の形状にパターニングし、ソース電極９及びドレ
イン電極１０を形成した後、引き続き、同一のレジスト
パタ−ンをマスクとして用いて、例えばＳＦ6 ，Ｈｅ，
ＨＣｌを主成分にしたガスによるプラズマエッチング法
により、低抵抗半導体層８および半導体層６をエッチン
グする（図２（ｂ））。
の膜厚３０００オングストロームの窒化珪素膜を成膜、
この窒化珪素膜上にレジストパターンを形成し、このレ
ジストパターンをマスクとして用いて、フッ化水素（Ｈ
Ｆ）を主成分とした例えば０．５％ＨＦ溶液のエッチン
グ溶液に浸して窒化珪素膜のエッチングを行い、チャネ
ル保護膜７を形成する。そして、例えば膜厚５００オン
グストロームの低抵抗半導体膜８をプラズマＣＶＤ法に
より成膜し、更に、スパッタ法によりモリブデン（Ｍ
ｏ）／アルミニウム（Ａｌ）／モリブデン（Ｍｏ）の積
層膜を順次成膜する。そして、Ｍｏ／Ａｌ／Ｍｏ積層膜
を所定の形状にパターニングし、ソース電極９及びドレ
イン電極１０を形成した後、引き続き、同一のレジスト
パタ−ンをマスクとして用いて、例えばＳＦ6 ，Ｈｅ，
ＨＣｌを主成分にしたガスによるプラズマエッチング法
により、低抵抗半導体層８および半導体層６をエッチン
グする（図２（ｂ））。
【００２８】次に、窒化珪素膜からなる保護膜１１を２
０００オングストロームの膜厚に成膜する。そして、保
護膜１１を所定の形状にパターニングし、スルーホール
を形成する。その後、ＩＴＯ（Ｉｎｄｉｕｍ Ｔｉｎ
Ｏｘｉｄｅ）を成膜し、所定の形状にパターニングし
て、表示画素電極１２を形成する。
０００オングストロームの膜厚に成膜する。そして、保
護膜１１を所定の形状にパターニングし、スルーホール
を形成する。その後、ＩＴＯ（Ｉｎｄｉｕｍ Ｔｉｎ
Ｏｘｉｄｅ）を成膜し、所定の形状にパターニングし
て、表示画素電極１２を形成する。
【００２９】そして、露出した保護膜１１の表面に、Ｎ
2 およびＮＨ3 のうち少なくとも１種のガスを用いたプ
ラズマ処理を施し、保護膜表面の窒化処理を行う。これ
により、露出した保護膜１１の表面に、内部よりも窒素
濃度の高い表面改質層１３が形成される（図２
（ｃ））。
2 およびＮＨ3 のうち少なくとも１種のガスを用いたプ
ラズマ処理を施し、保護膜表面の窒化処理を行う。これ
により、露出した保護膜１１の表面に、内部よりも窒素
濃度の高い表面改質層１３が形成される（図２
（ｃ））。
【００３０】なお、保護膜表面の窒化処理を行ない、表
面改質層を形成する代わりに、例えば、ＣＦ4 およびＮ
2 を主成分としたガスによるＲＩＥ（リアクティブオン
エッチング）による表面処理を施すことにより、例えば
保護膜表面を５００オングストローム程度エッチング除
去し、変質層を除去してもよい。
面改質層を形成する代わりに、例えば、ＣＦ4 およびＮ
2 を主成分としたガスによるＲＩＥ（リアクティブオン
エッチング）による表面処理を施すことにより、例えば
保護膜表面を５００オングストローム程度エッチング除
去し、変質層を除去してもよい。
【００３１】上述のような保護膜の表面処理により、保
護膜形成後のＩＴＯの成膜、ＰＥＰ、エッチング工程に
より、保護膜表面に形成された変質層は、改質または除
去され、その結果、変質層よる影響を回避することがで
き、良好なトランジスタ特性を得ることができる。
護膜形成後のＩＴＯの成膜、ＰＥＰ、エッチング工程に
より、保護膜表面に形成された変質層は、改質または除
去され、その結果、変質層よる影響を回避することがで
き、良好なトランジスタ特性を得ることができる。
【００３２】図３は、以上説明したアクティブマトリク
ス基板を具備する液晶表示素子の一例を示す断面図であ
る。図３において、図１に示すものと同一の構成のアク
ティブマトリクス基板２０に対向して、対向基板３０が
配置され、これらの間に液晶層４０が挟持されて、液晶
表示素子が構成されている。対向基板３０は、ガラス等
の絶縁性基板３１と、そのアクティブマトリクス基板２
０との対向面に設けられたカラ−フィルタ−３２および
ＩＴＯ膜３３とから構成されている。
ス基板を具備する液晶表示素子の一例を示す断面図であ
る。図３において、図１に示すものと同一の構成のアク
ティブマトリクス基板２０に対向して、対向基板３０が
配置され、これらの間に液晶層４０が挟持されて、液晶
表示素子が構成されている。対向基板３０は、ガラス等
の絶縁性基板３１と、そのアクティブマトリクス基板２
０との対向面に設けられたカラ−フィルタ−３２および
ＩＴＯ膜３３とから構成されている。
【００３３】このように構成される液晶表示素子は、良
好なトランジスタ特性を有するＴＦＴを備えたアクティ
ブマトリクス基板を有しているので、優れた表示特性を
示すことができる。
好なトランジスタ特性を有するＴＦＴを備えたアクティ
ブマトリクス基板を有しているので、優れた表示特性を
示すことができる。
【００３４】なお、図３に示す液晶表示素子は、図２に
示す工程に従って製造されたアクティブマトリクス基板
２０と、対向基板３０とを配置して一体化し、それらの
間に液晶を注入して、封止することにより得ることが出
来る。
示す工程に従って製造されたアクティブマトリクス基板
２０と、対向基板３０とを配置して一体化し、それらの
間に液晶を注入して、封止することにより得ることが出
来る。
【００３５】なお、以上、アクティブマトリクス基板の
ＴＦＴとして、下部ゲ−ト構造のＴＦＴを用いた場合に
ついて説明したが、本発明はこれに限らず、上部ゲート
構造のＴＦＴに適用しても、同様の効果を得ることがで
きる。
ＴＦＴとして、下部ゲ−ト構造のＴＦＴを用いた場合に
ついて説明したが、本発明はこれに限らず、上部ゲート
構造のＴＦＴに適用しても、同様の効果を得ることがで
きる。
【００３６】
【発明の効果】以上説明したように、本発明によれば、
アクティブマトリクス基板のスイッチング素子上に保護
膜を形成した後、ＩＴＯの成膜、ＰＥＰ、エッチング工
程を行うことにより保護膜表面に形成された変質層を、
表面処理により改質または除去することにより、変質層
によるトランジスタ特性不良を回避することが可能であ
る。
アクティブマトリクス基板のスイッチング素子上に保護
膜を形成した後、ＩＴＯの成膜、ＰＥＰ、エッチング工
程を行うことにより保護膜表面に形成された変質層を、
表面処理により改質または除去することにより、変質層
によるトランジスタ特性不良を回避することが可能であ
る。
【図１】本発明の一実施例に係るアクティブマトリクス
基板の概略を示す断面図。
基板の概略を示す断面図。
【図２】図１のアクティブマトリクス基板の製造工程を
示す断面図。
示す断面図。
【図３】本発明の他の実施例に係る液晶表示素子の概略
を示す断面図。
を示す断面図。
１…絶縁性基板、 ２…ゲート電極、 ３…補助容量電極、 ４…酸化珪素膜、 ５…窒化珪素膜、 ６…半導体層、 ７…チャネル保護膜、 ８…低抵抗半導体膜、 ９…ソース電極、 １０…ドレイン電極、 １１…保護膜、 １２…ＩＴＯ膜、 １３…表面改質層、 ２０…アクティブマトリクス基板、 ３０…対向基板、 ３１…絶縁性基板、 ３２…カラ−フィルタ、 ３３…ＩＴＯ膜。
Claims (12)
- 【請求項１】 絶縁基板上に形成された薄膜トランジス
タと、この薄膜トランジスタを覆う保護膜と、この保護
膜と一部重なるように形成された画素電極とを具備し、
前記保護膜の前記画素電極が形成されていない面には、
表面改質層が設けられていることを特徴とするアクティ
ブマトリクス基板。 - 【請求項２】 絶縁性基板上に形成されたゲート電極
と、このゲート電極を覆うように前記絶縁性基板上に形
成されたゲート絶縁膜と、このゲート絶縁膜上に形成さ
れた半導体層と、この半導体層上に形成されたソース電
極およびドレイン電極と、これらソース電極およびドレ
イン電極上に形成された保護膜と、前記ソース電極に接
続され、マトリクス状に配列された画素電極とを具備
し、前記保護膜の前記画素電極が形成されていない面に
は、表面改質層が設けられていることを特徴とするアク
ティブマトリクス基板。 - 【請求項３】 絶縁基板上に薄膜トランジスタを形成す
る工程と、この薄膜トランジスタを覆う保護膜を形成す
る工程と、この保護膜と一部重なるように画素電極を形
成する工程と、前記保護膜の前記画素電極が形成されて
いない面を表面処理する工程とを具備することを特徴と
するアクティブマトリクス基板の製造方法。 - 【請求項４】 絶縁性基板上にゲート電極を形成する工
程と、このゲート電極を覆うように前記絶縁性基板上に
ゲート絶縁膜を形成する工程と、このゲート絶縁膜上に
半導体層を形成する工程と、この半導体層上にソース電
極およびドレイン電極を形成する工程と、これらソース
電極およびドレイン電極上に保護膜を形成する工程と、
前記ソース電極に接続され、マトリクス状に配列された
画素電極を形成する工程と、前記保護膜の前記画素電極
が形成されていない面を表面処理する工程とを具備する
ことを特徴とするアクティブマトリクス基板の製造方
法。 - 【請求項５】 絶縁基板上に形成された薄膜トランジス
タと、この薄膜トランジスタを覆う保護膜と、この保護
膜と一部重なるように形成された画素電極とを備えたア
クティブマトリクス基板、 このアクティブマトリクス基板に対向して配置され、対
向面に電極を備えた対向基板、および前記アクティブマ
トリクス基板と対向基板との間に配置された液晶層を具
備し、前記アクティブマトリクス基板の保護膜の前記画
素電極が形成されていない面には、表面改質層が設けら
れていることを特徴とする液晶表示素子。 - 【請求項６】 絶縁性基板上に形成されたゲート電極
と、このゲート電極を覆うように前記絶縁性基板上に形
成されたゲート絶縁膜と、このゲート絶縁膜上に形成さ
れた半導体層と、この半導体層上に形成されたソース電
極およびドレイン電極と、これらソース電極およびドレ
イン電極上に形成された保護膜と、前記ソース電極に接
続され、マトリクス状に配列された画素電極とを具備す
るアクティブマトリクス基板、 このアクティブマトリクス基板に対向して配置され、対
向面に電極を備えた対向基板、および前記アクティブマ
トリクス基板と対向基板との間に配置された液晶層を具
備し、前記アクティブマトリクス基板の保護膜の前記画
素電極が形成されていない面には、表面改質層が設けら
れていることを特徴とする液晶表示素子。 - 【請求項７】 絶縁基板上に薄膜トランジスタを形成す
る工程と、この薄膜トランジスタを覆う保護膜を形成す
る工程と、この保護膜と一部重なるように画素電極を形
成する工程と、前記保護膜の前記画素電極が形成されて
いない面を表面処理してアクティブマトリクス基板を得
る工程と、このアクティブマトリクス基板に対向して対
向面に電極を備えた対向基板を配置する工程と、前記ア
クティブマトリクス基板と対向基板との間に液晶層を配
置する工程を具備する液晶表示素子の製造方法。 - 【請求項８】 絶縁性基板上にゲート電極を形成する工
程と、このゲート電極を覆うように前記絶縁性基板上に
ゲート絶縁膜を形成する工程と、このゲート絶縁膜上に
半導体層を形成する工程と、この半導体層上にソース電
極およびドレイン電極を形成する工程と、これらソース
電極およびドレイン電極上に保護膜を形成する工程と、
前記ソース電極に接続され、マトリクス状に配列された
画素電極を形成する工程と、前記保護膜の前記画素電極
が形成されていない面を表面処理してアクティブマトリ
クス基板を得る工程と、このアクティブマトリクス基板
に対向して対向面に電極を備えた対向基板を配置する工
程と、前記アクティブマトリクス基板と対向基板との間
に液晶層を配置する工程を具備する液晶表示素子の製造
方法。 - 【請求項９】 前記保護膜の表面処理は、エッチングで
ある事を特徴とする請求項７または８に記載の液晶表示
素子の製造方法。 - 【請求項１０】 前記保護膜のエッチングのエッチング
量は、少なくとも１０ｎｍであることを特徴とする請求
項９に記載の液晶表示素子の製造方法。 - 【請求項１１】 前記保護膜の表面処理は、保護膜の表
面改質であることを特徴とする請求項７または８に記載
の液晶表示素子の製造方法。 - 【請求項１２】 前記保護膜の表面改質は、Ｎ2 および
ＮＨ3 の少なくとも一種のガスのプラズマ処理による窒
化処理であることを特徴とする請求項１１に記載の液晶
表示素子の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23015196A JPH1073841A (ja) | 1996-08-30 | 1996-08-30 | アクティブマトリクス基板、液晶表示素子、およびそれらの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23015196A JPH1073841A (ja) | 1996-08-30 | 1996-08-30 | アクティブマトリクス基板、液晶表示素子、およびそれらの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1073841A true JPH1073841A (ja) | 1998-03-17 |
Family
ID=16903401
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23015196A Pending JPH1073841A (ja) | 1996-08-30 | 1996-08-30 | アクティブマトリクス基板、液晶表示素子、およびそれらの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1073841A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2013183251A1 (ja) * | 2012-06-08 | 2013-12-12 | パナソニック株式会社 | 薄膜トランジスタ及び薄膜トランジスタの製造方法 |
| JPWO2013183255A1 (ja) * | 2012-06-08 | 2016-01-28 | 株式会社Ｊｏｌｅｄ | 薄膜トランジスタ及び薄膜トランジスタの製造方法 |
-
1996
- 1996-08-30 JP JP23015196A patent/JPH1073841A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2013183251A1 (ja) * | 2012-06-08 | 2013-12-12 | パナソニック株式会社 | 薄膜トランジスタ及び薄膜トランジスタの製造方法 |
| US9012914B2 (en) | 2012-06-08 | 2015-04-21 | Panasonic Corporation | Thin-film transistor and method for manufacturing thin-film transistor |
| JPWO2013183255A1 (ja) * | 2012-06-08 | 2016-01-28 | 株式会社Ｊｏｌｅｄ | 薄膜トランジスタ及び薄膜トランジスタの製造方法 |
| JPWO2013183251A1 (ja) * | 2012-06-08 | 2016-01-28 | 株式会社Ｊｏｌｅｄ | 薄膜トランジスタ及び薄膜トランジスタの製造方法 |
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