JPH1069797A - 統合メモリ・システム内の高性能冗長構造 - Google Patents
統合メモリ・システム内の高性能冗長構造Info
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- JPH1069797A JPH1069797A JP9181368A JP18136897A JPH1069797A JP H1069797 A JPH1069797 A JP H1069797A JP 9181368 A JP9181368 A JP 9181368A JP 18136897 A JP18136897 A JP 18136897A JP H1069797 A JPH1069797 A JP H1069797A
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/70—Masking faults in memories by using spares or by reconfiguring
- G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
- G11C29/84—Masking faults in memories by using spares or by reconfiguring using programmable devices with improved access time or stability
- G11C29/842—Masking faults in memories by using spares or by reconfiguring using programmable devices with improved access time or stability by introducing a delay in a signal path
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/70—Masking faults in memories by using spares or by reconfiguring
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- G11C29/84—Masking faults in memories by using spares or by reconfiguring using programmable devices with improved access time or stability
- G11C29/846—Masking faults in memories by using spares or by reconfiguring using programmable devices with improved access time or stability by choosing redundant lines at an output stage
Landscapes
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
Abstract
(57)【要約】
【課題】 より高速で、より効率のよいビット冗長誘導
システムをもつメモリ・システムを提供する。 【解決手段】 ＣＡＳ信号は、遅延回路１を介してビッ
ト・デコーダ３０４に供給されると共に、遅延回路１よ
りも小さな遅延時間の遅延回路２を介してビット冗長論
理回路３１０に供給される。また、アドレス信号ＣＡＳ
２はバッファＬ２をバイパスし、ビット・デコーダ３０
４に供給される前にビット冗長論理回路３１０に供給さ
れる。これにより、データ・アレイ３０２からデータ出
力３０６が発生される前に、ビット冗長論理回路３１０
から誘導論理回路３０８へ誘導データ３１２を供給し、
欠陥ビットの置換を確実に行う。
システムをもつメモリ・システムを提供する。 【解決手段】 ＣＡＳ信号は、遅延回路１を介してビッ
ト・デコーダ３０４に供給されると共に、遅延回路１よ
りも小さな遅延時間の遅延回路２を介してビット冗長論
理回路３１０に供給される。また、アドレス信号ＣＡＳ
２はバッファＬ２をバイパスし、ビット・デコーダ３０
４に供給される前にビット冗長論理回路３１０に供給さ
れる。これにより、データ・アレイ３０２からデータ出
力３０６が発生される前に、ビット冗長論理回路３１０
から誘導論理回路３０８へ誘導データ３１２を供給し、
欠陥ビットの置換を確実に行う。
Description
【０００１】
【発明の属する技術分野】本発明は概してコンピュータ
・メモリ・システムに関係し、より詳細にはキャッシュ
・メモリに関係する。
・メモリ・システムに関係し、より詳細にはキャッシュ
・メモリに関係する。
【０００２】
【従来の技術】昨近のエレクトロニクス製品の量産は、
大量生産とそれに付随する生産歩留まりの向上によって
もたらされた、増大した規模の経済に大きく依存してい
る。こうして半導体製造産業においても、生産歩留まり
を向上させる継続的な推進力が存在した。歩留まりを向
上させるとデバイス製造コストが下り、競争力ある価格
を可能にする。歩留まり向上が特に重要であった１つの
分野は、メモリ製造である。ダイナミック・ランダム・
アクセス・メモリ（ＤＲＡＭ）、またはスタティック・
ランダム・アクセス・メモリ（ＳＲＡＭ）のようなメモ
リ・デバイスは、多数のメモリ・セルを含んでおり、そ
れ故に製造欠陥に特に敏感である。メモリ製造歩留まり
を向上させる１つの対策として、冗長なビット線および
ワード線のような冗長デバイスが、メモリに作り込まれ
てきた。この場合にはメモリが製造段階でテストされ、
欠陥のあるビット線およびワード線は、それぞれ冗長素
子によって置き換えられる。こうすると少々の欠陥をも
つメモリも救われ、製造歩留まりが向上する。
大量生産とそれに付随する生産歩留まりの向上によって
もたらされた、増大した規模の経済に大きく依存してい
る。こうして半導体製造産業においても、生産歩留まり
を向上させる継続的な推進力が存在した。歩留まりを向
上させるとデバイス製造コストが下り、競争力ある価格
を可能にする。歩留まり向上が特に重要であった１つの
分野は、メモリ製造である。ダイナミック・ランダム・
アクセス・メモリ（ＤＲＡＭ）、またはスタティック・
ランダム・アクセス・メモリ（ＳＲＡＭ）のようなメモ
リ・デバイスは、多数のメモリ・セルを含んでおり、そ
れ故に製造欠陥に特に敏感である。メモリ製造歩留まり
を向上させる１つの対策として、冗長なビット線および
ワード線のような冗長デバイスが、メモリに作り込まれ
てきた。この場合にはメモリが製造段階でテストされ、
欠陥のあるビット線およびワード線は、それぞれ冗長素
子によって置き換えられる。こうすると少々の欠陥をも
つメモリも救われ、製造歩留まりが向上する。
【０００３】しかし残念ながら多数の冗長ビット線を設
けるには、メモリ・デバイス上に過剰な領域を必要とす
る。メモリ・デバイスの密度が絶えず増加するに連れ、
多数の冗長ビット線の要求は、ますます重荷になってい
る。そのため、１本の冗長ビット線を多数のビット線の
いずれに対しても置き換えて使用できる、いくつかの技
術が開発されている。例えば１本の冗長ビット線が、損
傷を受ける可能性のある６４本のビット線のいずれに対
しても交換して使用できるようにする。この配置は効率
のよい冗長性を提供し、過剰な数の冗長線を必要とせず
に、製造歩留まりを向上させる。
けるには、メモリ・デバイス上に過剰な領域を必要とす
る。メモリ・デバイスの密度が絶えず増加するに連れ、
多数の冗長ビット線の要求は、ますます重荷になってい
る。そのため、１本の冗長ビット線を多数のビット線の
いずれに対しても置き換えて使用できる、いくつかの技
術が開発されている。例えば１本の冗長ビット線が、損
傷を受ける可能性のある６４本のビット線のいずれに対
しても交換して使用できるようにする。この配置は効率
のよい冗長性を提供し、過剰な数の冗長線を必要とせず
に、製造歩留まりを向上させる。
【０００４】冗長性を提供する１つの効率的な技術は、
ビット誘導（ｂｉｔ ｓｔｅｅｒｉｎｇ）であった。例
えば米国特許第５，１３４，６１６号、「Ｄｙｎａｍｉ
ｃＲＡＭ ｗｉｔｈ Ｏｎ−Ｃｈｉｐ ＥＣＣ ａｎｄ
Ｏｐｔｉｍｉｚｅｄ Ｂｉｔ ａｎｄ Ｗｏｒｄ Ｒ
ｅｄｕｎｄａｎｃｙ」（Ｂａｒｔｈ他に発行され、Ｉｎ
ｔｅｒｎａｔｉｏｎａｌ Ｂｕｓｉｎｅｓｓ Ｍａｃｈ
ｉｎｅｓ，Ｉｎｃ．に譲渡されている）は、冗長データ
線を設けるためにビット誘導を用いるメモリ・システム
を開示している。ビット誘導は、必要に応じて、各サイ
クル間にどのデータ線を冗長データ線に置き換えるべき
かを制御する論理回路を用いている。
ビット誘導（ｂｉｔ ｓｔｅｅｒｉｎｇ）であった。例
えば米国特許第５，１３４，６１６号、「Ｄｙｎａｍｉ
ｃＲＡＭ ｗｉｔｈ Ｏｎ−Ｃｈｉｐ ＥＣＣ ａｎｄ
Ｏｐｔｉｍｉｚｅｄ Ｂｉｔ ａｎｄ Ｗｏｒｄ Ｒ
ｅｄｕｎｄａｎｃｙ」（Ｂａｒｔｈ他に発行され、Ｉｎ
ｔｅｒｎａｔｉｏｎａｌ Ｂｕｓｉｎｅｓｓ Ｍａｃｈ
ｉｎｅｓ，Ｉｎｃ．に譲渡されている）は、冗長データ
線を設けるためにビット誘導を用いるメモリ・システム
を開示している。ビット誘導は、必要に応じて、各サイ
クル間にどのデータ線を冗長データ線に置き換えるべき
かを制御する論理回路を用いている。
【０００５】
【発明が解決しようとする課題】残念ながらビット誘導
論理回路は、メモリ・システムに遅延を生じさせ、この
遅延は、メモリのアクセス・タイムに悪影響を与え、シ
ステムの性能を低下させる。このことは、全体的な性能
が、例えば組み込まれたＬ２キャッシュ・システムを使
用するときに最高状態である、統合メモリ／論理システ
ムに特に重要である。したがって必要とされるものは、
更に高速で更に効率のよいビット冗長誘導システムをも
つ、性能が向上したメモリ・システムである。
論理回路は、メモリ・システムに遅延を生じさせ、この
遅延は、メモリのアクセス・タイムに悪影響を与え、シ
ステムの性能を低下させる。このことは、全体的な性能
が、例えば組み込まれたＬ２キャッシュ・システムを使
用するときに最高状態である、統合メモリ／論理システ
ムに特に重要である。したがって必要とされるものは、
更に高速で更に効率のよいビット冗長誘導システムをも
つ、性能が向上したメモリ・システムである。
【０００６】
【課題を解決するための手段】本発明は、コンピュータ
・システム中に使用され、ビット冗長誘導構造の性能を
改善し、その結果全体的なシステムの性能を向上させる
メモリ・システムを提供する。タイミング信号経路が、
ビット冗長誘導構造に設けられ、この構造へのタイミン
グ信号の遅れは、メモリ・データ・アレイへのタイミン
グ信号遅れより小さい。更に、必要なアドレス信号が、
メモリ・データ・アレイに供給される前に、このアドレ
ス信号が、メモリ制御論理回路からビット冗長誘導構造
に供給される。この操作は、好ましくはバッファをバイ
パスし、アドレス信号を直接にビット冗長誘導構造に供
給することによって行われる。この操作は、ビット冗長
システムの処理速度を向上させる利点をもつ。
・システム中に使用され、ビット冗長誘導構造の性能を
改善し、その結果全体的なシステムの性能を向上させる
メモリ・システムを提供する。タイミング信号経路が、
ビット冗長誘導構造に設けられ、この構造へのタイミン
グ信号の遅れは、メモリ・データ・アレイへのタイミン
グ信号遅れより小さい。更に、必要なアドレス信号が、
メモリ・データ・アレイに供給される前に、このアドレ
ス信号が、メモリ制御論理回路からビット冗長誘導構造
に供給される。この操作は、好ましくはバッファをバイ
パスし、アドレス信号を直接にビット冗長誘導構造に供
給することによって行われる。この操作は、ビット冗長
システムの処理速度を向上させる利点をもつ。
【０００７】
【発明の実施の形態】図１を参照すると、この図は、冗
長技術としてビット誘導を用いるメモリ・システム１０
０を実現する方法を示す。このメモリ・システムは、コ
ントローラ、メモリ・アレイ、及び他の機能のすべてが
１つの装置内に含まれることが好ましいという考えに基
づき、統合されている。メモリ・システム１００の主要
な要素にはビット・デコーダ１０４、データ・アレイ１
０２、誘導論理回路１０８、及びビット冗長論理回路１
１０が含まれる。メモリ・システム１００は、タイミン
グ用の列アドレス・ストローブ（ＣＡＳ）、及びデータ
・アレイ１０２中のデータをアドレスする複数の列アド
レス信号（ＣＡＳ０、ＣＡＳ１、ＣＡＳ２、ＣＡＳ３）
を受信する。これらの信号は、一般的にはメモリ・シス
テム・コントローラ（図には示されていない）により供
給される。ＣＡＳ０〜ＣＡＳ３の信号は、それぞれバッ
ファＬ０〜Ｌ３にラッチされる。これらのバッファは、
必要時にビット・デコーダ１０４がＣＡＳ０〜ＣＡＳ３
信号を使用できることを保証している。
長技術としてビット誘導を用いるメモリ・システム１０
０を実現する方法を示す。このメモリ・システムは、コ
ントローラ、メモリ・アレイ、及び他の機能のすべてが
１つの装置内に含まれることが好ましいという考えに基
づき、統合されている。メモリ・システム１００の主要
な要素にはビット・デコーダ１０４、データ・アレイ１
０２、誘導論理回路１０８、及びビット冗長論理回路１
１０が含まれる。メモリ・システム１００は、タイミン
グ用の列アドレス・ストローブ（ＣＡＳ）、及びデータ
・アレイ１０２中のデータをアドレスする複数の列アド
レス信号（ＣＡＳ０、ＣＡＳ１、ＣＡＳ２、ＣＡＳ３）
を受信する。これらの信号は、一般的にはメモリ・シス
テム・コントローラ（図には示されていない）により供
給される。ＣＡＳ０〜ＣＡＳ３の信号は、それぞれバッ
ファＬ０〜Ｌ３にラッチされる。これらのバッファは、
必要時にビット・デコーダ１０４がＣＡＳ０〜ＣＡＳ３
信号を使用できることを保証している。
【０００８】データ・アレイ１０２は、ＤＲＡＭのよう
な記憶素子のアレイを含む。ＤＲＡＭアレイは、一般に
は「ブロック（ｂｌｏｃｋ）」と呼ばれる多数のサブア
レイを含み、各ブロックは、複数のワード線及びビット
線をもつアレイを含む。ＤＲＡＭアレイ構造は１６ブロ
ックを含み、各ブロックは１２８本のワード線、及び２
０４８本のビット線を含む。更に各ブロックは、３２本
の冗長ビット線を含む。したがって、各ブロックは１２
８本のワード線を含み、各ワード線は、２０４８のビッ
ト及び３２の冗長ビットにアクセスする。
な記憶素子のアレイを含む。ＤＲＡＭアレイは、一般に
は「ブロック（ｂｌｏｃｋ）」と呼ばれる多数のサブア
レイを含み、各ブロックは、複数のワード線及びビット
線をもつアレイを含む。ＤＲＡＭアレイ構造は１６ブロ
ックを含み、各ブロックは１２８本のワード線、及び２
０４８本のビット線を含む。更に各ブロックは、３２本
の冗長ビット線を含む。したがって、各ブロックは１２
８本のワード線を含み、各ワード線は、２０４８のビッ
ト及び３２の冗長ビットにアクセスする。
【０００９】アレイ中のビットはアレイ内のブロック、
ワード線及びビット線の位置に従ってアクセスされる。
このアクセスは、さまざまなアドレス信号を用いて行わ
れる。特に１６ブロックの１つを選択するには、ブロッ
ク・アドレス及び行アドレスが用いられ、選択されたブ
ロック中では、１２８本のワード線中の１本が用いられ
る。図を簡潔にするために、図１ではこれらのアドレス
信号入力は示されていない。
ワード線及びビット線の位置に従ってアクセスされる。
このアクセスは、さまざまなアドレス信号を用いて行わ
れる。特に１６ブロックの１つを選択するには、ブロッ
ク・アドレス及び行アドレスが用いられ、選択されたブ
ロック中では、１２８本のワード線中の１本が用いられ
る。図を簡潔にするために、図１ではこれらのアドレス
信号入力は示されていない。
【００１０】ワード線がアドレスされるとき、選択され
たワード線中の列と呼ばれるビットのグループをアドレ
スするために、列アドレス信号が用いられ、これらのビ
ットがデータ・アレイ１０２から出力される。図示され
た実施例では、ワード線中の１６列のビットをアドレス
するために、４つの列アドレス信号ＣＡＳ０〜ＣＡＳ３
が用いられる。２０４８のビット及び３２の冗長ビット
をアクセスするワード線をもつＤＲＡＭアレイでは、こ
れらの１６列のそれぞれが、１２８のビット及び２つの
冗長ビットを含む。データ・アレイ１０２のデータ出力
１０６は、これにより選択されたブロック及びワード線
の指定された列中の１２８ビット、及び２つの冗長ビッ
トに記憶されたデータから成る。
たワード線中の列と呼ばれるビットのグループをアドレ
スするために、列アドレス信号が用いられ、これらのビ
ットがデータ・アレイ１０２から出力される。図示され
た実施例では、ワード線中の１６列のビットをアドレス
するために、４つの列アドレス信号ＣＡＳ０〜ＣＡＳ３
が用いられる。２０４８のビット及び３２の冗長ビット
をアクセスするワード線をもつＤＲＡＭアレイでは、こ
れらの１６列のそれぞれが、１２８のビット及び２つの
冗長ビットを含む。データ・アレイ１０２のデータ出力
１０６は、これにより選択されたブロック及びワード線
の指定された列中の１２８ビット、及び２つの冗長ビッ
トに記憶されたデータから成る。
【００１１】メモリ・システム１００は、必要時に列中
にビットのどれを冗長ビットの１つと置き換えるかを決
定する方法として、ビット誘導を用いる。この方法は、
メモリ・システム１００の製造中にこれをテストして欠
陥ビットを見つけ出すことによって行われる。その後欠
陥ビット線の位置は、通常はレーザ光線を用いて内部に
組み込まれたヒューズを切断することにより、ビット冗
長論理回路１１０に実配線される。データがアクセスさ
れたとき、ビット冗長論理回路１１０は誘導データを提
供し、選択された列内のどのビットが欠陥のあるビット
線からのものであり、冗長ビット線上の冗長ビットによ
って置き換える必要があるかを、誘導論理回路１０８に
指示する。ここで誘導論理回路は、欠陥ビット出力を適
切な冗長ビット出力に置き換える。このようにして誘導
論理回路１０８のデータ出力１１４は、すべての欠陥ビ
ットを冗長ビットで置き換え済みの複数のデータ線を含
む。そこでこのデータ出力１１４は、コンピュータ・シ
ステムが使用できるようになる。このＤＲＡＭの例では
データ出力は１２８ビットから成り、これらのビットの
内多くて２つまでが、冗長ビット線からの出力から成
る。
にビットのどれを冗長ビットの１つと置き換えるかを決
定する方法として、ビット誘導を用いる。この方法は、
メモリ・システム１００の製造中にこれをテストして欠
陥ビットを見つけ出すことによって行われる。その後欠
陥ビット線の位置は、通常はレーザ光線を用いて内部に
組み込まれたヒューズを切断することにより、ビット冗
長論理回路１１０に実配線される。データがアクセスさ
れたとき、ビット冗長論理回路１１０は誘導データを提
供し、選択された列内のどのビットが欠陥のあるビット
線からのものであり、冗長ビット線上の冗長ビットによ
って置き換える必要があるかを、誘導論理回路１０８に
指示する。ここで誘導論理回路は、欠陥ビット出力を適
切な冗長ビット出力に置き換える。このようにして誘導
論理回路１０８のデータ出力１１４は、すべての欠陥ビ
ットを冗長ビットで置き換え済みの複数のデータ線を含
む。そこでこのデータ出力１１４は、コンピュータ・シ
ステムが使用できるようになる。このＤＲＡＭの例では
データ出力は１２８ビットから成り、これらのビットの
内多くて２つまでが、冗長ビット線からの出力から成
る。
【００１２】ビット冗長論理回路１１０及びビット・デ
コーダ１０４は、タイミング用のタイミング・ストロー
ブ（ＣＡＳ）を受信する。ＣＡＳは、ビット冗長論理回
路１１０及びビット・デコーダ１０４に向かって進む途
中で、遅延回路１０を通る。遅延回路１０は、ＣＡＳ
が、アドレス信号に対して適切な時間にビット・デコー
ダに到着することを保証するために設けられる。ＣＡＳ
は、誘導データを誘導論理回路１０８に供給するときを
ビット冗長論理回路１１０に知らせ、ビット・デコーダ
１０４にタイミング信号を供給する。
コーダ１０４は、タイミング用のタイミング・ストロー
ブ（ＣＡＳ）を受信する。ＣＡＳは、ビット冗長論理回
路１１０及びビット・デコーダ１０４に向かって進む途
中で、遅延回路１０を通る。遅延回路１０は、ＣＡＳ
が、アドレス信号に対して適切な時間にビット・デコー
ダに到着することを保証するために設けられる。ＣＡＳ
は、誘導データを誘導論理回路１０８に供給するときを
ビット冗長論理回路１１０に知らせ、ビット・デコーダ
１０４にタイミング信号を供給する。
【００１３】ビット冗長論理回路１１０は、ＣＡＳ２信
号も受信する。ＣＡＳ２信号は、ビット冗長論理回路１
１０によって切断されたヒューズと組み合わされ、どの
ビットを置き換えるべきかを決定する。特にＣＡＳ２信
号が、どのビットを置き換えるべきかを制御するために
使用される。ここでビット冗長論理回路１１０は、誘導
論理回路１０８に直接に誘導データを供給し、欠陥ビッ
ト線の出力を適切な冗長ビット線の出力に置き換える。
号も受信する。ＣＡＳ２信号は、ビット冗長論理回路１
１０によって切断されたヒューズと組み合わされ、どの
ビットを置き換えるべきかを決定する。特にＣＡＳ２信
号が、どのビットを置き換えるべきかを制御するために
使用される。ここでビット冗長論理回路１１０は、誘導
論理回路１０８に直接に誘導データを供給し、欠陥ビッ
ト線の出力を適切な冗長ビット線の出力に置き換える。
【００１４】一般に誘導論理回路１０８は、データ・ア
レイ１０２からデータを受け取ると即時にこれをデータ
出力１１４に出力する。誘導データが到着する前にデー
タ・アレイ１０２からデータが到着する場合は、不正確
なデータが一時的に出力されてしまう。そこでデータ出
力１１４での誤りを避けるために、データ・アレイから
データが到着する前に、正しい誘導データが誘導論理回
路１０８に到着する必要がある。そうでないと、適切な
誘導データが到着するまで、不適切なデータがデータ出
力１１４に現れることになる。そのためメモり・システ
ム１００の動作速度は、ビット冗長論理回路１１０が、
正しい誘導データを誘導論理回路１０８に供給する速度
によって制限されることがしばしばある。ビット冗長論
理回路１１０が、ビット・デコーダ１０４及びデータ・
アレイ１０２に比べて大きな伝播遅延をもつときに、こ
のことは特に問題になる。
レイ１０２からデータを受け取ると即時にこれをデータ
出力１１４に出力する。誘導データが到着する前にデー
タ・アレイ１０２からデータが到着する場合は、不正確
なデータが一時的に出力されてしまう。そこでデータ出
力１１４での誤りを避けるために、データ・アレイから
データが到着する前に、正しい誘導データが誘導論理回
路１０８に到着する必要がある。そうでないと、適切な
誘導データが到着するまで、不適切なデータがデータ出
力１１４に現れることになる。そのためメモり・システ
ム１００の動作速度は、ビット冗長論理回路１１０が、
正しい誘導データを誘導論理回路１０８に供給する速度
によって制限されることがしばしばある。ビット冗長論
理回路１１０が、ビット・デコーダ１０４及びデータ・
アレイ１０２に比べて大きな伝播遅延をもつときに、こ
のことは特に問題になる。
【００１５】図２は、本発明の好ましい実施例に従った
メモり・システム３００の概略図である。メモリ・シス
テム３００は、さまざまな用途に使用できる。しかしこ
のメモリ・システムは、メモリ・アレイ及びメモリ・コ
ントローラ論理回路がすべて１つの装置に存在する、統
合されたメモリ・システムに特に応用でき、このとき
に、メモリ・アレイ・インタフェースに対してコントロ
ーラを更に最適化できる。その上好ましい図示した実施
例は、コンピュータ・システムの性能を向上させるため
の組み込みキャッシュ・メモリ・システムに使用でき
る。好ましい実施例のメモリ・システム３００は、ビッ
ト冗長回路の動作性能を増大させることにより、メモリ
・システムの性能を向上させる。この性能向上は、列ア
ドレス・ストローブ信号を分割し、列アドレス信号の１
つを直接にビット冗長論理回路に供給し、他の列アドレ
ス信号より早くビット冗長論理回路用の列アドレス信号
を供給することにより達成される。
メモり・システム３００の概略図である。メモリ・シス
テム３００は、さまざまな用途に使用できる。しかしこ
のメモリ・システムは、メモリ・アレイ及びメモリ・コ
ントローラ論理回路がすべて１つの装置に存在する、統
合されたメモリ・システムに特に応用でき、このとき
に、メモリ・アレイ・インタフェースに対してコントロ
ーラを更に最適化できる。その上好ましい図示した実施
例は、コンピュータ・システムの性能を向上させるため
の組み込みキャッシュ・メモリ・システムに使用でき
る。好ましい実施例のメモリ・システム３００は、ビッ
ト冗長回路の動作性能を増大させることにより、メモリ
・システムの性能を向上させる。この性能向上は、列ア
ドレス・ストローブ信号を分割し、列アドレス信号の１
つを直接にビット冗長論理回路に供給し、他の列アドレ
ス信号より早くビット冗長論理回路用の列アドレス信号
を供給することにより達成される。
【００１６】メモリ・システム３００の主要な要素には
ビット・デコーダ３０４、データ・アレイ３０２、誘導
論理回路３０８、ビット冗長論理回路３１０が含まれ
る。メモリ・システム３００は、タイミング用の列アド
レス・ストローブ（ＣＡＳ）、及びデータ・アレイ３０
２中のデータをアドレスするための複数の列アドレス信
号（ＣＡＳ０、ＣＡＳ１、ＣＡＳ２、及びＣＡＳ３）を
受信する。これらの信号は、一般的にメモり・コントロ
ーラ３０１によって供給される。好ましい実施例では、
メモリ・コントローラ３０１及びメモリ・システム３０
０は単一の装置上に統合され、統合化されたメモリ・シ
ステムを構成する。ＣＡＳ０〜ＣＡＳ３信号は、それぞ
れバッファＬ０〜Ｌ３にラッチされる。バッファは、必
要時にビット・デコーダ３０４がＣＡＳ０〜ＣＡＳ３信
号を使用できることを保証する。
ビット・デコーダ３０４、データ・アレイ３０２、誘導
論理回路３０８、ビット冗長論理回路３１０が含まれ
る。メモリ・システム３００は、タイミング用の列アド
レス・ストローブ（ＣＡＳ）、及びデータ・アレイ３０
２中のデータをアドレスするための複数の列アドレス信
号（ＣＡＳ０、ＣＡＳ１、ＣＡＳ２、及びＣＡＳ３）を
受信する。これらの信号は、一般的にメモり・コントロ
ーラ３０１によって供給される。好ましい実施例では、
メモリ・コントローラ３０１及びメモリ・システム３０
０は単一の装置上に統合され、統合化されたメモリ・シ
ステムを構成する。ＣＡＳ０〜ＣＡＳ３信号は、それぞ
れバッファＬ０〜Ｌ３にラッチされる。バッファは、必
要時にビット・デコーダ３０４がＣＡＳ０〜ＣＡＳ３信
号を使用できることを保証する。
【００１７】データ・アレイ３０２は、ＳＲＡＭ又はＤ
ＲＡＭなどの記憶素子のアレイを含む。組み込みキャッ
シュ・システムなどでの使用に対する好ましい実施例で
は、このメモリはＤＲＡＭアレイを含む。ＤＲＡＭアレ
イは、一般的に「ブロック」と呼ばれる多数のサブアレ
イを含み、各ブロックは、複数のワード線及びビット線
をもつアレイから成る。ＤＲＡＭアレイ構造は、好まし
くは１６ブロックを含み、各ブロックが、１２８本のワ
ード線及び２０４８本のビット線を含む。更に各ブロッ
クは、好ましくは３２本の冗長ビット線を含む。このよ
うにして各ブロックは、１２８本のワード線をもち、各
ワード線は、２０４８ビットに３２の冗長ビットを加え
たものをアクセスする。もちろん他のサイズのメモリ・
アレイも使用でき、特定の用途に応じて選択できる。
ＲＡＭなどの記憶素子のアレイを含む。組み込みキャッ
シュ・システムなどでの使用に対する好ましい実施例で
は、このメモリはＤＲＡＭアレイを含む。ＤＲＡＭアレ
イは、一般的に「ブロック」と呼ばれる多数のサブアレ
イを含み、各ブロックは、複数のワード線及びビット線
をもつアレイから成る。ＤＲＡＭアレイ構造は、好まし
くは１６ブロックを含み、各ブロックが、１２８本のワ
ード線及び２０４８本のビット線を含む。更に各ブロッ
クは、好ましくは３２本の冗長ビット線を含む。このよ
うにして各ブロックは、１２８本のワード線をもち、各
ワード線は、２０４８ビットに３２の冗長ビットを加え
たものをアクセスする。もちろん他のサイズのメモリ・
アレイも使用でき、特定の用途に応じて選択できる。
【００１８】メモリ・システム３００は、必要時に列中
にビットのどれを冗長ビットの１つと置き換えるかを決
定する方法として、ビット誘導を用いる。この方法は、
メモリ・システム３００の製造中にこれをテストして欠
陥ビットを見つけ出すことによって行われる。その後欠
陥ビット線の位置は、通常はレーザ光線を用いて内部に
組み込まれたヒューズを切断することにより、ビット冗
長論理回路３１０に実配線される。データがアクセスさ
れたとき、ビット冗長論理回路３１０は誘導データを提
供し、選択された列内のどのビットが欠陥のあるビット
線からのものであり、冗長ビット線上の冗長ビットによ
って置き換える必要があるかを、誘導論理回路３０８に
指示する。ここで誘導論理回路は、欠陥ビット出力を適
切な冗長ビット出力に置き換える。このようにして誘導
論理回路３０８のデータ出力３１４は、すべての欠陥ビ
ットを冗長ビットで置き換え済みの複数のデータ線を含
む。そこでこのデータ出力３１４は、コンピュータ・シ
ステムが使用できるようになる。組み込みＤＲＡＭキャ
ッシュの例では、データ出力は１２８ビットから成り、
これらのビットの内多くて２つまでが、冗長ビット線か
らの出力から成る。
にビットのどれを冗長ビットの１つと置き換えるかを決
定する方法として、ビット誘導を用いる。この方法は、
メモリ・システム３００の製造中にこれをテストして欠
陥ビットを見つけ出すことによって行われる。その後欠
陥ビット線の位置は、通常はレーザ光線を用いて内部に
組み込まれたヒューズを切断することにより、ビット冗
長論理回路３１０に実配線される。データがアクセスさ
れたとき、ビット冗長論理回路３１０は誘導データを提
供し、選択された列内のどのビットが欠陥のあるビット
線からのものであり、冗長ビット線上の冗長ビットによ
って置き換える必要があるかを、誘導論理回路３０８に
指示する。ここで誘導論理回路は、欠陥ビット出力を適
切な冗長ビット出力に置き換える。このようにして誘導
論理回路３０８のデータ出力３１４は、すべての欠陥ビ
ットを冗長ビットで置き換え済みの複数のデータ線を含
む。そこでこのデータ出力３１４は、コンピュータ・シ
ステムが使用できるようになる。組み込みＤＲＡＭキャ
ッシュの例では、データ出力は１２８ビットから成り、
これらのビットの内多くて２つまでが、冗長ビット線か
らの出力から成る。
【００１９】一般に誘導論理回路３０８は、データ・ア
レイ３０２からデータを受け取ると即時にこれをデータ
出力３１４に出力する。誘導データが到着する前にデー
タ・アレイ３０２からデータが到着する場合は、不正確
なデータが一時的に出力されてしまう。そこでデータ出
力３１４での誤りを避けるために、データ・アレイから
データが到着する前に、正しい誘導データが誘導論理回
路３０８に到着する必要がある。そうでないと、適切な
誘導データが到着するまで、不適切なデータがデータ出
力３１４に現れることになる。そのためメモり・システ
ム３００の動作速度は、ビット冗長論理回路３１０が、
正しい誘導データを誘導論理回路３０８に供給する速度
によって制限されることがしばしばある。ビット冗長論
理回路３１０が、ビット・デコーダ３０４及びデータ・
アレイ３０２に比べて大きな伝播遅延をもつときに、こ
のことは特に問題になる。
レイ３０２からデータを受け取ると即時にこれをデータ
出力３１４に出力する。誘導データが到着する前にデー
タ・アレイ３０２からデータが到着する場合は、不正確
なデータが一時的に出力されてしまう。そこでデータ出
力３１４での誤りを避けるために、データ・アレイから
データが到着する前に、正しい誘導データが誘導論理回
路３０８に到着する必要がある。そうでないと、適切な
誘導データが到着するまで、不適切なデータがデータ出
力３１４に現れることになる。そのためメモり・システ
ム３００の動作速度は、ビット冗長論理回路３１０が、
正しい誘導データを誘導論理回路３０８に供給する速度
によって制限されることがしばしばある。ビット冗長論
理回路３１０が、ビット・デコーダ３０４及びデータ・
アレイ３０２に比べて大きな伝播遅延をもつときに、こ
のことは特に問題になる。
【００２０】ビット冗長論理回路３１０は、タイミング
用のＣＡＳを受信する。特に遅延回路２を経てＣＡＳを
伝送することによって生成された、ビット冗長用列アド
レス・ストローブ（ＣＡＳＢＲ）は、ビット冗長論理回
路３１０用のタイミング・ストローブとして使用され
る。このタイミング・ストローブは、誘導データを誘導
論理回路３０８に供給する時間をビット冗長論理回路３
１０に知らせる。同様に遅延回路１を経てＣＡＳを伝送
することによって生成された、ビット・デコード用の列
アドレス・ストローブ（ＣＡＳＢＤ）は、ビット・デコ
ーダ３０４用のタイミング・ストローブとして使用され
る。
用のＣＡＳを受信する。特に遅延回路２を経てＣＡＳを
伝送することによって生成された、ビット冗長用列アド
レス・ストローブ（ＣＡＳＢＲ）は、ビット冗長論理回
路３１０用のタイミング・ストローブとして使用され
る。このタイミング・ストローブは、誘導データを誘導
論理回路３０８に供給する時間をビット冗長論理回路３
１０に知らせる。同様に遅延回路１を経てＣＡＳを伝送
することによって生成された、ビット・デコード用の列
アドレス・ストローブ（ＣＡＳＢＤ）は、ビット・デコ
ーダ３０４用のタイミング・ストローブとして使用され
る。
【００２１】好ましい実施例に従うと、ビット冗長論理
回路３１０は、ＣＡＳ２信号も受信する。ＣＡＳ２信号
は、ビット冗長論理回路３１０によって切断されたヒュ
ーズと組み合わされ、どのビットを置き換えるべきかを
決定する。そこでビット冗長論理回路３１０は、誘導デ
ータを直接に誘導論理回路３０８に供給し、欠陥ビット
線の出力を適切な冗長ビット線出力に置き換える。１２
８の通常のビット、及び２つの冗長ビットをもつこの好
ましい実施例では、ＣＡＳ２信号は、ビットの内どの２
つの組を置き換えるべきかを制御するために使用され
る。もちろんＣＡＳ０〜ＣＡＳ３のいずれかなどの別の
又は追加の列アドレス信号も、採用するビット置換アル
ゴリズムに対応して使用できる。
回路３１０は、ＣＡＳ２信号も受信する。ＣＡＳ２信号
は、ビット冗長論理回路３１０によって切断されたヒュ
ーズと組み合わされ、どのビットを置き換えるべきかを
決定する。そこでビット冗長論理回路３１０は、誘導デ
ータを直接に誘導論理回路３０８に供給し、欠陥ビット
線の出力を適切な冗長ビット線出力に置き換える。１２
８の通常のビット、及び２つの冗長ビットをもつこの好
ましい実施例では、ＣＡＳ２信号は、ビットの内どの２
つの組を置き換えるべきかを制御するために使用され
る。もちろんＣＡＳ０〜ＣＡＳ３のいずれかなどの別の
又は追加の列アドレス信号も、採用するビット置換アル
ゴリズムに対応して使用できる。
【００２２】前述のように出力の誤りを避けるために
は、ビット冗長論理回路３１０の誘導データは、データ
・アレイ３０２からのデータの前に到着する必要があ
る。ビット冗長論理回路３１０を通る伝播遅延が、ビッ
ト・デコーダ３０４及びデータ・アレイ３０２を通る伝
播遅延より大きいとき、この問題は特に難しくなる。こ
の場合、ＣＡＳタイミング信号及び列アドレス信号の到
着時間は、誘導データの到着を制御するために重要であ
る。ビット冗長論理回路３１０の出力が、データ・アレ
イ３０２の出力より前に供給されるように、ビット冗長
論理回路３１０に必要な信号が到着することが特に望ま
れる。したがって、ビット冗長論理回路３１０を通るす
べての伝播遅延を補うために、ＣＡＳタイミング信号及
び列アドレス信号が十分に早く到着することが望まし
い。好ましい実施例ではＣＡＳ信号は、２つの遅延回
路、遅延回路１及び遅延回路２を使用してＣＡＳＢＲ、
及びＣＡＳＢＤに分割される。遅延回路２が、遅延回路
１より小さい遅延をもつように選択され、ビット冗長論
理回路３１０は、ビット・デコーダ３０４がＣＡＳＢＤ
を受け取る前にＣＡＳＢＲを受け取る。遅延回路２が、
遅延回路１の半分かそれ以下の伝播遅延をもつことが望
ましい。
は、ビット冗長論理回路３１０の誘導データは、データ
・アレイ３０２からのデータの前に到着する必要があ
る。ビット冗長論理回路３１０を通る伝播遅延が、ビッ
ト・デコーダ３０４及びデータ・アレイ３０２を通る伝
播遅延より大きいとき、この問題は特に難しくなる。こ
の場合、ＣＡＳタイミング信号及び列アドレス信号の到
着時間は、誘導データの到着を制御するために重要であ
る。ビット冗長論理回路３１０の出力が、データ・アレ
イ３０２の出力より前に供給されるように、ビット冗長
論理回路３１０に必要な信号が到着することが特に望ま
れる。したがって、ビット冗長論理回路３１０を通るす
べての伝播遅延を補うために、ＣＡＳタイミング信号及
び列アドレス信号が十分に早く到着することが望まし
い。好ましい実施例ではＣＡＳ信号は、２つの遅延回
路、遅延回路１及び遅延回路２を使用してＣＡＳＢＲ、
及びＣＡＳＢＤに分割される。遅延回路２が、遅延回路
１より小さい遅延をもつように選択され、ビット冗長論
理回路３１０は、ビット・デコーダ３０４がＣＡＳＢＤ
を受け取る前にＣＡＳＢＲを受け取る。遅延回路２が、
遅延回路１の半分かそれ以下の伝播遅延をもつことが望
ましい。
【００２３】システム性能を向上させるために、更に列
アドレス信号も早い時点でビット冗長論理回路３１０に
供給される。ビット冗長論理回路３１０は、列アドレス
信号を使用して置換されるビットの選択を制御する。ビ
ット冗長論理回路３１０が使用するために選択される列
アドレス信号は、できるだけ早期にメモり・コントロー
ラ３０１から得られる信号である必要がある。説明した
実施例では、ビット冗長論理回路３１０はＣＡＳ２を使
用しており、その理由は、この信号が、他の列アドレス
信号が利用可能になるよりもかなり前に、メモリ・コン
トローラ３０１から利用可能になるからである。好まし
い実施例の統合メモリ・システムは、ＣＡＳ２信号をバ
ッファＬ２をバイパスさせて、直接にビット冗長論理回
路３１０に伝送している。これにより、ＣＡＳ０〜ＣＡ
Ｓ３信号がビット・デコーダ３０４に到着するより十分
前に、ＣＡＳ２がビット冗長論理回路３１０に到着する
ことを保証する。好ましい実施例では、ＣＡＳ０〜ＣＡ
Ｓ３信号がビット・デコーダ３０４に到着するより３〜
５ナノ秒前に、ＣＡＳ２がビット冗長論理回路３１０に
到着する。従来技術でビット冗長回路を実現しているも
のでは、列アドレス信号が、ビット冗長論理回路とビッ
ト・デコーダとの両方に同時に到着している。
アドレス信号も早い時点でビット冗長論理回路３１０に
供給される。ビット冗長論理回路３１０は、列アドレス
信号を使用して置換されるビットの選択を制御する。ビ
ット冗長論理回路３１０が使用するために選択される列
アドレス信号は、できるだけ早期にメモり・コントロー
ラ３０１から得られる信号である必要がある。説明した
実施例では、ビット冗長論理回路３１０はＣＡＳ２を使
用しており、その理由は、この信号が、他の列アドレス
信号が利用可能になるよりもかなり前に、メモリ・コン
トローラ３０１から利用可能になるからである。好まし
い実施例の統合メモリ・システムは、ＣＡＳ２信号をバ
ッファＬ２をバイパスさせて、直接にビット冗長論理回
路３１０に伝送している。これにより、ＣＡＳ０〜ＣＡ
Ｓ３信号がビット・デコーダ３０４に到着するより十分
前に、ＣＡＳ２がビット冗長論理回路３１０に到着する
ことを保証する。好ましい実施例では、ＣＡＳ０〜ＣＡ
Ｓ３信号がビット・デコーダ３０４に到着するより３〜
５ナノ秒前に、ＣＡＳ２がビット冗長論理回路３１０に
到着する。従来技術でビット冗長回路を実現しているも
のでは、列アドレス信号が、ビット冗長論理回路とビッ
ト・デコーダとの両方に同時に到着している。
【００２４】このようにしてビット冗長論理回路３１０
は、ビット・デコーダ３０４が列アドレス信号ＣＡＳ０
〜ＣＡＳ３、及びタイミング・ストローブＣＡＳＢＤを
受け取る前に、ＣＡＳ２などの必要な列アドレス信号、
及びタイミング・ストローブＣＡＳＢＲを受け取る。こ
のことは、データ・アレイ出力より前に誘導データが誘
導論理回路３０８に到着することを保証する。これによ
り、誘導倫理回路３０８のデータ出力３１４における誤
りの可能性が減少する。
は、ビット・デコーダ３０４が列アドレス信号ＣＡＳ０
〜ＣＡＳ３、及びタイミング・ストローブＣＡＳＢＤを
受け取る前に、ＣＡＳ２などの必要な列アドレス信号、
及びタイミング・ストローブＣＡＳＢＲを受け取る。こ
のことは、データ・アレイ出力より前に誘導データが誘
導論理回路３０８に到着することを保証する。これによ
り、誘導倫理回路３０８のデータ出力３１４における誤
りの可能性が減少する。
【００２５】上記のように本発明の好ましい実施例は、
性能が改善されたビット冗長誘導構造をもつメモリを提
供する。
性能が改善されたビット冗長誘導構造をもつメモリを提
供する。
【図１】従来技術のメモリ・システム１００の概略を示
す図である。
す図である。
【図２】本発明の好ましい実施例に従ったメモリ・シス
テム３００の概略を示す図である。
テム３００の概略を示す図である。
１００ 従来技術によるメモリ・システム ３００ 本発明の好ましい実施例に従ったメモリ・シ
ステム
ステム
───────────────────────────────────────────────────── フロントページの続き (72)発明者 マーク・ベイレイ アメリカ合衆国85226、アリゾナ州チャン ドラー、ノース・ダスティン・レイン 1161 (72)発明者 チャールズ・エドワード・ドレイク アメリカ合衆国05489、バーモント州アン ダーヒル、私書箱 21 (72)発明者 ピーター・ジョウエル・ジェンキンズ アメリカ合衆国05446、バーモント州コル チェスター、ジャスティン・モーガン・ド ライブ 16
Claims (7)
- 【請求項１】コンピュータ・システムに使用されるメモ
リ・システムであって、（ａ）アドレス信号入力及びタ
イミング信号入力を有するビット冗長誘導構造と、
（ｂ）複数のアドレス信号入力及びタイミング信号入力
を有するメモリ・データ・アレイと、（ｃ）前記ビット
冗長誘導構造の前記タイミング信号入力にタイミング信
号を伝える第１のタイミング信号経路と、（ｄ）前記メ
モリ・データ・アレイの前記タイミング信号入力に前記
タイミング信号を伝える第２のタイミング信号経路であ
って、前記第１のタイミング信号経路より大きい伝播遅
延を有する前記第２のタイミング信号経路と、を含むメ
モリ・システム。 - 【請求項２】（ａ）前記メモリ・データ・アレイの前記
複数のアドレス信号入力に複数のアドレス信号を伝える
複数のアドレス信号経路と、（ｂ）前記ビット冗長誘導
構造に前記複数のアドレス信号の少なくとも１つを伝え
るビット冗長アドレス信号経路であって、前記複数のア
ドレス信号経路より小さい伝播遅延を有する前記ビット
冗長アドレス信号経路と、を更に含む、請求項１に記載
のメモリ・システム。 - 【請求項３】前記タイミング信号が列アドレス・ストロ
ーブである、請求項１に記載のメモリ・システム。 - 【請求項４】前記複数のアドレス信号経路が、複数のア
ドレス信号バッファを含み、前記ビット冗長アドレス信
号経路が、前記複数のアドレス信号バッファをバイパス
する、請求項２に記載のメモリ・システム。 - 【請求項５】前記複数のアドレス信号経路が、複数の列
アドレス信号経路から成る、請求項２に記載のメモリ・
システム。 - 【請求項６】コンピュータ・システムに使用される統合
ＤＲＡＭメモリ・システムであって、（ａ）列アドレス
信号入力及びタイミング信号入力を有するビット冗長誘
導構造と、（ｂ）複数の列アドレス信号入力及びタイミ
ング信号入力を有するメモリ・データ・アレイと、
（ｃ）第１の遅延を経て前記メモリ・データ・アレイの
前記タイミング信号入力にタイミング信号を供給し、更
に前記第１の遅延よりも小さい第２の遅延を経て前記ビ
ット冗長誘導構造の前記タイミング信号入力にタイミン
グ信号を供給する第１の回路構造と、（ｄ）前記メモリ
・データ・アレイの前記複数の列アドレス信号入力に複
数の列アドレス信号を供給し、前記ビット冗長誘導構造
の前記列アドレス信号入力に、前記複数の列アドレス信
号の少なくとも１つを、前記複数の列アドレス信号の前
記少なくとも１つが前記メモリ・データ・アレイに供給
される前に供給する、第２の回路構造と、を含む統合Ｄ
ＲＡＭメモリ・システム。 - 【請求項７】前記第２の回路構造が更に複数のバッファ
を含み、前記複数の列アドレス信号の前記少なくとも１
つが、前記複数のバッファの対応するバッファをバイパ
スし、前記ビット冗長誘導構造に直接に接続される、請
求項６に記載の統合ＤＲＡＭメモリ・システム。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US08/681,152 US5708613A (en) | 1996-07-22 | 1996-07-22 | High performance redundancy in an integrated memory system |
| US08/681152 | 1996-07-22 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1069797A true JPH1069797A (ja) | 1998-03-10 |
| JP3457506B2 JP3457506B2 (ja) | 2003-10-20 |
Family
ID=24734066
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18136897A Expired - Fee Related JP3457506B2 (ja) | 1996-07-22 | 1997-07-07 | メモリ・システム |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5708613A (ja) |
| JP (1) | JP3457506B2 (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5946214A (en) * | 1997-07-11 | 1999-08-31 | Advanced Micro Devices | Computer implemented method for estimating fabrication yield for semiconductor integrated circuit including memory blocks with redundant rows and/or columns |
| US6289438B1 (en) | 1998-07-29 | 2001-09-11 | Kabushiki Kaisha Toshiba | Microprocessor cache redundancy scheme using store buffer |
| US6542418B2 (en) * | 2001-06-26 | 2003-04-01 | International Business Machines Corporation | Redundant memory array having dual-use repair elements |
| KR100490084B1 (ko) * | 2002-09-12 | 2005-05-17 | 삼성전자주식회사 | 효율적인 리던던시 구제율을 갖는 반도체 메모리 장치 |
| EP1536431A1 (de) * | 2003-11-26 | 2005-06-01 | Infineon Technologies AG | Anordnung mit einem Speicher zum Speichern von Daten |
| US20120173921A1 (en) * | 2011-01-05 | 2012-07-05 | Advanced Micro Devices, Inc. | Redundancy memory storage system and a method for controlling a redundancy memory storage system |
| DE102016015836B4 (de) * | 2016-09-22 | 2025-04-17 | Infineon Technologies Ag | Vorrichtung, die einen Überlagerungsmechanismus umfasst, System mit Vorrichtungen, die jeweils einen Überlagerungsmechanismus mit einer individuellen programmierbaren Verzögerung umfassen, oder Verfahren zum Überlagern von Daten |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| US4740923A (en) * | 1985-11-19 | 1988-04-26 | Hitachi, Ltd | Memory circuit and method of controlling the same |
| US5228003A (en) * | 1988-04-15 | 1993-07-13 | Seiko Epson Corporation | Semiconductor memory |
| US4870622A (en) * | 1988-06-24 | 1989-09-26 | Advanced Micro Devices, Inc. | DRAM controller cache |
| JPH02146195A (ja) * | 1988-11-28 | 1990-06-05 | Nec Corp | 半導体記憶装置 |
| DE69024680T2 (de) * | 1989-03-17 | 1996-08-01 | Matsushita Electronics Corp | Halbleiter-Speichereinrichtung |
| GB8906354D0 (en) * | 1989-03-20 | 1989-05-04 | Inmos Ltd | Memory accessing |
| JP2614514B2 (ja) * | 1989-05-19 | 1997-05-28 | 三菱電機株式会社 | ダイナミック・ランダム・アクセス・メモリ |
| US5134616A (en) * | 1990-02-13 | 1992-07-28 | International Business Machines Corporation | Dynamic ram with on-chip ecc and optimized bit and word redundancy |
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| KR930006622B1 (ko) * | 1990-09-04 | 1993-07-21 | 삼성전자 주식회사 | 반도체 메모리장치 |
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| US5379261A (en) * | 1993-03-26 | 1995-01-03 | United Memories, Inc. | Method and circuit for improved timing and noise margin in a DRAM |
| US5369622A (en) * | 1993-04-20 | 1994-11-29 | Micron Semiconductor, Inc. | Memory with isolated digit lines |
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| JP3386547B2 (ja) * | 1994-01-26 | 2003-03-17 | 株式会社東芝 | リダンダンシ回路装置 |
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-
1996
- 1996-07-22 US US08/681,152 patent/US5708613A/en not_active Expired - Fee Related
-
1997
- 1997-07-07 JP JP18136897A patent/JP3457506B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP3457506B2 (ja) | 2003-10-20 |
| US5708613A (en) | 1998-01-13 |
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