JPH1064889A - 半導体装置のエッチング方法 - Google Patents

半導体装置のエッチング方法

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JPH1064889A
JPH1064889A JP9122583A JP12258397A JPH1064889A JP H1064889 A JPH1064889 A JP H1064889A JP 9122583 A JP9122583 A JP 9122583A JP 12258397 A JP12258397 A JP 12258397A JP H1064889 A JPH1064889 A JP H1064889A
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Abstract

(57)【要約】 【課題】ポリシリコンに対して選択的で、制御し易い金
属シリサイドのエッチング用プロセスを得る。 【解決手段】HCl:Cl2 の容積流量比率が3:1乃
至5:1の範囲内を呈示するHClとCl2 の混合ガス
で生成したプラズマを用いた金属シリサイドとポリシリ
コンとの複合材のドライエッチングにおいて、金属シリ
サイドがポリシリコンよりも速い割合で除去されるよう
になる。

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明は、ポリシリコン膜を
覆う金属シリサイドの複合材をエッチングするプロセス
に関するものである。
【0002】
【従来の技術】半導体装置は、その速度や性能を向上す
るためより小型、より薄くなるように強いられてきた。
このサイズに対する要求は、製造者にその技術の向上を
挑むものである。一般に50〜300nmの膜厚の金属
シリサイド(例えば、TiSix、TaSIx、MoS
ix、又はWSix)は、50〜400nmのポリシリ
コン表面層上に形成される。この膜は、シリカ(SiO
2 )膜により先に形成された膜から絶縁されている。シ
リカ膜は比較的薄く、例えば約10〜30nmである。
重要なことの1つは、パターンを表面に転写するような
エッチングを行なうことである。エッチングにおいて重
要なことは、(a)異方性のプロファイルを備えた所望
のパターンを形成する(すなわち、スムーズな垂直のエ
ッチング面を生成する);(b)エッチングした表面を
汚染しない;(c)オーバーエッチングの際シリカ層に
損傷を与えない;(d)エッチングされる表面の全面に
亘って均一にエッチングされることである。
【0003】いくつかのタイプのエッチング方式と、多
数のエッチング化学的手法がある。最も一般的な2つの
ドライエッチングプロセスは、プラズマエッチング及び
反応性イオンエッチングである。これらの中で、反応性
イオンエッチングは、高分解能なフォトレジスト・パタ
ーンを導電物質内に転写できるため一般的に好ましい。
これは荷電性イオンがマスク表面に垂直に影響を及ぼし
てエッチングされるため、パターンに対して極めて効果
的な異方性制御を可能とするためである。反応性イオン
のエッチングは、通常、以下のような条件下で行われ
る:すなわち、30〜200mTorrのエッチングガ
ス圧、20〜100sccmのエッチングガス流量比
率、−10℃〜−120℃範囲内の低温度(米国特許第
5,259,923号参照)又は、50℃〜130℃範
囲内の比較的高温度(米国特許第5,354,416号
参照)。
【0004】この技術分野で用いるエッチングガスの組
成は変更されるが、一般には、フッ素又は塩素の化学的
性質に基づいている。米国特許第5,110,408号
は、プラズマをSF6 、CH2 2 、Cl2 のガスで生
成したプラズマエッチング・プロセスについて述べてい
る。塩素は、反応生成物による堆積物を除去し、かつエ
ッチング・プロセスの選択性を増すことによってシリカ
の薄膜を保護するとされている。
【0005】米国特許第5,200,028号では、類
似の組成のガスを使用しているが、シリサイド膜及びポ
リシリコン膜のエッチング用としてHBr:F*比率の
異なる割合を用いている。
【0006】米国特許第5,219,485号では、シ
リサイド層のエッチングにHCl,BCl3 及びCl2
の混合物を使用している。HCl:BCl3 :Cl2
容積流量比率は75:(30〜40):(25〜40)
の範囲内である。BCl3 :Cl2 の比率は少なくとも
1:1とされている。ポリシリコン層はBCl3 を用い
ないでエッチングされる。必要であれば、NF3 を添加
してエッチング速度を加速することができる。シリサイ
ド:ポリシリコンの(1〜2):1、好ましくは、ほぼ
2:1のエッチング速度比率(R)を達成するようにプ
ロセスを実施することが全般に指摘されている。この明
細書において、除去速度はおよそ90−110nm/ 分
(例えばcol.8,line8)台と引用されてい
る。
【0007】米国特許第5,223,085号には、流
量30〜200sccm、圧力0.1〜1Pa、50〜
500Wのマイクロ波電力で、HClとCl2 を用いた
プラズマ・エッチングが開示されている。Cl2 :HC
lの比率は2:1(すなわちHClの比率はCl2
0.5である)。
【0008】米国特許第5,259,923号には、2
つ、場合により3つのエッチングガスの使用について記
載されている。最初のガスはF、SF6 、又はNF3
ら選択される。オプションの2番目のガスは、HCl,
HBr,Cl2 ,Br,又はCCl4 から選択される。
3番目のガスは、2番目のガスと不活性ガス、窒素、酸
素、四塩化シリコン、又は一酸化炭素の組合わせであ
る。SF6 :Cl2 の比率は、流量20〜150scc
m、温度−10℃〜−120℃、圧力5〜150mTo
rrにて4:6乃至7:3以内である。シリカに対する
100%塩化ガスを用いたエッチング速度は12nm/
分と報告されている。20%のSF6 及び80%のCl
2 の使用によって、シリカのエッチング速度が36nm
/分に加速された。WSixについてのエッチング速度
は、対応するシリカのエッチング速度の70nm/分に
対して、25℃で350nm/分であった。温度を−3
0℃に下げると、シリサイドのエッチング速度は300
nm/分に下がり、シリカのエッチング速度も60nm
/分とわずかに低減した。
【0009】米国特許第5,354,416号にも同様
に、フッ素、塩素、SF6 又はNF3 をエッチングガス
として使用した結果、エッチングプロセス中における反
応生成物の堆積が減少したことについて記述してある。
除去速度は、温度−60℃〜−150℃,ガス圧1〜1
0mTorrにおいて約300nm/分であった。
【0010】
【発明が解決しようとする課題】上記従来のエッチング
ガスの組成とエッチングプロセスについては、製造プロ
セスを加速するためエッチング速度を上げることが要望
される。塩素をベースとする代表的なエッチング方式は
約500nm/分のエッチング速度を有している。この
ようなプロセスは、金属シリサイド層が相当厚く、その
ため、エッチング時間が長くなるような場合には有効で
あった。しかしながら、最新の膜は一層薄くなってい
る。最新の金属シリサイド層は厚さが約30〜75nm
である。従来のエッチングプロセスは、ポリシリコン層
に対するシリサイド層のエッチング選択性が低いため、
この膜厚ではあまりにもエッチング速度が速すぎる。ま
た、このエッチング時間は最新の膜からなるデバイスに
要求される高度の正確さでの制御には余りにも短かすぎ
る。
【0011】したがって、ポリシリコンに対してシリサ
イドが選択的で一層制御し易い金属シリサイドのエッチ
ングプロセスは有用と考えられる。
【0012】本発明は、上記課題を解決するためになさ
れたものであり、その目的とするところは、金属シリサ
イドとポリシリコンの複合材中の金属シリサイド層にパ
ターンをエッチングするための選択的プロセスを提供す
ることにある。
【0013】
【課題を解決するための手段】本発明によるプロセス
は、金属シリサイドとポリシリコンの複合材中のポリシ
リコン層よりも速いレートで、金属シリサイド層をエッ
チングすることを含み、同エッチング・プロセスには、
前記金属シリサイド膜を、HCl:Cl2 の容積流量比
率が3:1乃至6:1の範囲内で設定されたHClとC
2 の混合ガス流で生成したプラズマに接触させること
を含んでいる。
【0014】本発明のプロセスは、金属シリサイドとポ
リシリコンの複合材中の金属シリサイドを選択的にエッ
チングを行なうため容易に制御可能なプロセスを提供す
るものである。このような選択性は、設計者に従来実現
されなかったプロファイルと可能性を提供する。
【0015】
【発明の実施の形態】本発明は、金属シリサイドとポリ
シリコンの複合材中の金属シリサイド膜に対して、HC
lと塩素(Cl2 )を含むエッチングガスを用いて選択
的エッチングを行なうためのプロセスに関し、HCl:
Cl2 の容積流量比率は3:1乃至5:1の範囲内であ
る。なるべくなら、容積流量比率は3:1乃至4:1の
範囲内であり、エッチングガスにはBCl3 は含まれ
ず、また米国特許第5,219,485号におけるよう
な必要もないことが好ましい。このエッチングガスは、
金属シリサイドがポリシリコンに対し選択的であり(す
なわち、金属シリサイドをポリシリコンよりも高速度で
除去する)かつ、通常のエッチング条件の下で、ゆっく
りと一層制御し易い速度で物質を除去するようにする。
実効的な効果は、金属シリサイドとポリシリコンの複合
材中の金属シリサイドの薄膜に対して損傷の危険性が極
力低く、制御が容易で、効率的なプロセスである。
【0016】いったん、金属シリサイド層が除去される
と、エッチングされた表面をさらにプロセスすることが
できる。ポリシリコン層のさらなるエッチングが必要な
場合は、エッチングガスの相対比率を3未満のHCl:
Cl2 比率に調整すればよい。エッチングされた表面に
は、同一又は異なるパターンでマスクされた他の物質
(導通性又は絶縁性)による中間コーティングを与える
ことができ、3未満のHCl対Cl2 比率でエッチング
することが可能になる。
【0017】一般に、本発明によってエッチングした導
電性の複合材は、ポリシリコンの第2層の上に金属シリ
サイドを含有する第1層を有している。金属シリサイド
膜は、チタン(TiSix)タンタル(TaSix)モ
リブデン(MoSix)又はタングステン(WSix)
をベースにしており、適当な堆積方法、例えば、CVD
(化学気相成長)、蒸着、イオンガス、又はスパッター
・コーティングによってポリシリコンの膜上に堆積され
る。
【0018】通常、金属シリサイド膜は約20〜200
nm、好ましくは約50〜150nmの範囲内の膜厚を
呈示する。下層ポリシリコンの層は約20〜200n
m、好ましくは約50〜150nmの範囲内の膜厚を呈
示する。いくつかの複合材の中で、ポリシリコン層は、
約5〜50nm範囲内の膜厚を有する絶縁層(例えば、
シリカ)の上に堆積される。
【0019】複合材は、時には、自然酸化物によってコ
ーティングされている。このような場合、自然酸化物層
は、最初のエッチング用ガス流にエッチング・アクセラ
レータとしてのNF3 などを添加することによって除去
できる。NF3 の量は、少量、例えば約0.01〜10
vol%、好ましくは1〜6vol%でよい。NF3
エッチング速度を加速し、かつ自然酸化物の膜を迅速に
除去する。しかし、エッチング・アクセラレータの追加
使用は、自然酸化物のコーティングを除去する必要があ
る場合だけに限るよう注意する必要がある。
【0020】反応生成物がエッチングした表面内又はエ
ッチングチャンバ内に堆積した場合、NF3 又は酸素
(O2 )のような類似の少量のエッチング・アクセラレ
ータを、時折エッチング用ガス流に添加すればよい。N
3 と酸素は、ポリマーの堆積物と反応して、加工物や
チャンバーから容易に流出する揮発性の化合物を生成す
る。
【0021】本発明のプロセスによりエッチングされる
導電性金属シリサイドとポリシリコンの複合材は、相当
数の用途を持ついくつかの物理的形状を呈示する。複合
材の好対象例として、バイポーラ、CISFET(密着
型イメージセンサ電界効果トランジスタ)集積回路、ゲ
ート電極、単一レベル多層配線、抵抗、埋設端子、自己
整合エミッタ・自己整合エミッタ−コンタクト構造、M
OSFET集積回路が含まれる。本発明の選択エッチン
グ・プロセスは、CMOSの製造時に特に有効である。
【0022】この種の技術分野において、マスキング物
質が金属シリサイド層上に所定パターンで被覆される。
次いで、プラズマ又は反応性イオンストリーム形状のエ
ッチングガスがマスクされた表面に照射される。エッチ
ングガスはエッチャントが無くなるまで、マスキング物
質によって保護されない物質の除去を続ける。本発明
は、マスキング材を特定するものではない。
【0023】プラズマ又は反応性イオンエッチングの生
成に使用するいかなる方法や装置はすべて、本発明のプ
ロセスに用いることができる。エッチングを実施するた
めの特に好ましい方法は、誘導的に結合された高密度プ
ラズマ反応性イオンエッチング(ICHDPRIE)を
用いる手法である。
【0024】本発明によるエッチングプロセスは、マス
クの寸法を大幅に変更することなく金属シリサイド層の
プラズマエッチングに適した条件で行われる。このIC
HDPRIE用として、適切なエッチング条件を表1に
示す。
【0025】
【表1】
【0026】実施例 実施例1−5 実施例1−5において、タングステンシリサイドとポリ
シリコンとの複合材のサンプルは、異なる流量HClと
塩素を用いて誘導的に結合されたプラズマエッチングに
供される。表2は、それぞれ各層の除去比率を示してい
る。特記しない限り、すべての流量はsccm(標準立
方センチメートル毎分)で表され、また、すべての除去
比率は、nm/分単位で測定したものである。酸素を3
sccm添加し、反応生成物の堆積を制御するようにし
た。他のすべての条件は同じである。
【0027】
【表2】
【0028】相対除去比率についての実験によると、エ
ッチングガスのHCl含有量を増やすと、タングステン
・シリサイドとポリシリコンの双方とも除去比率が低減
した。1未満の除去比率において、タングステン・シリ
サイドはポリシリコンよりも遅れて除去された。しかし
ながら、HCl:Cl2 とのガス流量比率3において、
相対除去比率は変化し、タングステン・シリサイドはポ
リシリコンよりも一層速く除去された。選択性における
このような変化は驚くべきことで予期しなかったことで
ある。
【0029】この発明は上記実施例に限定されるもので
はなく、発明の要旨を変えない範囲で種々変形実施可能
なことは勿論である。
【0030】
【発明の効果】以上、詳述したようにこの発明によれ
ば、金属シリサイドとポリシリコンの複合材中の金属シ
リサイド層内のパターンをエッチングするための選択的
プロセスを提供できる。
───────────────────────────────────────────────────── フロントページの続き (71)出願人 591209109 シーメンス・アクチェンゲゼルシャフト SIEMENS AKTIENGESEL LSCHAFT ドイツ連邦共和国、80333 ミュンヘン、 ヴィッテルズバッハ・プラッツ 2 (71)出願人 000003078 株式会社東芝 神奈川県川崎市幸区堀川町72番地 (72)発明者 ピーター・ホー アメリカ合衆国、 ニューヨーク州 10504、 アーモンク(番地なし) イン ターナショナル・ビジネス・マシーンズ・ コーポレイション内 (72)発明者 大岩 徳久 神奈川県川崎市幸区小向東芝町1番地 株 式会社東芝研究開発センター内 (72)発明者 ビリンダー・グレバル アメリカ合衆国、 ニュージャージー州 08830、 イセリン、 サウス、 ウッ ド・アベニュー 186 シーメンス・コン ポーネンツ・インコーポレイテッド知的財 産部内 (72)発明者 ブルノ・シュプラー アメリカ合衆国、 ニュージャージー州 08830、 イセリン、 サウス、 ウッ ド・アベニュー 186 シーメンス・コン ポーネンツ・インコーポレイテッド知的財 産部内 (72)発明者 ウォルデマー・ココン アメリカ合衆国、 ニューヨーク州 10504、 アーモンク(番地なし) イン ターナショナル・ビジネス・マシーンズ・ コーポレイション内 (72)発明者 ガダループ・ウィルトシャー アメリカ合衆国、 ニューヨーク州 10504、 アーモンク(番地なし) イン ターナショナル・ビジネス・マシーンズ・ コーポレイション内

Claims (13)

    【特許請求の範囲】
  1. 【請求項1】 エッチング作用により金属シリサイドと
    ポリシリコンとの複合材中のポリシリコン膜よりも速い
    割合で金属シリサイド膜をエッチングするプロセスであ
    って、 前記金属シリサイド膜を、HCl:Cl2 の流量比率が
    3:1乃至5:1の範囲内に設定されたHClとCl2
    の混合ガス流で生成したプラズマと接触させる工程を含
    むことを特徴とする半導体装置のエッチング方法。
  2. 【請求項2】 前記ガス流は本質的にHClとCl2
    から成ることを特徴とする請求項1記載の半導体装置の
    エッチング方法。
  3. 【請求項3】 前記ガス流は、さらにNF3 を含むこと
    を特徴とする請求項1記載の半導体装置のエッチング方
    法。
  4. 【請求項4】 前記ガス流は、さらにO2 を含むことを
    特徴とする請求項1記載の半導体装置のエッチング方
    法。
  5. 【請求項5】 前記プラズマは誘導結合により生成され
    ることを特徴とする請求項1記載の半導体装置のエッチ
    ング方法。
  6. 【請求項6】 前記金属シリサイド膜のプロセス温度は
    20°〜60℃の範囲内にあることを特徴とする請求項
    5記載の半導体装置のエッチング方法。
  7. 【請求項7】 前記金属シリサイド膜のプロセス温度は
    40°〜60℃の範囲内にあることを特徴とする請求項
    6記載の半導体装置のエッチング方法。
  8. 【請求項8】 前記流量比率は、3:1〜4:1の範囲
    内であることを特徴とする請求項1記載の半導体装置の
    エッチング方法。
  9. 【請求項9】 エッチング作用により金属シリサイドと
    ポリシリコンとの複合材中のポリシリコン膜よりも速い
    割合で金属シリサイド膜をエッチングするプロセスであ
    って、 前記金属シリサイド膜を、40℃〜60℃の範囲内の温
    度でHCl:Cl2 の流量比率が3:1〜5:1の範囲
    内に設定されたHClとCl2 の混合ガス流で生成した
    反応性イオンのストリームと接触させる工程を含むこと
    を特徴とする半導体装置のエッチング方法。
  10. 【請求項10】 マスキングされた金属シリサイドとポ
    リシリコンとの複合材をエッチングするプロセスであっ
    て、 前記複合材を、NF3 とHCl及びCl2 から成るガス
    流で生成したプラズマ又は反応性イオンのストリーム
    に、前記複合材から自然酸化膜を除去できる十分な時間
    の間、接触させる工程と、 前記NF3 のガス流を遮断する工程と、 前記複合材を、HCl:Cl2 の流量比率が3:1〜
    5:1の範囲内をなすHClとCl2 から成る混合ガス
    流で生成したプラズマ又は反応性イオンのストリーム
    に、前記複合材のマスキングされない領域から前記金属
    シリサイドを除去し得る十分な時間の間接触させること
    により、前記金属シリサイド膜を前記ポリシリコンより
    も速い割合でエッチングする工程とからなることを特徴
    とする半導体装置のエッチング方法。
  11. 【請求項11】 前記HCl:Cl2 の流量比率を3未
    満の値に変更することをさらに包含することを特徴とす
    る請求項10記載の半導体装置のエッチング方法。
  12. 【請求項12】 前記ガス流は本質的にHClとCl2
    とから成ることを特徴とする請求項10記載の半導体装
    置のエッチング方法。
  13. 【請求項13】 前記ガス流は、さらに酸素を含むこと
    を特徴とする請求項12記載の半導体装置のエッチング
    方法。
JP12258397A 1996-05-13 1997-05-13 半導体装置のエッチング方法 Expired - Fee Related JP3300632B2 (ja)

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JPH1064889A true JPH1064889A (ja) 1998-03-06
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US (1) US5874363A (ja)
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KR (1) KR100262809B1 (ja)
DE (1) DE69734626T2 (ja)
TW (1) TW334595B (ja)

Families Citing this family (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6872322B1 (en) 1997-11-12 2005-03-29 Applied Materials, Inc. Multiple stage process for cleaning process chambers
US6136211A (en) 1997-11-12 2000-10-24 Applied Materials, Inc. Self-cleaning etch process
US6797188B1 (en) 1997-11-12 2004-09-28 Meihua Shen Self-cleaning process for etching silicon-containing material
US6322714B1 (en) 1997-11-12 2001-11-27 Applied Materials Inc. Process for etching silicon-containing material on substrates
EP0932190A1 (en) * 1997-12-30 1999-07-28 International Business Machines Corporation Method of plasma etching the tungsten silicide layer in the gate conductor stack formation
US6372151B1 (en) 1999-07-27 2002-04-16 Applied Materials, Inc. Storage poly process without carbon contamination
US6527968B1 (en) * 2000-03-27 2003-03-04 Applied Materials Inc. Two-stage self-cleaning silicon etch process
EP1156519A1 (en) * 2000-05-16 2001-11-21 Semiconductor 300 GmbH & Co. KG Gate etch process for 12 inch wafers
US7084066B1 (en) * 2000-07-03 2006-08-01 Cypress Semiconductor Corporation Method of uniformly etching refractory metals, refractory metal alloys and refractory metal silicides
EP1195802A1 (en) * 2000-10-06 2002-04-10 Semiconductor300 GmbH & Co KG Process for forming conductor lines on a semiconductor product
US6905800B1 (en) 2000-11-21 2005-06-14 Stephen Yuen Etching a substrate in a process zone
US6852242B2 (en) 2001-02-23 2005-02-08 Zhi-Wen Sun Cleaning of multicompositional etchant residues
JP5037766B2 (ja) * 2001-09-10 2012-10-03 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
US9307648B2 (en) * 2004-01-21 2016-04-05 Microcontinuum, Inc. Roll-to-roll patterning of transparent and metallic layers
US7674103B2 (en) 2005-01-21 2010-03-09 Microcontinuum, Inc. Replication tools and related fabrication methods and apparatus
US7833389B1 (en) 2005-01-21 2010-11-16 Microcontinuum, Inc. Replication tools and related fabrication methods and apparatus
US8293430B2 (en) 2005-01-27 2012-10-23 Applied Materials, Inc. Method for etching a molybdenum layer suitable for photomask fabrication
WO2007001977A2 (en) * 2005-06-20 2007-01-04 Microcontinuum, Inc. Systems and methods for roll-to-roll patterning
CA2643510C (en) 2006-02-27 2014-04-29 Microcontinuum, Inc. Formation of pattern replicating tools
US8118946B2 (en) * 2007-11-30 2012-02-21 Wesley George Lau Cleaning process residues from substrate processing chamber components
US8845912B2 (en) 2010-11-22 2014-09-30 Microcontinuum, Inc. Tools and methods for forming semi-transparent patterning masks
US9589797B2 (en) 2013-05-17 2017-03-07 Microcontinuum, Inc. Tools and methods for producing nanoantenna electronic devices

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5219485A (en) * 1985-10-11 1993-06-15 Applied Materials, Inc. Materials and methods for etching silicides, polycrystalline silicon and polycides
US5354416A (en) * 1986-09-05 1994-10-11 Sadayuki Okudaira Dry etching method
US4778563A (en) * 1987-03-26 1988-10-18 Applied Materials, Inc. Materials and methods for etching tungsten polycides using silicide as a mask
JPH0277124A (ja) * 1988-06-29 1990-03-16 Tokyo Electron Ltd ドライエッチング方法
JPH0383335A (ja) * 1989-08-28 1991-04-09 Hitachi Ltd エッチング方法
JP2673380B2 (ja) * 1990-02-20 1997-11-05 三菱電機株式会社 プラズマエッチングの方法
JP3127454B2 (ja) * 1990-08-08 2001-01-22 ソニー株式会社 シリコン系被エッチング材のエッチング方法
US5169487A (en) * 1990-08-27 1992-12-08 Micron Technology, Inc. Anisotropic etch method
US5322812A (en) * 1991-03-20 1994-06-21 Crosspoint Solutions, Inc. Improved method of fabricating antifuses in an integrated circuit device and resulting structure
JP3210359B2 (ja) * 1991-05-29 2001-09-17 株式会社東芝 ドライエッチング方法
US5358601A (en) * 1991-09-24 1994-10-25 Micron Technology, Inc. Process for isotropically etching semiconductor devices
US5387556A (en) * 1993-02-24 1995-02-07 Applied Materials, Inc. Etching aluminum and its alloys using HC1, C1-containing etchant and N.sub.2
US5543362A (en) * 1995-03-28 1996-08-06 Motorola, Inc. Process for fabricating refractory-metal silicide layers in a semiconductor device

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Publication number Publication date
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US5874363A (en) 1999-02-23
KR100262809B1 (ko) 2000-09-01
EP0807968B1 (en) 2005-11-16
DE69734626T2 (de) 2006-08-10
EP0807968A2 (en) 1997-11-19

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