JPH1063830A - 画像処理回路 - Google Patents

Abstract

(57)【要約】 【課題】 回転処理された画像を構成する画素のデータ
を簡易な構成で高速に転送する。 【解決手段】 マトリックス状に設けられたＰＰＥは、
画像１３５の複数の画素ラインの各々の複数の画素の各
々に対応して画素のデータを記憶する。基準線（ｘ軸
等）との成す角度が指定された角度θとなる直線ｌ₁ 〜
ｌ_n を画素ラインの画素間隔で画像１３５の全領域を覆
うように複数想定し、想定した複数の直線の各々に対応
する位置に位置する画素のデータが出力されるようにＰ
ＰＥを制御する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、画像処理回路に係
り、より詳しくは、画像を回転させるための基準となる
基準線に対して指定された角度だけ該画像を回転する画
像処理回路に関する。

【０００２】

【従来の技術及び発明が解決しようとする課題】一般
に、アフィン変換においては、出力する画像メモリのア
ドレスがランダムに変化するため、処理の途中において
ディジタル微分解析器（ＤＤＡ（DigitalDifferential
Analyzer ））によりメモリアドレスの計算をしなが
ら、画像データの書き込みを行なうことが必要となる。
ラスタ画像の拡大、縮小、回転などのアフィン変換を行
なう画像処理装置において、画像メモリに対するランダ
ムなメモリアクセスのため、処理が遅いという問題があ
った。

【０００３】かかる事実に鑑み、特開昭６３−２６２７
７２号公報には、ラスタ画像のアフィン変換を行なう画
像処理装置において、微小増分パラメータΔｎに対して
２×ｎ本の出力用ＦＩＦＯバッファを備えることによ
り、出力画像メモリに対するランダムアクセスをなくす
発明が提案されている。

【０００４】しかし、ＦＩＦＯバッファから出力画像メ
モリへのデータ転送は、２×ｎ本のＦＩＦＯバッファを
すべてカスケード状に接続したシリアル転送となり、出
力用ＦＩＦＯバッファから出力画像メモリへのデータ転
送に時間がかかるという問題があった。

【０００５】また、特開昭６２−２０６６７８号公報で
は、アフィン変換における画像の回転処理において２次
元状に配置した演算アレイを用いて上記ＤＤＡ処理を行
なう並列データ処理方式が提案されている。

【０００６】しかし、この方式においては、個々の演算
要素において別々にアフィン変換の演算を行なうため、
演算回路が大型化し、演算アレイの規模を大きくするこ
とができないという問題があった。また、回転による画
素データの移動を演算アレイの内部で行なうため、移動
処理が複雑化し、パイプライン処理には適さないという
問題があった。

【０００７】本発明は、上記事実に鑑み成されたもの
で、回転処理された画像を構成する画素のデータを簡易
な構成で高速に転送することの可能な画像処理回路を提
案することを目的とする。

【０００８】

【課題を解決するための手段】上記目的達成のため請求
項１記載の発明は、画像を回転させるための基準となる
基準線に対して指定された角度だけ該画像を回転する画
像処理回路であって、前記画像の複数の画素ラインの各
々の複数の画素の各々に対応してマトリックス状に設け
られ、かつ、対応する画素のデータを記憶する複数の記
憶手段と、前記複数の記憶手段の各々に対応して設けら
れ、かつ、対応する記憶手段に記憶された画素のデータ
を出力する複数の出力手段と、前記基準線との成す角度
が前記指定された角度となる直線を前記画素ラインの画
素間隔で前記画像の全領域を覆うように複数想定し、想
定した複数の直線の各々に対応する位置に位置する画素
のデータが出力されるように前記複数の出力手段を制御
する制御手段と、を備えている。

【０００９】請求項２記載の発明は、請求項１記載の発
明において、前記複数の出力手段の各々は、前記想定さ
れた直線に対応して定められた出力手段が前記制御手段
により該直線に対応してグループにまとまるためのデー
タを入力することを開始条件として、他の出力手段との
該グループにまとまるためのデータの入出力により該グ
ループにまとまり、前記制御手段は、前記想定された直
線に対応して定められた出力手段に前記データを出力す
ることにより、前記複数の出力手段を前記想定した直線
に対応してグループにまとめ、前記直線に対応する位置
に位置する画素のデータが該グループにまとまった出力
手段から出力されるように制御することを特徴とする。

【００１０】請求項３記載の発明は、請求項１又は請求
項２記載の発明において、前記複数の出力手段は、前記
複数の記憶手段に対応してマトリックス状に配置され、
前記制御手段は、前記マトリックス状に配置された複数
の出力手段を前記指定された角度に応じて各行又は各列
毎に一括して制御することを特徴とする。

【００１１】請求項４記載の発明は、請求項１又は請求
項２記載の発明において、前記複数の出力手段は、前記
複数の記憶手段に対応してマトリックス状に配置され、
前記複数の記憶手段は、前記指定された角度に応じて予
め９０°回転した前記画像を構成する複数の画素のデー
タを記憶し、前記制御手段は、前記マトリックス状に配
置された複数の出力手段を各行毎に一括して制御するこ
とを特徴とする。

【００１２】請求項５記載の発明は、請求項１乃至請求
項４の何れか１項に記載の発明において、前記画像は、
基準画像に対して指定された領域を囲む最小の矩形領域
又は該矩形領域を複数のブロックに分割して定まること
を特徴とする。

【００１３】請求項６記載の発明は、請求項１乃至請求
項５の何れか１項に記載の発明において、前記出力手段
により出力されたデータ及び他の画像を構成する画素の
データに基づいて、前記画像を前記他の画像に合成する
合成手段を更に備えたことを特徴とする。

【００１４】請求項７記載の発明は、請求項６記載の発
明において、前記合成手段により前記画像が前記他の画
像に合成される前に、前記出力手段により出力されたデ
ータに基づいて前記画像を拡大又は縮小する拡大縮小手
段を更に備えたことを特徴とする。

【００１５】即ち、請求項１記載の発明に係る画像処理
回路は、画像を回転させるための基準となる基準線に対
して指定された角度だけ該画像を回転する。

【００１６】複数の記憶手段は、画像の複数の画素ライ
ンの各々の複数の画素の各々に対応してマトリックス状
に設けられており、各記憶手段は、対応する画素のデー
タを記憶する。

【００１７】なお、画像は、請求項５記載の発明のよう
に、基準画像に対して指定された領域を囲む最小の矩形
領域又は該矩形領域を複数のブロックに分割して定ま
る。

【００１８】また、本発明は、上記複数の記憶手段の各
々に対応して複数の出力手段を設け、各出力手段は、対
応する記憶手段に記憶された画素のデータを出力する。

【００１９】そして、制御手段は、基準線との成す角度
が指定された角度となる直線を画素ラインの画素間隔で
画像の全領域を覆うように複数想定し、想定した複数の
直線の各々に対応する位置に位置する画素のデータが出
力されるように複数の出力手段を制御する。

【００２０】ここで、想定した複数の直線の各々に対応
する位置に位置する画素のデータが出力されるように複
数の出力手段を制御するには、請求項２記載の発明のよ
うに、複数の出力手段の各々は、想定された直線に対応
して定められた出力手段が前記制御手段により該直線に
対応してグループにまとまるためのデータを入力するこ
とを開始条件として、他の出力手段との該グループにま
とまるためのデータの入出力により該グループにまとま
るようにし、制御手段は、想定された直線に対応して定
められた出力手段に前記データを出力することにより、
複数の出力手段を前記想定した直線に対応してグループ
にまとめ、該直線に対応する位置に位置する画素のデー
タが該グループにまとまった出力手段から出力されるよ
うに制御する。

【００２１】なお、請求項３記載の発明のように、複数
の出力手段は、複数の記憶手段に対応してマトリックス
状に配置され、制御手段は、マトリックス状に配置され
た複数の出力手段を前記指定された角度に応じて各行又
は各列毎に一括して制御してもよく、請求項４記載の発
明のように、複数の出力手段は、複数の記憶手段に対応
してマトリックス状に配置され、複数の記憶手段は、指
定された角度に応じて予め９０°回転した前記画像を構
成する複数の画素のデータを記憶し、制御手段は、マト
リックス状に配置された複数の出力手段を各行毎に一括
して制御するようにしてもよい。

【００２２】そして、出力手段により出力された画素の
データを複数の直線の各々毎に順に整列すれば、該整列
した画素のデータで構成された画像は元の画像を指定さ
れた角度回転させたものとなる。

【００２３】このように、基準線との成す角度が指定さ
れた角度となる直線を画素ラインの画素間隔で画像の全
領域を覆うように複数想定し、想定した複数の直線の各
々に対応する位置に位置する画素のデータが出力される
ように複数の出力手段を制御することにより画像の回転
処理を行うことから、アドレスを計算してランダムに画
素のデータを読み出さなくとも画像を回転処理すること
ができ、画像を高速に回転処理することができる。

【００２４】また、出力手段により出力された画素のデ
ータを複数の直線の各々毎に順に記憶すれば、該記憶し
た画素のデータで構成された画像は元の画像を指定され
た角度回転させたものとなるので、記憶した画素のデー
タを基準方向に並列に読み出すことができ、回転処理さ
れた画像を構成する画素のデータを高速に転送すること
ができる。

【００２５】よって、請求項６記載の発明のように、合
成手段により、出力手段により出力されたデータ及び他
の画像を構成する画素のデータに基づいて、前記画像を
前記他の画像に合成する際のデータ転送は、出力手段に
より出力された画素のデータの転送となるため、回転処
理する際に、該合成した画像を記憶するメモリへのデー
タアクセスが不要となると共に、画像の回転処理後に直
ちに画像を合成処理することができる。

【００２６】なお、請求項７記載の発明のように拡大縮
小手段により、前記合成手段により前記画像が前記他の
画像に合成される前に、前記出力手段により出力された
データに基づいて前記画像を拡大又は縮小するようにし
てもよい。

【００２７】

【発明の実施の形態】以下、本発明の実施の形態を図面
を参照して詳細に説明する。

【００２８】本形態の画像処理装置は図示しないコンピ
ュータを備え、このコンピュータには、図１に示す表示
装置ＰＣが接続されている。表示装置ＰＣの画面には、
画像を表示する第１のウインドウ（以下、Ｗｉｎ１とい
う）、画像を表示する第２のウインドウ（以下、Ｗｉｎ
２という）、及び表示された画像に対して施す処理を指
示するメニューバーＭＢが設けられている。なお、本形
態では、メニューバーＭＢには、移動バーＭ₁ 、回転バ
ーＭ₂ 、縮小バーＭ₃ 、拡大バーＭ₄ 、及び実行バーＭ
₅ がある。

【００２９】次に、前述したコンピュータの制御系を説
明する。本制御系は、図４に示すように、入力画像メモ
リ１０、画素プロセッサアレイ２０、第１のバッファメ
モリ３０、補間処理回路４０、第２のバッファメモリ５
０、マスクデータ格納メモリ６０、描画処理回路７０、
及び出力画像メモリ８０を備えている。なお、本制御系
では、入力画像メモリ１０、画素プロセッサアレイ２
０、第１のバッファメモリ３０、補間処理回路４０、第
２のバッファメモリ５０、描画処理回路７０、及び出力
画像メモリ８０の順にこれらがパイプライン状に接続さ
れている。なお、マスクデータ格納メモリ６０は描画処
理回路７０に接続されている。

【００３０】次に、画素プロセッサアレイ２０を詳細に
説明する。画素プロセッサアレイ２０は、図５に示すよ
うに、画素プロセッサアレイコア１６、コラム制御回路
１７、ロー制御回路１８、バスインターフェイス１９、
及びＣＰＵ１５を備えている。

【００３１】画素プロセッサアレイコア１６は、画素プ
ロセッサエレメント（以下、ＰＰＥという）をＭ×Ｎ
個、マトリックス状に配列して構成している。

【００３２】コラム制御回路１７は画素プロセッサアレ
イコア１６の各コラムから選択的にＭ個のＰＰＥとデー
タのやり取りを行なう。ロー制御回路１８は画素プロセ
ッサアレイコア１６の各ローから選択的にＮ個のＰＰＥ
とデータのやり取りを行なう。バスインターフェイス１
９は、ＣＰＵ１５からの指示に従って、コラム制御回路
１７あるいはロー制御回路１８に格納されているデータ
を読み出したり、また書き込んだりするための回路であ
る。

【００３３】次に、画素プロセッサアレイコア１６を説
明する。画素プロセッサアレイコア１６は、図６（ｂ）
に示すように、ＰＰＥ２７をＭ×Ｎ個、マトリックス状
に配列して構成し、各ＰＰＥ２７は、図６（ａ）に示す
ように、上側のＰＰＥへのインターフェイス（ＮＣ）２
１、右側のＰＰＥ２７へのインターフェイス（ＷＣ）２
２、下側のＰＰＥへのインターフェイス（ＳＣ）２３、
左側のＰＰＥ２７へのインターフェイス（ＥＣ）２４、
各コラムに対して１本設けらる共通バス２５、各ローに
対して１本設けられる共通バス２６を備えている。

【００３４】コラム共通バス２５はコラム制御回路１７
に接続される。また、ロー共通バス２６はロー制御回路
１８に接続される。

【００３５】上側のＰＰＥへのインターフェイス（Ｎ
Ｃ）２１、右側のＰＰＥ２７へのインターフェイス（Ｗ
Ｃ）２２、下側のＰＰＥへのインターフェイス（ＳＣ）
２３、左側のＰＰＥ２７へのインターフェイス（ＥＣ）
２４は、それぞれ、ｐ本の制御線とｑ本のデータ線から
なる。また、コラム共通バス（ＣＣＢ）２５およびロー
共通バス（ＲＣＢ）２６は、それぞれ、ｒ本の制御線と
ｓ本のデータ線からなる。

【００３６】ＰＰＥ２７を更に説明する。ＰＰＥ２７
は、図７に示されるように、メモリ回路４７、レジスタ
ファイル４８、ＡＬＵ４９、命令デコード／実行回路５
５、フラグ回路５１、入出力制御回路５２を備えてい
る。命令デコード／実行回路５５は、メモリ回路４７中
に蓄えられた命令をフェッチして、デコードし、実行す
る。また、メモリ回路４７に蓄えられたデータはレジス
タファイル４８に読み出され、ＡＬＵ４９で処理され
る。ＡＬＵ４９での処理の結果は、フラグ回路５１に反
映され、命令デコード／実行回路５５に入力されて、条
件判断に用いられる。また、命令デコード／実行回路５
５は、入出力制御回路５２を介してデータ転送を制御す
る。入出力制御回路５２は、上下左右のＰＰＥとのイン
ターフェイス信号（ＮＣ，ＷＣ，ＳＣ，ＥＣ）やコラム
共通バス（ＣＣＢ）およびロー共通バス（ＲＣＢ）を介
したデータ転送を制御する。

【００３７】次に、本形態の作用を説明する。本形態で
は、図１〜図３に示すように、Ｗｉｎ１に表示された画
像１００を回転、縮小して、Ｗｉｎ２に合成する場合を
例にとり説明する。なお、縮小に代えて、拡大してもよ
い。

【００３８】図示しないマウスをクリックした状態でカ
ーソルＣを移動させてＷｉｎ１で画像１００を抽出す
る。次に、カーソルＣで移動バーＭ₁ を選択してクリッ
クした後、画像１００をＷｉｎ２にコピーする。この場
合、図２に示すように、Ｗｉｎ２では画像１００の輪郭
形状１００Ｃが表示される。

【００３９】次に、カーソルＣで回転バーＭ₂ を選択し
てクリックした後、カーソルＣにより輪郭形状１００Ｃ
を回転させることにより、回転角度を指定する。これに
より、図３に示すように、Ｗｉｎ２には、指定された角
度だけ回転された輪郭形状１００ＣＲが表示される。な
お、回転角度は、回転の基準となる基準線（Ｘ軸方向の
線）に対応して定まる。図３では、回転角度としてθ
（本形態では、０度≦θ≦４５度）が指定されている。

【００４０】次に、カーソルＣで縮小バーＭ₂ を選択し
てクリックすると共に図示しないキーボードにより縮小
倍率を入力する。これにより、図１に示すように、Ｗｉ
ｎ２には、指定された縮小倍率だけ縮小された輪郭形状
１２０Ｆが表示される。

【００４１】そして、以上のように処理を指定した後、
カーソルＣで実行バーＭ₅ を選択してクリックすると、
一連の処理が実行される。

【００４２】ここで、入力画像メモリ１０にはＷｉｎ１
に表示された画像（画像１００を含む）を構成する画素
のデータが記憶されている。画素プロセッサアレイ２０
によって、入力画像メモリ１０に記憶されている画素の
データのうち、図１〜図３及び図８（ａ）に示すよう
に、画像１００を囲む最小の矩形領域１３０に対応する
画素のデータが読み出される。

【００４３】次に、最小の矩形領域１３０を説明する。
図１に示すＷｉｎ２内の輪郭形状１２０Ｆ内の画素座標
（ｘ_i ，ｙ_i ）は、Ｗｉｎ２内の画像１００における画
素座標（Ｘ_i ，Ｙ_i ）を用いると、アフィン変換式
（１）により関係付けられる。

【００４４】

【数１】

【００４５】なお、ａ、ｂ、ｎ、ｃ、ｄ、ｅ、ｆは、画
素座標（Ｘ_i ，Ｙ_i ）を画素座標（ｘ_i ，ｙ_i ）に変換
するための値である。

【００４６】一方、（１）式を逆変換すると、画素座標
（Ｘ_i ，Ｙ_i ）は、画素座標（ｘ_i，ｙ_i ）を用いる
と、（２）式により与えられる。

【００４７】

【数２】

【００４８】このように、Ｗｉｎ１内の画像１００の画
素座標が求められるので、画像１００を囲む最小の矩形
領域１３０の境界が求められる。

【００４９】このように、画素プロセッサアレイ２０
は、入力画像メモリ１０から最小の矩形領域１３０の画
素のデータを読み出すと、矩形領域１３０に対応する画
像を、後述するように、高速に回転処理する。これによ
り、回転処理された矩形領域１３０に対応する画像の画
素データが第１のバッファメモリ３０に書き込まれる。

【００５０】第１のバッファメモリ３０に書き込まれた
画素のデータは、補間処理回路４０によって、読み出さ
れた後、指定された縮小倍率だけ縮小されて、第２のバ
ッファメモリ５に書き込まれる。なお、第２のバッファ
メモリ５に書き込まれた画素のデータは、図８（ｂ）に
符号１４０により示されている。

【００５１】描画処理回路７０は、回転縮小された画素
データ１４０と、図１に示すＷｉｎ２の輪郭形状１２０
Ｆに対応するマスクデータ１５０（図７（ｃ）参照）
と、をＡＮＤ処理した結果を出力画像メモリ８０に書き
込む。

【００５２】なお、マスクデータ１５０は、前述した実
行バーＭ₅ が選択されてクリックされたときに決定さ
れ、輪郭形状１２０Ｆの部分が１で構成され、他の部分
は０で構成されている。よって、画素データ１４０と、
マスクデータ１５０と、をＡＮＤ処理すると、画像デー
タ１４０の内、輪郭形状１２０Ｆに対応する部分の画素
データ１４５のみが出力画像メモリ８０に書き込まれ
る。

【００５３】以上により、本発明においてアフィン変換
は、入力画像メモリと出力画像メモリに対して、画素の
矩形領域に対するデータのアクセスはシーケンシャルと
なり、ワード単位で転送を行うので、処理が高速とな
る。

【００５４】また、アフィン変換処理が画素プロセッサ
アレイ、補間処理回路、描画処理回路の異なるハードウ
ェア資源を用いてパイプライン的に処理可能である。

【００５５】次に、画素プロセッサアレイ２０の処理を
詳細に説明する。回転処理を始める前に最小の矩形領域
１３０に対応する画素のデータは、各ＰＰＥに格納され
る。なお、画素のデータは、ＣＰＵ１５により、コラム
制御回路１７及びロー制御回路１８が制御されて、各Ｐ
ＰＥに格納される。

【００５６】このように画素データを格納すると、図８
（ａ）に示す矩形領域１３０の左側境界に位置する画素
のデータが、図６（ｂ）の紙面右側に位置するＰＰＥに
格納され、矩形領域１３０の右側の境界に位置する画素
のデータが図６（ｂ）の紙面左側に位置するＰＰＥに格
納される。よって、マトリックス状に配列されたＰＰＥ
には、図９（ａ）に示すように、図８（ａ）に示す矩形
領域１３０の画像と基準線と直交する線に対して反転し
た画像１３５の画素の順に該画素のデータが格納され
る。

【００５７】そして、画素プロセッサアレイ２０のＣＰ
Ｕ１５は、図９（ａ）に示すにように、回転処理の際、
基準線との成す角度が指定された角度θとなる直線ｌ
（ｌ₁〜ｌ_n ）を、該基準線の方向に位置する画素間隔
で、画像１３５を含むように複数想定し、想定した複数
の直線の各々毎に、該直線に対応する位置に位置する画
素のデータを各ＰＰＥから出力させる。

【００５８】即ち、画像１３５の画像に対して、（１）
式で表されるアフィン変換の回転成分θを施したもの
が、図９（ｂ）に示す画像１７０である。そして、上記
基準線との成す角度が指定された角度となる直線は、画
像１７０の第１のバッファメモリ３０のラスタ方向（Ｘ
軸方向（矢印参照））になるように、すなわち、第１の
バッファメモリ３０のワードおよびワード中のビットの
配列がシーケンシャルにアクセスできるように、画像１
３５上で想定される。

【００５９】ここで、各ＰＰＥにおいて、図１０に示す
ように、上記直線ｌ_n （例えば、原点（０，０）から
（２３，４））に対応する位置に位置する画素は、黒い
点で示される。なお、図１０の格子がＰＰＥに対応す
る。そして、前述したように設定した複数の直線を１つ
つづ選択し、該１つづつ選択した直線に対応する位置に
位置する画素のデータをＰＰＥから出力させる。

【００６０】次に、上記のようにＰＰＥから画素のデー
タを出力させる方法を説明する。図１０において、直線
ｌ_n の傾きをΔｙとすると、直線ｌ_n に対応する位置に
位置する画素（格子）を次のように決定する。即ち、初
期値として２Δｙ−１、２Δｙ、及び２Δｙ−２を用意
する。最初に、２Δｙ−１の符号に応じて２Δｙ及び２
Δｙ−２の何れか一方を選択して加算する。２Δｙ−１
が負であれば２Δｙを２Δｙ−１に加算し、２Δｙ−１
が正であれば２Δｙ−２を２Δｙ−１に加算する。次か
らは、加算値に、該加算値の符号に応じて２Δｙ及び２
Δｙ−２の何れか一方を選択して加算することを繰り返
す。

【００６１】ここで、このように加算する毎に、図１０
のｘが１増えることに対応させ、加算値が０より大きく
なる毎にｙの値が１増えるようにすれば、直線ｌ_n に対
応する位置に位置する画素が決定される。

【００６２】例えば、図１０に示す例で、傾きをΔｙを
１／６とする。最初は、直線ｌ_n の始点（０，０）が選
択される。

【００６３】ｘ＝０のとき２Δｙ−１＜０であるので、
次のｘ座標（ｘ＝１）に対応するｙの値は、２Δｙ−１
＋２Δｙ＝４Δｙ−１＜０であり、（１，０）が選択さ
れる。

【００６４】ｘ＝１のとき４Δｙ−１＜０であるので、
次のｘ座標（ｘ＝２）に対応するｙの値は、４Δｙ−１
＋２Δｙ＝６Δｙ−１＝０であり、（２，０）が選択さ
れる。

【００６５】ｘ＝２のとき６Δｙ−１＝０であるので、
次のｘ座標（ｘ＝３）に対応するｙの値は、６Δｙ−１
＋２Δｙ＝８Δｙ−１＞０であり、（３，１）が選択さ
れる。

【００６６】ｘ＝３のとき８Δｙ−１＞０であるので、
次のｘ座標（ｘ＝４）に対応するｙの値は、８Δｙ−１
＋２Δｙ−２＝１０Δｙ−３＜０であり、（４，１）が
選択される。

【００６７】以上を順に繰り返して、直線ｌ_n に対応す
る位置に位置する画素を選択する。以上を実行するた
め、各ＰＰＥは割り当てられた画素のデータと、傾きに
関する情報Δｙを記憶し、ＣＰＵ１５は図１１（図１
２）に示した制御ルーチンを実行し、各ＰＰＥは、図１
３に示した制御ルーチンを実行する。

【００６８】即ち、ＣＰＵ１５は、図１１のステップ２
００で、図９（ａ）に示す左側の境界（ＢＤ）上の点を
始点とした直線に位置する画素のデータの出力処理を実
行し、ステップ３００で、図９（ａ）に示す下側の境界
（ＤＣ）上の点を始点とした直線に位置する画素のデー
タの出力処理を実行する。

【００６９】次に、ステップ２００の処理を図１２を参
照して詳細に説明する。ステップ２０２で、図９（ａ）
に示す左側の境界（ＢＤ）上の点を始点とした直線を識
別する変数Ｃを０に初期化し、ステップ２０４で、変数
Ｃを１インクリメントとすることにより、１つの直線を
選択する。

【００７０】ステップ２０６で、回転する領域の左側の
境界上の変数Ｃに対応する点（選択された直線上に対応
する位置に位置する点）を始点として選び、ステップ２
０８で、選んだ始点に対応するＰＰＥに残差ｅ_i として
初期値（２Δｙ−１）を出力する。

【００７１】これにより、後述するように、選択された
直線に対応する位置に位置するＰＰＥのみが出力フラグ
をオンになると共に、選択された直線に対応する位置に
位置するＰＰＥの全てについて出力フラグがオンになっ
たとき終了信号を出力する。

【００７２】このように終了信号を入力すると、ステッ
プ２１０が肯定判定となって、ステップ２１２で、画素
のデータの出力指示信号を各ＰＰＥに出力する。これに
より、フラグがオンになっているＰＰＥのみが画素のデ
ータ（現在選択されている直線に対応する位置に位置す
る画素のデータ）を出力する。出力された画素のデータ
は、第１のバッファメモリ３０に書き込まれる。なお、
ステップ２１４で、次の処理のため、各ＰＰＥのフラグ
をオフする指示信号を出力する。

【００７３】ステップ２１６で、変数Ｃが、図９（ａ）
に示す左側の境界（ＢＤ）上の点を始点とした直線の総
数Ｃ₀ 以上か否かを判断する。変数Ｃが総数Ｃ₀ より小
さければ、図９（ａ）に示す左側の境界（ＢＤ）上の点
を始点とした直線の全てについて前述したＰＰＥの出力
フラグをＯＮする処理していないので、ステップ２０４
に戻って、以上の処理（ステップ２０４〜２１６）を実
行する。

【００７４】一方、変数Ｃが総数Ｃ₀ 以上であれば、図
９（ａ）に示す左側の境界（ＢＤ）上の点を始点とした
直線の全てについて前述したＰＰＥの出力フラグをＯＮ
する処理したので、本ルーチンを終了する。

【００７５】なお、ステップ３００は、ステップ２００
の図９（ａ）に示す左側の境界（ＢＤ）上の点を始点と
した直線を、図９（ａ）に示す下側の境界（ＤＣ）上の
点を始点とした直線に代えて実行するので、詳細な説明
は省略する。

【００７６】次に、各ＰＰＥが実行する処理を説明す
る。図１３のステップ２５２で、残差ｅ_i を入力したか
否かを判断し、残差ｅ_i を入力した場合には、ステップ
２５４で、残差ｅ_i を左隣から入力したか否かを判断す
る。

【００７７】なお、前述したように始点として選ばれた
ＰＰＥ（図１０の座標（０．０））は、ＣＰＵ１５から
残差ｅ_i として初期値（２Δｙ−１）を入力するので、
この場合は、左隣から残差ｅ_i を入力したと判定する。

【００７８】左隣から残差ｅ_i を入力した場合には、入
力した残差ｅ_i ＜０であるので、該ＰＰＥに対応する画
素は、現在選択されている直線に対応する位置に位置す
るので、ステップ２５６で、出力フラグをオンにする。
ステップ２５８で、残差ｅ_iに２Δｙを加算したものを
新たな残差ｅ_i とし、ステップ２６０で、残差ｅ_i が０
より小さいか否かを判断する。

【００７９】残差ｅ_i が０より小さい場合には、右隣を
選択するが、現画素が境界上の場合があるので、ステッ
プ２６４で、この画素が右の境界がどうかを判断する。
右の境界であれば、ステップ２７２で、終了信号を出力
して終了し、右の境界でなければ、ステップ２６６で、
右隣へ残差ｅ_i を出力して終了する。例えば、（０，
０）のＰＰＥは、（１，０）のＰＰＥに残差ｅ_i を出力
する。これにより、（１，０）のＰＰＥも同様に処理を
実行して、（２，０）のＰＰＥに残差ｅ_i を出力する。

【００８０】ステップ２６０で、残差ｅ_i が０より小さ
いと判定されなかった場合、即ち、残差ｅ_i が０以上で
あれば、上隣を選択するが、現画素が境界上の場合があ
るので、ステップ２６８で、この画素が上の境界かどう
かを判断する。上側の境界であれば、ステップ２７２
で、終了信号を出力して終了し、上側の境界でなけれ
ば、ステップ２７０で、上隣へ残差ｅ_i を出力して終了
する。例えば、座標（２，０）のＰＰＥは、（２，１）
に残差ｅ_i を出力する。なお、座標（２，１）のＰＰＥ
が本ルーチンを実行した場合には、ステップ２５４が否
定判定されてステップ２６２、２６４、を介して、ステ
ップ２６６で、座標（３，１）のＰＰＥに残差ｅ_i を出
力する。

【００８１】更に、ステップ２５４で、左隣のＰＰＥ２
７から入力したと判定されなかった場合、即ち、下隣の
ＰＰＥ２７から入力した場合（図１０の座標（３．１）
等）には、ステップ２６２で、入力した残差ｅ_i から２
を減算して、ステップ２６４に進む。

【００８２】以上説明したように、各ＰＰＥは他のＰＰ
Ｅに残差ｅ_i の入出力により左隣から残差ｅ_i を入力し
て出力フラグをオンすることにより、現在選択されてい
る直線に対応してグループにまとまり、画素のデータの
出力指示信号入力した場合に、まとまったグループ内の
ＰＰＥが画素のデータ（現在選択されている直線に対応
する位置に位置する画素のデータ）を出力し、個々のＰ
ＰＥにおいて別々にアフィン変換の演算を行なわないの
で、ＰＰＥを小規模に実現でき、ひいては大規模な画素
プロセッサアレイの構築が容易であるという効果があ
る。

【００８３】更に、本形態の画素プロセッサアレイはパ
イプライン処理に適しているという効果がある。

【００８４】なお、以上説明した実施の形態では、指定
された角度θが、０度≦θ≦４５度が指定された場合を
例にとり説明したが、本発明はこれに限定されるもので
ない。

【００８５】ここで、図１４に示されるように、ｘ軸方
向に対する回転成分を０度≦θ≦１８０度に限って考え
ることができる。図１０から理解されるように、回転角
度θと１つのラスタ成分をなす点の集合に関して、以下
のことが言える。

【００８６】（ｉ）０度≦θ≦４５度および１３５度≦
θ≦１８０度では、１つのラスタ成分をなす点の集合は
ｘ座標に対して１対１に対応づけられる。

【００８７】（ｉｉ）４５度≦θ≦１３５度では、１つ
のラスタ成分をなす点の集合はｙ座標に対して１対１に
対応づけられる。

【００８８】この場合分けにより画素プロセッサアレイ
２０を用いてラスタの回転成分を読み出すことを考える
と、（ｉ）の場合には各ｘ座標に対して並列に、すなわ
ちｙ軸方向に読み出すのが効率的であり、（ｉｉ）の場
合には各ｙ座標に対して並列に、すなわちｘ軸方向に読
み出すのが効率的である。この理由は、上記の様に読み
出せば、処理の並列性がより高くなるからである。

【００８９】従って、画素プロセッサアレイコア１６か
らの読み出しは、（ｉ）の場合ロー制御回路１８を通じ
て読み出し、（ｉｉ）の場合コラム制御回路１７を通じ
て読み出すようにする。

【００９０】更に、コラム制御回路１７かあるいはロー
制御回路１８のどちらか一方がない構成としてしてもよ
い。コラム制御回路１７がない場合の構成では、対応す
るコラム共通バス（ＣＣＢ）２５も不必要である。この
場合にはアフィン変換の回転成分θを０度≦θ≦１８０
度に限って考えたとき、上と同様の議論から、 （ｉ）０度≦θ≦４５度および１３５度≦θ≦１８０度
では、１つのラスタ成分をなす点の集合はｘ座標に対し
て１対１に対応づけられ、ｙ座標に対して１対多に対応
づけられる。そこでそのまま処理して、ロー共通バス１
８から出力する。

【００９１】（ｉｉ）４５度≦θ≦１３５度では、１つ
のラスタ成分をなす点の集合はｙ座標に対して１対１に
対応づけられ、ｘ座標に対して１対多に対応づけられ
る。そこで、入力画像をあらかじめ９０度回転して、見
かけ上画素プロセッサアレイ２での回転処理が０度≦θ
≦４５度および１３５度≦θ≦１８０度になるようにし
て画素プロセッサアレイ２で処理を行ない、ロー共通バ
ス１８から出力する。その後に、回転した画像を第１の
バッファメモリ３上でさらに−９０度回転して、望みの
回転処理を得る。

【００９２】なお、ロー制御回路１８がない場合も同様
に行えばよい。ところで、入力画像メモリ、第１のバッ
ファメモリ、第２のバッファメモリ、マスクメモリ、出
力画像メモリは、すべてあるいは一部、１つの画像メモ
リの異なるアドレス領域を空間的に分割して割当てるこ
とにより、共有するようにしてもよい。

【００９３】また、１つの画像メモリのお互いに重複す
るアドレス領域を次分割で用いることによって、共有す
るようにしてもよい。即ち、画素プロセッサアレイコア
に記憶可能な画像より矩形領域の画像が大きい場合に
は、矩形領域の画像を複数のブロックに分割して、ブロ
ック毎に順に画素プロセッサアレイコアに記憶するよう
にしてもよい。

【００９４】

【発明の効果】以上説明したように本発明は、基準線と
の成す角度が指定された角度となる直線を画素ラインの
画素間隔で画像の全領域を覆うように複数想定し、想定
した複数の直線の各々に対応する位置に位置する画素の
データが出力されるように複数の出力手段を制御するこ
とにより画像の回転処理を行うことから、アドレスを計
算してランダムに画素のデータを読み出さなくとも画像
を回転処理することができ、画像を高速に回転処理する
ことができる、という効果を有する。

【図面の簡単な説明】

【図１】表示装置の画面を示す図である。

【図２】表示装置の画面を示す図である。

【図３】表示装置の画面を示す図である。

【図４】本形態のブロック図である。

【図５】画素プロセッサアレイのブロック図である。

【図６】画素プロセッサアレイコアのブロック図であ
る。

【図７】ＰＰＥのブロック図である。

【図８】画像の回転、縮小、合成の流れを示す説明図で
ある。

【図９】画素プロセッサアレイの各ＰＰＥに記憶された
画素のデータで構成された画像及び第１のバッファメモ
リに記憶された画素のデータで構成された画像を示す図
である。

【図１０】画素プロセッサアレイの各ＰＰＥを選択する
手順を説明する説明図である。

【図１１】画素プロセッサアレイが実行するメインルー
チンを示したフローチャートである。

【図１２】メインルーチンのステップ２００のサブルー
チンを示すフローチャートである。

【図１３】各ＰＰＥが実行する制御ルーチンを示すフロ
ーチャートである。

【図１４】画素プロセッサアレイに記憶する画像を回転
する角度を示した図である。

【符号の説明】

２０ 画素プロセッサアレイ ４７ メモリ回路 ５０ 命令デコード実行回路

Claims (7)

【特許請求の範囲】
1. 【請求項１】 画像を回転させるための基準となる基準
   線に対して指定された角度だけ該画像を回転する画像処
   理回路であって、 前記画像の複数の画素ラインの各々の複数の画素の各々
   に対応してマトリックス状に設けられ、かつ、対応する
   画素のデータを記憶する複数の記憶手段と、 前記複数の記憶手段の各々に対応して設けられ、かつ、
   対応する記憶手段に記憶された画素のデータを出力する
   複数の出力手段と、 前記基準線との成す角度が前記指定された角度となる直
   線を前記画素ラインの画素間隔で前記画像の全領域を覆
   うように複数想定し、想定した複数の直線の各々に対応
   する位置に位置する画素のデータが出力されるように前
   記複数の出力手段を制御する制御手段と、 を備えた画像処理回路。
2. 【請求項２】 前記複数の出力手段の各々は、 前記想定された直線に対応して定められた出力手段が前
   記制御手段により該直線に対応してグループにまとまる
   ためのデータを入力することを開始条件として、他の出
   力手段との該グループにまとまるためのデータの入出力
   により該グループにまとまり、 前記制御手段は、 前記想定された直線に対応して定められた出力手段に前
   記データを出力することにより、前記複数の出力手段を
   前記想定した直線に対応してグループにまとめ、前記直
   線に対応する位置に位置する画素のデータが該グループ
   にまとまった出力手段から出力されるように制御する、 ことを特徴とする請求項１記載の画像処理回路。
3. 【請求項３】 前記複数の出力手段は、前記複数の記憶
   手段に対応してマトリックス状に配置され、 前記制御手段は、前記マトリックス状に配置された複数
   の出力手段を前記指定された角度に応じて各行又は各列
   毎に一括して制御する、 ことを特徴とする請求項１又は請求項２記載の画像処理
   回路。
4. 【請求項４】 前記複数の出力手段は、前記複数の記憶
   手段に対応してマトリックス状に配置され、前記複数の
   記憶手段は、前記指定された角度に応じて予め９０°回
   転した前記画像を構成する複数の画素のデータを記憶
   し、 前記制御手段は、前記マトリックス状に配置された複数
   の出力手段を各行毎に一括して制御する、 ことを特徴とする請求項１又は請求項２記載の画像処理
   回路。
5. 【請求項５】 前記画像は、基準画像に対して指定され
   た領域を囲む最小の矩形領域又は該矩形領域を複数のブ
   ロックに分割して定まることを特徴とする請求項１乃至
   請求項４の何れか１項に記載の画像処理回路。
6. 【請求項６】 前記出力手段により出力されたデータ及
   び他の画像を構成する画素のデータに基づいて、前記画
   像を前記他の画像に合成する合成手段を更に備えたこと
   を特徴とする請求項１ないし請求項５の何れか１項に記
   載の画像処理回路。
7. 【請求項７】 前記合成手段により前記画像が前記他の
   画像に合成される前に、前記出力手段により出力された
   データに基づいて前記画像を拡大又は縮小する拡大縮小
   手段を更に備えたことを特徴とする請求項６記載の画像
   処理回路。