JPH1056380A - Ｙｉｇ同調発振器を用いたシグナルジェネレータ - Google Patents
Ｙｉｇ同調発振器を用いたシグナルジェネレータInfo
- Publication number
- JPH1056380A JPH1056380A JP8212529A JP21252996A JPH1056380A JP H1056380 A JPH1056380 A JP H1056380A JP 8212529 A JP8212529 A JP 8212529A JP 21252996 A JP21252996 A JP 21252996A JP H1056380 A JPH1056380 A JP H1056380A
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- JP
- Japan
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- circuit
- circuit board
- differential amplifier
- yig
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- Control Of Motors That Do Not Use Commutators (AREA)
- Inductance-Capacitance Distribution Constants And Capacitance-Resistance Oscillators (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】
【課題】 搬送波対雑音比が劣化することなく、外来ノ
イズによるスプリアスノイズの発生が抑えられたＹＩＧ
同調発振器を用いたシグナルジェネレータを実現するこ
と。 【解決手段】 ＹＩＧ同調発振器出力を帰還するＰＬＬ
回路により構成され、前記ＰＬＬ回路を構成する各部が
複数の回路基板に分けられて搭載されているＹＩＧ同調
発振器を用いたシグナルジェネレータであって、各回路
基板の、他の回路基板の出力を受ける入力段が差動増幅
回路により構成されていることを特徴とする。
イズによるスプリアスノイズの発生が抑えられたＹＩＧ
同調発振器を用いたシグナルジェネレータを実現するこ
と。 【解決手段】 ＹＩＧ同調発振器出力を帰還するＰＬＬ
回路により構成され、前記ＰＬＬ回路を構成する各部が
複数の回路基板に分けられて搭載されているＹＩＧ同調
発振器を用いたシグナルジェネレータであって、各回路
基板の、他の回路基板の出力を受ける入力段が差動増幅
回路により構成されていることを特徴とする。
Description
【０００１】
【発明の属する技術分野】本発明は、ＹＩＧ同調発振器
（以下、ＹＴＯ：YIG Tuning Oscillatorと称する）を
用いたシグナルジェネレータに関し、特に、外来ノイズ
による悪影響が低減されたシグナルジェネレータに関す
る。
（以下、ＹＴＯ：YIG Tuning Oscillatorと称する）を
用いたシグナルジェネレータに関し、特に、外来ノイズ
による悪影響が低減されたシグナルジェネレータに関す
る。
【０００２】
【従来の技術】図４はＹＴＯを用いたシグナルジェネレ
ータの従来例の構成を示すブロック図である。図４に示
す従来例では、１／Ｎ分周器１０１、位相検出器１０
２、ループフィルタ１０３、ローパスフィルタ１０４、
電圧／電流変換器１０５およびＹＩＧ同調発振器１０６
によるＰＬＬ回路が構成されている。ＹＩＧ同調発振器
１０６の出力は１／Ｎ分周器１０１に帰還されている。
１／Ｎ分周器１０１にて分周されたＹＩＧ同調発振器１
０６は位相検出器１０２において規準信号ｒｅｆと比較
され、その比較結果に応じた電圧が帰還ループの応答特
性を決定するループフィルタ１０３およびローパスフィ
ルタ１０４を介して電圧／電流変換器１０５へ出力され
る。ＹＩＧ同調発振器１０６は電圧／電流変換器１０５
の出力電流に応じてその発振周波数が決定されるもの
で、上記のような帰還系によりＹＩＧ同調発振器１０６
の発振周波数は位相検出器１０２における比較結果に応
じて変更され、規準信号ｒｅｆの逓倍周波数に合わせ込
まれる。
ータの従来例の構成を示すブロック図である。図４に示
す従来例では、１／Ｎ分周器１０１、位相検出器１０
２、ループフィルタ１０３、ローパスフィルタ１０４、
電圧／電流変換器１０５およびＹＩＧ同調発振器１０６
によるＰＬＬ回路が構成されている。ＹＩＧ同調発振器
１０６の出力は１／Ｎ分周器１０１に帰還されている。
１／Ｎ分周器１０１にて分周されたＹＩＧ同調発振器１
０６は位相検出器１０２において規準信号ｒｅｆと比較
され、その比較結果に応じた電圧が帰還ループの応答特
性を決定するループフィルタ１０３およびローパスフィ
ルタ１０４を介して電圧／電流変換器１０５へ出力され
る。ＹＩＧ同調発振器１０６は電圧／電流変換器１０５
の出力電流に応じてその発振周波数が決定されるもの
で、上記のような帰還系によりＹＩＧ同調発振器１０６
の発振周波数は位相検出器１０２における比較結果に応
じて変更され、規準信号ｒｅｆの逓倍周波数に合わせ込
まれる。
【０００３】ＹＩＧ同調発振器１０６は、ＹＩＧ単結晶
の小球試料等を適当に外部線路（本従来例の場合には電
圧／電流変換器１０５の出力線路となる）に結合させる
等によって強磁性共鳴現象を用いることにより周波数可
変共振器として動作させるもので、共振周波数が外部磁
界Ｈeにより直線的に変化し、Ｑが数千程度と高い等の
特徴を備える極めて高感度な発振器である。
の小球試料等を適当に外部線路（本従来例の場合には電
圧／電流変換器１０５の出力線路となる）に結合させる
等によって強磁性共鳴現象を用いることにより周波数可
変共振器として動作させるもので、共振周波数が外部磁
界Ｈeにより直線的に変化し、Ｑが数千程度と高い等の
特徴を備える極めて高感度な発振器である。
【０００４】ＹＩＧ同調発振器１０６およびこれに付随
する回路は、他の電子部品と同一のプリント回路基板上
に配置されることはなく、図４に示した例でいうと、１
／Ｎ分周器１０１、位相検出器１０２およびループフィ
ルタ１０３は第１の回路基板１０７に搭載され、ローパ
スフィルタ１０４および電圧／電流変換器１０５は第２
の回路基板１０８に搭載され、さらにＹＩＧ同調発振器
１０６はこれらの各回路基板と独立に設けられている。
このように回路基板を分離する理由の１つには、ＹＩＧ
同調発振器１０６が上述したように他の一般的な電子部
品と異なる形状であり、回路基板上での配置が困難とな
る場合があることが挙げられる。また、高感度であるこ
とから、同一回路基板に搭載される電子部品が発生する
輻射ノイズの影響を受けなくすることも挙げられる。
する回路は、他の電子部品と同一のプリント回路基板上
に配置されることはなく、図４に示した例でいうと、１
／Ｎ分周器１０１、位相検出器１０２およびループフィ
ルタ１０３は第１の回路基板１０７に搭載され、ローパ
スフィルタ１０４および電圧／電流変換器１０５は第２
の回路基板１０８に搭載され、さらにＹＩＧ同調発振器
１０６はこれらの各回路基板と独立に設けられている。
このように回路基板を分離する理由の１つには、ＹＩＧ
同調発振器１０６が上述したように他の一般的な電子部
品と異なる形状であり、回路基板上での配置が困難とな
る場合があることが挙げられる。また、高感度であるこ
とから、同一回路基板に搭載される電子部品が発生する
輻射ノイズの影響を受けなくすることも挙げられる。
【０００５】
【発明が解決しようとする課題】上述した各回路基板は
外来ノイズを防ぐためにシールド線によって結ぶ等の工
夫がなされるが、ＹＴＯが高感度であるが故にシールド
線に重畳される外来の低周波ノイズ、例えば、ＣＲＴを
備えた機器である場合にはＣＲＴの垂直同期信号の周波
数である≒１６ＫＨｚによって変調を受けてしまい、こ
のような信号により発振周波数が決定されるＹＩＧ同調
発振器１０６の発振出力は、図３に示すように周辺にス
プリアスノイズを伴うものとなってしまう。
外来ノイズを防ぐためにシールド線によって結ぶ等の工
夫がなされるが、ＹＴＯが高感度であるが故にシールド
線に重畳される外来の低周波ノイズ、例えば、ＣＲＴを
備えた機器である場合にはＣＲＴの垂直同期信号の周波
数である≒１６ＫＨｚによって変調を受けてしまい、こ
のような信号により発振周波数が決定されるＹＩＧ同調
発振器１０６の発振出力は、図３に示すように周辺にス
プリアスノイズを伴うものとなってしまう。
【０００６】ローパスフィルタ１０４は上記のようなス
プリアスノイズを抑制するために設けられているが、ス
プリアスノイズが強い場合にはローパスフィルタ１０４
のカットオフ周波数を下げることで対処される。この結
果、ループフィルタ１０３の特性にも干渉してしまい、
搬送波対雑音比が悪くなるという問題点がある。
プリアスノイズを抑制するために設けられているが、ス
プリアスノイズが強い場合にはローパスフィルタ１０４
のカットオフ周波数を下げることで対処される。この結
果、ループフィルタ１０３の特性にも干渉してしまい、
搬送波対雑音比が悪くなるという問題点がある。
【０００７】本発明は上述したような従来の技術が有す
る問題点に鑑みてなされたものであって、搬送波対雑音
比が劣化することなく、外来ノイズによるスプリアスノ
イズの発生が抑えられたＹＩＧ同調発振器を用いたシグ
ナルジェネレータを実現することを目的とする。
る問題点に鑑みてなされたものであって、搬送波対雑音
比が劣化することなく、外来ノイズによるスプリアスノ
イズの発生が抑えられたＹＩＧ同調発振器を用いたシグ
ナルジェネレータを実現することを目的とする。
【０００８】
【課題を解決するための手段】本発明のＹＩＧ同調発振
器を用いたシグナルジェネレータは、ＹＩＧ同調発振器
出力を帰還するＰＬＬ回路により構成され、前記ＰＬＬ
回路を構成する各部が複数の回路基板に分けられて搭載
されているＹＩＧ同調発振器を用いたシグナルジェネレ
ータであって、各回路基板の、他の回路基板の出力を受
ける入力段が差動増幅回路により構成されていることを
特徴とする。
器を用いたシグナルジェネレータは、ＹＩＧ同調発振器
出力を帰還するＰＬＬ回路により構成され、前記ＰＬＬ
回路を構成する各部が複数の回路基板に分けられて搭載
されているＹＩＧ同調発振器を用いたシグナルジェネレ
ータであって、各回路基板の、他の回路基板の出力を受
ける入力段が差動増幅回路により構成されていることを
特徴とする。
【０００９】また、ＹＩＧ同調発振器出力を帰還するＰ
ＬＬ回路により構成され、前記ＰＬＬ回路を構成する各
部が第１の回路基板およびの第２の回路基板に分けられ
て搭載されているＹＩＧ同調発振器を用いたシグナルジ
ェネレータであって、前記第１の回路基板の出力段がル
ープフィルタ出力であり、該ループフィルタ出力を受け
付ける前記第２の回路基板の入力段が差動増幅回路によ
り構成されていることを特徴とする。
ＬＬ回路により構成され、前記ＰＬＬ回路を構成する各
部が第１の回路基板およびの第２の回路基板に分けられ
て搭載されているＹＩＧ同調発振器を用いたシグナルジ
ェネレータであって、前記第１の回路基板の出力段がル
ープフィルタ出力であり、該ループフィルタ出力を受け
付ける前記第２の回路基板の入力段が差動増幅回路によ
り構成されていることを特徴とする。
【００１０】「作用」上記のように構成される本発明に
おいては、各回路基板の入力段に差動増幅回路が設けら
れており、差動増幅回路通過後は外来ノイズによる同相
成分が除去された増幅となるので、スプリアスノイズが
発生しないものとなっている。
おいては、各回路基板の入力段に差動増幅回路が設けら
れており、差動増幅回路通過後は外来ノイズによる同相
成分が除去された増幅となるので、スプリアスノイズが
発生しないものとなっている。
【００１１】このようにＰＬＬ回路のフェーズロックル
ープ内に差動増幅回路を設けたことから、ローパスフィ
ルタを用いることなくスプリアスノイズを抑制すること
ができる。この結果、ループフィルタが干渉を受けるこ
とはなく、その特性は希望とする帰還ループの応答特性
が得られるものに保つことができるため、搬送波対雑音
比が劣化することがない。
ープ内に差動増幅回路を設けたことから、ローパスフィ
ルタを用いることなくスプリアスノイズを抑制すること
ができる。この結果、ループフィルタが干渉を受けるこ
とはなく、その特性は希望とする帰還ループの応答特性
が得られるものに保つことができるため、搬送波対雑音
比が劣化することがない。
【００１２】
【発明の実施の形態】次に、本発明の実施例について説
明する。
明する。
【００１３】図１は本発明の一実施例の構成を示すブロ
ック図である。本実施例は、図４に示した従来例におけ
るローパスフィルタ１０４の代りに差動増幅回路４を設
けたものであり、１／Ｎ分周器１、位相検出器２、ルー
プフィルタ３、差動増幅回路４、電圧／電流変換器５お
よびＹＩＧ同調発振器６によるＰＬＬ回路が構成されて
いる。ＹＩＧ同調発振器６の出力は１／Ｎ分周器１に帰
還されている。１／Ｎ分周器１にて分周されたＹＩＧ同
調発振器６は位相検出器２において規準信号ｒｅｆと比
較され、その比較結果に応じた電圧が帰還ループの応答
特性を決定するループフィルタ３および差動増幅回路４
を介して電圧／電流変換器５へ出力される。ＹＩＧ同調
発振器６は電圧／電流変換器５の出力電流に応じてその
発振周波数が決定されるもので、上記のような帰還系に
よりＹＩＧ同調発振器６の発振周波数は位相検出器２に
おける比較結果に応じて変更され、規準信号ｒｅｆの逓
倍周波数に合わせ込まれる。
ック図である。本実施例は、図４に示した従来例におけ
るローパスフィルタ１０４の代りに差動増幅回路４を設
けたものであり、１／Ｎ分周器１、位相検出器２、ルー
プフィルタ３、差動増幅回路４、電圧／電流変換器５お
よびＹＩＧ同調発振器６によるＰＬＬ回路が構成されて
いる。ＹＩＧ同調発振器６の出力は１／Ｎ分周器１に帰
還されている。１／Ｎ分周器１にて分周されたＹＩＧ同
調発振器６は位相検出器２において規準信号ｒｅｆと比
較され、その比較結果に応じた電圧が帰還ループの応答
特性を決定するループフィルタ３および差動増幅回路４
を介して電圧／電流変換器５へ出力される。ＹＩＧ同調
発振器６は電圧／電流変換器５の出力電流に応じてその
発振周波数が決定されるもので、上記のような帰還系に
よりＹＩＧ同調発振器６の発振周波数は位相検出器２に
おける比較結果に応じて変更され、規準信号ｒｅｆの逓
倍周波数に合わせ込まれる。
【００１４】本実施例においても、図４に示した従来例
と同じ理由から上記のＰＬＬ回路を構成する各部は複数
の回路基板に分けられて搭載されており、１／Ｎ分周器
１、位相検出器２およびループフィルタ３は第１の回路
基板７に搭載され、差動増幅回路４および電圧／電流変
換器５は第２の回路基板８に搭載され、さらにＹＩＧ同
調発振器６はこれらの各回路基板と独立に設けられてい
る。
と同じ理由から上記のＰＬＬ回路を構成する各部は複数
の回路基板に分けられて搭載されており、１／Ｎ分周器
１、位相検出器２およびループフィルタ３は第１の回路
基板７に搭載され、差動増幅回路４および電圧／電流変
換器５は第２の回路基板８に搭載され、さらにＹＩＧ同
調発振器６はこれらの各回路基板と独立に設けられてい
る。
【００１５】図２は差動増幅回路４の構成を示す回路ブ
ロック図である。ループフィルタ３の出力はシールドケ
ーブル２１を介して差動増幅回路４を構成するオペアン
プ２２へ入力される。オペアンプ２２の正入力端子およ
び負入力端子にはシールドケーブル２１の中心導体およ
び外被のそれぞれが接続され、外来ノイズによる同相成
分が除去された増幅が行われるため、スプリアスノイズ
が発生しないものとなっている。
ロック図である。ループフィルタ３の出力はシールドケ
ーブル２１を介して差動増幅回路４を構成するオペアン
プ２２へ入力される。オペアンプ２２の正入力端子およ
び負入力端子にはシールドケーブル２１の中心導体およ
び外被のそれぞれが接続され、外来ノイズによる同相成
分が除去された増幅が行われるため、スプリアスノイズ
が発生しないものとなっている。
【００１６】上述したように本実施例においてはＰＬＬ
回路のフェーズロックループ内に差動増幅回路を設けた
ことから、ローパスフィルタを用いることなくスプリア
スノイズを抑制することができるものとなっている。こ
の結果、ループフィルタが干渉を受けることはなく、そ
の特性は希望とする帰還ループの応答特性が得られるも
のに保つことができるため、搬送波対雑音比が劣化する
ことがない。
回路のフェーズロックループ内に差動増幅回路を設けた
ことから、ローパスフィルタを用いることなくスプリア
スノイズを抑制することができるものとなっている。こ
の結果、ループフィルタが干渉を受けることはなく、そ
の特性は希望とする帰還ループの応答特性が得られるも
のに保つことができるため、搬送波対雑音比が劣化する
ことがない。
【００１７】なお、上述した実施例では、ＰＬＬ回路を
２つの回路基板に分けて搭載するものとして説明した
が、各部の出力周波数に応じてさらに多くの回路基板に
分けて搭載し、各回路基板の入力段に差動増幅回路を設
けて外来ノイズの影響を抑える構成としてもよい。本実
施例のように出力に直接作用するループフィルタ出力を
受ける部分に差動増幅回路を設けることが最も効果的で
あるが、各回路基板の入力段に差動増幅回路を設けるこ
とによって上記作用を更に向上したものとすることがで
きる。
２つの回路基板に分けて搭載するものとして説明した
が、各部の出力周波数に応じてさらに多くの回路基板に
分けて搭載し、各回路基板の入力段に差動増幅回路を設
けて外来ノイズの影響を抑える構成としてもよい。本実
施例のように出力に直接作用するループフィルタ出力を
受ける部分に差動増幅回路を設けることが最も効果的で
あるが、各回路基板の入力段に差動増幅回路を設けるこ
とによって上記作用を更に向上したものとすることがで
きる。
【００１８】
【発明の効果】本発明は以上説明したように、ＰＬＬ回
路のフェーズロックループ内に差動増幅回路を設けたこ
とによりスプリアスノイズを抑制することができるもの
となっている。また、ローパスフィルタを使用していな
いため、ループフィルタが干渉を受けることはなく、搬
送波対雑音比が劣化することがない。
路のフェーズロックループ内に差動増幅回路を設けたこ
とによりスプリアスノイズを抑制することができるもの
となっている。また、ローパスフィルタを使用していな
いため、ループフィルタが干渉を受けることはなく、搬
送波対雑音比が劣化することがない。
【００１９】上記のように、搬送波対雑音比が劣化する
ことなく、外来ノイズによるスプリアスノイズの発生が
抑えられたＹＩＧ同調発振器を用いたシグナルジェネレ
ータとすることができる効果がある。
ことなく、外来ノイズによるスプリアスノイズの発生が
抑えられたＹＩＧ同調発振器を用いたシグナルジェネレ
ータとすることができる効果がある。
【図１】本発明の一実施例の構成を示すブロック図であ
る。
る。
【図２】図１中の差動増幅回路４の構成を示す回路ブロ
ック図である。
ック図である。
【図３】ループフィルタへの干渉により発生するスプリ
アスノイズを示す図である。
アスノイズを示す図である。
【図４】従来例の構成を示すブロック図である。
１ １／Ｎ分周器 ２ 位相検出器 ３ ループフィルタ ４ 差動増幅回路 ５ 電圧／電流変換器 ６ ＹＩＧ同調発振器 ２１ シールドケーブル ２２ オペアンプ
Claims (2)
- 【請求項１】 ＹＩＧ同調発振器出力を帰還するＰＬＬ
回路により構成され、前記ＰＬＬ回路を構成する各部が
複数の回路基板に分けられて搭載されているＹＩＧ同調
発振器を用いたシグナルジェネレータであって、 各回路基板の、他の回路基板の出力を受ける入力段が差
動増幅回路により構成されていることを特徴とするＹＩ
Ｇ同調発振器を用いたシグナルジェネレータ。 - 【請求項２】 ＹＩＧ同調発振器出力を帰還するＰＬＬ
回路により構成され、前記ＰＬＬ回路を構成する各部が
第１の回路基板およびの第２の回路基板に分けられて搭
載されているＹＩＧ同調発振器を用いたシグナルジェネ
レータであって、 前記第１の回路基板の出力段がループフィルタ出力であ
り、該ループフィルタ出力を受け付ける前記第２の回路
基板の入力段が差動増幅回路により構成されていること
を特徴とするＹＩＧ同調発振器を用いたシグナルジェネ
レータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8212529A JPH1056380A (ja) | 1996-08-12 | 1996-08-12 | Ｙｉｇ同調発振器を用いたシグナルジェネレータ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8212529A JPH1056380A (ja) | 1996-08-12 | 1996-08-12 | Ｙｉｇ同調発振器を用いたシグナルジェネレータ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1056380A true JPH1056380A (ja) | 1998-02-24 |
Family
ID=16624190
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8212529A Withdrawn JPH1056380A (ja) | 1996-08-12 | 1996-08-12 | Ｙｉｇ同調発振器を用いたシグナルジェネレータ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1056380A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012156864A (ja) * | 2011-01-27 | 2012-08-16 | Anritsu Corp | 磁気同調デバイス駆動回路及びそれを備えた測定装置並びに磁気同調デバイス駆動方法 |
-
1996
- 1996-08-12 JP JP8212529A patent/JPH1056380A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012156864A (ja) * | 2011-01-27 | 2012-08-16 | Anritsu Corp | 磁気同調デバイス駆動回路及びそれを備えた測定装置並びに磁気同調デバイス駆動方法 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20031104 |