JPH10511790A - Ｃｐｕキャッシュと命令ユニットの並列試験 - Google Patents

Abstract

(57)【要約】 内部キャッシュ（17）を有するＣＰＵマイクロプロセッサ（10）を試験する方法が、１つの命令ユニット（ＩＵ）と内部キャッシュの一部分を試験し、その後、キャッシュ試験ルーチンを内部キャッシュの試験された部分にロードし、そのルーチンが試験されたＩＵにより実行されるようにして、ＣＰＵマイクロプロセッサ上の他の任意のＩＵおよび回路を同時に試験しながら、内部キャッシュの前に試験されていない部分を試験することを含む。試験方法を実行するためのシステム（図２）が開示されている。

Description

【発明の詳細な説明】 ＣＰＵキャッシュと命令ユニットの並列試験 発明の分野 本発明はＩＣ回路試験の領域に入り、特にコンピュータシステム用のＣＰＵと して使用されるマイクロプロセッサの試験に関する。 発明の背景 マイクロプロセッサは、技術的によく知られているように、主としてかなり高 速で論理および計算機能を実行するために開発された非常に複雑な集積回路（Ｉ Ｃ）である。多くの特化された目的のために多種のマイクロプロセッサが開発さ れてきたが、おそらくすべてのプロセッサの中で最も複雑なものは、パーソナル コンピュータのようなものに対する中央処理ユニット（ＣＰＵ）として機能する ように作られたものである。 初期のＣＰＵマイクロプロセッサは、本質的に、電子記憶装置から命令とデー タをフェッチし、計算やこれに類するものの結果を出力する回路を有する高性能 計算機であった。しかしながら性能に対する要求の増加により、この特許出願の 時点において、ＣＰＵによる処理のためにプリフェッチされるデータやコマンド を記憶させるために、内部キャッシュすなわちレベルＩキャッシュとして知られ ているオンボード一時記憶メモリを含むＣＰＵが開発されている。ＣＰＵの中に は、データとコマンド専用の独立した内部キャッシュを持つものもあり、またあ るＣＰＵでは、データとコマンドが同じ内部キャッシュに記憶される。内部キャ ッシュに加えて、今では多くの高性能ＣＰＵは、ある種の動作において最適に効 率よく設計された独立した命令ユニット（ＩＵ）を備えている。 ４８６マイクロプロセッサＣＵＰのインテルファミリは、先に説明した非常に 複雑なＣＰＵのよい例である。この製品ファミリに属するさまざまなモデルのＣ ＰＵは、カルフォルニア州サンタクララのインテルコーポレーションによる、製 品速報“Ｉｎｔｅｌ４８６プロセッサファミリ”著作権1994年において詳細に説 明されている。この本はインテル社から注文番号242202-001で注文することがで き、参照のためにこの特許出願に組込まれている。 いくばくかはこのようなＣＰＵに対して説明された高い次元の複雑さのために 、それぞれおよびすべてのトランジスタ、およびすべての装置および回路に対す る接続を試験し、確認することは極めて重要である。ＣＰＵを作り上げる非常に 多数のトランジスタや接続における何らかの故障は、いつか破滅となり得る。す べての構成部品の徹底的な試験は絶対的に重要であり、必要な装置レベルの試験 は、このようなＣＰＵ生産の全体的な費用のより大きな構成要素となっている。 技術的によく知られているように、他の集積回路と同様にマイクロプロセッサ ＣＰＵは、通常ドープされたシリコンウエハである半導体材料の基板上に交互の 加減薄膜技術によって製造される。ウエハベースの処理の最後において、一般的 に高精度のダイヤモンドソーイング技術により、個々のチップがウエハから分離 される。 多くの他のＩＣのように独立したＣＰＵマイクロプロセッサは、比較的小さく 、場合によっては数百万のディスクリートトランジスタと数マイルの相互接続し ている導電性トレースを持つ、通常方形のチップである。トレースは、チップの 通常１側面の周囲の導電性パッドに最終的に接続される。これらは、チップの外 側からチップの内部回路への接点である。 一般的に、技術的によく知られているように、この段階においてダイと呼ばれ ている個々のチップは、リードフレームにおけるダイ接着パッドに取り付けられ 、細い導線が各ダイの周囲の導電性パッドと隣接電気リード線に結合され、トリ ミングした後にプリント回路ボード（ＰＣＢ）上のパッドに対して最終的に取り 付けるために、個々のダイは型の中に封入されカプセル化されるか、はみ出した りリード線を持つセラミックキャリア中に溶接閉めされる。マイクロプロセッサ ＣＰＵの場合には、このＰＣＢは技術的にマザーボードと呼ばれているものであ る。 ＣＰＵは先に説明したようにパッケージに組込む前または後のいずれで試験し てもよい。故障を早く退け、費用のかかる後続の製造ステップを避けることがで きることから、試験をすることができる製造プロセスの初期の方が、多くの場合 より良いものである。パッケージング段階前にＣＰＵチップを処理および試験す るために急速に技術が開発されつつあり、これはかなりの節約をもたらす。しか しながら、パッケージング後はアラインメントと自動処理のきわどさがより少な いことから、多くのＣＰＵはいまだカプセル化の後に試験されている。 試験プロセスにおいて、パッケージ化されたＣＰＵは試験ソケットに取り付け られ、これは特化されたプリント回路ボードの回路に対する各リード線の接続を もたらし、これは試験装置におけるコンピュータ化された試験回路をもたらす。 パッケージ前試験の場合には、場合によっては製造されたシリコンウエハからダ イが分離される前に、試験装置からの接点は個々のダイ上の導線結合パッドに導 かれる。試験装置に対する接触がなされると、ＣＰＵに対する各入出力を操作す ることができ、予め開発されているソフトウェアにより、ＣＰＵの各トランジス タや接続を確認および試験することができる。 ＣＰＵマイクロプロセッサの個々のトランジスタの試験は、単に順番に各スイ ッチを活性化させ、電圧に対する出力を試験して、多くの個々のスイッチを試験 することとは似ていない。ＣＰＵマイクロプロセッサ上の相互接続トレースはか なり小さく（場合によっては幅が１ミクロンのオーダである）、互いに近接して おり、プリント回路ボード上の装置を試験するのと同じように、個々のトランジ スタを試験するために接触を行うことは明らかに不可能である。実際、多くのト レースはチップの微細構成に埋もれている。 インテル４８６ＣＰＵファミリの異なるＣＰＵは異なるパッケージデザインと ピン出力を持っている。さまざまなモデルにおいて、例えば、168ピンのピング リッドアレイ（ＰＧＡ）、208リード線のＳＱＦＰクオッドフラットパック、196 リード線のＰＱＦＰプラスチッククオッドフラットパックがある。 ＣＰＵを徹底的に試験するプロセスは、伝統的に、ＣＰＵが試験される製造の 時点に依存して、ＣＰＵのピン、パッドまたはリード線のアレイにベクトルを加 え、結果として得られた出力ベクトルを感知するプロセスであり、このベクトル はリード線またはピンのアレイ全体に関係する論理的な１または０のパターンで ある。例えば 168ピンＰＧＡに対して、ベクトルは 168ビットパターンである。 一旦ベクトルが加えられると、一般的にＣＰＵは出力ベクトル（ビットパターン ）で応答し、これは予測される結果と比較される。 ＣＰＵのデザインにおいて、徹底的な試験のために試験ベクトルが開発される 。伝統的に、試験されるべきＣＰＵは前に簡単に説明したように、ピン、パッド またはリード線からの接点で、試験ボードを通してコンピュータ化試験装置に取 り付けられるかまたはインターフェイスされる。特別に用意された試験ソフトウ ェアを実行するコンピュータ化試験装置は、試験対象ＣＰＵのすべてのトランジ スタおよび接続が確認されるまで、素早く試験ベクトルを加え、シーケンシャル に応答を読み取る。試験プロセスの何らかの時点において、適切に動作している ＣＰＵに対して応答が不適切である場合には、装置の性質に基づいて試験装置は 適切なアクションをとることができる。例えば試験されるべきＣＰＵは、一般的 に番号付けられるかさもなければ識別されるので、試験装置はＣＰＵの番号をリ スト化することができ、故障と出会った試験のポイントをそのＣＰＵ番号と関係 付けることができる。 ＣＰＵ中の個々の回路およびトランジスタの数によって、試験プロセスは長く て複雑なプロセスとなり、適切なチップ試験レートを提供するために高価な試験 装置を二重化する必要がある。さらに、作らなければならない多くのマウントと 接点によって、間違った故障に出くわすことも多い。すなわち、ＣＰＵが実際に はまったく欠陥がないのにもかかわらず、特定のトランジスタを確認する意味を 持つ試験が、リード線とソケットパッドとの間の悪い接触のためや、高いインダ クタンスを持つ長い電気的パスのために故障したトランジスタを示す。 ＣＰＵ上に比較的多量の内部キャッシュメモリを含ませると、試験プロセスが さらに危険で時間のかかるものになる。例えばインテル４８６ファミリはモデル によって 8ｋバイトまたは16ｋバイトの内部キャッシュを持っている。内部キャ ッシュのサイズが増加するにしたがって、メモリを完全に試験するために必要と されるベクトルの数は指数関数的に増加し、それにしたがってより多くの試験リ ソースを消費することになる。ＣＰＵのインテル４８６ファミリでは、いくつか の例で、オンチップで内部キャッシュメモリを試験する準備がなされている。先 に参照したハンドブック“インテル４８６プロセッサファミリ”の11.0章は組込 み自己試験（ＢＩＳＴ）に当てられている。しかしながらこの能力は排他的であ り、ＢＩＳＴモードが動作している間、チップ素子および接続の他の試験はなし 得ない。 ＣＰＵ試験の費用を減少させ、同時に信頼性を増加させるために必要とされる ものは、試験されるべきＣＰＵ中に組込まれたハードウェアおよび／またはファ ームウェアとともに、コンピュータ化試験装置により提供される独特な試験ベク トルであり、単一のＩＵと内部キャッシュの一部の従来の試験の後に、試験され たＩＵにより試験対象ＣＰＵが利用され、他のＩＵの試験と並列に内部キャッシ ュの残りのものが試験される。これらの動作を並列に行うと、いくつかのＣＰＵ に対する全体的な試験時間を半分に減らすことができ、試験プロセスにおいてか なりの節約をすることができる。 発明の要約 本発明の好ましい実施形態では、内部キャッシュを有するＣＰＵプロセッサを 試験する方法は、（ａ）試験装置に対して前記ＣＰＵマイクロプロセッサを取り 付けて、試験コンピュータと前記ＣＰＵマイクロプロセッサの外部パッドとの間 に信号通信を提供し、（ｂ）前記試験コンピュータ上で試験プログラムを起動さ せ、（ｃ）前記ＣＰＵマイクロプロセッサの１つのＩＵを試験し、（ｄ）前記内 部キャッシュの一部分を試験し、残りを試験されないままにし、（ｅ）キャッシ ュ試験ルーチンを内部キャッシュの前記試験された部分にロードし、（ｆ）前記 試験されたＩＵにより前記キャッシュ試験ルーチンを実行して、前記内部キャッ シュの試験されていない残りを試験し、（ｇ）ステップ（ｆ）と並列に、前記試 験コンピュータによって、前記ＣＰＵマイクロプロセッサの任意の付加的なＩＵ および回路を試験するステップを含む。 いくつかの実施形態では、試験されるべきＣＰＵ上にただ１つのＩＵだけがあ り、利点は、他の接続および回路をＣＰＵ上で試験している間に、リモートコン ピュータによりなされるよりも、それ自身のキャッシュをさらに素早く信頼性を 持って試験することができるＣＰＵの能力にある。他の実施形態では、ＣＰＵは 内部キャッシュに加えて２以上のＩＵと回路を持っており、最初のものが試験さ れた後に同時にすべてのＩＵおよび回路を試験している間に、内部キャッシュの 大部分を試験するために提供された能力によって時間がかなり節約できる。 本発明の他の実施形態では、本発明の方法にしたがったＣＰＵマイクロプロセ ッサを試験するためのシステムが提供される。 図面の簡単な説明 図１Ａは、技術的に知られているインテル４８６ＣＰＵマイクロプロセッサの いくぶん一般化したブロック図である。 図１Ｂは、208 リード線ＳＱＦＰインテルＤＸ２クアッドフラットパックプロ セッサの上部平面図である。 図２は、図１ＡのＣＰＵマイクロプロセッサに対するインターフェイスを持つ 試験コンピュータのかなり概略的なブロック図である。 図３は、本発明の実施形態にしたがったＣＰＵマイクロプロセッサの試験を実 施するためのステップ毎のプロセスの論理フローチャートである。 好ましい実施形態の詳細な説明 図１Ａは、本発明の実施形態にしたがって試験されるようなＣＰＵマイクロプ ロセッサ10のいくぶん一般化したブロック図である。図１で図示されている特定 のＣＰＵは、ここで参照されているインテルのハンドブックの第16頁から複写さ れた、技術的に知られているインテル４８６ＣＰＵマイクロプロセッサである。 図１Ａの図における特定の興味の対象は、算術論理演算ユニット（ＡＬＵ）11 と浮動小数点ユニット13である。これらのユニットは独立的に操作可能な命令ユ ニットであり、４８６ＣＰＵが多重命令ユニットＣＰＵであることを図示してい る。本発明の目的のために興味の対象となるものは、8ｋバイトまたは16ｋバイ トのキャッシュとして示されている内部キャッシュ15である。ページングユニッ ト19と他のいくつかの素子とともに内部キャッシュユニット17は、キャッシュ管 理を実行する。 図１ＡのＣＰＵ上の回路にインターフェイスするものは、データバストランシ ーバに接続しているものとして図示されているＤ0-Ｄ31（32本のリード線）のよ うに、図１Ａの一方の側に沿ってバス矢印表示により図示されている。このイン ターフェイスは一般的にインターフェイス21としてラベルが付されており、４８ ６ＣＰＵに対して、208本の独立したピンまたはリード線と同じくらい多いもの から構成されている。 図１Ｂは、208リード線ＳＱＦＰインテルＤＸ２クアッドフラットパックプロ セッサの上部平面図である。図１Ｂの目的は、単に、試験ベクトルを加えるため に試験装置をＣＰＵにインターフェイスさせるための接続を必要とするリード線 の性質と数をさらに特徴付けるためのものである。 図２は、図１ＡのＣＰＵマイクロプロセッサに対するインターフェイス21を持 つ試験コンピュータ39のかなり概略的なブロック図である。試験装置に対する相 互接続トレースは、ここではＩ／Ｏインターフェイス36に対するバス23として一 般的に示されている。図１Ａおよび図１ＢのＣＰＵからの 208本のリード線と同 じぐらい多いもののうち、いくつかは電源であり、いくつかはグランドであり、 いくつかは使われていないか将来の何らかの目的のために予約されているもので ある。 図示されているインテル４８６ＣＰＵは例示的なものであるので、インターフ ェイスは、本発明の実施形態にしたがった試験を受ける多くの種類のＣＰＵに対 して一般的なものであることを意味している。 試験コンピュータ39は、他の構成要素の中で、ＣＰＵ41と、ＣＰＵの試験を管 理するための試験ルーチンを含んでいるランダムアクセスメモリ43と、高速ＳＲ ＡＭのベクトルバッファ27と、先に紹介したＩ／Ｏインターフェイス回路36と、 相互接続バス構造29とを備え、この試験ルーチンはＣＰＵにより実行可能なもの である。示されているアーキテクチャーは本質的に一般的なものであり、この目 的のために使用することができる多くの均等な構造があることは当業者に明らか である。 従来の方法では、ハードウェアと相互接続特性の物理的な制約で事実上可能な 限り早く、試験コンピュータが、ＳＲＡＭ27とインターフェイス36を通してイン ターフェイス21に結合されているＣＰＵへ試験ベクトルを供給する。高速ＳＲＡ Ｍバッファの目的は、この目的をできるだけ早く達成することである。 しかしながら本発明のケースは従来のケースではない。本発明の実施形態にし たがうと、ＣＰＵマイクロプロセッサ10は図３の論理フローチャートに示されて いるステップにしたがった手順で試験される。しかしながら、図３のプロセスス テップを詳細に説明する前に、試験されるべきＣＰＵのある要求を説明する必要 がある。 本発明にしたがった試験プロセスにおいて、試験ベクトルを提供して結果を監 視できるように、図１ＡのＣＰＵ10のような試験対象ＣＰＵは、試験コンピュー タ39にインターフェイスされる。独特な試験ルーチン45が、キャッシュ15のよう な内部キャッシュの一部分と、ＡＬＵ11のような１つの命令ユニットを最初に試 験する。これらの部分の試験の順序は重要ではない。すなわちＩＵを最初に試験 しても内部キャッシュ部分を最初に試験してもよい。 試験される内部キャッシュの部分は、試験対象ＣＰＵのタイプと特定のデザイ ンにしたがってサイズを変化させてもよい。図示されている例では、この部分は 約１ｋバイトである。最初に試験されるキャッシュ部分の目的は、最初に試験さ れるＩＵが実行するための命令セットを後に保持することであるので、ロードさ れるべき命令セットのサイズによって、必要なキャッシュ部分のサイズが決定さ れ、これは異なる試験対象ＣＰＵに対して変化してもよい。 本発明の実施形態により試験可能なＣＰＵに対して、ＣＰＵが内部キャッシュ をキャッシュメモリとしてまたはランダムアクセスメモリとして扱える必要があ る。この差異は、オンチップキャッシュ管理の機能である。キャッシュ制御素子 は、このモードを切換えるためにオフチップからアドレスで呼び出せることが必 要である。このような調整をなし得るかもしれない方法がいくつかあり、これは 当業者のルーチン能力の範囲内のことである。 本発明の実施形態にしたがった試験可能なＣＰＵに対して要求される他のこと は、ＣＰＵが、内部キャッシュ中のルーチンの実行を指定し、特定のＩＵに対す るＲＡＭとして内部キャッシュを取り扱うことができることである。再度説明す ると、この要求が与えられると、これはマイクロプロセッサ設計者の能力の範囲 内のことである。 図３に移ると、試験ルーチンを内部キャッシュの一部分にロックし、その部分 を少なくともＲＡＭとして取り扱い、特定の命令ユニットによるこのような試験 ルーチンの実行を指定して開始させる能力を有する試験対象ＣＰＵを仮定すると 、 本発明の実施形態にしたがったＣＰＵ試験は以下のように進行する。 ステップ47において、試験対象ＣＰＵマイクロプロセッサすなわち試験される べきＣＰＵマイクロプロセッサを、試験装置にインターフェイスさせ、試験装置 のリード線を試験対象ＣＰＵマイクロプロセッサのインターフェイスパッドと接 触させる。これは先に説明したように多数の異なる方法により行うことができる 。試験装置は、自動化または半自動化機械の一部であってもよく、試験されるべ きＣＰＵはロボット装置により取り扱われてもよい。 ステップ49において、試験対象ＣＰＵがインターフェイスされると、試験装置 に対するＩ／Ｏインターフェイスを持つ試験コンピュータ（図３の素子39）上で 試験プログラムが起動される。ステップ51において、試験対象ＣＰＵ上の最初の ＩＵが試験される。ステップ53において、完全に試験され動作可能であるように 最初のＩＵが確認された場合、制御はステップ55に進む。この試験が失敗した場 合には、制御はステップ57に進み、故障が報告される。ステップ59において、故 障したＣＰＵが試験装置から取り除かれ、試験されていないＣＰＵが取り付けら れる。 最初のＩＵが動作可能に試験された場合には、ステップ55において内部キャッ シュのサブセットが試験される。ステップ61において、内部キャッシュのサブセ ットが動作可能なものとして確認された場合には、制御はステップ63に進む。内 部キャッシュがこのサブセット試験に失敗した場合には、制御はステップ57に進 み、失敗が報告される。ステップ59において、故障したＣＰＵが試験装置から取 り除かれる。 ステップ63において、試験コンピュータから試験されたキャッシュのサブセッ トにキャッシュ試験ルーチンがコピーされる。これはベクトルによりなされ、当 業者の範囲内のことである。このルーチンの目的は、すでに試験された最初のＩ Ｕがアクセスして実行するための命令セットを提供して、内部キャッシュの残り の試験を実行することである。ステップ65において、最初のＩＵによるキャッシ ュ試験ルーチンの実行が試験コンピュータによって開始される。 ステップ51,55,63は示されている順序で正確に実行する必要はないが、ステッ プ65の前に３つすべてを実行する必要がある。キャッシュ試験ルーチンが試験コ ンピュータからコピーされる前にキャッシュのサブセットを試験する必要がある 。 内部キャッシュの試験されたサブセットに記憶されているキャッシュ試験ルー チンの実行が一旦開始されると、試験コンピュータのさらに別の動作の外でこの 手順を進めることができ、試験コンピュータは並列的にベクトルを処理して、試 験対象ＣＰＵ上の他の任意のＩＵを試験することができる。本発明の装置および 方法に独特な効果は、試験コンピュータがベクトルを処理して試験対象ＣＰＵ上 の他のＩＵ、回路および接続を試験し確認しているのと同時に、キャッシュ自己 試験動作をさせることで、試験の多くの部分を並列で実行することができること である。 ステップ63から進むと、先に説明したように、コピーされたキャッシュ試験ル ーチンの実行がステップ65で開始される。同時に、ステップ69における内部キャ ッシュの残りの試験と並列に、試験コンピュータがステップ67において（存在す るのであれば）さらに別のＩＵを試験する。 内部キャッシュの残りを試験する何らかの時点で故障に出会った場合には（ス テップ71）、制御がステップ57に進み、故障が報告される。ステップ59において 、試験されるべき別のＣＰＵを取り付ける前に、故障したＣＰＵが試験装置から 取り除かれる。 最初のＩＵ以外と他の回路の並列試験における何らかの時点において故障と出 会った場合には（ステップ73）、制御が同様にステップ57に進み、故障が報告さ れ、ステップ59において故障したＣＰＵが試験装置から取り除かれる。 内部キャッシュの残りが動作可能であるように試験され、試験された最初のＩ Ｕ以外のＩＵの残りと回路も動作可能であるように試験された場合には、制御が ステップ75に進み、試験が終了する。この時点で成功が報告される。ステップ77 において、合格したＣＰＵが試験装置から取り除かれ、ステップ47において、シ ステムは、試験装置に取り付けられるべき試験されていない他のＣＰＵに対する 準備が整う。 本発明の技術的範囲を逸脱することなく、先に説明した実施形態においてなし 得る多くの変更があることは当業者に明らかであるだろう。いくつかのステップ の変更可能な順序のように、このような変更のうちいくつかはすでに説明した。 異なるプログラマが異なった方法であるシーケンスをプログラムし、同じ結果を 達成することは同様によく知られていることである。本発明の技術的範囲内の差 異の他の例として、試験装置の性質における幅広い変形がある。例えばあるもの は単一のステーションであって手動的に操作され、別のものは１つより多いステ ーションを持ちロボットにより支援される。

Claims (1)

1. 【特許請求の範囲】 １．内部キャッシュを有するＣＰＵマイクロプロセッサを試験する方法において 、 （ａ）試験装置に対して前記ＣＰＵマイクロプロセッサをインターフェイスさ せて、試験コンピュータと前記ＣＰＵマイクロプロセッサの外部インターフェイ スパッドとの間に信号通信を提供し、 （ｂ）前記試験コンピュータ上で試験プログラムを起動させ、 （ｃ）前記ＣＰＵマイクロプロセッサのＩＵを試験し、 （ｄ）前記内部キャッシュの一部分を試験し、残りを試験されないままにし、 （ｅ）キャッシュ試験ルーチンを内部キャッシュの前記試験された部分にロー ドし、 （ｆ）前記試験されたＩＵにより前記キャッシュ試験ルーチンを実行して、前 記内部キャッシュの試験されていない残りを試験し、 （ｇ）ステップ（ｆ）と並列に、前記試験コンピュータによって、前記ＣＰＵ マイクロプロセッサの任意の付加的なＩＵおよび回路を試験するステップを含む 方法。 ２．前記ＣＰＵマイクロプロセッサがステップ（ｇ）において試験するための２ 以上のＩＵを持っている請求項１記載の方法。 ３．内部キャッシュを有するＣＰＵマイクロプロセッサを試験する試験システム において、 試験コンピュータと、 前記試験コンピュータに接続され、試験されるべきＣＰＵマイクロプロセッサ のそれぞれの外部インターフェイスパッドに対して、前記試験コンピュータのＩ ／Ｏインターフェイスへの接点を提供する試験装置とを具備し、 前記試験コンピュータが、前記試験装置に取り付けられたＣＰＵマイクロプロ セッサの１つの命令ユニット（ＩＵ）を試験し、内部キャッシュの一部分を試験 して、試験されていない残りをそのままにし、前記試験コンピュータからキャッ シュ試験ルーチンを前記内部キャッシュの試験された部分にロードし、試験され たＩＵが前記内部キャッシュの試験された部分中の前記キャッシュ試験ルーチン を実行するようにさせて、前記ＣＰＵマイクロプロセッサ上の他の任意のＩＵお よび回路を並列に試験しながら、前記内部キャッシュの試験されていない残りを 試験する試験システム。 ４．前記試験システムが単一の試験ステーションを持っている請求項３記載の試 験システム。 ５．前記ＣＰＵマイクロプロセッサがロボット装置により取り付けおよび取り外 しされる請求項３記載の試験システム。