JPH10511193A - 並列ディスク駆動機構アレイ式データ記憶サブシステム用の論理トラック書込みスケジューリングのシステム - Google Patents

Abstract

(57)【要約】 並列のデイスク駆動機構アレイのデータ記憶サブシステムが仮想データ記憶装置と物理的データ記憶装置の間のマップ操作を行い、これらの装置へのデータ書込みをスケジュールする。データ記憶サブシステムは従来形の大なるフォームファクタのデイスク駆動記憶装置として機能し、その場合に冗長グループの１つのアレイを用い、各冗長グループはＮ＋Ｍ個のデイスク駆動機構を包含する。以前に空にされた論理トラックへ修飾された仮想トラック例を書込み以前の仮想トラックインスタンスの位置に包含されるデータを無効であるとマークすることにより、冗長グループにおける冗長データの更新を無くすることにより性能の改良が得られる。有効な仮想トラックと無効の仮想トラックの混合を包含する論理シリンダは、すべての有効な仮想トラックを以前に空にされた論理シリンダへバックグラウンド過程として書込むことにより、空にされる。

Description

【発明の詳細な説明】 並列デイスク駆動機構アレイ式データ記憶サブシステム用の論理トラック書込み スケジューリングのシステム 技術分野 本発明は効率的なデータ記憶管理システムを含んでいて論理データ記憶装置に 仮想データ記憶装置をダイナミックにマップしかつこれらの装置へのデータ書込 みをスケジュールする低価格、高性能、高信頼性の並列デイスク駆動機構アレイ 式データ記憶サブシステムに関する。 背景技術 コンピュータシステムの分野においては、記憶しているデータに対する変更を 効率的に処理することのできる低価格、高性能、高信頼性のメモリーを提供する ことが課題となっている。このことはデイスク駆動機構式メモリーシステムの場 合に特に難しい問題となっている。市販されているこうしたデイスク駆動機構の うちで代表的なのはＩＢＭ３３８０Ｋデイスク駆動機構等の１４インチフォーム ファクター形装置であり、この装置はデユアルアクチュエータ型であって、スピ ンドル毎に２つの部分に分割されている。このＩＢＭ３３８０Ｋデイスク駆動機 構のデータ記憶容量は３．６ＧＢであり、この装置も２つの部分に分割されてお り、各部分が１つのアクチュエータを備え、約１．９ＧＢのデータを記憶するこ とができるようになっている。デイスク駆動機構に記憶された最も頻繁に使用さ れるデータに対するアクセスを改善するために、ＩＢＭ３９９０モデル３記憶制 御器等のキャッシュされたＤＡＳＤ制御器を用いてこう したデイスク駆動機構を複数個ホストプロセッサと相互接続させる。デイスク駆 動機構に記憶されたデータレコードに対する変更は代表的にはキャシュメモリー において行ない、そして変更された各データレコードをデイスク駆動機構上のそ の指定記憶場所に再び書込む。対応のホストプロセッサは代表的には、単一のデ イスク駆動機構へデータファイル全体を書込むことによってデータファイルをデ イスク駆動機構式メモリーに記憶する。これらの典型的なデイスク駆動機構式メ モリーシステムにおいては、対応ホストプロセッサが使用するデータ記憶アドレ スを、デイスク駆動機構式メモリー上の物理アドレスに対して固定マップする。 これによって、デイスク記憶制御器によって行われるデータ記憶管理が簡素化さ れる。 ホストプロセッサで制御するメモリーマッピングに代わるものが、仮想記憶シ ステムを主題とする米国特許第４，４６７，４２１号に開示されている。この仮 想記憶システムは対応のホストプロセッサからデータファイルを受ける。特定デ ータファイルの範囲は将来のメモリースペース需要を見込んでユーザー指定され ず、またホストプロセッサによって割り振られることもない。データファイルは 仮想記憶システムのキャッシュメモリーに記憶され、そのサイズが決められ、そ してデータファイルは圧縮もされる。そうして仮想記憶システムはユーザー指定 のデータセットをデイスク駆動機構等の磁気媒体に記憶するのに便利なサイズの ブロックに分割する。これらのブロックは、仮想記憶システムの制御プロセッサ によって決められたデイスク駆動機構におけるデータ記憶場所に割当てられる。 データを記憶する大フォームファクター形デイスク駆動機構に代わるのが、多 数の小フォームファクター形デイスク駆動機構を並列アレイで相互接続して使用 することである。こうした機構としては、Ｍｉｃｒｏｐｏｌｉｓの並列駆動機構 アレイモデル１８０４ＳＣＳ Ｉ（１９８９年９月２６日交付の米国特許第４，８７０，６４３号に開示）があ り、この機構は４個の並列な、同期化したデイスク駆動機構と１個の冗長パリテ イデイスク駆動機構とを使用するものである。またこの機構はデータの信頼性を 高めるために、そのパリテイデイスク駆動駆動によるパリテイ保護を利用してい る。４個のデータデイスク駆動機構のうち１個が故障してもパリテイデイスク駆 動機構に記憶されているパリテイビットの使用によって機能回復できる。互いに 他と接続されると、それらデータデイスク駆動機構は「論理デイスク駆動機構」 を形成し、この「論理デイスク駆動機構」は大フォームファクター形デイスク駆 動機構の特性をエミュレートするために仮想デイスク駆動機構としてデータ記憶 システムによって使用されるものである。このアーキテクチュアでは、単一デー タデイスク駆動機能のデータ転送速度に対し、並列接続されたデータデイスク駆 動機構の個数が乗ぜられて高いデータ転送速度を得る。しかしながら、データの 読出し／書込みにはパリテイグループにおけるすべてのデイスク駆動機構をアク セスする必要であり、独立のアクチュエータの個数が少なすぎる。データ転送頻 度の低い場合、システム性能を左右するのはデータアクセス時間であり、アクチ ュエータ個数が単一であれば、そのシステムはデータ転送速度が高いがデータア クセス時間が長くなる。このアーキテクチュアはまたデータファイルの変更すべ てに対しパリテイデイスクのパリテイデータを更新しなければならないという難 点をもつ。 同様のシステムを開示するのが米国特許第４，７２２，０８５号であり、この 特許で開示しているのは大容量デイスク駆動機構式メモリーである。このデイス ク駆動機構式メモリーは比較的小さい、同期動作形デイスクサブシステムを複数 個使用して、通常ならざる大きさの故障許容力と極めて広いデータ転送帯域幅と をもった大容 量デイスク駆動機構として機能する。またエラーチェックとエラー補正とを行え るようにデータオーガナイザーが３２ビットの各データ語に７個のエラーチェッ クビットを追加する。こうして生じた３９ビットの語を３９個のデイスク駆動機 構へ１ビット／駆動機構の割合で書込まれる。その３９個のデイスク駆動機構の どれか１つが故障しても、記憶されている３９ビット語の残る３８ビットを用い て、メモリーから各データ語を読出す際に逐語ベースで３２ビットのデータ語を 再構成し、こうして故障許容力を得る。しかしながら、この米国特許第４，７２ ２，０８５号に開示のデイスク駆動機構式メモリーシステムの制約は、その並列 デイスク駆動機構アレイアーキテクチュアが緊密結合されたデイスクアクチュエ ータを使用していることである。この機構はデータ転送帯域幅が広いがメモリー の、２．７５ＧＢに対する論理アクチュエータ位置が１つしかない。このことは このデイスク駆動機構式メモリーシステムの、メモリーに対するランダムアクセ ス性能に悪影響を及ぼすが、これはその単一論理アクチュエータを通じてしかど のメモリーもアクセスできないからである。 また別のデイスク駆動機構アレイアーキテクチュアが１９８８年６月１〜３日 開催のＡＣＭＳＩＧＭＯＤ会議議事録に収載したＤａｖｉｄ Ａ．Ｐａｔｔｅｒ ｓｏｎ他の論文「低価格デイスクの冗長アレイについて（Ａ Ｃａｓｅ ｆｏｒ Ｒｅｄｕｎｄａｎｔ Ａｒｒａｙｓ ｏｆ Ｉｎｅｘｅｐｅｎｓｉｖｅ Ｄｉ ｓｋｓ （ＲＡＩＤ）」に記載されている。このＲＡＩＤ論文では５種類のデイ スクアレイ構成について論じている。第２、第３レベルのＲＡＩＤでは冗長グル ープ内の複数デイスク駆動機構における緊密結合されたアクチュエータを用いて 、単一デイスク駆動機構へのデータ書込みよりむしろ冗長グループ内のすべての デイスク駆動機構を横切っ てデータ転送を広げる。この並列なデータ転送は、データ転送帯域幅を増大する が、データの読出し／書込みのためには冗長グループ内のすべてのデイスク駆動 機構へ同期アクセスする必要がある。また第２レベルのＲＡＩＤシステムの例と しては、上記米国特許第４，７２２，０８５号に開示のものがあり、一方第３レ ベルのＲＡＩＤシステムの例が米国特許第４，８７０，６４３号に開示されてい る。第４レベルのＲＡＩＤシステムでは上記の問題を回避するためにパリテイグ ループの複数デイスク駆動機構における非緊密結合されたアクチュエータを用い そしてパリテイグループのすべてのデイスク駆動機構を横切ってデータブロック を分配するよりむしろ１個のデイスク駆動機構における単一セクターにデータブ ロックを書込む。また第５レベルのＲＡＩＤシステムは、第４レベルのＲＡＩＤ システムの変形であり、このシステムでは専用パリテイデイスク駆動機構を使用 するよりむしろパリテイグループ内のすべてのデイスク駆動機構を横切ってパリ テイデータを分配する。 第４、第５レベルのＲＡＩＤシステムでの大きな難点は、パリテイグループに データを書込む毎にそのパリテイグループのパリテイを更新しなけれなならない ことである。単一のパリテイビットの代わりにＲｅｅｄ−Ｓｏｌｏｍｏｎコード 用等の多数のチェックコードを使用する場合、チェクビット更新の性能インパク トは増倍する。かかる多チェックビット形ＲＡＩＤシステムの性能は低くまた既 存の大フォームファクター形ＤＡＳＤ製品とは競合できない。既存のシステムで は単一パリテイビットだけを維持することによって惹起する性能劣化をより小さ くするために多数のチェックビットによって得ることのできる更なるデータ保全 性を犠牲にしている。 解決策 上記従来技術の短所を解決しかつ当該分野における技術的向上を達成するため に、本発明では、極めて多くの小フォームファクター形デイスク駆動機構を用い て、大フォームファクター形デイスク駆動機構のフォーマットと能力とをエミュ レートする低価格、高性能、高信頼性のデイスク駆動機構式メモリーを実現する 並列デイスク駆動機構アレイ式データ記憶管理サブシステム用論理トラック書込 みスケジューリングシステムを提供する。本システムはデータ冗長グループにお けるパリテイを更新しないことで従来技術のパリテイ更新の問題を回避するもの である。パリテイを更新しない代わりに、新規あるいは変更したデータをすべて 空き論理トラックに書込みかつ旧データを廃データとしてそれらにタグ付けを行 う。旧データによって論理トラックに残される「穴」は、すでに空きにした論理 トラックに正しいデータを収集することによって空き論理トラックを生じさせる 背景空きスペース収集処理によって除去される。 上記並列デイスク駆動機構アレイ式データ記憶サブシステムにおいてはその複 数デイスク駆動機構を複数の可変サイズの冗長グループに構成し、各グループを （Ｎ＋Ｍ）個の並列接続したデイスク駆動機構で形成してその中にデータを記憶 するようにしている。論理デイスク駆動機構とも称する各冗長グループを多数の 論理シリンダーに分割し、各シリンダーにｉ本の論理トラクを含める。１個の物 理デイスク駆動機構の１本のスリンダーに含まれるｉ本の物理トラックの各々に １本の論理トラックを割り当てて上記構成を得る。各論理トラックは冗長グルー プの各デイスク駆動機構から１本の物理トラックが来るので（Ｎ＋Ｍ）本の物理 トラックで構成する。上記（Ｎ＋Ｍ）本の物理デイスク駆動機構は、論理トラッ ク１本に物理トラックＮ本の単位で、１単位毎に１個のセグメントの割合でＮ個 のデータセグメントを記憶し、かつ冗長グループにおける論理トラック１本に物 理トラックＭ本の単位で、１単位毎に１個のセグメントの割合でＭ個の冗長セグ メントを記憶するのに使用する。冗長グループにおけるＮ＋Ｍ個のデイスク駆動 機構は非同期スピンドルと非緊密結合アクチュエータとを有する。デイスク駆動 機構へのデータ転送は、すべてのデイスク駆動機構が独立して動作するので、独 立した読出しおよび書込みで行われる。更に、連続した論理シリンダーに対する Ｍ個の冗長セグメントは、専用冗長デイスク駆動機構を使用するよりむしろ冗長 グループのすべてのデイスク駆動機構を横切って分配される。この冗長セグメン トの分配によって、冗長グループにおける各アクチュエータを使用して、デイス ク駆動機構に記憶されているデータセグメントのいくつかにアクセスすることが できる。冗長セグメントに対して専用駆動機構を設けた場合、それらのデイスク 駆動機構は冗長セグメントがそれらのデイスクに対して読出しまたは書込みされ なければ非活動状態になる。しかしながら、冗長を分配すれば、冗長グループの アクチュエータはすべてデータアクセスに利用できる。更に、Ｒ個の全体的に切 替え自在のバックアップ用デイスク駆動機構のプールをデータ記憶サブシステム において維持して動作時に故障したいずれかの冗長グループのデイスク駆動機構 の代わりに代替デイスク駆動機構を自動的に動作投入する。このＲ個のバックア ップデイスク駆動機構のプールは低コストで高い信頼性を保証するものである。 物理デイスク駆動機構は各々、動作時の故障を検出できるように構成されてお り、その故障検出によって論理トラック毎にＭ個の冗長セグメントを多ビットエ ラー補正のために使用できる。故障した物理デイスク駆動機構の同定により、論 理トラック上のエラーのビット位置に関する情報が得られ、また冗長データがエ ラー補正用の 情報をもたらす。冗長グループの故障デイスク駆動機構が同定されるとバックア ップのデイスク駆動機構の共用プールからのバックアップデイスク駆動機構がそ の故障デイスク駆動機構の代わりに自動的に動作投入される。制御回路は、デー タの残存するＮ−１本の物理トラックと、各論理トラックの残存セグメントを含 む対応のＭ本の物理トラックとを使用して、故障したデイスク駆動機構の各物理 トラックに記憶されたデータを再構成する。冗長セグメントの故障ではデータ最 構成が不要であるが冗長情報の再生を必要とする。その再構成されたデータはこ の場合代替デイスク駆動機構に書込まれる。バックアップデイスク駆動機構を使 用すれば、Ｍ＋Ｍ個の並列デイスク駆動機構からなるアーキテクチュアのシステ ム信頼性が増大し、またバックアップデイスク駆動機構の共用プールを使用すれ ば、より高い信頼性をもたらすコストが最小限になる。 本並列デイスク駆動機構アレイ式データ記憶サブシステムは、仮想データ記憶 装置と物理データ記憶装置との間でダイナミックにマップすることによって高い データ記憶・検索性能をもたらすデータ記憶管理システムと含む。上記並列デイ スク駆動機構アレイ式データ記憶サブシステムを構成するのは３つの抽象層、す なわち仮想層、論理層および物理層である。先ず、仮想層は従来の大フォームフ ァクター形デイスク駆動機構式メモリーとして機能する。また論理層はＮ＋Ｍ個 の物理デイスク駆動機構を各々が含んでいる複数の冗長グループにグループ化さ れた記憶装置のアレイとして機能する。更に、物理層の機能は複数の個別小フォ ームファクター形デイスク駆動機構のそれである。このデータ記憶管理システム はこれらの抽象層の間でデータをダイナミックにマップしかつ物理装置の実際の スペースの割当てと管理とを制御する。またこれらのデータ記憶管理機能は、並 列デイスク駆動機構アレイ式データ記憶サブシステムの 動作を、このサブシステムの仮想イメージのみを認識するホストプロセッサに対 して透過的（見えるように）行われる。 このシステムの性能は、揮発部分と不揮発部分を両方もつキャッシュメモリー と、「バックエンド」データステージングおよびデータステージング解除処理と を用いることによって高められる。ホストプロセッサから受けたデータはデータ 記憶サブシステムの冗長グループにすでに記憶されているデータの変形としてキ ャッシュメモリーに記憶される。冗長グループに記憶されたデータはいずれも変 形されない。仮想トラックは冗長グループからキャッシュメモリーに対しステー ジングされる。ＳＹするとホストプロセッサが仮想トラックにおけるデータレコ ートのいくつか、あるいは恐らくすべてを変形する。次に、最低使用頻度のアル ゴリズム等のキャッシュ交換アルゴリズムで決定されて、変形仮想トラックが冗 長グループへとステージング解除される。こうして選択されると、仮想トラック は１本もしくはそれ以上の論理トラックの１本もしくはそれ以上の物理トラック に記憶すべきいくつかの物理セクターに分割される（区分される）。完全な物理 トラックは１本もしくはそれ以上の仮想トラックからの物理セクターを含むこと がある。各物理トラックはＮ−１本のその他の物理トラックと組み合わさって論 理トラックのＮ個のデータセグメントを形成する。 元の不変更データを廃データとしてそれらに単純にタグ付けを行う。明らかに 、データを変更すると、冗長グループは廃棄データの冗長グループをますます多 く含む。論理シリンダーにおける残存仮想トラックは背景「フリースペース収集 」処理でキャッシュメモリーへ読出される。次にこれらの仮想トラックはすでに 空きになっている論理シリンダーに書込まれ、「収集された」論理シリンダーに は空きのタグ付けが行われる。こうして冗長データ生成、書込み、 フレースペース収集がいずれも即時解答処理よりむしろ背景において行われる。 この機構によって既存のデイスクアレイ式システムのパリテイ更新の問題が回避 されるとともに、これらのオーバヘッドタスクを背景処理へ転送することによっ てデータ記憶サブシステムの応答時間とアクセス速度との関係が改善される。 図面の簡単な説明 図１は並列デイスク駆動機構アレイ式データ記憶サブシステムのアーキテクチ ュアのブロック図、 図２は上記データ記憶サブシステムのクラスタ制御器のブロック図、 図３はデイスク駆動機構管理回路のブロック図、 図４はデイスク駆動機構管理回路制御回路のブロック図、 図５はデイスク駆動機構管理回路のデイスク制御電子回路のブロック図、 図６、図７はそれぞれ、データ読出し、書込み動作を行う動作段階を示すフロ ーチャート 図８はデータ記憶サブシステムに使用する代表的なフリースペースデイレクト リの図、 図９はフリースペース収集処理のフローチャート、である。 発明を実施するための最良の形態 本発明のデータ記憶サブシステムは単一の大フォームファクター形デイスク駆 動機構に代わって複数の小フォームファクター形デイスク駆動機構を用いて、大 フォームファクター形デイスク駆動機構のフォーマットと能力とをエミュレート する低価格、高性能、高信頼性のデイスク駆動機構式メモリーを実現する。本シ ステムはパリ テイを更新しないことによって従来技術のパリテイ更新の問題を回避するもので ある。パリテイを更新しない代わりに、新規あるいは変更したデータをすべて空 き論理トラックに書込みかつ旧データを廃データとしてそれらにタグ付けを行う 。旧データによって論理トラックに残される「穴」は、すでに空きにした論理ト ラックに正しいデータを収集することによって空きの論理トラックを生じさせる 背景空きスペース収集処理によって除去される。 上記並列デイスク駆動機構アレイ式データ記憶サブシステムにおいてはその複 数デイスク駆動機構を複数の可変サイズの冗長グループに構成し、各グループを （Ｎ＋Ｍ）個の並列接続したデイスク駆動機構で形成してその中にデータを記憶 するようにしている。論理デイスク駆動機構とも称する各冗長グループを多数の 論理シリンダーに分割し、各シリンダーにｉ本の論理トラックを含める。１個の 物理デイスク駆動機構の１本のシリンダーに含まれるｉ本の物理トラックの各々 に１本の論理トラックを割り当てて上記構成を得る。各論理トラックは冗長グル ープの各デイスク駆動機構から１本の物理トラックが来るので（Ｎ＋Ｍ）本の物 理トラックで構成する。上記（Ｎ＋Ｍ）本の物理デイスク駆動機構は、論理トラ ック１本に物理トラックＮ本の単位で、１単位毎に１個のセグメントの割合でＮ 個のデータセグメントを記憶し、かつ冗長グループにおける論理トラック１本に 物理トラックＭ本の単位で、１単位毎に１個のセグメントの割合でＭ個の冗長セ グメントを記憶するのに使用する。冗長グループにおけるＮ＋Ｍ個のデイスク駆 動機構は非同期スピンドルと非緊密結合アクチュエータとを有する。デイスク駆 動機構へのデータ転送は、すべてのデイスク駆動機構が独立して動作するので、 独立した読出しおよび書込みで行われる。更に、連続した論理シリンダーに対す るＭ個の冗長セグメントは、専用冗長デイスク駆動機 構を使用するよりむしろ冗長グループのすべてのデイスク駆動機構を横切って分 配される。この冗長セグメントの分配によって、冗長グループにおける各アクチ ュエータを使用して、デイスク駆動機構に記憶されているデータセグメントのい くつかにアクセスするできる。冗長セグメントに対して専用駆動機構を設けた場 合、それらのデイスク駆動機構は冗長セグメントがそれらのデイスクに対して読 出しまたは書込みされなければ非活動状態になる。しかしながら、冗長を分配す れば、冗長グループのアクチュエータはすべてデータアクセスに利用できる。更 に、Ｒ個の全体的に切替え自在のバックアップデイスク駆動機構のプールをデー タ記憶サブシステムにおいて維持して動作時に故障したいずれかの冗長グループ のデイスク駆動機構の代わりに代替デイスク駆動機構を自動的に動作投入する。 このＲ個のバックアップデイスク駆動機構のプールは低コストで高い信頼性を保 証するものである。 物理デイスク駆動機構は各々、動作時の故障を検出できるように構成されてお り、その故障検出によって論理トラック毎にＭ個の冗長セグメントを多ビットエ ラー補正のために使用できる。故障した物理デイスク駆動機構の同定により、論 理トラック上のエラーのビット位置に関する情報が得られ、また冗長データがエ ラー補正用の情報をもたらす。冗長グループの故障デイスク駆動機構が同定され るとバックアップのデイスク駆動機構の共用プールからのバックアップデイスク 駆動機構がその故障デイスク駆動機構の代わりに自動的に動作投入される。制御 回路は、データの残存するＮ−１本の物理トラックと、各論理トラックの残存セ グメントを含む対応のＭ本の物理トラックとを使用して、故障したデイスク駆動 機構の各物理トラックに記憶されたデータを再構成する。冗長セグメントの故障 ではデータ最構成が不要であるが冗長情報の再生を必要とする。そ の再構成されたデータはこの場合代替デイスク駆動機構に書込まれる。バックア ップデイスク駆動機構を使用すれば、Ｎ＋Ｍ個の並列デイスク駆動機構からなる アーキテクチュアのシステム信頼性が増大し、またバックアップデイスク駆動機 構の共用プールを使用すれば、より高い信頼性をもたらすコストが最小限になる 。 本並列デイスク駆動機構アレイ式データ記憶サブシステムは、仮想データ記憶 装置と物理データ記憶装置との間でダイナミックにマップすることによって向上 したデータ記憶・検索性能をもたらすデータ記憶管理システムと含む。上記並列 デイスク駆動機構アレイ式データ記憶サブシステムを構成するのは３つの抽象層 、すなわち仮想層、論理層および物理層である。先ず、仮想層は従来の大フォー ムファクター形デイスク駆動機構式メモリーとして機能する。また論理層はＮ＋ Ｍ個の物理デイスク駆動機構を各々が含んでいる複数の冗長グループにグループ 化された記憶装置のアレイとして機能する。更に、物理層の機能は複数の個別小 フォームファクター形デイスク駆動機構のそれである。このデータ記憶管理シス テムはこれらの抽象層の間でデータをダイナミックにマップしかつ物理装置の実 際のスペースの割当てと管理とを制御する。またこれらのデータ記憶管理機能は 、並列デイスク駆動機構アレイ式データ記憶サブシステムの動作を、このサブシ ステムの仮想イメージのみを認識するホストプロセッサに対して透過的（見える ように）に行われる。 このシステムの性能は、揮発部分と不揮発部分を両方もつキャッシュメモリー と、「バックエンド」データステージングおよびデータステージング解除処理と を用いることによって高められる。ホストプロセッサから受けたデータはデータ 記憶サブシステムの冗長グループにすでに記憶されているデータの変形としてキ ャッシュメモリーに記憶される。冗長グループに記憶されたデータはいずれも変 形されない。仮想トラックは冗長グループからキャッシュメモリーへとステージ ングされる。するとホストプロセッサが仮想トラックにおけるデータレコートの いくつか、あるいは恐らくすべてを変形する。次に、最低使用頻度のアルゴリズ ム等のキャッシュ交換アルゴリズムで決定されて、変形仮想トラックが冗長グル ープに対しステージング解除される。こうして選択されると、仮想トラックは１ 本もしくはそれ以上の論理トラックの１本もしくはそれ以上の物理トラックに記 憶すべきいくつかの物理セクターに分割される（区分される）。完全な物理トラ ックは１本もしくはそれ以上の仮想トラックからの物理セクターを含むことがあ る。各物理トラックはＮ−１本のその他の物理トラックと組み合わさって論理ト ラックのＮ個のデータセグメントを形成する。 元の不変更データを廃データとしてそれらに単純にタグ付けを行う。明らかに 、データを変更すると、冗長グループは廃棄データの冗長グループをますます多 く含む。論理シリンダーにおける残存仮想トラックは背景「フリースペース収集 」処理でキャッシュメモリーへ読出される。次にこれらの仮想トラックはすでに 空きになっている論理シリンダーに書込まれ、「収集された」論理シリンダーに は空きのタグ付けが行われる。こうして冗長データ生成、書込み、フリースペー ス収集がいずれも即時解答処理よりむしろ背景において行われる。この機構によ って既存のデイスクアレイ式システムのパリテイ更新の問題が回避されるととも に、これらのオーバヘッドタスクを背景処理へ転送することによってデータ記憶 サブシステムの応答時間とアクセス速度との関係が改善される。 データ記憶サブシステムのアーキテクチュア 図１は本並列デイスク駆動機構アレイ式データ記憶サブシステム１００のアー キテクチュアのブロック図である。このデータ記憶サ ブシステム１００は対応のホストプロセッサ１１、１２には、それらの対応記憶 制御器付き大フォームファクター形デイスク駆動機構の集合のように認識される が、これはこのデータ記憶サブシステム１００のアーキテクチュアがその対応ホ ストプロセッサ１１、１２に対して透過的であるためである。本データ記憶サブ システム１００は複数のデイスク駆動機構サブセット１０３−１〜１０３−ｉに 設けた複数のデイスク駆動機構（例えば、１２２−１〜１２５−ｒ）を含む。こ れらのデイスク駆動機構１２２−１〜１２５−ｒは、冗長情報を記憶するための デイスク駆動機構を設けかつバックアップのデイスク駆動機構を設けても、対応 のバックアップデイスク駆動機構を備える代表的な１４インチフォームファクタ ー形デイスク駆動機構に比べ非常に低価格である。これらの複数デイスク駆動機 構１２２−１〜１２５−ｒは代表的には、５−１／４インチフォームファクター 形の工業規格品ハードデイスク駆動機構である。 図１に示すアーキテクチュアは、ホストプロセッサ１１、１２に対応するバッ クエンドデータ記憶容量をもたらすデータ記憶サブシステム１００に、対応の複 数データチャンネル２１、２２〜３１、３２を介して相互接続されたそれらの複 数ホストプロセッサ１１、１２のアーキテクチュアである。この基本的構成はデ ータ処理の技術分野では公知のものである。このデータ記憶サブシステム１００ はデイスク駆動機構１０３−１〜１０３−ｉからなるサブセットとそれらの対応 の駆動機構管理回路１０２−１〜１０２−ｉとを、データ記憶サブシステム１０ ０を複数のホストプロセッサ１１、１２と相互接続させるデータチャンネル２１ −２２、３１−３２と相互接続させる制御装置１０１を含む。 上記制御装置１０１は代表的には、冗長用クラスタ制御器２を２個１１１、１ １２を含む。そのうちクラスタ制御器１１１において は、多経路記憶デイレクター１１０−０が制御装置１０１に含まれるクラスタ制 御器１１１にデータチャンネル２１、３１を相互接続させるハードウエアインタ フェースとなっている。この点で、上記多経路記憶デイレクター１１０−０は対 応のデータチャンネル２１、３１へのハードウエアインタフェースとなり、また いずれかのホストプロセッサ、例えばホストプロセッサ１１からの付属データチ ャンネル、例えば２１、を制御装置１０１内の選択されたクラスタ制御器１１１ へ相互接続させる多重機能をもつ。クラスタ制御器１１１そのものは、複数の光 ファイバーバッックエンドチャンネル１０４に対するインタフェースとして機能 する１対の記憶経路２０１−０、２０１−１をもつ。更に、クラスタ制御器１１ １はデータ圧縮機能とともに、選択したデータチャンネル２１とキャシュメモリ ー１１３との間、またそのキャッシュメモリー１１３と、接続された光ファイバ ーバックエンドチャンネル１０４との間のデータ転送をクラスタ制御器１１１に 指令させるデータ経路指定機能をもつ。制御装置１０１は主要なデータ記憶サブ システム機能、例えば、データ冗長グループの生成と調整、故障デイスク駆動機 構に対するデータの再構成、故障デイスク駆動機構の代わりの予備デイスク駆動 機能の動作投入、データ冗長の発生、論理駆動機構スペースの管理、仮想駆動機 構〜論理駆動機構のマッピング等の機能をもつ。これらのサブシステム機能につ いて以下に詳述する。 デイスク駆動機構管理回路１０２−１はデイスク駆動機構サブセット１０３− １に含まれる複数の工業規格品デイスク駆動機構１２２−１〜１２５−ｒを複数 の光ファイバーバックエンドチャンネル１０４と相互接続させる。このデイスク 駆動機構１０２−１は制御・駆動回路１２１に対するデータ経路１２６と光ファ イバーバックエンドチャンネル１０４を相互接続させるハードウエアインタフェ ースとなる入／出力回路１２０を含む。制御・駆動回路１２１は上記入／出力回 路１２０から線路１２６上のデータを受け、デイスク駆動機構サブセット１０３ −１内の対応工業規格品デイスク駆動機構による要求に応じて上記受信信号のフ ォームとフォーマットとを変換するものである。更に、この制御・駆動回路１２ １はデイスク駆動機構サブセット１０３−１と制御装置１０１との間で信号を転 送するための制御信号インタフェースとなる。 デイスク駆動機構サブセット１０３−１のデイスク駆動機構へ書込まれるデー タは対応のホストプロセッサ１１からデータチャンネル２１経由で制御装置１０ １のクラスタ制御器１１１、１１２へ送られるデータからなる。このデータは例 えば、キャッシュメモリー１１３のデータを記憶するクラスタ制御器１１１へ書 込まれる。このクラスタ制御器１１１はキャシュメモリー１１３のデータのＮ本 の物理トラックを記憶し、次にエラー補正用のＭ個の冗長セグメントを発生する 。またクラスタ制御器１１１がこの時、受信データを記憶する冗長グループを形 成するためのデイスク駆動機構サブセット（１２２−１〜１２２−ｎ＋ｍ）を選 択する。クラスタ制御器１１１はまた、選択された冗長グループにおける、Ｎ＋ Ｍ本の物理トラックからなる空きの論理トラックを選択する。データのＮ本の物 理トラックは各々、選択されたデータ冗長グループにおけるＮ個のデイスク駆動 機構の１つに書込まれる。更なるＭ個のデイスク駆動機構は冗長グループにおい て、Ｍ個の冗長セグメントを記憶するのに用いられる。これらＭ個の冗長セグメ ントは、Ｎ個のデイスク駆動機構に記憶されたＮ本の物理トラックの保全性を検 査しかつデータのＮ本の物理トラックのうち１本もしくはそれ以上を、それらの 物理トラックが、それを記憶しているデイスク駆動機構の故障により失われた場 合にそれらトラックを再構成するの使用できるエラー 補正文字やデータを含む。 このように、データ記憶サブシステム１００は複数のより小さいフォームファ クターのデイスク駆動機構を用いて１個もしくはそれ以上の大フォームファクタ ー形デイスク駆動機構（例えば、ＩＢＭ３３８０Ｋタイプのデイスク駆動機構） をエミュレートする一方で、複数の小フォームファクター形デイスク駆動機構を 横切ってデータを書き込むことによって高い信頼性を得ることができるものであ る。信頼性の向上はまた、故障したデイスク駆動機構に代わって相互接続可能な Ｒ個のバックアップデイスク駆動機構（１２５−１〜１２５ｒ）のプールを設け ることによっても可能である。データの再構成はＭ個の冗長セグメントを使用し て行われるので、冗長セグメントに記憶された冗長情報に組み合わさった残存機 能（論理）デイスク駆動機構に記憶されたデータを制御装置１０１内の制御ソフ トウエアによって用いられて、冗長グループ内の複数デイスク駆動機構（１２２ −１〜１２２−ｎ＋ｍ）の１つもしくはそれ以上が故障した時に失われたデータ を再構成することができる。この機構により、デイスクシャドウ機構によって得 られる信頼性と同様な信頼性をかかる機構全体にわたって著しく低いコストで得 ることができる。 デイスク駆動機構 デイスク駆動機構サブセット１０３−１におけるデイスク駆動機構１２２−１ 〜１２５−ｒはその各々を、１個のデイスク駆動機構とその周辺の制御・インタ フェース回路とからなるデイスクサブシステムと見做すことができる。デイスク 駆動機構は、代表的にはパーソナルコンピュータ（パソコン）に使用されている 種類の工業規格品デイスク駆動機構からなる。そのデイスク駆動機構に組み合わ さった制御用プロセッサはデイスク駆動機構全体を制御する役割をもちかつ、各 デイスク駆動機構１２２−１〜１２５−ｒを制御・駆 動回路１２１に接続する各種直列データチャンネルで送られるすべての情報を監 視する。それらのチャンネルを通じてデイスク駆動機構へ送られたデータは対応 の直列／並列変換回路へ対応の直列データチャンネルを介して接続された対応の インタフェースバッファーに記憶される。工業規格品デイスク駆動機構の必要と する電気インタフェースを低レベルのものとするために、各デイスク駆動機構に は更にデイスク制御器も設けられている。上記工業規格品デイスク駆動機構はＥ ＳＤＩインタフェースを有し、このインタフェースを上記制御・駆動回路１２１ に接続させねばならない。デイスク制御器はこの機能をもたらすものである。デ イスク制御器はデータの直列化と直列化解除、ＣＲＣ／ＥＣＣの発生と検査と補 正、およびＮＲＺデータ符合化を行う。ヘッド選択信号、その他の種類の制御信 号等のアドレス指定情報が上記制御・駆動回路１２１によって工業規格品デイス ク駆動機構１２２−１へ与えられる。この通信経路は診断と制御のためにも設け られている。例えば、制御・駆動回路１２１はデイスク駆動機構が待機状態にな ると工業規格品デイスク駆動機構に給電することができる。こうして、工業規格 品デイスク駆動機構が、制御・駆動回路１２１によって選択されるまでアイドル 状態にとどまる。 制御装置 図２はクラスタ制御器１１１を詳細に示すブロック図である。多経路記憶デイ レクター１１０は複数のチャンネルインタフエース２０１−０〜２０１−７を含 み、その各々が対応対のデータチャンネル２１、３１を成端している。対応のチ ャンネルインタフェース装置２０１−０が受けた制御信号、データ信号はそれぞ れ、対応の制御バス、データバス２０６−Ｃ、２０６−Ｄまたは２０７−Ｃ、２ ０７−Ｄのいずれかを通じて記憶経路２００−０または記憶経路２ ００−１のいずれかへ出力される。したがって、図２に示すクラスタ制御器１１ １の構造から理解されるように、その制御器は著しく対称的になっている。記憶 経路２００−０は記憶経路２００−１と同一であるので、それらの片方のみを以 下に説明する。多経路記憶デイレクター１１０は２セットのデータバス、制御バ ス２０６−Ｄと２０６−Ｃ、２０７−Ｄと２０７−Ｃをもちいて各チャンネルイ ンタフェース２０１−１〜２０１−７を両記憶経路２００−０、２００−１に相 互接続させて、対応ホストプロセッサ１１からの対応データチャンネル２１をど ちらかの記憶経路２００−０または２００−１を経て複数の光ファイバーバック エンドチャンネル１０４へ切替えることができるようにしている。記憶経路２０ ０−０内には記憶経路２００−０の動作を調整するプロセッサ２０４−０が含ま れている。更には、光ファイバーバックエンドチャンネル１０４の光ファイバー 信号フォーマットと、記憶経路２００−０に含まれる金属導体との間の変換を行 うために光学装置インタフェース２０５−０が設けられる。チャンネルインタフ ェース制御器２０２−２はプロセッサ２０４−０の制御下で動作してキャッシュ メモリー１１３に対するデータの流れと、チャンネルインタフェースのうち、現 時点で記憶経路２００−０と対話しているものとを制御する。チャンネルインタ フェース制御器２０２−０は受けたデータに対してＣＲＣバイトを発生、検査す る巡回冗長検査（ＣＲＣ）発生器／チェッカーを含む。またこのチャンネルイン タフェース制御回路２０２−０は更に、データチャンネル２１のデータ送信速度 とキャッシュメモリー１１３のデータ転送容量との速度ミスマッチを補償するバ ッファーを含んでいる。対応のチャンネルインタフェース回路２０１からチャン ネルインタフェース制御回路２０２−０が受けたデータはチャンネルデータ圧縮 回路２０３−０経由でキャッシュメモリ ー１１３へ送られる。そのチャンネルデータ圧縮回路２０３−０はホストプロセ ッサ１１からのデータ書込み時に制御装置１０１に対してチャンネルデータを圧 縮するのに必要なハードウエアとマイクロコードとを提供するものである。また 同回路２０３−０はホストプロセッサ１１によるデータ読出し動作時に制御装置 １０１に対して必要な圧縮解除も行う。 図２に示すアーキテクチュアから理解されるように、デイスク駆動機構サブセ ット１０３におけるホストプロセッサ１１と冗長グループとの間のデータ転送は すべてキャッシュメモリー１１３を経由して行われる。またキャッシュメモリー １１３の制御は制御装置１０１内でプロセッサ２０４−０によって行われる。そ のプロセッサ２０４−０のもたらす機能としては、キャッシュデイレクトリーそ の他のキャッシュデータ構造の初期化、キャッシュデイレクトリーのサーチと管 理、キャッシュスペースの管理、キャッシュ性能向上アルゴリズムおよびその他 のキャッシュ制御機能である。加えて、プロセッサ２０４−０はデイスク駆動機 構サブセット１０３のデイスク駆動機構から冗長グループを生成し、それらのデ イスク駆動機構の状態のレコードを維持する。またプロセッサ２０４−０はキャ ッシュメモリー１１３内に、冗長グループにおけるＮ個のデータデイスクを横切 って冗長データを発生させ、Ｍ個のセグメントのその冗長データを冗長グループ のＭこの冗長デイスクに書込むことも行う。プロセッサ２０４−０における機能 ソフトウエアはまた仮想デイスク駆動機構から論理デイスク駆動機構へ、また論 理デイスク駆動機構から物理デイスク駆動機構へのマッピングを管理する。この マッピングを示すテーブルはプロセッサ２０４−０の上記機能ソフトウエアによ って更新、維持、バックアップ、また場合によっては回復される。プロセッサ２ ０４−０はまた、光ファイバーバッック エンドチャンネル１０４の管理、スケジューリングとともにフリースペース収集 機能ももつ。これらの機能の多くはデータ処理の分野においては公知であり、そ の故にこのでは詳述しない。 デイスク駆動機構管理回路 図３はデイスク駆動機構管理回路１０２−１の詳細ブロック図である。図にお いて、入力／出力回路１２０が複数の光ファイバーチャンネル１０４を、その入 力／出力回路１２０を制御・駆動回路１２１を相互接続させる多数のデータバス 、制御バスに接続させている。上記制御・駆動回路１２１は制御装置１０１への 状態・コマンドインタフェースを監視、制御するコマンド・状態回路３０１から なる。上記コマンド・状態回路３０１はまたデイスク駆動機構管理回路１０２に おける他の回路やデイスク駆動機構サブセットにおける各種デイスク駆動機構か らデータを収集して制御装置１０１へ送る。制御・駆動回路１２１は更に、デイ スク駆動機構サブセット１０３−１に使用されている工業規格品デイスク駆動機 構の各々に１個という割合で複数の駆動電子回路３０３を含む。上記駆動電子回 路３０３はＥＳＤＩインタフェース経由での対応工業規格品駆動機構に対するデ ータ転送を制御する。また駆動電子回路３０３は直列チャンネルを通じてフレー ムを送受することができ、また構成素子としてマイクロコントローラ、トラック バッファー、状態・制御レジスター、工業規格品駆動インタフェースを含む。駆 動電子回路３０３は対応のデータバス３０４経由で入力／出力回路１２０からデ ータを、また制御リード３０５経由で制御信号を、それぞれ受ける。上記制御・ 駆動回路１２１はまた、複数のサブシステム回路３０２−１〜３０２−ｊも含み 、それら回路は各々複数の駆動電子回路３０３を制御するものである。上記サブ システム回路３０２は各駆動電子回路に対して要求、エラー、スピンアップ線路 を制御する。代 表的には、サブシステム回路３０２は３２個の駆動電子回路３０３とインタフェ ースする。またサブシステム回路３０２は環境センス情報を収集してコマンド・ 状態回路３０１経由で制御装置１０１へ送る。こうしてデイスク駆動機構管理回 路１０２−１における制御・駆動回路１２１はデイスク駆動機構サブセットおよ び制御装置１０１における工業規格品デイスク駆動機構どうしの間におけるデー タ、制御信号インタフェース・送信機能をもつ。 コマンド・状態回路 コマンド・状態回路３０１は図４に更に詳細に示す。この回路は以下の３つの 機能をもつ。すなわち、各種サブシステム回路３０２からの状態収集機能、制御 装置１０１への状態報告機能、およびデイスク駆動機構管理回路１０２−１の診 断機能である。上記コマンド・状態回路３０１はプロセッサ４０２とその対応ク ロック４０３とによる制御を受ける。また上記プロセッサ４０２はポート４０４ 、４０５をそれぞれ経由してアドレス、データバスと通信する。プロセッサと、 コマンド・状態回路３０１におけるバスおよびその他の回路との間の通信は、ア ービターとして作用してコマンド・状態回路３０１の内部バスへのアクセスを調 整する双方向ポート４０７によって制御される。同様に、データ・アドレス仲裁 論理回路４１０、４１２はコマンド・状態回路３０１の内部データバスへのイン タフェース回路４０１のアクセスを調整する。例えば、入力／出力回路１２０か ら受けたデータはインタフェース回路４０１によって受けられ、このインタフェ ース回路４０１は自体とデータ・アドレス仲裁論理回路４１０、４１２との間に 接続されたアドレスバス、データバスを経由してメモリー内４１１の上記データ を記憶する。これらの仲裁論理回路はコマンド・状態回路３０１およびインタフ ェース回路４０１の内部データバスからのメモリー４１１へのアクセス を調整する。同様に、プロセッサ４０２はコマンド・状態回路３０１の内部デー タバスと対応のデータ・アドレス仲裁論理回路４１０、４１２とを経由してメモ リー４１１に記憶されたデータにアクセスできる。プロセッサ４０１によって検 索されたこのデータは次にアドレスバス、データバスを経由して出力して、アド レスポート、データポート４０４、４０５をそれぞれ経由してサブシステム回路 ３０２へ送ることができる。 上記コマンド・状態回路３０１は割込み処理回路４０８含む。リセットを除く 、デイスク駆動機構管理回路１０２−１におけるすべての割込みは割込み処理回 路４０８を通じて送られる。また割込み処理回路４０８は特定クラスのすべての 割込みを収集し、それらの割込みはプロセッサ４０２における割込みソフトウエ アによって読出される。また割込みソフトウエアハ割込み処理回路４０８におけ るメモリーマップされたスペースを読み出して、生じた割込みの内容を示すビッ トパターンを判定する。 駆動電子回路 駆動電子回路３０３は入力／出力回路１２０とデイスク駆動機構１２２−１等 の工業規格品デイスク駆動機構とを相互接続させる直列データリンク３０４どう しの間のインタフェースとして機能する。図５は駆動電子回路３０３を更に詳細 に示す。上記直列データリンク３０４はマルチプレクサ５０１、５０２をそれぞ れ介して駆動電子回路３０３の内部回路に結合されている８本の出データリンク と８本の入りデータリンクとからなる。 受信回路５０３は出データリンクを監視し、入力／出力回路１２０から受けた 情報を、フレーム指示解除回路５０５によって使用すべく並列フォーマットに変 換する。このフレーム指示解除回路５０５は受けたフレームにおける指定アドレ スフィールドが駆動電子回 路のプレプログラム化選択アドレスと相関関係を有するか否かを検査するもので ある。それらアドレスが同じであれば、上記フレーム指示解除回路５０５は、送 りつつある情報がデータであるかコマンドであるかを判定し、２つのＤＭＡポイ ンターのうち片方をデータ記憶に、またもう一方をコマンド記憶に使用してその 情報をトラックバッファー５０７に記憶する。そのトラックバッファー５０７は 対応の工業規格品デイスク駆動機構１２２−１へ送る１物理トラック全体の情報 を記憶することができる。上記フレーム指示解除回路５０５は１物理トラックの 情報の転送は完了すると割込みを発生する。フレーム指定解除回路５０５の発生 させた割込みはプロセッサ５１３へ送られ、このプロセッサ５０５がトラックバ ッファー５０７に記憶されているコマンドあるいはデータを解釈し、相応に動作 する。プロセッサ５１３は、そのコマンドがデータ転送コマンドであると判定す ると、制御レジスタ５１２をデータ転送のために初期化する。またプロセッサ５ １３はＥＳＤＩ制御回路５０９を作動させ、するとこの回路は対応の工業規格品 デイスク駆動機構１２２−１と、駆動電子回路３０３−１の内部回路との間の物 理インタフェースとなる。プロセッサ５１３は更にデイスクデータ制御回路５０ ８も作動させ、この回路５０８は工業規格品デイスク駆動機構をマイクロプロセ ッサで制御されたシステムと相互接続させる。デイスクデータ制御回路５０８は トラックバッファー５０７からＥＳＤＩ制御回路５０７へのデータ転送を行うも のである。したがって、データ経路はトラックバッファー５０７からデイスク制 御回路５０８を経て工業規格品デイスク駆動機構１２２−１に到っている。ＥＳ ＤＩ制御回路５０９は駆動電子回路３０３−１とデイスク駆動機構１２２−１と の間の電気インタフェースとなるだけのものである。 デイスク駆動機構１２２−１から入力／出力回路１２０へのデー タ転送も同様に行われる。データはＥＳＤＩ制御回路５０９を通じてデイスク駆 動機構１２２−１のデータをアドレス指定することによって制御装置１０１から 読出したデータに対する要求に応答してプロセッサ５１３によって読出される。 デイスク駆動機構１２２−１から読み出されたデータはＥＳＤい制御回路５０９ とデイスク駆動機構制御回路５０８とを経由してトラックバッファー５０７へ送 られ、このバッファー５−７においてそのデータは、そのバッファーに１物理ト ラック全体のデータあるいはその有意部分が記憶されるまで記憶されたままとな る。フレーム指定回路５０６がトラックバッファー５０７から物理トラックを検 索し、その物理トラックをフォーマットするとともにフレーム指定し、かつそれ を送信回路５０４へ送る。上記送信回路５０４はマルチプレクサ５０２経由で８ 本の入りデータリンクを通じて入力／出力回路１２０へフレームを順次送る。 デイスク駆動機構の誤動作 制御装置１０１はそれがアドレス指定しつつある冗長グループ内の個々のデイ スク駆動機構が誤動作したか否かを判定する。また不良デイスク駆動機構を検出 した制御装置１０１は対応の制御信号リード上をデイスク駆動機構管理回路１０ ２−１へ制御メッセージを送ってデイスク駆動機構が誤動作したことを示す。予 備のデイスク駆動機構の必要を制御装置１０１が検出すると、その故障したデイ スク駆動機構が使用から外され、予備デイスク駆動機構１２５−１が、制御装置 １０１の要求に応じてＲ個のデイスク駆動機構（１２５−１〜１２５−ｒ）の予 備プールから動作投入される。これは、不良デイスク駆動機構を含んでいた冗長 グループの構成定義を再書込みすることによって行われる。冗長グループ内の新 しく選択されたデイスク駆動機構１２５−１がクラスタ制御器１１１、１１２両 者に送られた制御信号によって同定される。これによって、クラスタ制御器１１ １、１１２の各々に記憶されたシステムマッピング情報が確実に更新された状態 に保持される。 冗長グループ（１２２−１〜１２２−ｎ＋ｍ）に新しいデイスク駆動機構（１ ２５−１）が追加されると、その追加デイスク駆動機構は検査され、その動作に 異常のないことが判明すると、システムマッピングテーブルの故障デイスク駆動 機構に代わる。予備デイスク駆動機構（１２５−１）を要求した制御装置１０１ は残るＮ−１個の正常なデータデイスク駆動機構と、Ｍ個の冗長デイスク駆動機 構から得られる冗長情報とを用いてその新しいデイスク駆動機構（１２５−１） に対するデータを再構成する。そのデイスクで再構成が完了する前は、ホストプ ロセッサ１１、１２はデータをまだ得ることができるが、単一デイスクからそれ を読出すよりむしろそのデータをオンラインで再構成しなければならない。この データ再構成動作が完了すると、再構成されたセグメントが交換デイスク駆動機 構（１２５−１）に書込まれ、冗長グループが再びフルに利用できるようになる 。 データ記憶サブシステム１００のこのダイナミックに再構成できる属性によっ て、そのシステムが極めて頑強にすることができる。更には、クラスタ制御器１ １１、１１２とデイスク駆動機構（１２２−１）との間の通信路をダイナミック に構成することができるので、アーキテクチュアを極めて柔軟性のあるものにす ることができる、同じ物理デイスク駆動機構サブセット（１０３−１によれば、 ユーザーはデータ記憶容量の大きいまた周期的な修理間隔がより短くてよいデイ スク駆動機構式メモリーを得ることができ、あるいは、各冗長グループに含まれ る有効デイスク駆動機構の個数を変えれば、そのデータ記憶容量が上記よりも低 くまた修理間隔もより長いデイ スク駆動機構を得ることもできる。更には、デイスク駆動機構は、システムに接 続した時に新しい予備デイスク駆動機構１２３を検出し、それによって、記憶ま たは信頼性の要求の変化につれて、デイスク駆動機構式メモリー制御ソフトウエ アを再プログラム化することなく、デイスク駆動機構を成長させることができる 。 仮想デイスク駆動機構から論理デイスク駆動機構へのダイナミックマッピング データ転送動作について言えば、すべてのデータ転送はキャッシュメモリー１ １３を通じて行われる。したがって、フロントエンドまたはチャンネル転送動作 はバックエンドまたはデイスク駆動機構転送動作から完全に独立している。この システムにおけるステージング動作はその他のキャッシュされたデイスクサブシ ステムにおけるステージングと同様であるがステージング解除転送は、バルク転 送のためにグループで収集される。更に、このデータ記憶サブシステム１００は フリースペース収集、マッピングテーブルバックアップ、エラー回復を背景処理 として同時を行う。フロントエンドとバックエンドが完全に分離しているので、 データ記憶サブシステム１００が前のカウントキイデータデイスクサブシステム の厳しいプロセッサタイミング依存性がない。このサブシステムはしたがって更 に知能的なスケジューリングおよびデータ転送制御によって性能を向上させるの にその処理資源を自由に供することができる。 上記並列デイスク駆動機構アレイ式データ記憶サブシステム１００は３つの抽 象層、すなわち、仮想層、論理層および物理層で構成されている。仮想層は従来 の大フォームファクター形デイスク駆動機構式メモリーとして機能する。また論 理層は複数の冗長グルーブ（例えば、１２２−１、１２２−ｎ＋ｍ）にグループ 化された記憶装置アレイとして機能し、各冗長グループは各論理トラックに対し Ｎ本の物理トラックのデータとＭ本の物理トラックの冗長情報を記憶するための Ｎ＋Ｍ個のデイスク駆動機構を含んでいる。物理層は複数の個別小フォームファ クター形デイスク駆動機構として機能する。データ記憶サブシステムは上記抽象 層どうしの間でデータをマッピングするとともに物理デバイスにおける実際のス ペースの割り付けと管理とを制御するものである。これらのデータ記憶管理機能 は、並列デイスク駆動機構アレイ式データ記憶サブシステム１００の動作をホス トプロセッサ（１１、１２）に対して透過的になるように行われる。 冗長グループはＮ＋Ｍ個のデイスク駆動機構で構成される。この冗長グループ は論理ボリユームまたは論理デイスク駆動機構（論理素子）とも称される。各論 理デイスク駆動機構においては、複数の論理トラックがあり、その各々が、同一 物理トラックアドレスをもつ冗長グループ内のすべての物理トラックのセットで ある。それらの論理トラックはまた論理シリンダーに組織化され、その各々が、 共通論理アクチュエーターでアクセスできる冗長グループ内のすベての論理トラ ックの集合である。並列デイスク駆動機構アレイ式データ記憶サブシステム１０ ０はホストプロセッサには大フォームファクター形デイスク駆動機構の集合であ るように見え、その各々が仮想トラックと称される、所定サイズの所定本数のト ラックを含んでいる。したがって、ホストプロセッサ１１がデータチャンネル２ １経由でデータ記憶サブシステム１００へ送る場合、そのデータは仮想トラック の個別レコードの形で送られる。並列デイスク駆動機構アレイ式データ記憶サブ システム１００の動作をホストプロセッサ１１に対して透過的にするには、受け たデータがそのデータ記憶サブシステム１００でエミュレートされる大フォーム ファクター形デイスク駆動機構におけるトラックの容量を反映する仮想トラック インスタンスの形で実際の物理デイスク駆動機構（１２２−１〜１２２−ｎ＋ｍ ）に記憶される。仮想トラックインスタンスが１つの物理トラックから次の物理 トラックへとはみ出すおそれがあるが、仮想トラックインスタンスは１つの論理 シリンダーから別の論理シリンダーへはみ出すことができない。これはメモリー スペースの管理を簡素化するために行われる。 仮想トラックがホストプロセッサ１１によって変更されると、その仮想トラッ クの更新インスタンスはデータ記憶サブシステム１００内のその元位置には再書 込みされず、新しい論理シリンダーへ書込まれかつその仮想トラックの先行イン スタンスが廃インスタンスとしてマークされる。したがって、時間の経過ととも に、論理シリンダーはフリースペースとして既知の廃データの「穴」を施される 。全体的にフリーの論理シリンダーを生成する場合、依然として有効でありかつ 論理シリンダーにおいて、断片化されたフリースペースどうしの間に位置する仮 想トラックをデータ記憶サブシステム１００内でその位置を変える。またデータ 転送活動を均等に分布させるには、各仮想デイスク駆動機構のトラックをデータ 記憶サブシステム１００における論理デイスク駆動機構どうしの間でできるだけ 均等に分布させる。更には、必要であれば、整数個の物理デイスク駆動機構（物 理素子）セクターに合わせるために仮想トラックインスタンスを水増しする。こ れによって各仮想トラックインスタンスが確実に物理デイスク駆動機構のセクタ ー境界で開始する。 マッピングテーブル データ記憶サブシステム内ではすべてのデータの位置を正確に記録する必要が あるが、これはホストプロセッサ１１、１２から受けたデータが仮想スペースに おけるそのアドレスから、サブシステムにおける物理場所へとダイナミックにマ ップされるからである。ま たデータ記憶サブシステム１００における各仮想トラックの現時点のインスタン スの位置を呼戻すために仮想トラックデイレクトリが維持される。この仮想トラ ックデイレクトリは対応ホストプロセッサ１１がアドレス指定できる各仮想トラ ックに対するエントリからなる。このエントリは仮想トラックインスタンスがそ こから開始する論理セクターアドレスを含む。また仮想トラックデイレクトリは 仮想トラックインスタンスをセクター単位で示すデータも含む。仮想トラックデ イレクトリはデイスク駆動機構に新しい仮想トラックインスタンスが書込まれる 毎に更新される。 記憶制御器はフリースペースデイレクトリ（図８）も含むが、これは論理デイ スク駆動機構によって順序付けされた、データ記憶サブシステム１００内の全論 理シリンダーのリストである。各論理デイスク駆動機構は論理デイスク駆動機構 用フリースペースリストと称されるリストに登録されており、各リストエントリ は論理シリンダーをもち、かつその論理シリンダーが現在含むフリースペースの 量を示す。このフリースペースデイレクトリは各論理シリンダーに対する位置的 エントリを含む。また各エントリはその論理デイスク駆動機構に対する二重リン クされたフリースペースリストの前方、後方ポインターの両方と、論理シリンダ ーに含まれるフリーセクターの個数とを含む。上記ポインターは各々、その論理 デイスク駆動機構のフリースペースリストにおける別のエントリを示すかゼロで あるかのいずれかである。フリースペースの収集は、データ記憶サブシステム１ ００において行われる背景処理である。またこのフリースペース収集処理では論 理シリンダーデイレクトリが利用されるが、このデイレクトリはその論理シリン ダーの内容を示す各論理シリンダーの第１セクターに含まれるリストである。そ の論理シリンダーデイレクトリは論理シリンダー内に含まれる各仮想トラックイ ンスタンスに対するエントリを含む。各仮想トラックインスタンスのエントリは 仮想トラックインスタンスの識別子と、仮想トラックインスタンスが開始する論 理シリンダー内の相対セクターの識別子とを含む。このデイレクトリと仮想トラ ックデイレクトリとから、フリースペース収集処理で、その論理シリンダーにお いて現在有効であって従って新しいデータを書込むために論理シリンダーを利用 できるようにするため別の場所に移さなければならない仮想トラックインスタン スが何々であるかを判定することができる。 データ移動／複写動作 データファイル移動／複写動作によれば、仮想トラックデイレクトリにおける 基準ポインターの元のセットと同じ物理記憶場所と指示する新しいセットのポイ ンターを発生させるだけで、選ばれたデータファイルの第２インスタンスを瞬時 に移動もしくは生成することができる。このように、同一物理メモリースペース を指示する新しいセットのポインターを発生させるだけで、データファイルを移 動／複写することができる。 本装置はデータファイルをキャッシュメモリー１１３へダウンロードしてその データファイルを新しい物理記憶場所に書込むために時間を失うことなく瞬時的 にオリジナルデータファイルを移動するものである。プログラムで、別の仮想ア ドレスにあるデータファイルに簡単にアクセスするためには、上記機構を用いれ ば大いなる時間的長所が得られる。オリジナルデータレコードの物理コピーは後 で、必要に応じて背景処理として第２記憶場所へ書込むことができる。あるいは 、プログラムのうち、データファイルにアクセスできるものが方法の如何を問わ ずデータの書込みあるいはそのデータファイルの変更を行えるものであれば、オ リジナルデータファイルの一部の変更したコピーが新しい物理記憶場所へ書込ま れ、また対応 のアドレスポインターが、データファイルのその再書込みされた部分の新しい場 所を反映すべく変えられる。 このように、新しいセットのメモリーポインターを簡単に作成することによっ てデータファイルを瞬時に移動／複写することができ、またデータファイルの実 際の物理複写を背景処理としてあるいは、データファイルの各仮想トラックを、 プログラムのうち、そのデータファイルにアクセスできるものによって変更した 場合に必要に応じて漸次に行うことができる。 仮想トラックデイレクトリソースとターゲットフラッグ 仮想トラックデイレクトリ（ＶＴＤ）の各エントリは複写／移動機能に対応し た２つのフラッグを含む。すなわち、「ソース」フラグはその仮想トラックアド レスにおける仮想トラックインスタンスが複写または移動の起点であった場合に 常に立てられる。上記エントリによって指示された仮想トラックインスタンスは 必ずしもソースではなく、仮想トラックインスタンスはその仮想アドレスを含む 。ソースフラッグが立てられていれば、その仮想アドレスの複写テーブルに少な くとも１つのエントリがある。「ターゲット」フラッグが立てられるのは仮想ト ラックインスタンスに、複写先または移動先であったデータが含まれる時である 。ターゲットフラッグが立てられた場合、ポインター指示された仮想トラックイ ンスタンスにおける仮想トラックはＶＴＤエントリの仮想アドレスではない。 複写テーブル 複写テーブルのフォーマットをここではグラフィックで示す。好適な実施は、 各論理デイスク駆動機構に対する別々の複写テーブルを用いて、各論理デイスク 駆動機構に複写テーブルの始端と末端とが対応するようにすることである。しか しながら、テーブルはサブシステム全体の単一テーブルと全く同じほど容易に実 施できる。ま たテーブルの順序付けはソースが論理アドレスの昇順で行われる。 テーブルは各ソースがターゲットのリンクされたリストの始端であるソースの 単一リンクされたリストである。ソースエントリは下記を含む。 論理アドレス（ＶＴＤエントリ複写） 仮想アドレス 次ソースポインター（リスト内の最終ソースの場合NULL） ターゲットポインター またターゲットエントリは下記を含む。 仮想アドレス 次ターゲットポインター（リスト内最終ターゲットの場合はNULL） カウントフィールド更新フラッグ マッピングテーブル故障対応ソフトウエア技法 上記より明らかなように、マッピングテーブルが失われると悲惨なことになる 。というのはデータ記憶サブシステム１００におけるデータの記憶場所が、正確 なマッピングテーブルがなければ不明になり、したがってデータが失われてしま うからである。またそうし たマッピングテーブル喪失がいかにも悲惨であるため、マッピングテーブルのバ ックアップはマッピングテーブル喪失のインパクトが最小限になるように行わな ければならない。更に、マッピングテーブルは大きくかつ連続的に変えられるた め、マッピングテーブルの全体として正確な不揮発バックアップコピーは維持す るのが困難である。マッピングテーブルのバックアップは１対の交互ファジイイ メージコピーと１対の対応した制御ジャーナルとによって行う。マッピングテー ブルの一次または現コピーはキャッシュメモリー１１３に記憶され、その一方バ ックアップファジイイメージコピーのほうは冗長グループのデイスク駆動機構１ ２２に記憶される。制御ジャーナルはキャッシュメモリー１１３の不揮発部分に 保持される。テーブルまたはファイルのイメージコピーは従来、ファイル全体の 完全な順次組織化したコピーを意味した。したがって、ファイルに加えた変更は イメージコピーを作成している間遅延させる必要がある。この遅延の必要を排除 するために、ファジイイメージコピーを変わりに使用することができる。ファジ イイメージコピーはテーブルあるいはコピーしつつあるファイルに対して変更が 施されているおそれのある間に作成するイメージコピーである。ファジイイメー ジコピーを価値あるものにするには、そのイメージコピーを作成していた間にフ ァイルに加えた変更のファイルも不揮発メモリーに記憶させる。こうして、ファ ジイイメージコピーを作成すれば、その変更ジャーナルを用いてファジイイメー ジコピーを更新して完全なイメージコピーにすることができる。これによって、 最新の変更が終わった時点でのファイルの正しいイオメージが作成される。２つ の交互のメモリー領域が必要になるが、これはファジイイメージコピーを変更ジ ャーナルによって更新している時に、第２メモリー領域が、ジャーナル変更更新 処理において生じるメモリー変更を記憶 するためである。したがって、マッピングテーブルをバックアップする場合、キ ャッシュメモリー１１３からジャーナルを読出して、冗長グループのデイスク駆 動機構に記憶されたマッピングテーブルのファジイイメージコピーを更新するの に使用する。将来のメモリー保護機構として、データ記憶サブシステム１００は 自己定義型になっている。各仮想トラックインスタンスは仮想デイスク駆動機構 識別子と、仮想トラックインスタンス内にすべて書込まれた仮想シリンダーとヘ ッド番号とを含む。 データ読出し動作 図６はデータ記憶サブシステム１００の制御装置１０１内のプロセッサ２０４ が、デイスク駆動機構サブセット１０３のデータ冗長グループ１２２−１〜１２ ２−ｎ＋ｍからデータを読出すのに行う動作のフローチャートである。データ記 憶サブシステム１００はいずれのサイズの読出しでも支援するものである。しか しながら、論理層が支援するのは仮想トラックインスタンスの読出しだけである 。読出し動作を行うには、読出し対象のデータを含む仮想トラックインスタンス ガ論理層からキャッシュメモリー１１３へステージングされる。するとデータレ コードはそのキャッシュメモリー１１３から転送され、その読出し動作を完了さ せるべく何らかのクリーンアップが行われる。図６においてステップ６０１では 、制御装置１０１が仮想トラックからレコードを読出す準備を行う。またステッ プ６０２では、制御装置１０１が、キャッシュメモリー１１３において仮想トラ ックを確実に位置付けるためにキャッシュデイレクトリサーチサブルーチンへ分 岐するが、これはその仮想トラックを記憶する冗長グループを構成する複数のデ イスク駆動機構（１２２−１〜１２２−ｎ＋ｍ）へコピーが記憶されていること に加えて、その仮想トラックがすでにキャッシュメモリー１１３へステージング さ れて、そこに記憶されている可能性があるためである。ステップ６０３では、制 御装置１０１がキャッシュメモリー１１３のハッシュテーブルデイレクトリを走 査して要求された仮想トラックがキャッシュメモリー１１３の中に位置するか否 かを判定する。仮想トラックがキャッシュメモリー１１３内に位置すれば、ステ ップ６０４において制御が主読出し動作ルーチンへ戻され、そしてステップ６０ ５〜６１６を構成するキャッシュステージングサブルーチンが終了させられる。 ここで説明の便宜上、すでに要求された仮想トラックがキャッシュメモリー１ １３の中に位置しないと仮定する。処理はステップ６０５へ進み、このステップ においては制御装置１０１が仮想→論理マッピングテーブルにおいて仮想トラッ クのアドレスを探索する。またステップ６０６において、論理マップ位置を使用 して冗長グループにおける１個もしくはそれ以上の物理デイスク駆動機構へ論理 デイスク駆動機構をマップする。ステップ６０７では、制御装置１０１が１つも しくはそれ以上の物理読出し動作をスケジューリングして同定された物理デイス ク駆動機構１２２−１〜１２２−ｎ＋ｍのうち適宜のものから仮想トラックイン スタンスを検索する。ステップ６０８において、制御装置１０１はそれらの動作 からエラーをクリヤーする。またステップ６０９においては、すべての読出しが 完了しているか否かの判定が行われるが、これは冗長グループのＮ＋Ｍ個のデイ スク駆動機構のうち１個以上に、その要求された仮想トラックインスタンスが記 憶されている可能性があるためである。読出しがまだすべて完了していなければ 、処理はステップ６１４へ進み、このステップにおいて制御装置１０１は、冗長 グループのＮ＋Ｍ個のデイスク駆動機構の１つによる読出し動作が次に完了する を待つ。ステップ６１５においては、次の読出しデイスク駆動機構 がその動作を完了しており、完了したばかりの読出し動作に何らかのエラーがあ るか否かの判定が行われる。エラーがある場合、ステップ６１６において、エラ ーが標識され、制御がステップ６０９の起点に戻され、このステップにおいてす べての読出しが完了しているか否かの判定が行われる。ここで読出しがすべて完 了しており、かつ仮想トラックインスタンスのすべての部分が冗長グループから 検索されていれば、処理がステップ６１０へ進み、このステップにおいて、完了 してしまっている読出しに何らかのエラーがあるか否かの判定が行われる。エラ ーが検出された場合、ステップ６１１においてそれらのエラーを固定できるか否 かの判定が行われる。エラー補正方法の１つはＲｅｅｄ−Ｓｏｌｏｍｏｎエラー 検出／補正コードを用いて、直接に読出しできないデータを再生成することであ る。またエラーからの回復ができない場合は、仮想トラックインスタンスを読出 しできないことを制御装置１０１に対して示すフラッグを立てる。またエラーを 固定できる場合、ステップ６１２において、同定されたエラーを補正して、処理 がステップ６０４の主ルーチンへ戻るが、このステップでは冗長グループからキ ャッシュメモリー１１３への仮想トラックインスタンスの読出しがすでに首尾よ く完了している。 ステップ６１７においては、制御装置１０１が、現在それを記憶しているステ ージされた仮想トラックインスタンスから、要求されたデータレコードを転送す る。そのステージされた仮想トラックからの関心レコードがすでに、その情報の 要求元であるホストプロセッサ１１へすでに転送されていると、ステップ６１８ において制御装置１０１が、冗長グループからキャッシュメモリー１１３へ仮想 トラックインスタンスをステージするのに必要な装置をすべてアイドル状態にす るのに必要な管理タスクを実行することによって読出 し動作をクリーンアップし、制御がステップ６１９において、要求された次の動 作を行うために戻る。 データ書込み動作 図７はデータ書込み動作を行うためにデータ記憶サブシステム１００がとる動 作ステップのフローチャートを示す。そのデータ記憶サブシステム１００はいか なるサイズの書込みでも支援するが、やはり、論理層が支援するのは仮想トラッ クインスタンスの書込みだけである。したがって、書込み動作を行う場合、再書 込みすべきデータレコードを含む仮想トラックが論理層からキャッシュメモリー １１３へステージされる。書込み動作が完了すると、仮想トラックの廃インスタ ンスの位置がフリースペースとして標識される。そして、変更されたデータレコ ードが仮想トラックへ転送され、またこの更新された仮想トラックインスタンス が、データレコード変更が起きたキャッシュメモリー１１３から論理層へと書込 まれるようスケジュールされる。そして、その転送と書込みとが完了すると書込 み動作がクリーンアップされる。 ステッブ７０１においては、制御装置１０１は書込み動作をセットアップし、 またステップ７０２では、前記読出し動作の場合と同じように、制御装置１０１ が、データの転送先である仮想トラックをキャッシュメモリー１１３の中に確実 に位置付けるためにキャッシュデイレクトリサーチサブルーチンへ分岐する。キ ャッシュメモリー１１３においてデータ更新がすべて行われるので、そのデータ の書込み先である仮想トラックを、それがキャッシュメモリー１１３の中にすで に常駐していなければ、それが記憶されている冗長グループからキャッシュメモ リー１１３へと転送しなければならない。要求された仮想トラックインスタンス の、キャッシュメモリー１１３への転送が、前記のデータ読出し動作に関して述 べかつ図６に示 したステップ６０３〜６１６におけると同様に、書込み動作のために行われる。 ステップ７０３では、制御装置１０１は有効として冗長グループに記憶されて いる仮想トラックインスタンスを標識して、その仮想トラックインスタンスが記 憶されている論理記憶場所へのアクセスが、その仮想トラックの読出しあるいは 書込みを行おうとしている別のホストプロセッサ１２に応答して行われないよう にする。キャッシュメモリー１１３内のその仮想トラックへ変更したレコードデ ータを書込むことになるので、冗長グループに常駐する仮想トラックの複写は今 度は不正確になり、ホストプロセッサ１１、１２によるアクセスから除外されな ければならない。ステップ７０４において、制御装置１０１はホストプロセッサ １１から受けた変更レコードデータを、冗長グループからキャッシュメモリー１ １３へと検索された仮想トラックへ転送して、その変更レコードデータを、冗長 グループから検索したオリジナル仮想トラックに併合する。この併合が完了しか つここで仮想トラックが、ホストプロセッサ１１から受けた変更レコードデータ で更新されると、制御装置１０１は、データ記憶サブシステム１００内のどこか に位置する冗長グループへ書込むべく、その更新された仮想トラックインスタン スをスケジュールしなければならない。 このスケジューリングを行うのは、ステップ７０６〜７１１を構成するサブル ーチンである。ステップ７０６では、制御装置１０１が、更新された仮想トラッ クインスタンスが、可用な空き論理シリンダーに合うか否かを判定する。その仮 想トラックインスタンスが空き論理シリンダーに合わないと、ステップ７０７で 、その現在空いている論理シリンダーは閉じられかつ物理層および、データ記憶 サブシステム１００内の最も自由な論理デイスク駆動機構または冗 長グループから選ばれた別の論理シリンダーへ書込まれる。ステップ７０８では 、最も自由な論理デイスク駆動機構からの自由論理シリンダーの選択が行われる 。これによって、ホストプロセッサ１１から受けたデータファイルはデータ記憶 サブシステム１００内の複数冗長グループを横切って確実に均等分布されて、あ る冗長グループのオーバロードやその他の冗長グループのアンダーロードを回避 することができる。自由論理シリンダーが現在空いている論理シリンダーあるい は新しく選ばれる論理シリンダーのいずれかとして利用できれば、ステップ７０ ９においては、制御装置１０１によって、更新された仮想トラックインスタンス が論理シリンダーへ書込まれ、またステップ７１０では仮想トラックの新しい記 憶場所が仮想→論理マップに入れられてホストプロセッサ１１、１２によってそ の仮想トラックが利用できるようになる。ステップ７１１においては、制御が主 ルーチンに戻り、このルーチンではステップ７１２において制御装置１０１が残 存管理タスクをクリーンアップして書込み動作を完了させ、ホストプロセッサ１ １からの更なる読出しあるいは書込み動作のためにステップ７１２の可用状態に 戻る。 フリースペース収集 キャッシュメモリー１１３内のデータは、変更されると、デイスク駆動機構サ ブセット１０３内のデイスク駆動機構におけるそれまでのその記憶場所へ再び書 込むことができない。これは冗長グループに対する該当論理トラックに関する冗 長情報がその変更によって無効化されるためである。したがって、仮想トラック を更新すると、そのトラックをデータ記憶サブシステム１００内の新しい記憶場 所へ書込まねばならず、それまでの記憶場所におけるデータをフリースペースと して標識しなければならない。したがって、各冗長グループにおいては、論理シ リンダーが、廃インスタンスとして標識さ れた仮想トラックインスタンスの形で廃データの「穴」だらけとなる。ステージ ング会場するために論理シリンダーを完全に空にする場合、部分的に有効なシリ ンダーにおける有効データをキャッシュメモリーに読出し、そして新しいすでに 空になっている論理シリンダーに書込まなければならない。この処理はフリース ペース収集と称する。このフリースペース収集機能は制御装置１０１によって行 われる。制御装置１０１はどれだけのフリースペースの含むかに応じて収集すべ き論理シリンダーを選択する。フリースペースの判定は図８に示すようにフリー スペースデイレクトリに基づいて行われる。図８はデータ記憶サブシステム１０ ０における不使用メモリーの可用性を示している。図８に示すテーブルはデータ 記憶サブシステム１００に含まれるすべての論理デイスク駆動機構とそこに含ま れる各論理シリンダーのＩＤのリストである。このチャートにおけるエントリが その特定論理シリンダーにおける自由論理セクターの個数を示す。メモリー内に は書込みカーソルが維持され、またこの書込みカーソルが、対応のホストプロセ ッサ１１、１２による変更の後キャッシュメモリー１１３からデータをステージ ング解除する時あるいはフリースペース収集処理の一部として制御装置１０１の 書込み対象となる可用の空の論理シリンダーを示す。更に、フリースペース収集 カーソルが維持されるるが、このカーソルはフリースペース収集処理の一部とし てクリヤーされつつある現在の論理シリンダーを指示するものである。したがっ て、制御装置１０１は図８に示す次のフリースペースデイレクトリをバッックエ ンド処理として見直して、論理デイスク駆動機構におけるどの論理シリンダーが フリースペース収集から最も利益を得るかを判定することができる。制御装置１ ０１は選ばれた論理シリンダーからキャッシュメモリー１１３へすべての有効デ ータを読出すことによってフリースペース 収集処理を始動する。こうして論理シリンダーが完全に空きとしてリストされる が、これはそのシリンダーの中のすべての仮想トラックインスタンスが廃インス タンスとして収集されるからである。フリースペース収集のため、あるいは対応 ホストプロセッサ１１、１２からデータが、論理シリンダー全体がいっぱいにな るまで受けられると追加論理シリンダーが収集される。論理シリンダー全体がい っぱいになると、新しいすでに空になっている論理シリンダーが選ばれる。 図９はフリースペース収集処理を行うためにプロセッサ２０４がとる動作ステ ップのフローチャートを示している。このフリースペース収集処理では各仮想ト ラックインスタンスが有効データを含んでいるか廃データを含んでいるかを判定 しなければならないのでこの処理ではソースフラッグとターゲットフラッグとを 使用しなければならない。更に、このフリースペース収集処理では複写テーブル にリストされた移動／複写カウントフィールド調整動作を行う。プロセッサ２０ ４が図８のテーブルにリストしている空き論理セクターの個数に基づいて、収集 のために論理シリンダーを選択するとステップ９０１において基本処理が開始さ れる。プロセッサ２０４は各仮想トラックデイレクトリのエントリを検査してソ ースフラッグが立っているか判定する。ソースフラッグが立っている場合、ステ ップ９０２においてプロセッサ２０４がソースリストを走査して論理シリンダー デイレクトリの中に論理アドレスを発見する。アドレスが見つからなければ、そ の仮想トラックインスタンスは廃インスタンスであり、もはや不要である（無効 である）。このデータはその記憶場所を変えられない。 またアドレスが見つかった場合、ステップ９０４において、プロセッサ２０４ は仮想トラックデイレクトリエントリの論理アドレス と論理シリンダーデイレクトリの論理アドレスを比較する。整合していなければ 、ソースを更新されてどこかに存在している。プロセッサ２０４はステップ９０ ６において仮想トラックインスタンスの記述子を更新してソースの仮想アドレス を除去する。ステップ９０５または９０６のいずれかが完了すると、プロセッサ ２０４はこのソースのターゲットリストにおけるすべてのターゲットに対するス テップ９０７において仮想トラックインスタンスの記述子を更新してその仮想ア ドレスを含み、そして複写テーブルから更新カウントフィールドのフラッグが立 つ。更には、プロセッサ２０４あはその仮想トラックインスタンスに対する論理 シリンダーデイレクトリエントリを生成する。最後に、プロセッサ２０４はター ゲットに対する仮想トラックデイレクトリエントリを更新して新しい記憶場所を 指示してターゲットフラッグをクリヤーする。ステップ９０８において、プロセ ッサ２０４はこのソースとそのすべてのターゲットを複写テーブルから除去する 。またプロセッサ２０４は同一の仮想アドレスでソースに対する複写テーブルを 走査し、ソースフラッグをクリヤーする。ここで変更点を仮想トラックと複写テ ーブルとにジャーナルする。 本発明の特定実施例を以上に説明してきたが、当該技術関係者には理解される 通り、本発明はこの特定実施例以外の、請求の範囲を逸脱することのない実施が 可能である。

【手続補正書】特許法第１８４条の８ 【提出日】１９９２年４月９日 【補正内容】 補正書の翻訳文 明細書 この並列なデータ転送は、データ転送帯域幅を増大するが、データの読出し／ 書込みのためには冗長グループ内のすべてのデイスク駆動機構へ同期アクセスす る必要がある。また第２レベルのＲＡＩＤシステムの例としては、上記米国特許 第４，７２２，０８５号に開示のものがあり、一方第３レベルのＲＡＩＤシステ ムの例が米国特許第４，８７０，６４３号に開示されている。第４レベルのＲＡ ＩＤシステムでは上記の問題を回避するためにパリテイグループの複数デイスク 駆動機構における非緊密結合されたアクチュエータを用いそしてパリテイグルー プのすべてのデイスク駆動機構を横切ってデータブロックを分配するよりむしろ １個のデイスク駆動機構における単一セクターにデータブロックを書込む。また 第５レベルのＲＡＩＤシステムは、第４レベルのＲＡＩＤシステムの変形であり 、このシステムでは専用パリテイデイスク駆動機構を使用するよりむしろパリテ イグループ内のすべてのデイスク駆動機構を横切ってパリテイデータを分配する 。 第４、第５レベルのＲＡＩＤシステムでの大きな難点は、パリテイグループに データを書込む毎にそのパリテイグループのパリテイを更新しなけれなならない ことである。デイスクアレイシステムにおいては、データ記録がパリテイグルー プにおけるｎ個のデータデイスクから読み取られ修飾される毎に、パリテイセグ メントを再生させるために残余のｎ−１個のデータデイスク上の対応するデータ 記録が読み取られねばならぬ。ひとたび新しいパリテイが演算されると、ｎ＋１ 個のセグメントがパリテイグループにおけるｎ＋１個 のデイスク駆動機構へすべて再書込みされねばならぬ。第４および第５のレベル のＲＡＩＤシステムは１日のデータ、１日のパリテイ、および新しいデータの排 他的オア論理処理を行いパリテイセグメントを再生させ、それによりｎ＋１回の 読取りおよび書込みを２回の同時的な読取りおよび書込みへ減少させる。単一の パリテイビットの代わりにＲｅｅｄ−Ｓｏｌｏｍｏｎコード用等の多数のチェッ クコードを使用する場合、チェクビット更新の性能インパクトは増倍する。かか る多チェックビット形ＲＡＩＤシステムの性能は低くまた既存の大フォームファ クター形ＤＡＳＤ製品とは競合できない。既存のシステムでは単一パリテイビッ トだけを維持することによって惹起する性能劣化をより小さくするために多数の チェックビットによって得ることのできる更なるデータ保全性を犠牲にしている 。 解決策 上記従来技術の短所を解決しかつ当該分野における技術的向上を達成するため に、本発明では、極めて多くの小フォームファクター形デイスク駆動機構を用い て、大フォームファクター形デイスク駆動機構のフォーマットと能力とをエミュ レートする低価格、高性能、高信頼性のデイスク駆動機構式メモリーを実現する 並列デイスク駆動機構アレイ式データ記憶管理サブシステム用論理トラック書込 みスケジューリングシステムを提供する。本システムはデータ冗長グループにお けるパリテイを更新しないことで従来技術のパリテイ更新の問題を回避するもの である。パリテイを更新しない代わりに、新規あるいは変更したデータをすべて 空き論理トラックに書込みかつ旧データを廃データとしてそれらにタグ付けを行 う。旧データによって論理トラックに残される「穴」は、すでに空きにした論理 トラックに正しいデータを収集することによって空き論理トラックを生じさせる 背景空きスペース収集処理によって除去される。修飾されたデータを空きのトラ ックに書込むことにより、読取りおよび書込みの回数は第４および第５のレベル のＲＡＩＤシステムに比較して半分にされ、新しいパリテイセグメントの発生は 、データが受理されつつあるときに行われ、それにより、パリテイ再生に比較し て必要な処理時間が、より小になる。 上記並列デイスク駆動機構アレイ式データ記憶サブシステムにおいてはその複 数デイスク駆動機構を複数の可変サイズの冗長グループに構成し、各グループを （Ｎ＋Ｍ）個の並列接続したデイスク駆動機構で形成してその中にデータを記憶 するようにしている。論理デイスク駆動機構とも称する各冗長グループを多数の 論理シリンダーに分割し、各シリンダーにｉ本の論理トラクを含める。１個の物 理デイスク駆動機構の１本のスリンダーに含まれるｉ本の物理トラ ックの各々に１本の論理トラックを割り当てて上記構成を得る。各論理トラック は冗長グループの各デイスク駆動機構から１本の物理トラックが来るので（Ｎ＋ Ｍ）本の物理トラックで構成する。上記（Ｎ＋Ｍ）本の物理デイスク駆動機構は 、論理トラック１本に物理トラックＮ本の単位で、１単位毎に１個のセグメント の割合でＮ個のデータセグメントを記憶し、かつ冗長グループにおける論理トラ ック１本に物理トラックＭ本の単位で、１単位毎に１個のセグメントの割合でＭ 個の冗長セグメントを記憶するのに使用する。冗長グループにおけるＮ＋Ｍ個の デイスク駆動機構は非同期スピンドルと非緊密結合アクチュエータとを有する。 デイスク駆動機構へのデータ転送は、すべてのデイスク駆動機構が独立して動作 するので、独立した読出しおよび書込みで行われる。更に、連続した論理シリン ダーに対するＭ個の冗長セグメントは、専用冗長デイスク駆動機構を使用するよ りむしろ冗長グループのすべてのデイスク駆動機構を横切って分配される。この 冗長セグメントの分配によって、冗長グループにおける各アクチュエータはデイ スク駆動機構上に記憶されているデータセグメントのいくつかをアクセスのに用 いられる。冗長セグメントに対して専用駆動機構を設けた場合、それらのデイス ク駆動機構は冗長セグメントがそれらのデイスクに対して読出しまたは書込みさ れなければ非活動状態になる。しかしながら、冗長を分配すれば、冗長グループ のアクチュエータはすべてデータアクセスに利用できる。更に、Ｒ個の全体的に 切替え自在のバックアップ用デイスク駆動機構のプールをデータ記憶サブシステ ムにおいて維持して動作時に故障したいずれかの冗長グループのデイスク駆動機 構の代わりに代替デイスク駆動機構を自動的に動作投入する。このＲ個のバック アップデイスク駆動機構のプールは低コストで高い信頼性を保証するものである 。 物理デイスク駆動機構は各々、動作時の故障を検出できるように構成されてお り、その故障検出によって論理トラック毎にＭ個の冗長セグメントを多ビットエ ラー補正のために使用できる。故障した物理デイスク駆動機構の同定により、論 理トラック上のエラーのビット位置に関する情報が得られ、また冗長データがエ ラー補正用の情報をもたらす。冗長グループの故障デイスク駆動機構が同定され るとバックアップのデイスク駆動機構の共用プールからのバックアップデイスク 駆動機構がその故障デイスク駆動機構の代わりに自動的に動作投入される。 次にこれらの仮想トラックはすでに空きになっている論理シリンダーに書込ま れ、「収集された」論理シリンダーには空きのタグ付けが行われる。こうして冗 長データ生成、書込み、フリースペース収集がいずれも即時解答処理よりむしろ 背景において行われる。この機構によって既存のデイスクアレイ式システムのパ リテイ更新の問題が回避されるとともに、これらのオーバヘッドタスクを背景処 理へ転送することによってデータ記憶サブシステムの応答時間とアクセス速度と の関係が改善される。 データ記憶サブシステムのアーキテクチュア 図１は本並列デイスク駆動機構アレイ式データ記憶サブシステム１００のアー キテクチュアのブロック図である。このデータ記憶サブシステム１００は対応の ホストプロセッサ１１、１２には、それらの対応記憶制御器付き大フォームファ クター形デイスク駆動機構の集合のように認識されるが、これはこのデータ記憶 サブシステム１００のアーキテクチュアがその対応ホストプロセッサ１１、１２ に対して透過的であるためである。本データ記憶サブシステム１００は複数のデ イスク駆動機構サブセット１０３−１〜１０３−ｉに設けた複数のデイスク駆動 機構（例えば、１２２−１〜１２５−ｒ）を含む。これらのデイスク駆動機構１ ２２−１〜１２５−ｒは、冗長情報を記憶するためのデイスク駆動機構を設けか つバックアップのデイスク駆動機構を設けても、対応のバックアップデイスク駆 動機構を備える代表的な１４インチフォームファクター形デイスク駆動機構に比 べ非常に低価格である。これらの複数デイスク駆動機構１２２−１〜１２５−ｒ は代表的には、５−１／４インチフォームファクター形の工業規格品ハードデイ スク駆動機構である。 図１に示すアーキテクチュアは、ホストプロセッサ１１、１２に対応するバッ クエンドデータ記憶容量をもたらすデータ記憶サブシ ステム１００に、対応の複数データチャンネル２１、２２〜３１、３２を介して 相互接続されたそれらの複数ホストプロセッサ１１、１２のアーキテクチュアで ある。この基本的構成はデータ処理の技術分野では公知のものである。このデー タ記憶サブシステム１００はデイスク駆動機構１０３−１〜１０３−ｉからなる サブセットとそれらの対応の駆動機構管理回路１０２−１〜１０２−ｉとを、デ ータ記憶サブシステム１００を複数のホストプロセッサ１１、１２と相互接続さ せるデータチャンネル２１−２２、３１−３２と相互接続させる制御装置１０１ を含む。 上記制御装置１０１は代表的には、冗長用クラスタ制御器２を２個１１１、１ １２を含む。そのうちクラスタ制御器１１１においては、多経路記憶デイレクタ ー１１０−０が制御装置１０１に含まれるクラスタ制御器１１１にデータチャン ネル２１、３１を相互接続させるハードウエアインタフェースとなっている。こ の点で、上記多経路記憶デイレクター１１０−０は対応のデータチャンネル２１ 、３１へのハードウエアインタフェースとなり、またいずれかのホストプロセッ サ、例えばホストプロセッサ１１からの付属データチャンネル、例えば２１、を 制御装置１０１内の選択されたクラスタ制御器１１１へ相互接続させる多重機能 をもつ。クラスタ制御器１１１そのものは、複数の光ファイバーバッックエンド チャンネル１０４に対するインタフェースとして機能する１対の記憶経路２００ −０、２００−１をもつ。更に、クラスタ制御器１１１はデータ圧縮機能ととも に、選択したデータチャンネル２１とキャシュメモリー１１３との間、またその キャッシュメモリー１１３と、接続された光ファイバーバックエンドチャンネル １０４との間のデータ転送をクラスタ制御器１１１に指令させるデータ経路指定 機能をもつ。制御装置１０１は主要なデータ記憶サブシステム機能、例えぼ、デ ー タ冗長グループの生成と調整、故障デイスク駆動機構に対するデータの再構成、 故障デイスク駆動機構の代わりの予備デイスク駆動機能の動作投入、データ冗長 の発生、論理駆動機構スペースの管理、仮想駆動機構〜論理駆動機構のマッピン グ等の機能をもつ。 またクラスタ制御器１１１がこの時、受信データを記憶する冗長グループを形 成するためのデイスク駆動機構サブセット（１２２−１〜１２２−ｎ＋ｍ）を選 択する。クラスタ制御器１１１はまた、選択された冗長グループにおける、Ｎ＋ Ｍ本の物理トラックからなる空きの論理トラックを選択する。データのＮ本の物 理トラックは各々、選択されたデータ冗長グループにおけるＮ個のデイスク駆動 機構の１つに書込まれる。更なるＭ個のデイスク駆動機構は冗長グループにおい て、Ｍ個の冗長セグメントを記憶するのに用いられる。これらＭ個の冗長セグメ ントは、Ｎ個のデイスク駆動機構に記憶されたＮ本の物理トラックの保全性を検 査しかつデータのＮ本の物理トラックのうち１本もしくはそれ以上を、それらの 物理トラックが、それを記憶しているデイスク駆動機構の故障により失われた場 合にそれらトラックを再構成するの使用できるエラー補正文字やデータを含む。 このように、データ記憶サブシステム１００は複数のより小さいフォームファ クターのデイスク駆動機構を用いて１個もしくはそれ以上の大フォームファクタ ー形デイスク駆動機構（例えば、ＩＢＭ３３８０Ｋタイプのデイスク駆動機構） をエミュレートする一方で、複数の小フォームファクター形デイスク駆動機構を 横切ってデータを書き込むことによって高い信頼性を得ることができるものであ る。信頼性の向上はまた、故障したデイスク駆動機構に代わって相互接続可能な Ｒ個のバックアップデイスク駆動機構（１２５−１〜１２５ｒ）のプールを設け ることによっても可能である。データの再構成はＭ個の冗長セグメントを使用し て行われるので、冗長セグメントに記憶された冗長情報に組み合わさった残存機 能（論理）デイスク駆動機構に記憶されたデータを制御装置１０１内の制御ソフ トウエアによって用いられて、冗長グループ内の複数デイスク駆動機構 （１２２−１〜１２２−ｎ＋ｍ）の１つもしくはそれ以上が故障した時に失われ たデータを再構成することができる。この機構により、デイスクシャドウ機構に よって得られる信頼性と同様な信頼性をかかる機構全体にわたって著しく低いコ ストで得ることができる。 更には、デイスク駆動機構は、システムに接続した時に新しい予備デイスク駆 動機構１２３を検出し、それによって、記憶または信頼性の要求の変化につれて 、デイスク駆動機構式メモリー制御ソフトウエアを再プログラム化することなく 、デイスク駆動機構を成長させることができる。 仮想デイスク駆動機構から論理デイスク駆動機構へのダイナミックマッピング データ転送動作について言えば、すべてのデータ転送はキャッシュメモリー１ １３を通じて行われる。したがって、フロントエンドまたはチャンネル転送動作 はバックエンドまたはデイスク駆動機構転送動作から完全に独立している。この システムにおけるステージング動作はその他のキャッシュされたデイスクサブシ ステムにおけるステージングと同様であるがステージング解除転送は、バルク転 送のためにグループで収集される。更に、このデータ記憶サブシステム１００は フリースペース収集、マッピングテーブルバックアップ、エラー回復を背景処理 として同時を行う。フロントエンドとバックエンドが完全に分離しているので、 データ記憶サブシステム１００が前のカウントキイデータデイスクサブシステム の厳しいプロセッサタイミング依存性がない。このサブシステムはしたがって更 に知能的なスケジューリングおよびデータ転送制御によって性能を向上させるの にその処理資源を自由に供することができる。 上記並列デイスク駆動機構アレイ式データ記憶サブシステム１００は３つの抽 象層、すなわち、仮想層、論理層および物理層で構成されている。仮想層は従来 の大フォームファクター形デイスク駆動機構式メモリーとして機能する。また論 理層は複数の冗長グループ（例えば、１２２−１、１２２−ｎ＋ｍ）にグループ 化された記憶装置アレイとして機能し、各冗長グループは各論理トラックに対し Ｎ本の物理トラックのデータとＭ本の物理トラックの冗長情報を記憶するための Ｎ＋Ｍ個のデイスク駆動機構を含んでいる。 自由論理シリンダーが現在空いている論理シリンダーあるいは新しく選ばれる 論理シリンダーのいずれかとして利用できれば、ステップ７０９においては、制 御装置１０１によって、更新された仮想トラックインスタンスが論理シリンダー へ書込まれ、またステップ７１０では仮想トラックの新しい記憶場所が仮想→論 理マップに入れられてホストプロセッサ１１、１２によってその仮想トラックが 利用できるようになる。ステップ７１１においては、制御が主ルーチンに戻り、 このルーチンではステップ７１２において制御装置１０１が残存管理タスクをク リーンアップして書込み動作を完了させ、ホストプロセッサ１１からの更なる読 出しあるいは書込み動作のためにステップ７１２の可用状態に戻る。 フリースペース収集 キャッシュメモリー１１３内のデータは、変更されると、デイスク駆動機構サ ブセット１０３内のデイスク駆動機構におけるそれまでのその記憶場所へ再び書 込むことができない。これは冗長グループに対する該当論理トラックに関する冗 長情報がその変更によって無効化されるためである。したがって、仮想トラック を更新すると、そのトラックをデータ記憶サブシステム１００内の新しい記憶場 所へ書込まねばならず、それまでの記憶場所におけるデータをフリースペースと して標識しなければならない。したがって、各冗長グループにおいては、論理シ リンダーが、廃インスタンスとして標識された仮想トラックインスタンスの形で 廃データの「穴」だらけとなる。ステージング解除のために完全に空きの論理シ リンダーを作成するために、部分的に有効なシリンダーにおける有効データをキ ャッシュメモリーに読出し、そして新しいすでに空になっている論理シリンダー に書込まなければならない。この処理はフリースペース収集と称する。このフリ ースペース収集機能は制御装置１０１によ って行われる。制御装置１０１はどれだけのフリースペースの含むかに応じて収 集すべき論理シリンダーを選択する。フリースペースの判定は図８に示すように フリースペースデイレクトリに基づいて行われる。 請求の範囲 １．少なくとも１つの協働するデータプロセッサに対してデータ記録を記憶す るデイスクメモリーシステムであって、 そのサブセットが、各々が少なくとも２つのデイスク駆動機構からなる少なく とも２つの冗長グループに分けて形成した複数のデイスク駆動機構、 該協働するデータプロセッサからデータ記録の流れを受けると、それに応答し て上記冗長グループの１つにおける第１の利用可能のメモリースペースを選択し てそこに上記の受信データ記録の流れを記憶する手段、 上記の選択した冗長グループにおける上記の選択した第１の利用可能のメモリ ースペースに、上記の受信データ記録の流れとこの流れに関連する冗長データと を書込む手段、 データ記録書込み手段であって、該選択された冗長グループにおける該第１の 利用可能の記憶スペースに記憶された該データ記録の１つへの修飾を、該協働す るデータプロセッサからひきつづき受理することに応答して、該修飾されたデー タ記録を、該受理されたデータ記録の残余および該第１の利用可能の記憶スペー スに書込まれた該受理されたデータ記録の流れに関連する該冗長データは除外し て、該冗長グループの１つにおける第２の利用可能の記憶スペースヘ書込み、そ の場合に該書込み手段によりひきつづき受理されるデータ記録の流れとともに該 修飾されたデータ記録を包含させるもの、および、 上記の最初に受けたデータレコードを記憶するのに用いた上記メモリースペー スを可用メモリースペースに変換する手段、を具備するデイスクメモリーシステ ム。 ２．更に、上記少なくとも２つのデイスク駆動機構の１つにおける対応の特定 メモリーアドレスが可用メモリースペースを含んでいない、上記少なくとも２つ のデイスク駆動機構の少なくとも１つにおける特定アドレスに可用メモリースペ ースを含む上記冗長グループの１つに応答して、対応のメモリーアドレスに可用 メモリースペースを含まない、上記少なくとも２つのデイスク駆動機構の１つか らデータレコードを除去して上記少なくとも２つのデイスク駆動機構のすべてに おける上記特定メモリーアドレスにおいてメモリースペースが得られるようにす る手段を含む、請求の範囲１に記載のデイスクメモリーシステム。 ３．更に、上記データレコード除去手段に応答して、上記対応データプロセッ サから受けた少なくとも１つのデータレコードと上記除去されたデータレコード を組み合わせてデータレコードの併合ストリームを形成する手段と、 上記データレコードの併合ストリームの連続部分を上記冗長グループの１つに おける上記少なくとも２つのデイスク駆動機構のうち対応するものに書込む手段 とを含んでいる、請求の範囲２に記載のデイスクメモリーシステム。 ４．更に、上記冗長グループが共用するバックアップデイスク駆動機構として 上記複数のデイスク駆動機構のうち少なくとも１つを確保する手段と、 上記冗長グループの１つにおける上記すくなくとも２つのデイスク駆動機構の うち故障したものを同定する手段と、 上記の同定された故障デイスク駆動機構の代わりに上記バックアップデイスク 駆動機構の１つを切換え自在に動作投入する手段手段とを含む、請求の範囲１に 記載のデイスクメモリーシステム。 ５．更に、上記同定された故障デイスク駆動機構に書込まれてい る上記データレコードストリームを、上記対応冗長グループを用いて再構成する 手段と、 上記１つバックアップデイスク駆動機構に上記再構成したデータレコードスト リームを書込む手段とを含む、請求の範囲４に記載のデイスクメモリーシステム 。 ６．上記再構成手段が、 上記対応冗長データと、上記冗長グループにおける残存デイスク駆動機構に書 込まれているデータレコードとを用いて、上記同定された故障デイスク駆動機構 に書込まれている上記データレコードストリームを生成する手段を含んでいる、 請求の範囲５に記載のデイスクメモリーシステム。 ７．更に、上記受けた各データレコードストリームと、上記選ばれた冗長グル ープにおける上記少なくとも２つのデイスク駆動機構のうち、上記受けたデータ レコードストリームを記憶している１つの同一性との対応性を示すデータを維持 する手段を含む、請求の範囲１に記載のデイスクメモリーシステム。 ８．上記データレコードストリーム生成手段が、 マルチビットエラーコードを生成して上記受けたデータレコードストリームの 少なくとも２つの冗長セグメントを形成する手段を含んでいる、請求の範囲６に 記載のデイスクメモリーシステム。 １３．上記冗長グループがｎ＋ｍ個（ｎ、ｍは両方とも正の整数であり、ｎ〉 １、ｍ≧）のデイスク駆動機構を含み、上記書込み手段が 選ばれた冗長グループにおける上記ｎ個のデイスク駆動機構のうち連続したも のにおける上記対応のデータプロセッサから受けた各データレコードストリーム を記憶する手段と、 上記選ばれた冗長グループにおけるｎ個すべてのデイスク駆動機 構にデータレコードストリームを記憶する上記記憶手段に応答して、上記ｎ個の デイスク駆動機構に記憶されている上記データレコードに対してｍセグメントの データ冗長情報を生成する手段と、 上記選ばれた冗長グループの上記ｍ個のデイスク駆動機構へ上記ｍセグメント の冗長データを書込む手段とを含む、請求の範囲１に記載のデイスクメモリーシ ステム。 １４．各冗長グループがｎ＋ｍ個（ｎ、ｍは両方とも正の整数であり、ｎ＞１ 、ｍ≧）のデイスク駆動機構からなり、上記書込み手段が 上記対応のデータプロセッサからｎストリームのデータレコードを受けると、 それに応答してその受けたｎストリームのデータレコードを記憶する手段と、 上記受けたｎストリームのデータレコードを用いてｍ個の冗長セグメントを生 成する手段と、 上記冗長グループのうち選ばれた１つに上記受けたｎストリームのデータレコ ードと上記ｍ個の冗長セグメントとを、上記選ばれた冗長グループにおける上記 ｎ＋ｍ個のデイスク駆動機構のうち対応の１つに上記のデータレコードを１スト リームおよび上記冗長セグメントを１個という割合で、書込む手段とを含む、請 求の範囲１に記載のデイスクメモリーシステム。 １５．各冗長グループがｎ＋ｍ個（ｎ、ｍは両方とも正の整数であり、ｎ〉１ 、ｍ≧）のデイスク駆動機構からなり、上記書込み手段が 上記対応のデータプロセッサからｎストリームのデータレコードを受けると、 それに応答してその受けたｎストリームのデータレコードを記憶する手段と、 上記受けたｎストリームのデータレコードを用いてｍ個の冗長セ グメントを生成する手段と、 上記選ばれた冗長グループにおける上記ｎ＋ｍ個のデイスク駆動機構の各々に 対し同一相対アドレスにおいてアドレス指定可能な可用メモリースペースを選び 、上記受けたｎストリームのデータレコードと、上記ｍ個の生成した冗長セグメ ントとを記憶する手段と、 上記選ばれた冗長グループにおける上記ｎ＋ｍ個のデイスク駆動機構に上記受 けたｎストリームのデータレコードと上記ｎ＋ｍ個の冗長セグメントとを、上記 ｎ＋ｍ個のデイスク駆動機構のそれぞれにおける上記相対アドレスに各データレ コードストリームと各冗長セグメントをという割合で、書込む手段とを含む、請 求の範囲１に記載のデイスクメモリーシステム。 １６．各冗長グループがｎ＋ｍ個（ｎ、ｍは両方とも正の整数であり、ｎ＞１ 、ｍ≧）のデイスク駆動機構からなり、また上記デイスク駆動機構が各々、同様 の多数の物理トラックを含んで論理トラックという物理トラックの複数セットを 形成しており、各論理トラックが上記ｎ＋ｍ個のデイスク駆動機構の各々におけ る同一相対アドレスに１つの物理トラックを有していてそこにデータレコードス トリームを記憶するようになっており、上記書込み手段が 上記対応のデータプロセッサからｎストリームのデータレコードを受けると、 それに応答してその受けたｎストリームのデータレコードを記憶する手段と、 上記受けたｎストリームのデータレコードを用いてｍ個の冗長セグメントを生 成する手段と、 上記ｎ＋ｍ個のデイスク駆動機構の各々に対し同一相対アドレスにおいてアド レス指定可能な可用物理トラックをもった、上記冗長セグメントのうちの１つに おける上記論理トラックの１つを選択する手段と、 上記選ばれた冗長グループにおける上記ｎ＋ｍ個のデイスク駆動機構に上記受 けたｎストリームのデータレコードと上記ｎ＋ｍ個の冗長セグメントとを、上記 ｎ＋ｍ個のデイスク駆動機構のそれぞれにおける上記相対アドレスに各データレ コードストリームと各冗長セグメントをという割合で、書込む手段とを含む、請 求の範囲１に記載のデイスクメモリーシステム。 １７．上記変更データ書込み手段が、上記対応データプロセッサから、上記ｎ ＋ｍ個のデイスク駆動機構のうち上記選ばれた論理トラック上にある１つにおけ る上記選ばれた物理トラックに記憶された、上記データレコードに対する変更を 後で受けた時、それに応答して、上記ｎ＋ｍ個のデイスク駆動機構のうち、上記 選ばれた論理トラック上の１つにおける上記選ばれた物理トラックを除く、上記 冗長グループの１つにおける可用論理トラックに上記変更データレコードを書込 むようになっており、また 上記変換手段が上記選ばれた冗長グループにおける上記ｎ＋ｍ個のデイスク駆 動機構のうち、上記最初の受けたデータレコードを記憶するのに用いられる上記 の１つにおける上記相対アドレスにおいてアドレス指定可能な上記選ばれた物理 トラックを可用物理トラックに変換するようになっている、請求の範囲１６に記 載のデイスクメモリーシステム。 １８．更に、論理トラックの残存デイスク駆動機構における対応物理トラック が可用メモリースペースを含んでいない、上記論理トラックにおけるｎ＋ｍ個の デイスク駆動機構のうちの少なくとも１つにおいて可用メモリースペースを含む 、上記冗長グループにおける上記物理トラックセットの１つに応答して、対応の メモリーアドレスに可用メモリースペースを含まない、上記セットにおける上記 論理トラックの上記残存物理トラックからデータレコードを除去し て上記特定メモリーアドレスにおける上記ｎ＋ｍ個のデイスク駆動機構における 上記すべての物理トラックにおいてメモリースペースが得られるようにする手段 を含む、請求の範囲１７に記載のデイスクメモリーシステム。 １９．少なくとも２つの冗長グループに分けて構成された複数のデイスク駆動 機構を有しており、各冗長グループが少なくとも２つのデイスク駆動機構からな るデイスクメモリーシステムにおける、少なくとも１つの協働するデータプロセ ッサに対してデータ記録を記憶する方法であって、 該協働するデータプロセッサからデータ記録の流れを受けると、これに応答し て上記冗長グループの１つにおける利用可能のメモリースペースを選択してそこ に上記受けたデータ記録の流れを記憶する段階、 上記受けたデータ記録の流れと、この受けたデータ記録の流れに組み合わされ た冗長データとを、上記選ばれた冗長グループにおける上記選ばれた利用可能の メモリースペースに書込む段階、 該協働するデータプロセッサから、上記冗長グループの１つに記憶された上記 データ記録の１つに対する修飾を後で受けると、それに応答して上記冗長グルー プの１つにおける利用可能のメモリースペースに上記の変更されたデータ記録を 書込む段階、そして、 上記の最初に受けたデータ記録を記憶するのに用いた上記メモリースペースを 利用可能のメモリースペースに変換する段階、を具備する方法。 ２０．更に、上記少なくとも２つのデイスク駆動機構の１つにおける対応の特 定メモリーアドレスが可用メモリースペースを含んでいない、上記少なくとも２ つのデイスク駆動機構の少なくとも１つにおける特定アドレスに可用メモリース ペースを含む上記冗長グル ープの１つに応答して、対応のメモリーアドレスに可用メモリースペースを含ま ない、上記少なくとも２つのデイスク駆動機構の１つからデータレコードを除去 して上記少なくとも２つのデイスク駆動機構のすべてにおける上記特定メモリー アドレスにおいてメモリースペースが得られるようにする段階を含む、請求の範 囲１９に記載の方法。 ２１．更に、上記データレコード除去手段に応答して、上記対応データプロセ ッサから受けた少なくとも１つのデータレコードと上記除去されたデータレコー ドを組み合わせてデータレコードの併合ストリームを形成し、 上記データレコードの併合ストリームの連続部分を上記冗長グループの１つに おける上記少なくとも２つのデイスク駆動機構のうち対応するものに書込む、各 段階を含んでいる、請求の範囲２０に記載の方法。 ２２．更に、上記冗長グループが共用するバックアップデイスク駆動機構とし て上記複数のデイスク駆動機構のうち少なくとも１つを確保し、 上記冗長グループの１つにおける上記少なくとも２つのデイスク駆動機構のう ち故障したものを同定し、 上記の同定された故障デイスク駆動機構の代わりに上記バックアップデイスク 駆動機構の１つを切換え自在に動作投入する、各段階を含む、請求の範囲１９に 記載の方法。 ２３．更に、上記同定された故障デイスク駆動機構に書込まれている上記デー タレコードストリームを、上記対応冗長グループを用いて再構成し、 上記１つバックアップデイスク駆動機構に上記再構成したデータレコードスト リームを書込む、各段階を含む、請求の範囲２２に記 載の方法。 ２４．上記再構成段階が、 上記対応冗長データと、上記冗長グループにおける残存デイスク駆動機構に書 き込まれてるデータレコードとを用いて、上記同定された故障デイスク駆動機構 に書込まれている上記データレコードストリームを生成する段階を含んでいる、 請求の範囲２３に記載の方法。 ２５．更に、上記受けた各データレコードストリームと、上記選ばれた冗長グ ループにおける上記少なくとも２つのデイスク駆動機構のうち、上記受けたデー タレコードストリームを記憶している１つの同一性との対応性を示すデータを維 持する段階を含む、請求の範囲１９に記載の方法。 ３１．上記冗長グループがｎ＋ｍ個（ｎ、ｍは両方とも正の整数であり、ｎ〉 １、ｍ≧）のデイスク駆動機構を含み、上記書込み段階が 選ばれた冗長グループにおける上記ｎ個のデイスク駆動機構のうち連続したも のにおける上記対応のデータプロセッサから受けた各データレコードストリーム を記憶し、 上記選ばれた冗長グループにおけるｎ個すべてのデイスク駆動機構にデータレ コードストリームを記憶する上記記憶手段に応答して、上記ｎ個のデイスク駆動 機構に記憶されている上記データレコードに対してｍセグメントのデータ冗長情 報を生成し、 上記選ばれた冗長グループの上記ｍ個のデイスク駆動機構へ上記ｍセグメント の冗長データを書込む、各段階を含む、請求の範囲１９に記載の方法。 ３２．各冗長グループがｎ＋ｍ個（ｎ、ｍは両方とも正の整数であり、ｎ〉１ 、ｍ≧）のデイスク駆動機構からなり、上記書込み段 階が 上記対応のデータプロセッサからｎストリームのデータレコードを受けると、 それに応答してその受けたｎストリームのデータレコードを記憶し、 上記受けたｎストリームのデータレコードを用いてｍ個の冗長セグメントを生 成し、 上記冗長グループのうち選ばれた１つに上記受けたｎストリームのデータレコ ードと上記ｍ個の冗長セグメントとを、上記選ばれた冗長グループにおける上記 ｎ＋ｍ個のデイスク駆動機構のうち対応の１つに上記のデータレコードを１スト リームおよび上記冗長セグメントを１個という割合で、書込む、各段階を含む、 請求の範囲１９に記載の方法。 ３３．各冗長グループがｎ＋ｍ個（ｎ、ｍは両方とも正の整数であり、ｎ＞１ 、ｍ≧）のデイスク駆動機構からなり、上記書込み段階が 上記対応のデータプロセッサからｎストリームのデータレコードを受けると、 それに応答してその受けたｎストリームのデータレコードを記憶し、 上記受けたｎストリームのデータレコードを用いてｍ個の冗長セグメントを生 成し、 上記選ばれた冗長グループにおける上記ｎ＋ｍ個のデイスク駆動機構の各々に 対し同一相対アドレスにおいてアドレス指定可能な可用メモリースペースを選び 、上記受けたｎストリームのデータレコードと、上記ｍ個の生成した冗長セグメ ントとを記憶し、 上記選ばれた冗長グループにおける上記ｎ＋ｍ個のデイスク駆動機構に上記受 けたｎストリームのデータレコードと上記ｎ＋ｍ個の冗長セグメントとを、上記 ｎ＋ｍ個のデイスク駆動機構のそれぞれ における上記相対アドレスに各データレコードストリームと各冗長セグメントを という割合で、書込む、各段階を含む、請求の範囲１９に記載の方法。 ３４．各冗長グループがｎ＋ｍ個（ｎ、ｍは両方とも正の整数であり、ｎ＞１ 、ｍ≧）のデイスク駆動機構からなり、また上記デイスク駆動機構が各々、同様 の多数の物理トラックを含んで論理トラックという物理トラックの複数セットを 形成しており、各論理トラックが上記ｎ＋ｍ個のデイスク駆動機構の各々におけ る同一相対アドレスに１つの物理トラックを有していてそこにデータレコードス トリームを記憶するようになっており、上記書込み段階が 上記対応のデータプロセッサからｎストリームのデータレコードを受けると、 それに応答してその受けたｎストリームのデータレコードを記憶し、 上記受けたｎストリームのデータレコードを用いてｍ個の冗長セグメントを生 成し、 上記ｎ＋ｍ個のデイスク駆動機構の各々に対し同一相対アドレスにおいてアド レス指定可能な可用物理トラックをもった、上記冗長セグメントのうちの１つに おける上記論理トラックの１つを選択し、 上記選ばれた冗長グループにおける上記ｎ＋ｍ個のデイスク駆動機構に上記受 けたｎストリームのデータレコードと上記ｎ＋ｍ個の冗長セグメントとを、上記 ｎ＋ｍ個のデイスク駆動機構のそれぞれにおける上記相対アドレスに各データレ コードストリームと各冗長セグメントをという割合で、書込む、各段階を含む、 請求の範囲１９に記載の方法。 ３５．上記変更データ書込み段階では、上記対応データブロセッサから、上記 ｎ＋ｍ個のデイスク駆動機構のうち上記選ばれた論理トラック上にある１つにお ける上記選ばれた物理トラックに記憶さ れた、上記データレコードに対する変更を後で受けた時、それに応答して、上記 ｎ＋ｍ個のデイスク駆動機構のうち、上記選ばれた論理トラック上の１つにおけ る上記選ばれた物理トラックを除く、上記冗長グループの１つにおける可用論理 トラックに上記変更データレコードを書込み、また 上記変換段階では、上記選ばれた冗長グループにおける上記ｎ＋ｍ個のデイス ク駆動機構のうち、上記最初の受けたデータレコードを記憶するのに用いられる 上記の１つにおける上記相対アドレスにおいてアドレス指定可能な上記選ばれた 物理トラックを可用物理トラックに変換する、請求の範囲３４に記載の方法。 ３６．更に、論理トラックの残存デイスク駆動機構における対応物理トラック が可用メモリースペースを含んでいない、上記論理トラックにおけるｎ＋ｍ個の デイスク駆動機構のうちの少なくとも１つにおいて可用メモリースペースを含む 、上記冗長グループにおける上記物理トラックセットの１つに応答して、対応の メモリーアドレスに可用メモリースペースを含まない、上記セットにおける上記 論理トラックの上記残存物理トラックからデータレコードを除去して上記特定メ モリーアドレスにおける上記ｎ＋ｍ個のデイスク駆動機構における上記すべての 物理トラックにおいてメモリースペースが得られるようにする段階を含む、請求 の範囲３５に記載の方法。 【手続補正書】 【提出日】１９９７年９月９日 【補正内容】 (1) 明細書第６頁第８行（平成４年10月16日付の特許法第184条の８の規定 による補正書の翻訳文第３頁第８行）「を提供する。」の次へ改行して下記を加 入する。 『本発明においては、少なくとも１つの協働するデータプロセッサ用のデータ 記録を記憶するデイスク記憶のシステムであって、 サブセットが少なくとも２つのデイスク駆動装置から各々が構成される少なく とも２つの冗長グループに形成される複数のデイスク駆動装置、 該協働するデータプロセッサからデータ記録の流れを受理したときそれに応答 し該冗長グループの１つにおける第１の利用可能な記憶の空間を選択しそこに該 受理したデータ記録の流れを記憶する手段、 該選択された冗長グループにおける該選択した第１の利用可能な記憶の空間に 、該受理したデータ記録の流れとこの流れに関連する冗長データとを書込む手段 、 該協働するデータプロセッサからの該冗長グループの１つに記憶される該デー タ記録の１つに対する補正のその後の受理に応答し、該受理されたデータ記録の 残余および該第１の利用可能な記憶の空間に書込まれた該受理されたデータ記録 の流れに関連する該冗長データを除き、該補正されたデータ記録を、該冗長グル ープの１つにおける第２の利用可能の記憶スペースへ書込み、この書込みは該書 込み手段によりその後に受理されるデータ記録の流れとともに該補正されたデー タ記録を包含させることにより行う、データ記録書込み手段、および、 該最初に受理したデータ記録を記憶するために用いた該記憶の空間を利用可能 な記憶の空間へ変換する手段、を具備することを特徴とするデイスク記憶のシス テム、が提供される。 また本発明においては、少なくとも２つの冗長グループに分けて構成された複 数のデイスク駆動装置を有し、各冗長グループが少なくとも２つのデイスク駆動 装置からなるデイスク記憶のシステムにおける、少なくとも１つの協働するデー タプロセッサについてデータ記録を記憶する方法であって、該協働するデータプ ロセッサからデータ記録の流れを受理すると、これに応答して該冗長グループの １つにおける利用可能な記憶の空間を選択しそこに該受理したデータ記録の流れ を記憶する段階、該受理したデータ記録の流れと、受理したデータ記録の流れに 組合わされた冗長データを、該選ばれた冗長グループにおける上記選ばれた利用 可能の記憶の空間に書込む段階、該協働するデータプロセッサから、該冗長グル ープの１つに記憶された該データ記録の１つに対する修飾を後で受けると、それ に応答して該冗長グループの１つにおける利用可能の記憶の空間に該変更された データ記録を書込む段階、そして、 該最初に受理したデータ記録を記憶するために用いられた該記憶の空間を利用 可能な記憶の空間へ変換する段階、を具備するデータ記録を記憶する方法、が提 供される。』 同第30頁第２行「に記憶される。」の次へ下記を加入する。 『仮想トラックインスタンスは、仮想トラックのイメージ、または選択された 仮想トラックの物理的実現形態、と解釈されることが可能である。』 (2) 請求の範囲を添付書類のとおりに補正する。 請求の範囲 １．少なくとも１つの協働するデータプロセッサ用のデータ記録を記憶するデ イスク記憶のシステムであって、 サブセットが少なくとも２つのデイスク駆動装置から各々が構成される少なく とも２つの冗長グループに形成される複数のデイスク駆動装置、 該協働するデータプロセッサからデータ記録の流れを受理したときそれに応答 し該冗長グループの１つにおける第１の利用可能な記憶の空間を選択しそこに該 受理したデータ記録の流れを記憶する手段、 該選択された冗長グループにおける該選択した第１の利用可能な記憶の空間に 、該受理したデータ記録の流れとこの流れに関連する冗長データとを書込む手段 、 該協働するデータプロセッサからの該冗長グループの１つに記憶される該デー タ記録の１つに対する補正のその後の受理に応答し、該受理されたデータ記録の 残余および該第１の利用可能な記憶の空間に書込まれた該受理されたデータ記録 の流れに関連する該冗長データを除き、該補正されたデータ記録を、該冗長グル ープの１つにおける第２の利用可能の記憶スペースへ書込み、この書込みは該書 込み手段によりその後に受理されるデータ記録の流れとともに該補正されたデー タ記録を包含させることにより行う、データ記録書込み手段、および、 該最初に受理したデータ記録を記憶するために用いた該記憶の空間を利用可能 な記憶の空間へ変換する手段、を具備することを特徴とするデイスク記憶のシス テム。 ２．該少なくとも２つのデイスク駆動装置の１つにおける対応の特定の記憶装 置アドレスが利用可能な記憶の空間を含んでいない、上記少なくとも２つのデイ スク駆動装置の少なくとも１つにおける特定アドレスに利用可能な記憶の空間を 含む上記冗長グループの１つに応答して、対応の記憶装置のアドレスに利用可能 な記憶の空間を含まない、上記少なくとも２つのデイスク駆動装置の１つからデ ータ記録を除去して上記少なくとも２つのデイスク駆動装置のすべてにおける上 記特定記憶装置アドレスにおいて記憶の空間が得られるようにする手段をさらに 具備する、請求の範囲１記載のデイスク記憶のシステム。 ３．該データ記録除去手段に応答し、該対応データプロセッサから受理した少 なくとも１つのデータ記録と該除去されたデータ記録を組み合わせてデータ記録 の併合した流れを形成させる手段と、 該データ記録の併合した流れの連続部分を該冗長グループの１つにおける該少 なくとも２つのデイスク駆動装置のうち対応するものに書込む手段とをさらに具 備する、請求の範囲２記載のデイスク記憶のシステム。 ４．該冗長グループにより共用されるバックアップデイスク駆動装置として該 複数のデイスク駆動装置のうち少なくとも１つを保持する手段と、 該冗長グループの１つにおける該少なくとも２つのデイスク駆動装置のうち故 障したものを識別する手段と、 該識別された故障デイスク駆動装置の代わりに該バックアップデイスク駆動装 置の１つを切換え可能に接続する手段とをさらに具備する、請求の範囲１記載の デイスク記憶のシステム。 ５．該識別された故障デイスク駆動装置に書込まれている該データ記録の流れ を、該対応冗長グループを用いて再構成する手段と、 該１つのバックアップデイスク駆動装置に該再構成されたデータ記録の流れを 書込む手段とをさらに包含する、請求の範囲４記載のデイスク記憶のシステム。 ６．該再構成手段は、該対応冗長データと、上記冗長グループにおける残存デ イスク駆動装置に書込まれているデータ記録とを用いて、該識別された故障デイ スク駆動装置に書込まれている該データ記録の流れを発生させる手段を包含する 、請求の範囲５記載のデイスク記憶のシステム。 ７．該受理したデータ記録の流れが記憶されている該選択された冗長グループ における、該受理したデータ記録の流れの各々と、該少なくとも２つのデイスク 駆動装置の１つの同定との対応を表わすデータを維持する手段をさらに具備する 、請求の範囲１記載のデイスク記憶のシステム。 ８．該データ記録の流れの発生手段が、 マルチビット誤りコードを生成して上記受けたデータ記録の流れの少なくとも ２つの冗長区分を形成する手段を含んでいる、請求の範囲６記載のデイスク記憶 のシステム。 ９．該冗長グループが、ｎ，ｍはいずれも正の整数、ｎは１より大、ｍは１に 等しいかそれより大、であるときｎ＋ｍ個のデイスク駆動装置を含み、該書込み 手段(101〜103)が、 選ばれた冗長グループにおける該ｎ個のデイスク駆動装置のうち連続したもの における該協働するデータプロセッサから受理した各データ記録の流れを記憶す る手段と、 該選ばれた冗長グループにおけるｎ個すべてのデイスク駆動装置にデータ記録 の流れを記憶する該記憶手段に応答し、該ｎ個のデイスク駆動装置に記憶されて いる該データ記録に対しｍ区分のデータ冗長情報を発生させる手段と、 該選択された冗長グループの該ｍ個のデイスク駆動装置へ該ｍ区分の冗長デー タを書込む手段とを含む、請求の範囲１に記載のデイスク記憶のシステム。 10．各冗長グループが、ｎ，ｍはいずれも正の整数、ｎは１より大、ｍは１に 等しいかそれより大、であるときｎ＋ｍ個のデイスク駆動装置からなり、該書込 み手段が、 該対応のデータプロセッサからｎ個の流れのデータ記録を受理すると、それに 応答し受理したｎ個の流れのデータ記録を記憶する手段と、 該受理したｎ個の流れのデータ記録を用いてｍ個の冗長の区分を発生させる手 段と、 該受理したｎ個の流れのデータ記録と該ｍ個の冗長の区分を該冗長グループの うち選択された１つに、該選択された冗長グループにおける該第１の利用可能な 空間における該ｎ＋ｍ個のデイスク駆動装置の対応する１つの上に、１つは該デ ータ記録を１つの流れ、１つは該冗長の区分、として書込む手段とを含む、請求 の範囲１に記載のデイスク記憶のシステム。 11．各冗長グループがｎ，ｍはいずれも正の整数、ｎは１より大、ｍは１に等 しいかそれより大であるときｎ＋ｍ個のデイスク駆動装置からなり、該書込み手 段が 該対応のデータプロセッサからｎ個の流れのデータ記録を受理すると、それに 応答し受理したｎ個の流れのデータ記録を記憶する手段と、 上記受けたｎ個の流れのデータ記録を用いてｍ個の冗長区分を生成する手段と 、 該選択された冗長グループにおける該ｎ＋ｍ個のデイスク駆動装置の各々に対 し同一相対アドレスにおいてアドレス指定可能な、利用可能な記憶スペースを選 び、該受理したｎ個の流れのデータ記録と、該ｍ個の生成した冗長区分とを記憶 する手段と、 該選択された冗長グループにおける該ｎ＋ｍ個のデイスク駆動装置に該受理し たｎ個の流れのデータ記録と該ｎ＋ｍ個の冗長区分とを、該ｎ＋ｍ個のデイスク 駆動装置のそれぞれにおける該相対アドレスに各データ記録の流れと各冗長区分 をという割合で、書込む手段とを含む、請求の範囲１に記載のデイスク記憶のシ ステム。 12．各冗長グループが、ｎ，ｍはいずれも正の整数、ｎは１より大、ｍは１に 等しいかそれより大であるときｎ＋ｍ個のデイスク駆動装置からなり、また上記 デイスク駆動装置が各々、同様の多数の物理トラックを含んで論理トラックとい う物理トラックの複数の組を形成し、各論理トラックが該ｎ＋ｍ個のデイスク駆 動装置の各々における同一相対アドレスに１つの物理トラックを有しそこにデー タ記録の流れを記憶するようになっており、該書込み手段が 該対応のデータプロセッサからｎ個の流れのデータ記録を受理すると、それに 応答し受理したｎ個の流れのデータ記録を記憶する手段と、 該受理したｎ個の流れのデータ記録を用いてｍ個の冗長区分を発生させる手段 と、 該ｎ＋ｍ個のデイスク駆動装置の各々に対し同一相対アドレスにおいてアドレ ス指定可能な、利用可能な物理トラックをもつ該冗長区分のうちの１つにおける 該論理トラックの１つを選択する手段と、 該選ばれた冗長グループにおける該ｎ＋ｍ個のデイスク駆動装置に該受理した ｎ個の流れのデータ記録と該ｎ＋ｍ個の冗長区分とを、該ｎ＋ｍ個のデイスク駆 動装置のそれぞれにおける該相対アドレスに各データ記録の流れと各冗長区分を という割合で、書込む手段とを含む、請求の範囲１に記載のデイスク記憶のシス テム。 13．該変更データ書込み手段は、該対応データプロセッサから、該ｎ＋ｍ個の デイスク駆動装置のうち該選ばれた論理トラック上の１つにおける該選ばれた物 理トラックに記憶された、該データ記録に対する変更を後で受けたとき、それに 応答して、該ｎ＋ｍ個のデイスク駆動装置のうち、該選ばれた論理トラック上の １つにおける該選ばれた物理トラックを除く、該冗長グループの１つにおける利 用可能な論理トラックに該変更データ記録を書込むようになっており、また 該変換手段が該選ばれた冗長グループにおける該ｎ＋ｍ個のデイスク駆動装置 のうち、該最初の受理したデータ記録を記憶するのに用いられる該１つにおける 該相対アドレスにおいてアドレス指定可能な該選ばれた物理トラックを利用可能 な物理トラックへ変換するようになっている、請求の範囲12に記載のデイスク記 憶のシステム。 14．論理トラックの残存デイスク駆動装置における対応物理トラックが利用可 能な記憶の空間を含んでいない、該論理トラックにおけるｎ＋ｍ個のデイスク駆 動装置の少なくとも１つにおいて利用可能な記憶の空間を含む、該冗長グループ における該物理トラックの組の１つに応答して、対応の記憶装置アドレスに利用 可能な記憶の空間を含まない、該組における該論理トラックの該残存物理トラッ クからデータ記録を除去して該特定の記憶装置アドレスにおける該ｎ＋ｍ個のデ イスク駆動装置における該すべての物理トラックにおいて記憶の空間が得られる ようにする手段をさらに具備する、請求の範囲13に記載のデイスク記憶のシステ ム。 15．少なくとも２つの冗長グループに分けて構成された複数のデイスク駆動装 置を有し、各冗長グループが少なくとも２つのデイスク駆動装置からなるデイス ク記憶のシステムにおける、少なくとも１つの協働するデータプロセッサについ てデータ記録を記憶する方法であって、 該協働するデータプロセッサからデータ記録の流れを受理すると、これに応答 して該冗長グループの１つにおける利用可能な記憶の空間を選択しそこに該受理 したデータ記録の流れを記憶する段階、 該受理したデータ記録の流れと、受理したデータ記録の流れに組合わされた冗 長データを、該選ばれた冗長グループにおける上記選ばれた利用可能の記憶の空 間に書込む段階、 該協働するデータプロセッサから、該冗長グループの１つに記憶された該デー タ記録の１つに対する修飾を後で受けると、それに応答して該冗長グループの１ つにおける利用可能の記憶の空間に該変更されたデータ記録を書込む段階、そし て、 該最初に受理したデータ記録を記憶するために用いられた該記憶の空間を利用 可能な記憶の空間へ変換する段階、を具備するデータ記録を記憶する方法。 16．該少なくとも２つのデイスク駆動装置の１つにおける対応の特定の記憶装 置のアドレスが利用可能な記憶の空間を含んでいない、該少なくとも２つのデイ スク駆動装置の少なくとも１つにおける特定アドレスに利用可能な記憶の空間を 含む該冗長グループの１つに応答して、対応のメモリーアドレスに利用可能な記 録の空間を含まない、該少なくとも２つのデイスク駆動装置の１つからデータ記 録を除去して該少なくとも２つのデイスク駆動装置のすべてにおける該特定メモ リーアドレスにおいて記憶の空間が得られるようにする段階をさらに具備する、 請求の範囲15記載の方法。 17．該データ記録除去手段に応答して、該対応データプロセッサから受けた少 なくとも１つのデータ記録と該除去されたデータ記録を組み合わせてデータ記録 の併合の流れを形成し、 該データ記録の併合の流れの連続部分を該冗長グループの１つにおける該少な くとも２つのデイスク駆動装置のうち対応するものに書込む、各段階をさらに具 備する、請求の範囲16記載の方法。 18．該冗長グループが共用するバックアップデイスク駆動装置として上記複数 のデイスク駆動装置のうち少なくとも１つを確保し、 該冗長グループの１つにおける該少なくとも２つのデイスク駆動装置のうち故 障したものを同定し、 該同定された故障デイスク駆動装置の代わりに該バックアップデイスク駆動装 置の１つを切換え自在に動作投入する、各段階をさらに具備する、請求の範囲15 記載の方法。 19．該同定された故障デイスク駆動装置に書込まれている該データ記録の流れ を、該対応冗長グループを用いて再構成し、 該１つのバックアップデイスク駆動機構に該再構成されたデータ記録の流れを 書込む、各段階をさらに具備する、請求の範囲18記載の方法。 20．該再構成段階は、 該対応冗長データと、該冗長グループにおける残存デイスク駆動装置に書込ま れているデータ記録とを用いて、上記同定された故障デイスク駆動装置に書込ま れている該データ記録の流れを生成する段階を具備する、請求の範囲19記載の方 法。 21．該受けた各データ記録の流れと、該選ばれた冗長グループにおける該少な くとも２つのデイスク駆動装置のうち、該受理したデータ記録の流れを記憶して いる１つの同一性との対応性を示すデータを維持する段階をさらに具備する、請 求の範囲15記載の方法。 22．該冗長グループはｎ＋ｍ個（ｎ，ｍはともに正の整数であり、ｎ＞１，ｍ ≧１）のデイスク駆動装置を含み、該書込み段階は、 選択された冗長グループにおける該ｎ個のデイスク駆動装置のうち連続したも のにおける該対応のデータプロセッサから受理した各データ記録の流れを記憶し 、 該選ばれた冗長グループにおけるｎ個すべてのデイスク駆動装置にデータ記録 の流れを記憶する該記憶手段に応答して、該ｎ個のデイスク駆動装置に記憶され ている該データ記録に対してｍ個の区分のデータ冗長情報を発生させ、 該選ばれた冗長グループの該ｍ個のデイスク駆動装置へ該ｍ個の区分の冗長デ ータを書込む、各段階を具備する、請求の範囲15記載の方法。 23．各冗長グループは、ｎ，ｍはいずれも正の整数、ｎは１より大、ｍは１に 等しいかそれより大であるときｎ＋ｍ個のデイスク駆動装置からなり、該書込み 段階は、 該対応のデータプロセッサからｎ個の流れのデータ記録を受けると、それに応 答してその受理したｎ個の流れのデータ記録を記憶し、 該受理したｎ個の流れのデータ記録を用いてｍ個の冗長の区分を生成し、 該受理したｎ個の流れのデータ記録と該ｍ個の冗長の区分を該冗長グループの うち選択された１つに、該選択された冗長グループにおける該第１の利用可能な 空間における該ｎ＋ｍ個のデイスク駆動装置の対応する１つの上に、１つは該デ ータ記録を１つの流れ、１つは該冗長の区分、として書込む、各段階を含む、請 求の範囲15記載の方法。 24．各冗長グループはｎ，ｍはいずれも正の整数、ｎは１より大、ｍは１に等 しいかそれより大であるときｎ＋ｍ個のデイスク駆動装置からなり、該書込み段 階が 該対応のデータプロセッサからｎ個の流れのデータ記録を受理すると、それに 応答して受理したｎ個の流れのデータ記録を記憶し、 該受理したｎ個の流れのデータ記録を用いてｍ個の冗長の区分を発生させ、 該選択された冗長グループにおける該ｎ＋ｍ個のデイスク駆動装置の各々に対 し同一相対アドレスにおいてアドレス指定可能な可用記憶の空間を選択し、該受 理したｎ個の流れのデータ記録と、該ｍ個の発生した冗長の区分とを記憶し、 該選択された冗長グループにおける該ｎ＋ｍ個のデイスク駆動装置に該受理し たｎ個の流れのデータ記録と該ｎ＋ｍ個の冗長の区分とを、該ｎ＋ｍ個のデイス ク駆動装置のそれぞれにおける該相対アドレスに各データ記録の流れと各冗長の 区分をという割合で、書込む、各段階を含む、請求の範囲15記載の方法。 25．各冗長グループは、ｎ，ｍはいずれも正の整数、ｎは１より大、ｍは１に 等しいかそれより大であるときｎ＋ｍ個のデイスク駆動装置からなり、また該デ イスク駆動装置が各々、同様の多数の物理トラックを含んで論理トラックという 物理トラックの複数の組を形成し、各論理トラックが該ｎ＋ｍ個のデイスク駆動 装置の各々における同一相対アドレスに１つの物理トラックを有しそこにデータ 記録の流れを記憶するようになっており、該書込み段階が 該対応のデータプロセッサからｎ個の流れのデータ記録を受理すると、それに 応答して受理したｎ個の流れのデータ記録を記憶し、 該受理したｎ個の流れのデータ記録を用いてｍ個の冗長の区分を生成し、 該ｎ＋ｍ個のデイスク駆動装置の各々について同一の相対アドレスにおいてア ドレス可能な、利用可能な物理トラックをもつ該冗長の区分のうちの１つにおけ る該論理トラックの１つを選択し、 該選択された冗長グループにおける該ｎ＋ｍ個のデイスク駆動装置に該受理し たｎ個の流れのデータ記録と該ｎ＋ｍ個の冗長の区分とを、該ｎ＋ｍ個のデイス ク駆動装置のそれぞれにおける該相対アドレスに各データ記録の流れと各冗長区 分をという割合で、書込む、各段階を含む、請求の範囲15記載の方法。 26．該変更データ書込み段階では、該対応データプロセッサから、該ｎ＋ｍ個 のデイスク駆動装置のうち該選択された論理トラック上にある１つにおける該選 ばれた物理トラックに記憶された、該データ記録に対する変更を後で受けたとき 、それに応答して、該ｎ＋ｍ個のデイスク駆動装置のうち、該選ばれた論理トラ ック上の１つにおける該選ばれた物理トラックを除く、該冗長グループの１つに おける利用可能な論理トラックに該変更データ記録を書込み、また 該変換段階では、該選択された冗長グループにおける該ｎ＋ｍ個のデイスク駆 動装置のうち、該最初の受けたデータ記録を記憶するために用いられる該１つに おける該相対アドレスにおいてアドレス指定可能な該選択された物理トラックを 利用可能な物理トラックに変換する、請求の範囲25記載の方法。 27．論理トラックの残存デイスク駆動装置における対応物理トラックが利用可 能な記憶の空間を含まない該論理トラックにおけるｎ＋ｍ個のデイスク駆動装置 のうちの少なくとも１つにおいて利用可能な記録の空間を含む該冗長グループに おける該物理トラックセットの１つに応答し、対応する記憶装置アドレスに利用 可能な記憶の空間を含まない該組における該論理トラックの該残存物理トラック から、データ記録を除去し、該特定の記憶装置のアドレスにおいて、該ｎ＋ｍ個 のデイスク駆動装置上の該物理トラックのすべてにおいて記憶の空間を利用可能 にする段階をさらに具備する、請求の範囲26記載の方法。

Claims (1)

1. 【特許請求の範囲】 １．少なくとも１つの協働するデータプロセッサに対してデータ記録を記憶す るデイスクメモリーシステムであって、 そのサブセットが、各々が少なくとも２つのデイスク駆動機構からなる少なく とも２つの冗長グループに分けて形成した複数のデイスク駆動機構、 該協働するデータプロセッサからデータ記録の流れを受けると、それに応答し て上記冗長グループの１つにおける利用可能のメモリースペースを選択してそこ に上記の受信データ記録の流れを記憶する手段、 上記の選択した冗長グループにおける上記の選択した利用可能のメモリースペ ースに、上記の受信データ記録の流れとこの流れに関連する冗長データとを書込 む手段、 該協働するデータプロセッサから、上記冗長グループの１つに記憶された上記 データ記録の１つに対する修飾を後で受けると、それに応答して上記冗長グルー プの１つにおける利用可能のメモリースペースに上記の修飾されたデータ記録を 書込む手段、および、 上記の最初に受けたデータ記録を記憶するのに用いた上記メモリースペースを 利用可能のメモリースペースに変換する手段、を具備するデイスクメモリーシス テム。 ２．更に、上記少なくとも２つのデイスク駆動機構の１つにおける対応の特定 メモリーアドレスが可用メモリースペースを含んでいない、上記少なくとも２つ のデイスク駆動機構の少なくとも１つにおける特定アドレスに可用メモリースペ ースを含む上記冗長グループの１つに応答して、対応のメモリーアドレスに可用 メモリースペースを含まない、上記少なくとも２つのデイスク駆動機構の１つか らデータレコードを除去して上記少なくとも２つのデイスク駆動機構のすべてに おける上記特定メモリーアドレスにおいてメモリースペースが得られるようにす る手段を含む、請求の範囲１に記載のデイスクメモリーシステム。 ３．更に、上記データレコード除去手段に応答して、上記対応データプロセッ サから受けた少なくとも１つのデータレコードと上記除去されたデータレコード を組み合わせてデータレコードの併合ストリームを形成する手段と、 上記データレコードの併合ストリームの連続部分を上記冗長グループの１つに おける上記少なくとも２つのデイスク駆動機構のうち対応するものに書込む手段 とを含んでいる、請求の範囲２に記載のデイスクメモリーシステム。 ４．更に、上記冗長グループが共用するバックアップデイスク駆動機構として 上記複数のデイスク駆動機構のうち少なくとも１つを確保する手段と、 上記冗長グループの１つにおける上記すくなくとも２つのデイスク駆動機構の うち故障したものを同定する手段と、 上記の同定された故障デイスク駆動機構の代わりに上記バックアップデイスク 駆動機構の１つを切換え自在に動作投入する手段手段とを含む、請求の範囲１に 記載のデイスクメモリーシステム。 ５．更に、上記同定された故障デイスク駆動機構に書込まれている上記データ レコードストリームを、上記対応冗長グループを用いて再構成する手段と、 上記１つバックアップデイスク駆動機構に上記再構成したデータレコードスト リームを書込む手段とを含む、請求の範囲４に記載のデイスクメモリーシステム 。 ６．上記再構成手段が、 上記対応冗長データと、上記冗長グループにおける残存デイスク駆動機構に書 込まれているデータレコードとを用いて、上記同定された故障デイスク駆動機構 に書込まれている上記データレコードストリームを生成する手段を含んでいる、 請求の範囲５に記載のデイスクメモリーシステム。 ７．更に、上記受けた各データレコードストリームと、上記選ばれた冗長グル ープにおける上記少なくとも２つのデイスク駆動機構のうち、上記受けたデータ レコードストリームを記憶している１つの同一性との対応性を示すデータを維持 する手段を含む、請求の範囲１に記載のデイスクメモリーシステム。 ８．上記データレコードストリーム生成手段が、 マルチビットエラーコードを生成して上記受けたデータレコードストリームの 少なくとも２つの冗長セグメントを形成する手段を含んでいる、請求の範囲６に 記載のデイスクメモリーシステム。 ９．上記データレコードストリーム生成手段が更に、 上記受けたデータレコードストリームに対し少なくとも１つの冗長セグメント を生成する手段と、 上記生成された少なくとも１つの冗長セグメントと組み合わさった上記受けた データレコードストリームに対し少なくとも１つの冗長セグメントを生成する手 段とを含む、請求の範囲８に記載のデイスクメモリーシステム。 １０．上記冗長セグメントの１つがパリテイセグメントである、請求の範囲９ に記載のデイスクメモリーシステム。 １１．上記冗長セグメントのうち少なくとも２つがマルチビット検出・補正コ ードである、請求の範囲８に記載のデイスクメモリーシステム。 １２．上記割り付け手段が 少なくとも２種類の冗長グループサイズを選択する手段と、 上記冗長グループの各々のサイズを示すデータを記憶する手段とを含む、請求 の範囲１に記載のデイスクメモリーシステム。 １３．上記冗長グループがｎ＋ｍ個（ｎ、ｍは両方とも正の整数であり、ｎ〉 １、ｍ≧）のデイスク駆動機構を含み、上記書込み手段が 選ばれた冗長グループにおける上記ｎ個のデイスク駆動機構のうち連続したも のにおける上記対応のデータプロセッサから受けた各データレコードストリーム を記憶する手段と、 上記選ばれた冗長グループにおけるｎ個すべてのデイスク駆動機構にデータレ コードストリームを記憶する上記記憶手段に応答して、上記ｎ個のデイスク駆動 機構に記憶されている上記データレコードに対してｍセグメントのデータ冗長情 報を生成する手段と、 上記選ばれた冗長グループの上記ｍ個のデイスク駆動機構へ上記ｍセグメント の冗長データを書込む手段とを含む、請求の範囲１に記載のデイスクメモリーシ ステム。 １４．各冗長グループがｎ＋ｍ個（ｎ、ｍは両方とも正の整数であり、ｎ〉１ 、ｍ≧）のデイスク駆動機構からなり、上記書込み手段が 上記対応のデータプロセッサからｎストリームのデータレコードを受けると、 それに応答してその受けたｎストリームのデータレコードを記憶する手段と、 上記受けたｎストリームのデータレコードを用いてｍ個の冗長セグメントを生 成する手段と、 上記冗長グループのうち選ばれた１つに上記受けたｎストリームのデータレコ ードと上記ｍ個の冗長セグメントとを、上記選ばれた冗長グループにおける上記 ｎ＋ｍ個のデイスク駆動機構のうち対応 の１つに上記のデータレコードを１ストリームおよび上記冗長セグメントを１個 という割合で、書込む手段とを含む、請求の範囲１に記載のデイスクメモリーシ ステム。 １５．各冗長グループがｎ＋ｍ個（ｎ、ｍは両方とも正の整数であり、ｎ〉１ 、ｍ≧）のデイスク駆動機構からなり、上記書込み手段が 上記対応のデータプロセッサからｎストリームのデータレコードを受けると、 それに応答してその受けたｎストリームのデータレコードを記憶する手段と、 上記受けたｎストリームのデータレコードを用いてｍ個の冗長セグメントを生 成する手段と、 上記選ばれた冗長グループにおける上記ｎ＋ｍ個のデイスク駆動機構の各々に 対し同一相対アドレスにおいてアドレス指定可能な可用メモリースペースを選び 、上記受けたｎストリームのデータレコードと、上記ｍ個の生成した冗長セグメ ントとを記憶する手段と、 上記選ばれた冗長グループにおける上記ｎ＋ｍ個のデイスク駆動機構に上記受 けたｎストリームのデータレコードと上記ｎ＋ｍ個の冗長セグメントとを、上記 ｎ＋ｍ個のデイスク駆動機構のそれぞれにおける上記相対アドレスに各データレ コードストリームと各冗長セグメントをという割合で、書込む手段とを含む、請 求の範囲１に記載のデイスクメモリーシステム。 １６．各冗長グループがｎ＋ｍ個（ｎ、ｍは両方とも正の整数であり、ｎ〉１ 、ｍ≧）のデイスク駆動機構からなり、また上記デイスク駆動機構が各々、同様 の多数の物理トラックを含んで論理トラックという物理トラックの複数セットを 形成しており、各論理トラックが上記ｎ＋ｍ個のデイスク駆動機構の各々におけ る同一相対アドレスに１つの物理トラックを有していてそこにデータレコードス トリームを記憶するようになっており、上記書込み手段が 上記対応のデータプロセッサからｎストリームのデータレコードを受けると、 それに応答してその受けたｎストリームのデータレコードを記憶ずる手段と、 上記受けたｎストリームのデータレコードを用いてｍ個の冗長セグメントを生 成する手段と、 上記ｎ＋ｍ個のデイスク駆動機構の各々に対し同一相対アドレスにおいてアド レス指定可能な可用物理トラックをもった、上記冗長セグメントのうちの１つに おける上記論理トラックの１つを選択する手段と、 上記選ばれた冗長グループにおける上記ｎ＋ｍ個のデイスク駆動機構に上記受 けたｎストリームのデータレコードと上記ｎ＋ｍ個の冗長セグメントとを、上記 ｎ＋ｍ個のデイスク駆動機構のそれぞれにおける上記相対アドレスに各データレ コードストリームと各冗長セグメントをという割合で、書込む手段とを含む、請 求の範囲１に記載のデイスクメモリーシステム。 １７．上記変更データ書込み手段が、上記対応データプロセッサから、上記ｎ ＋ｍ個のデイスク駆動機構のうち上記選ばれた論理トラック上にある１つにおけ る上記選ばれた物理トラックに記憶された、上記データレコードに対する変更を 後で受けた時、それに応答して、上記ｎ＋ｍ個のデイスク駆動機構のうち、上記 選ばれた論理トラック上の１つにおける上記選ばれた物理トラックを除く、上記 冗長グループの１つにおける可用論理トラックに上記変更データレコードを書込 むようになっており、また 上記変換手段が上記選ばれた冗長グループにおける上記ｎ＋ｍ個のデイスク駆 動機構のうち、上記最初の受けたデータレコードを記憶するのに用いられる上記 の１つにおける上記相対アドレスにおい てアドレス指定可能な上記選ばれた物理トラックを可用物理トラックに変換する ようになっている、請求の範囲１６に記載のデイスクメモリーシステム。 １８．更に、論理トラックの残存デイスク駆動機構における対応物理トラック が可用メモリースペースを含んでいない、上記論理トラックにおけるｎ＋ｍ個の デイスク駆動機構のうちの少なくとも１つにおいて可用メモリースペースを含む 、上記冗長グループにおける上記物理トラックセットの１つに応答して、対応の メモリーアドレスに可用メモリースペースを含まない、上記セットにおける上記 論理トラックの上記残存物理トラックからデータレコードを除去して上記特定メ モリーアドレスにおける上記ｎ＋ｍ個のデイスク駆動機構における上記すべての 物理トラックにおいてメモリースペースが得られるようにする手段を含む、請求 の範囲１７に記載のデイスクメモリーシステム。 １９．少なくとも２つの冗長グループに分けて構成された複数のデイスク駆動 機構を有しており、各冗長グループが少なくとも２つのデイスク駆動機構からな るデイスクメモリーシステムにおける、少なくとも１つの協働するデータプロセ ッサに対してデータ記録を記憶する方法であって、 該協働するデータプロセッサからデータ記録の流れを受けると、これに応答し て上記冗長グループの１つにおける利用可能のメモリースペースを選択してそこ に上記受けたデータ記録の流れを記憶する段階、 上記受けたデータ記録の流れと、この受けたデータ記録の流れに組み合わされ た冗長データとを、上記選ばれた冗長グループにおける上記選ばれた利用可能の メモリースペースに書込む段階、 該協働するデータプロセッサから、上記冗長グループの１つに記 憶された上記データ記録の１つに対する修飾を後で受けると、それに応答して上 記冗長グループの１つにおける可用メモリースペースに上記の変更されたデータ 記録を書込む段階、そして、 上記の最初に受けたデータ記録を記憶するのに用いた上記メモリースペースを 利用可能のメモリースペースに変換する段階、を含む方法。 ２０．更に、上記少なくとも２つのデイスク駆動機構の１つにおける対応の特 定メモリーアドレスが可用メモリースペースを含んでいない、上記少なくとも２ つのデイスク駆動機構の少なくとも１つにおける特定アドレスに可用メモリース ペースを含む上記冗長グループの１つに応答して、対応のメモリーアドレスに可 用メモリースペースを含まない、上記少なくとも２つのデイスク駆動機構の１つ からデータレコードを除去して上記少なくとも２つのデイスク駆動機構のすべて における上記特定メモリーアドレスにおいてメモリースペースが得られるように する段階を含む、請求の範囲１９に記載の方法。 ２１．更に、上記データレコード除去手段に応答して、上記対応データプロセ ッサから受けた少なくとも１つのデータレコードと上記除去されたデータレコー ドを組み合わせてデータレコードの併合ストリームを形成し、 上記データレコードの併合ストリームの連続部分を上記冗長グループの１つに おける上記少なくとも２つのデイスク駆動機構のうち対応するものに書込む、各 段階を含んでいる、請求の範囲２０に記載の方法。 ２２．更に、上記冗長グループが共用するバックアップデイスク駆動機構とし て上記複数のデイスク駆動機構のうち少なくとも１つを確保し、 上記冗長グループの１つにおける上記少なくとも２つのデイスク駆動機構のう ち故障したものを同定し、 上記の同定された故障デイスク駆動機構の代わりに上記バックアップデイスク 駆動機構の１つを切換え自在に動作投入する、各段阻を含む、請求の範囲１９に 記載の方法。 ２３．更に、上記同定された故障デイスク駆動機構に書込まれている上記デー タレコードストリームを、上記対応冗長グループを用いて再構成し、 上記１つバックアップデイスク駆動機構に上記再構成したデータレコードスト リームを書込む、各段階を含む、請求の範囲２２に記載の方法。 ２４．上記再構成段階が、 上記対応冗長データと、上記冗長グループにおける残存デイスク駆動機構に書 き込まれてるデータレコードとを用いて、上記同定された故障デイスク駆動機構 に書込まれている上記データレコードストリームを生成する段階を含んでいる、 請求の範囲２３に記載の方法。 ２５．更に、上記受けた各データレコードストリームと、上記選ばれた冗長グ ループにおける上記少なくとも２つのデイスク駆動機構のうち、上記受けたデー タレコードストリームを記憶している１つの同一性との対応性を示すデータを維 持する段階を含む、請求の範囲１９に記載の方法。 ２６．上記データレコードストリーム生成段階が、 マルチビットエラーコードを生成して上記受けたデータレコードストリームの 少なくとも２つの冗長セグメントを形成する段階を含んでいる、請求の範囲２４ に記載の方法。 ２７．上記データレコードストリーム生成段階が更に、 上記受けたデータレコードストリームに対し少なくとも１つの冗長セグメント を生成し、 上記生成された少なくとも１つの冗長セグメントと組み合わさった上記受けた データレコードストリームに対し少なくとも１つの冗長セグメントを生成する、 各段階を含む、請求項の範囲２６に記載の方法。 ２８．上記冗長セグメントの１つがパリテイセグメントである、請求の範囲２ ７に記載の方法。 ２９．上記冗長セグメントのうち少なくとも２つがマルチビット検出・補正コ ードである、請求の範囲２６に記載の方法。 ３０．上記割り付け段階が 少なくとも２種類の冗長グループサイズを選択し、 上記冗長グループの各々のサイズを示すデータを記憶する、各段階を含む、請 求の範囲１９に記載の方法。 ３１．上記冗長グループがｎ＋ｍ個（ｎ、ｍは両方とも正の整数であり、ｎ〉 １、ｍ≧）のデイスク駆動機構を含み、上記書込み段階が 選ばれた冗長グループにおける上記ｎ個のデイスク駆動機構のうち連続したも のにおける上記対応のデータプロセッサから受けた各データレコードストリーム を記憶し、 上記選ばれた冗長グループにおけるｎ個すべてのデイスク駆動機構にデータレ コードストリームを記憶する上記記憶手段に応答して、上記ｎ個のデイスク駆動 機構に記憶されている上記データレコードに対してｍセグメントのデータ冗長情 報を生成し、 上記選ばれた冗長グループの上記ｍ個のデイスク駆動機構へ上記ｍセグメント の冗長データを書込む、各段階を含む、請求の範囲１９に記載の方法。 ３２．各冗長グループがｎ＋ｍ個（ｎ、ｍは両方とも正の整数であり、ｎ〉１ 、ｍ≧）のデイスク駆動機構からなり、上記書込み段階が 上記対応のデータプロセッサからｎストリームのデータレコードを受けると、 それに応答してその受けたｎストリームのデータレコードを記憶し、 上記受けたｎストリームのデータレコードを用いてｍ個の冗長セグメントを生 成し、 上記冗長グループのうち選ばれた１つに上記受けたｎストリームのデータレコ ードと上記ｍ個の冗長セグメントとを、上記選ばれた冗長グループにおける上記 ｎ＋ｍ個のデイスク駆動機構のうち対応の１つに上記のデータレコードを１スト リームおよび上記冗長セグメントを１個という割合で、書込む、各段階を含む、 請求の範囲１９に記載の方法。 ３３．各冗長グループがｎ＋ｍ個（ｎ、ｍは両方とも正の整数であり、ｎ〉１ 、ｍ≧）のデイスク駆動機構からなり、上記書込み段階が 上記対応のデータプロセッサからｎストリームのデータレコードを受けると、 それに応答してその受けたｎストリームのデータレコードを記憶し、 上記受けたｎストリームのデータレコードを用いてｍ個の冗長セグメントを生 成し、 上記選ばれた冗長グループにおける上記ｎ＋ｍ個のデイスク駆動機構の各々に 対し同一相対アドレスにおいてアドレス指定可能な可用メモリースペースを選び 、上記受けたｎストリームのデータレコードと、上記ｍ個の生成した冗長セグメ ントとを記憶し、 上記選ばれた冗長グループにおける上記ｎ＋ｍ個のデイスク駆動 機構に上記受けたｎストリームのデータレコードと上記ｎ＋ｍ個の冗長セグメン トとを、上記ｎ＋ｍ個のデイスク駆動機構のそれぞれにおける上記相対アドレス に各データレコードストリームと各冗長セグメントをという割合で、書込む、各 段階を含む、請求の範囲１９に記載の方法。 ３４．各冗長グループがｎ＋ｍ個（ｎ、ｍは両方とも正の整数であり、ｎ〉１ 、ｍ≧）のデイスク駆動機構からなり、また上記デイスク駆動機構が各々、同様 の多数の物理トラックを含んで論理トラックという物理トラックの複数セットを 形成しており、各論理トラックが上記ｎ＋ｍ個のデイスク駆動機構の各々におけ る同一相対アドレスに１つの物理トラックを有していてそこにデータレコードス トリームを記憶するようになっており、上記書込み段階が 上記対応のデータプロセッサからｎストリームのデータレコードを受けると、 それに応答してその受けたｎストリームのデータレコードを記憶し、 上記受けたｎストリームのデータレコードを用いてｍ個の冗長セグメントを生 成し、 上記ｎ＋ｍ個のデイスク駆動機構の各々に対し同一相対アドレスにおいてアド レス指定可能な可用物理トラックをもった、上記冗長セグメントのうちの１つに おける上記論理トラックの１つを選択し、 上記選ばれた冗長グループにおける上記ｎ＋ｍ個のデイスク駆動機構に上記受 けたｎストリームのデータレコードと上記ｎ＋ｍ個の冗長セグメントとを、上記 ｎ＋ｍ個のデイスク駆動機構のそれぞれにおける上記相対アドレスに各データレ コードストリームと各冗長セグメントをという割合で、書込む、各段階を含む、 請求の範囲１９に記載の方法。 ３５．上記変更データ書込み段階では、上記対応データプロセッ サから、上記ｎ＋ｍ個のデイスク駆動機構のうち上記選ばれた論理トラック上に ある１つにおける上記選ばれた物理トラックに記憶された、上記データレコード に対する変更を後で受けた時、それに応答して、上記ｎ＋ｍ個のデイスク駆動機 構のうち、上記選ばれた論理トラック上の１つにおける上記選ばれた物理トラッ クを除く、上記冗長グループの１つにおける可用論理トラックに上記変更データ レコードを書込み、また 上記変換段階では、上記選ばれた冗長グループにおける上記ｎ＋ｍ個のデイス ク駆動機構のうち、上記最初の受けたデータレコードを記憶するのに用いられる 上記の１つにおける上記相対アドレスにおいてアドレス指定可能な上記選ばれた 物理トラックを可用物理トラックに変換する、請求の範囲３４に記載の方法。 ３６．更に、論理トラックの残存デイスク駆動機構における対応物理トラック が可用メモリースペースを含んでいない、上記論理トラックにおけるｎ＋ｍ個の デイスク駆動機構のうちの少なくとも１つにおいて可用メモリースペースを含む 、上記冗長グループにおける上記物理トラックセットの１つに応答して、対応の メモリーアドレスに可用メモリースペースを含まない、上記セットにおける上記 論理トラックの上記残存物理トラックからデータレコードを除去して上記特定メ モリーアドレスにおける上記ｎ＋ｍ個のデイスク駆動機構における上記すべての 物理トラックにおいてメモリースペースが得られるようにする段階を含む、請求 の範囲３５に記載の方法。