JPH10506242A - 回路エミュレートされたａｔｍスイッチにおけるｓｔｍセルをスイッチングする方法及びスイッチ・ノード - Google Patents

Abstract

(57)【要約】 層プロトコル・モデルを用いて回路エミュレーテッドＡＴＭスイッチにおける同期転送モード・セルをスイッチングする方法。各セルはフレーム指向ベースにより回路エミュレーテッドＡＴＭスイッチに送出され、かつ前記各セルはヘッダ及びペイロードを備えている。前記ヘッダはセルについての詳細を記憶するフィールドを備えている。前記ペイロードはユーザ・データを搬送する複数のタイム・スロットを備えている。前記ＡＴＭスイッチは所定数のタイム・スロットを物理媒体を介して転送されるセルに割り付ける手段を備えている。前記セルは、ＰＲ−ＰＤＵセルと呼ばれ、（４、８、１２、１６、２０、５６及び６０）オクテットを範囲とする多数のサイズのうちのいずれかを有する。これはセルのパケット化時間を短縮させる。

Description

【発明の詳細な説明】 回路エミュレートされたＡＴＭスイッチにおけるＳＴＭセル をスイッチングする方法及びスイッチ・ノード 技術分野 本発明は可変長のマイクロ・セルに分割されたメッセージをスイッチングする 、従って容易にする方法に関する。 背景技術 ＥＰ−Ａｌ−５２８ ０８５は標準ＡＴＭセルと共に、情報の送信用に非標準 の短いセルを用いたＡＴＭ及びＳＴＭ組み合わせネットワークに関する。短いセ ルは、パケット化時間と共にデパケット化時間を短縮するために用いられる。ル ープ遅延は、パケット化時間及びデパケット化時間を短縮することにより、短縮 され、これによってエコー・キャンセラーの必要性をなくしている。５３オクテ ットを備えた標準ＡＴＭセルは、標準ＡＴＭ送信プロトコルを用い、中間ＡＴＭ スイッチを介してＳＴＭスイッチからＡＴＭスイッチへの接続が設定されるとき に常に用いられる。標準ＡＴＭセルのオクテット数の一部分、約１／３を含む短 いセルは、後者の中間ＡＴＭスイッチ内の情報セルのパケット化時間及びデパケ ット化時間を短縮するように、ＡＴＭスイッチを介してＡＴＭスイッチと他のＳ ＴＭスイッチとの間に接続が設定されるときに常に用いられる。 この公知システムでは、送信容量、即ち帯域幅効率、即ちセルのヘッダのオク テット数とセルのペイロードのオクテット数との間の係数は、約２５％であり、 これは情報転送にペイロードの全オクテットを用いる限り妥当と言ってよい。例 えば、オクテットの半分が空であれば、パケット化時間及びデパケット化時間は 同じとなり、帯域効率も同じであるが、しかしパケット化の程度、即ちヘッダの オクテット数とロードされた情報数との商は小さくなる。もし少量の情報を不規 則な間隔で送出すると、又は大量の情報を不規則な間隔で送出すると、この公知 装置は低度のパケット化をするものとなり、このことは基本的に既存の帯域幅の 利用が不十分であることを意味する。 本発明の目的 本発明の目的は、送出すべき情報の型式に適合させた柔軟性のあるセル・サイ ズを有する電気通信ネットワーク及びネットワーク・エンティティを提供すると 同時に、パケット化遅延及びデパケット化遅延が小さく、帯域幅効率が高く、か つパケット化度が最適なものを提供することにある。 従って、本発明の他の目的は、実行時間中にセル・サイズを変更できる電気通 信及びシステム・エンティティを提供することにある。 更に、本発明の他の目的は、物理ルート層 ＰＲ層）、仮想パス層（ＶＰ層） 、及び回路接続層（ＣＣ層）を含む新しい階層のプロトコル層を提供することで ある。プロトコル・モデルにおける物理ルート層を使用すると、物理ルート層で 空間ＡＴＭスイッチングの使用を可能にする。 更に、本発明の他の目的は、多数のＶＣ−ＰＤＵセルを大きなＰＲ−ＰＤＵセ ルのＶＰ−ＰＤＵに配置する新しい方法を提供することにより、セルのジッタを 減少させることにある。前記ＶＣ−ＰＤＵセルは同一の仮想パスＶＲを有するか 、又はＡＴＭセルを切り換える場合に同一の仮想パス及び同一の仮想接続かを有 する。 更に、本発明の他の目的は、本発明によりプロトコルをサポートする複数のス イッチ及び複数のマッピング装置を使用して、電気通信システム及びシステム・ エンティティーを提供することにある。 本発明のこれらの目的及び他の目的は、添付する図面に関連して以下詳細に説 明する。 図面の簡単な説明 第１図は、混合したＡＴＭ及びＳＴＭ電気通信ネットワークの概略図である。 第２図は、第１図の混合ネットワークにおけるＡＴＭノードを示すブロック図 である。 第３図は、回路エミュレーションの原理を示す簡単なタイミング図である。 第４図は、第１図のＡＴＭスイッチ・ノードを示すブロック図である。 第５図は、マイクロ・セル・アッセンブリを説明するために用いられると共に 種々の波形及び時間軸を示す。 第６図は、本発明による第１の型式のマイクロ・セルを示す。 第７図は、本発明による第２の型式のマイクロ・セルを示す。 第８図は、フレーム指向方法におけるマイクロ・セルを示すタイミング図であ る。 第９図は、本発明による層プロトコル・モデル（ｌａｙｅｒｅｄ ｐｒｏｔｏ ｃｏｌ ｍｏｄｅｌ）を示す図である。 第１０図は、第１１図に示すセルの識別子割り付けを示すテーブルである。 第１１図は、第４図に示す種々のネットワーク・エンティティーにおいて本発 明によるマイクロ・セルを示すタイミング図である。 第１２図は、第４図に示すスイッチ・エンティティーにおけるマイクロ・セル のジッタ（jitter）を説明する際に用いるタイミング図である。 第１３図は、どのようにして本発明により第１２図のジッタを減少させるかを 示すタイミング図である。 第１４Ａ図は、物理ルート層（ＰＲ層）におけるＰＲ−ＰＤＵマイクロ・セル の概要構造を示す。 第１４Ｂ図は、第１４Ａ図におけるＰＲ−ＰＤＵセルの更なる実施例を示す。 第１４Ｃ図は、標準ＡＴＭセルをそのペイロードに備えたＰＲ−ＰＤＵセルを 示す。 第１５図は、仮想パス層（ＶＰ層）におけるＶＰ−ＰＤＵセルを示す。 第１６図は、仮想チャネル層（ＶＣ層）におけるＶＰ−ＰＤＵセルを示す。 第１７図は、本発明によるアクセス装置を示すブロック図である。 第１８図は、どのようにしてフレーム指向ベースによりタイム・スロットを発 生させるのかを示すために使用されるブロック図及び時間軸である。 第１９図は、第１７図の接続データ・レコード及び制御モジュールを示すブロ ック図である。 第２０図は、タイム・スロット・ストア、接続データ・レコード及び制御モジ ュール、並びにセル・ヘッダ及びセル・ペイロード部を相互に多重化する第１９ 図のマルチプレクサを示す図である。 第２１図は、ＰＲ層におけるマイクロ・セルを示す。 第２２図は、ＶＰ層における第２１図のマイクロ・セルを示す。 第２３図は、ＶＣ層における第２１図のマイクロ・セルを示す。 第２４Ａ図は、ＰＲ−ＰＤＵセルに配置された多数のＶＣ−ＰＤＵを示す。 第２４Ｂ図は、多数のＶＣ−ＰＤＵをそのユーザ・データ部に配置し、前記Ａ ＴＭセルが本発明によるＰＲ−ＰＤＵセルの一部を形成するＡＴＭセルを示す。 第２５図は、仮想パス層における第２４Ａ図の大きいセルを示す。 第２６図は、ＶＣ層における第２５図のセルを示す。 第２７図は、第４図の中央スイッチ、特に空間スイッチをサポートするために 必要とする手段の簡単なブロック図である。 第２８図は、第４図の各ネットワーク・エンティティーにおいて用いられるア ドレス空間の構造を示す図である。 第２９図は、第４図のマッパ（mapper）装置ＭＵ１を示す図である。 第３０図〜第３２図は、第２９図のマッパ装置の動作を示すフローチャートで ある。 第３３図は、第４図のマッパ装置ＭＵ４の図である。 第３４図は、第４図のスイッチＡＳ４をアクセスするために接続されたアクセ ス・ユニットＡＵ１の受信部を示す図である。 第３５図、第３６図は、第３４図のアクセス装置の動作を示すフローチャート である。 発明の好ましい実施例の説明 標準ＴＤＭ（時分割多重）交換は、タイム・スロットによりタイミング情報を 潜在的に搬送することが必要である。特に、フレームのタイム・スロット位置は タイム・スロットが関連されるタイミング情報、即ち接続を提供する。ＴＤＭ技 術は、遅延に敏感な情報、例えば６４ｋｂｓ（キロビット／秒）のディジタル音 声を搬送するために使用される。６４ｋｂｓ接続のときは、タイム・スロットが １２５μｓ毎に１回伝送される。１２５μｓの時間間隔はフレームと呼ばれる。 電気通信ネットワークを介して情報を搬送する新しい技術は、ＡＴＭ（非同期 転送モード）技術を使用することである。ＡＴＭ技術は、度を超えてかつダイナ ミックに使用されていない帯域幅をデータ通信のように遅延に敏感でないアプリ ケーションに使用させることにより、ネットワーク資源を効率的に利用する可能 性を有する。ＡＴＭの他の重要な利点は、複数のＳＴＭ（同期転送モード）スイ ッチに必要とされるハードウエアの少部分にコンパクトかつ効率的な複数のスイ ッチを構築可能にさせることである。以下の説明において、用語ＳＴＭはＴＤＭ と同等であり、従ってこれを利用することにする。更に、ＡＴＭ技術は、タイミ ング情報を必要としないので、簡単である。 現在のＡＴＭ基準は、４８オクテットまでユーザ・データを含むセルに配置さ せることを必要とする。ＡＴＭセルは、時間に敏感なアプリケーション、例えば 音声を搬送するために使用されてもよい。この技術はＡＴＭ上の回路エミュレー ションと呼ばれる。ＡＴＭ上の回路エミュレーションは、ＡＴＭネットワーク端 においてＳＴＭタイミング情報を再現することを必要とする。 標準的なサービス・サポート回路のエミュレーションは、ＣＣＩＴＴによりＡ ＡＬ１と呼ばれている。ＡＡＬ１基準は、４８オクテットを含む１セルの４７オ クテットのペイロードが複数のタイム・スロットのために用いられることを定め ている。６４ｋｂｐ接続のタイム・スロットを搬送するためにＡＡＬ１を使用す ると、約６ｍｓ（４７・１２５μｓ）のパケット化遅延を発生させる。これは、 １２ｍｓのループ遅延を付加することになる。従って、パケット化遅延はエコー ・キャンセラーの使用を必要とすることにもなり得る。混合ＡＴＭ及びＳＴＭネ ットワークでは、音声接続と共に、エコー・キャンセラーが確実に必要とされる 。ＡＴＭからＳＴＭへ、また逆にＳＴＭからＡＴＭへ遷移する度に、付加的な遅 延を伴う付加的なアンパッキング及びパッキングを発生させる。 既存の電気通信ネットワークの発展的な変化がほぼ確実に起きると思われる。 ＡＴＭに向かう今日のネットワークの急激な変化による変革は、既存のＳＴＭ技 術において既になされた巨大な投資のために、恐らくないと思われる。 反復するパッキング及びアンパッキングを伴う混合ＡＴＭ及びＳＴＭネットワ ークにおいて６４ｋｂｐ用のＡＴＭ回路エミュレーションに存在するループ遅延 は、品質の観点から受け入れ難い遅延を発生させる可能性が最も高い。 第１図には、多数のＡＴＭノード２及び多数のＳＴＭノード３を備えた混合Ａ ＴＭ及びＳＴＭ電気通信ネットワーク１が示されている。各ノード２はＡＴＭス イッチを備え、また各ノード３はＳＴＭスイッチを備えている。ノード２、３は 図の実線による表された中継線により相互接続されている。ノード２、３のそれ ぞれに対して多数のユーザが接続されている。第１図において、電話機４及びデ ータ端末５を有するユーザＡは、左へＡＴＭノード２においてネットワーク１に 対するアクセスを有し、一方電話を配置している第２のユーザＢは左端のＡＴＭ ノード２においてこのネットワークに対するアクセスを有する。各ＡＴＭ〜ＳＴ Ｍ遷移におけるパケット化又はデパケット化により発生した６ｍｓの遅延は、Ｓ ＴＭノード３の上側に示されている。ユーザＡが電話を介してユーザＢと通話し ているときは、ユーザＡの音声は２４ｍｓ遅延されることになる。大きなネット ワークでは、複数の遷移が発生して許容できない長い遅延に至る可能性がある。 第２図はユーザＡを接続している第１図のＡＴＭノード２を示すブロック図で ある。参照点「ａ」は、それぞれ１２５μｓにより、即ちフレーム・ベースによ り周期的に反復される多数のタイム・スロットを受信するＳＴＭ入力ポートであ る。参照点「ｄ」はフレーム・ベースにより同一タイム・スロットを送信するＳ ＴＭ出力ポートである。参照点「ａ」及び「ｄ」は第１図にも示されている。第 ２図におけるＡＴＭノードはスイッチ７、セル・アッセンブリ装置８及びタイム ・スロット再生装置９を備えている。 次に、回路エミュレーションの原理を第２図及び第３図を参照して説明する。 ユーザＡ及びＢは相互に接続されているものとする。第３図は、第２図に関連し て回路エミュレーションの原理を示す簡単なタイミング図である。第１の時間軸 １０は参照点「ａ」におけるクロックを示し、時間軸１１は参照点「ｄ」におけ るクロックを示している。「ａ」におけるクロックは「ｂ」におけるクロックと 同期していない。しかし、「ａ」におけるタイム・スロットのタイミングは、第 ２図に破線により示された矢印１２により、また第３図に時間軸１０、１１によ り表されているように参照点「ｄ」において再現される。時間軸１０、１１にお ける各期間Ｔ０、Ｔ１、Ｔ２．．．．は１２５μｓを表す。このような各期間中 に、所定数のタイム・スロットが発生する。この所定数は各フレームについて同 一である。このような各タイム・スロットは小さな垂直方向の印により表されて いる。タイム・スロットは連続して番号付けされ、かつフレーム・ベースにより 反復される。参照点「ａ」におけるタイム・スロット２と参照点「ｄ」における タイム・スロット５との間に回路が確立される。この回路は第２図に点線の双方 向矢印１３により表されている。「ａ」における各タイム・スロット番号２は、 仮想チャネル番号を含むＳＴＭセルに配置される。仮想チャネルは第２図に双方 向矢印１４により表されている。これはセル・アッセンブリ・ユニット８におい て実行される。ＳＴＭセルは、入力ラインが開放されているときに参照点「ｂ」 においてスイッチ機構７に送出される。入力ラインは他の行き先を有する他のセ ルにより占有されることがある。ＳＴＭセルは第３図における参照点「ｂ」に１ ５により示されている。スイッチ機構７において、仮想チャネル・ルートが回路 確立の際に設定される。次いで、スイッチ機構ユニット７はＳＴＭセル１５を参 照点「ｃ」へ送出する。全てのルーティング情報は仮想チャネル番号によってＳ ＴＭセルに含まれている。 スイッチ機構７内ではＳＴＭセルが非同期的に伝送される。これは、セルがス イッチ機構を通過するのに要する時間がスイッチ機構の内部速度、スイッチ機構 のトラヒック負荷ような種々のパラメータに依存していることを意味する。ＳＴ Ｍセル１５は参照点「ｃ」においてスイッチ機構７を抜け出す。参照点「ｂ」か ら「ｃ」への伝送時間は、以上で指摘したパラメータのために同一接続に属する セル毎に異なり得る。 ＳＴＭセル１５はスイッチ領域を参照点「ｃ」で通過し、タイム・スロット再 生装置９において用いられているクロックによってタイム・スロットのタイミン グ情報が再生される。タイム・スロット番号２は、参照点「ｄ」においてタイム ・スロット番号５の位置のタイム・スロット・ストリームに挿入される。仮想チ ャネルは図示していないチャネル回路変換テーブルにおいてタイム・スロット５ に関連される。 ＳＴＭセル伝送時間は変化し得るので、タイム・スロット再生装置９はジッタ とも呼ばれている遅延のばらつきに適応するように十分な大きさのタイム・スロ ット・バッファを有する必要がある。そうしないときは、タイム・スロットの喪 失が考えられる。更に、セルの遅延は、スイッチ機構７の入出力ポートにおいて も、即ち参照点「ｂ」及び「ｃ」においてもそれぞれ発生する。タイム・スロッ ト再生装置９において独立したクロックは、「ｄ」においてタイム・スロットを 再生するために必要とされる。しかし、セルにおけるフレーム同期情報を搬送す る必要はない。このクロックは、タイム・スロットを喪失しないようにタイム・ スロットの同期を得るときに必要とされるだけである。セルは、参照点「ｂ」と 参照点「ｃ」との間において、フレームに対するタイミングと無関係に非同期的 に伝送されることに注意すべきである。しかし、複数のセルは複数のタイム・ス ロットを備えており、各タイム・スロットは１オクテットである。 第３図において、セル１５を構築して送出するために要する時間は、パケット 化時間と呼ばれ、第１のフレームＴ０〜Ｔ１では双方向矢印１６により、第１の フレームＴ１〜Ｔ２では双方向矢印１７により、第３のフレームＴ２〜Ｔ３では 双方向矢印１８により表されている。スイッチ機構７はＡＴＭ型式のスイッチで あるから、セルはスイッチ機構を非同期的に伝搬して、参照点「ｃ」に規則的に 到達するわけではない。その代わり、セル１５は、双方向矢印１９、２０及び２ １によりそれぞれ概要的に示すように、種々の度合いの遅延、ジッタにより参照 点「ｃ」に到達する。 セルがタイム・スロット再生装置９に到達する、時間に関する順序を保持する ために、タイム・スロット再生装置９に十分なバッファリング機能を備えること は重要なことである。連続したフレームからのセルを分解した後は、前のフレー ムからのセルを複数のタイム・スロットに絶対に分解してはならない。 従って、独立したフレーム間の時間関係は絶対に逆転されてはならない。この ことは、いずれを後にアドレス指定すべきかの問題を発生させる。 第４図にはＡＴＭスイッチ・ノード２のトポロジーが示されている。このノー ドは、ＡＳ１〜ＡＳ４とラベルを付けた４つのアクセス・スイッチと、中央スイ ッチＣＳ１とを備えている。アクセス・スイッチＡＳ１〜ＡＳ４と中央スイッチ ＣＳ１との間の相互接続は、マッパ装置ＭＵ１〜ＭＵ４により処理される。各ア クセス・スイッチは５つのアクセス・スイッチＡＵ１〜ＡＵ５を備えている。各 アクセス装置に対して、電話機Ｔ１〜Ｔｎ（ｎ＝整数である。）が接続される。 例えば、アクセス・スイッチＡＳ１は分譲アパートを有する建物にサービスをす る内線モジュールＡＴＭスイッチである。アクセス装置の数（図示の例では５） は単なる例であって、アクセス・スイッチ毎に異なり得る。アクセス装置に接続 された電話機の数は、典型的には、２４であってもよい。中央スイッチに接続さ れたアクセス・スイッチの数（図示の例では４）は単なる例であって、異なって いてもよい。中央スイッチＣＳ１は、好ましくは、１９９３年１月２９日に出願 された米国特許出願第０８／０１１３７８号に説明されている型式のものである 。中央コントローラ５００は、ノードにおけるトラヒックを管理し、かつ２つの ユーザ間の接続を設定する制御信号装置を設定、又は制御するために、信号送出 を実行し、ノードにおけるトラヒックを管理し、かつ実行時間ベースに基づき、 個個の接続に用いるセル型式及びセル・サイズを決定し、この決定がトラヒック 解析、ユーザの要求、又はＡＴＭモードにおけるスイッチ装置の地理的な位置の ような他の基準に基づいている。 第４図において、ＡＳ１のＡＵ３における電話機Ｔ５は、ＡＳ４におけるアク セス装置ＡＵ１に電話機Ｔ４に対する回路を既に確立している。回路は「フック ・オフ」の電話シンボルにより表されている。この回路を Ｔ５×ＡＵ３×ＡＳ１−Ｔ４×ＡＵ１×ＡＳ４ により定義することができる。 更に、アクセス・スイッチＡＳ１のＡＵ４における電話機６は、アクセス・ス イッチＡＳ４のアクセス・スイッチＡＵ１における電話機Ｔ８に対して回路を既 に確立している。この回路は灰色にした「フック・オフ」の電話シンボルにより 表されている。この回路を Ｔ６×ＡＵ４×ＡＳ１−Ｔ８×ＡＵ１×ＡＳ４ により定義することができる。 ノード・トポロジー・モデルを見ると、２つの回路は部分的に同一距離を通る ことが明らかである。 各アクセス装置はｎタイム・スロット／フレームを発生し、１タイム・スロッ トを各電話機Ｔ１〜Ｔｎに割り付けている。多分、異なる４つの電話機が同時に ビジーとなっている。各電話機における音声信号は８０００回／秒でサンプリン グされる。量子化歪みが各サンプルを８ビット内に収めることを必要としている ときは、ビット速度は６４ｋｂｐｓでなければならない。標準的なＴＤＭスイッ チングによれば、１サンプルは各１２５μｓで送信される。従って、各サンプル がタイム・スロットに記憶され、かつタイム・スロットが８ビット、いわゆる１ オクテットを備えている。音声を転送する場合に、ビット速度は６４ｋｂｐｓで ある。データ伝送のような他のアプリケーションにおいては、他のより高いビッ ト・ストリームが用いられる。どのビット・ストリームを用いるのかとは無関係 に、１２５μｓの期間はフレームと呼ばれる。 第４図のＡＴＭスイッチ・ノード例では、各アクセス装置がｎタイム・スロッ ト／フレームを発生する。タイム・スロットを順に番号付けすることにより、タ イム・スロットＴ１は電話機Ｔ１に、タイム・スロットＴ２は電話機Ｔ２に、以 下同様に割り付けられる。 スイッチ機構７が標準ＡＴＭスイッチ機構を有するときは、ＡＴＭセルのペイ ロードは４８サンプルを備えている。１電話機のみがビジーであり、かつ音声信 号を１２５μｓ毎にサンプリングするものと仮定する。そこで、ＡＴＭセルを満 たすためには、即ちパケット化するためには、４８×１２５μｓ要することにな る。前述のように、混合ＡＴＭ及びＳＴＭネットワークではこのように長いパケ ット化時間を許容することができない。更に、標準ＡＴＭセルを用い、かつアク セス装置において１電話機のみがビジーであると仮定すると、パケット化時間を 短くする一つの方法は、一つのサンプルを取り込むと直ちにＡＴＭセルを送出す ることであり、従って次の４７サンプルを満たすのを無視することである。しか し、提案されたこの解決方法は、この場合のビット速度が６４ｋｂｐｓ×５３＝ 約３．４Ｍｂｐｓ（１２５μｓ毎に５３タイム・スロットを送出するものとする ）となるので、帯域幅を無駄する点から受け入れられない。 従って、帯域幅の無駄を避けると同時に、可能な限りパケット化時間を短く保 つ必要性がある。パケット化時間が短縮されれば、帯域幅の無駄が増加し、他方 、パケット化時間が短ければ帯域幅は最大限に使用される。本発明によれば、タ イム・スロット数／セルは、標準ＡＴＭセルの５３タイム・スロットから次のサ イズ：４、８、１２、１６及び２０オクテットのいずれかに短縮されるべきこと が 示唆される。このような短いセルはマイクロ・セルと呼ばれる。本発明によれば 、かつ第１２図及び第１３図に関連して説明されている理由のために、より大き なセル・サイズ、好ましくは、下記セル・サイズ：５６及び６０オクテットのう ちのいずれかが使用されてもよい。このように大きなセルはマイクロ・セルと呼 ぶことはできない。一般的な名称として、列挙したサイズ（４、８、１２、２０ 、５６及び６０オクテット）のいずれかを有するセルは、ＰＲ−ＰＤＵセルと呼 ばれる。これらサイズのうちのいずれか、又はこれらの組み合わせによるＰＲ− ＰＤＵセルは、同一のＡＴＭ−ノード２を介して同時にスイッチングされてもよ い。本発明によれば、セル・サイズは、中央コントローラ５００によりアクセス 装置に設定され、かつ低パケット化時間と効率的な帯域幅利用との間における前 述した妥協に従うように、マッピング装置において変更されてもよい。 第５図には、本発明によるマイクロ・セルＣが示されている。セルのヘッダは ４オクテットを備え、またセルのペイロードＰは８オクテットのマイクロ・セル ・サイズを与える４タイム・スロットを備えている。時間軸においてそれぞれ長 いまばらな垂直方向の印はフレームを表し、またそれぞれ短い細かな線の垂直方 向の印はマイクロ・セルを表している。同一のアクセス装置に全て属する電話機 Ｔ１、Ｔ３、Ｔ５及びＴ７における音声波形は、図の上部に示されている。波形 上の丸点は音声のサンプルを取り込む異なった時間を表している。図示の例では 、１２５μｓ毎に４つのマイクロ・セルが送出されている。これらのマイクロ・ セルは１、２、３及び４により番号付けされている。セルＮｏ．１は電話機Ｔ１ 、セルＮｏ．２は電話機Ｔ２、セルＮｏ．３は電話機Ｔ５及びセルＮｏ．４は電 話機Ｔ７に属する。このような各マイクロ・セルのペイロードは４タイム・スロ ットを備えているので、セルＮｏ．１を満たすためには４×１２５μｓを要する 。従って、パケット化時間は０．５ｍｓである。更に、セルＮｏ．２、セル、Ｎ ｏ．３及びセルＮｏ．４を満たすときにも０．５ｍｓを要する。この場合に、Ｓ ＴＭに比較して付加されるループ遅延は、ＡＴＭに対する１２ｍｓに代わって、 １ｍｓとなる。セルＮｏ．１の構造を第６図に示す。このセルはヘッダＨ及び４ サンプルを格納する４タイム・スロットを有する。これらのサンプルは同一の電 話機Ｔ１に属している。従って、１セルは１接続を搬送する。従って、セルが満 たさ れるまで、４フレームを取る。第７図に示す本発明の他の実施例によれば、電話 機Ｔ１はセルＮｏ．１におけるタイム・スロット１に割り付けられ、電話機Ｔ３ は前記セルＮｏ．１におけるタイム・スロット２に割り付けられ、電話機Ｔ５は 前記セルＮｏ．１におけるタイム・スロットＴ３に割り付けられ、電話機Ｔ７は 前記セルＮｏ．１におけるタイム・スロット４に割り付けられる。第８図に示す 次のフレームにおけるセルＮｏ．１において、依然として電話機Ｔ１はタイム・ スロットＴ１に割り付けられ、電話機Ｔ３はタイム・スロット２、電話機Ｔ５は タイム・スロット３、かつ電話機Ｔ７はタイム・スロット４に割り付けられる。 タイム・スロットの順序はフレーム間で同一に保持される。この場合に、異なっ た４ユーザが同一セルを共用している。これは第６図に示す実施例に比較してパ ケット化時間を１／４に短縮している。従って、ループ遅延は１／４に短縮され る、即ち２５０μｓである。 第６図におけるマイクロ・セルＮｏ．１のパケット化時間を短縮するために 、４フレームを取ってマイクロ・セルを満たすものとすると、第１のサンプルを 受信すると直ちにマイクロ・セルを送信し、かつ残りのタイム・スロットを空に させることが可能である。これを第８図に示す。これはパケット化密度を低下さ せるものであって、帯域幅の無駄を増加させる。 以上から、マイクロ・セルのサイズが小さければ、それだけパケット化時間が 短くなることが明らかである。しかし、セルのサイズが小さければ、それだけヘ ッダの長さに関してセルの有用な利用が低下することが明らかである。ペイロー ドが４倍のタイム・スロット（４オクテット）を有し、かつヘッダが４オクテッ トであれば、セルの５０％のみが効果的に使用されるに過ぎない。第８図に示す 実施例では、セルの約１２％のみが効果的に使用されるに過ぎない。これは、約 ９０％を効果的使用する標準ＡＴＭセルと比較されるべきである。従って、パケ ット化時間を短縮するために、大きなセルを有することは価値があると同時に、 ペイロードのサイズを小さく保持することにも価値がある。これは、本発明によ って、ＡＴＭノード２の異なる部分になぜ異なるセル・サイズを使用するかの理 由である。ＡＴＭノードに対するアクセス点で小さなセル・サイズを使用し、一 方中央ＡＴＭノードに大きなセル・サイズを使用することは好ましいことである 。 どのサイズを使用すべきかは、中央コントローラ５００が決定する。 以上のことを考慮して、許容し得る帯域幅の無駄、セルの効果的な利用、及び 許容し得るパケット化遅延の間にトレードオフが存在する。本発明によるＰＲ− ＰＤＵセルが用いる前述のセル長は、適正な妥協点を表している。 ジッタにより発生する遅延を減少させるために、層と同列間の通信との間のイ ンタフェースに関するＣＣＩＴＴ−ＯＳＩモデルと同一の原理に基づく新しいプ ロトコルが本発明により提供される。用語ＣＣＩＴＴ−ＯＳＩは、本発明による プロトコルを説明するために用いられている。始めに、第９図に示したスイッチ ・ノードでは４つの個別的な層が識別される。即ち、 １．物理ルート層（ＰＲ層） ２．仮想パス層（ＶＰ層） ３．仮想チャネル層（ＶＣ層） ４．ユーザ・アプリケーションに対してインタフェースをする回路接続層。 第９図は電話機に関連して説明されているが、移動電話、コンピュータ間のデ ータ伝送、ビデオ・ネットワーク等のように電話以外のアプリケーションが考え られることは明らかである。従って、以下では電話機の代わりに、より一般的な 用語のユーザが使用されている。 この層モデルによる効果は、下位層（ＰＲ層及びＶＰ層）をほぼ半永久的に設 定することができることである。この原理をその最大限まで利用すれば、一つの 回路を、ネットワークの縁でのみ動作させることにより、設定することができる 。従って、管理の観点から回路を確立するために必要とする時間は大幅に短縮さ れる。 全ての層を通して確立された回路は、回路コネクタ２４と定義される。 以上の層アーキテクチャを適用し、かつあらゆる層にプロトコル・データ・ユ ニットＤＰＵの良く確立された定義を導入すると、これはＳＴＭセルが： １．先に定義したＳＴＭセルと同様であるＰＲ−ＰＤＵ。 注：ＳＴＭセルは再定義され、ここでは組み立てられたセルに対する総称 的な用語である。 ２．ＰＲ−ＰＤＵのユーザ・データであるＶＰ−ＰＤＵ ３．ＶＰ−ＰＤＵのユーザ・データであるＶＣ−ＰＤＵ ４．ＶＰ−ＰＤＵ又はＶＣ−ＰＤＵのユーザ・データであるＣＣ−ＰＤＵ を備えていることを意味する。 ＣＣ−ＰＤＵはタイム・スロット又は複数のタイム・スロットを含む。 ＰＲ層、ＶＰ層及びＣＣ層はスイッチ・ノード内でのみ有効である。ＣＣ層は ノードのユーザからのユーザ・データである。ユーザ・データはノードを介して 搬送される。 スイッチ制御のＰＤＵはプロトコル制御情報ＰＣＩ及びユーザ・データを有す る。ＰＣＩは本質的にプロトコルの組み立て及び分解を可能にさせる識別子を備 えている。種々のプロトコル層におけるマイクロ・セルは第２１図〜第２６図に 詳細に説明されている。 次に、以上のプロトコル・モデルに従ってどのようにして電話機Ｔ５からのタ イム・スロットが電話機Ｔ４に対するＡＴＭノード２を通過するのかを説明する 。この接続は第４図に示したものと同一である。 第４図における電話機Ｔ５から来るタイム・スロットは、アクセス装置ＡＵ３ に与えられる。第９図におけるプロトコル・スタックの最上部には回路接続層２ ２がある。ユーザは、第９図における点線により示す回路接続２４を指定するイ ンタフェース制御情報と共に、ＶＣ層２３にＳＤＵサービス・データ装置として のタイム・スロットを送出する。この特定の場合において、前記情報はフレーム におけるタイム・スロット番号、即ちタイム・スロット２である。 ＶＣ層２３はこの特定の場合に用いられておらず、従ってＶＰ層への近道であ る。このＶＣ層の表示はＶＰ層に暗黙的に存在している。ＶＰ層はそれに代わっ てＰＣＩプロトコル制御情報としてＶＰＩを付加し、かつＶＰ−ＳＤＵを介して ＰＲ層に物理ルートを表明するインタフェース制御情報と共に渡される。 ＰＲ層において、ＡＵ３は物理ルート識別子ＰＣＩを付加して、プロトコル・ データ・ユニット（セル）をＡＳＩにおける同位エンティティに転送する。ＡＳ Ｉはセルを物理ルート識別子ＰＲＩにより表された物理ルートへ橋渡しする。更 に、物理ルート識別子は試行終了シンク識別子から試行終了発生源識別子へも変 更される。 マッパ装置ＭＵ１における同列エンティティでは、手順がアクセス装置ＡＵ３ と逆の順序により反復される。ＶＰ層において、橋渡しはＶＣ層側の送信に対し て行われる。このＶＰ−ＶＣ橋渡しは第９図において線セグメント３１により示 されている。ＶＣ層はＶＣＩをセル・ヘッダに添付して新たに作成されたＶＣ− ＰＤＵをＶＰ−ＳＤＵとしてＶＰ層に渡す。アクセス装置ＡＵ３と同一の手順が 反復される。即ち、ＶＣ−ＰＤＵはＶＰ層においてカプセルに入れられ、またＶ Ｐ−ＰＤＵはＰＲ層においてカプセルに入れられ、現在ではＰＲ−ＰＤＵセルで あるセルがここで中央スイッチＣＳ１に送出される。 中央スイッチＣＳ１において、アクセス・スイッチＡＳ１におけるものと同一 の手順が実行される。 マッパ装置ＭＵ４において行われる唯一のものは、ＶＰ層における橋渡しであ る。着信するＶＰ１及びＰＲ１は新しい物理ルートを固有に定義する。通常、Ｖ Ｐ１は、変更されるが、しかしこの場合では同一のＶＰ１に留まる。 受信アクセス装置ＡＵ１では、タイム・スロットのみが残っているユーザに達 する全ての層を通過する。このタイム・スロットは電話機Ｔ４に送出される。 第４図に示す他の回路接続Ｔ６〜Ｔ８はマッパ装置ＭＵ１とアクセス装置ＡＵ １との間で同一のＶＰ−ＰＤＵを共有する。これらの回路接続は同一の仮想パス ＶＰを共有するので、このようなことが可能となる。 第９図に示すように、いくつかのシステム・エンティティはデータを橋渡しす るだけである。ＳＤＵが橋渡し点から隣接の高い層へ又はから転送される終結点 を区別するために、用語「トレール（ｔｒａｉｌ）」及び「リンク」接続（ＬＣ ）を用いる。これらの用語はＣＣＩＴＴ Ｇ８０３に定義されている。 トレールは２つの終結点、発生源とシンクとの間に設定される。トレールは１ 又は１より多くのリンク接続からなる。 複数の識別子はリンク接続を通過するＰＤＵに割り付けられる。これらの識別 子はＰＤＵをそれぞれのトレールに関連させることができる。 第１０図には、図に示す２つの接続のために第４図におけるノードを通過する セルに割り付けられている複数の識別子を含むテーブルが示されている。第１０ 図に示すテーブルは、マッピング装置ＭＵ１〜ＭＵ４により用いられて着信セル のヘッダに表示されるＰＲＩ、ＶＰＩ及びＶＣＩを特定のマッパ装置における送 出セルのヘッダに配置される新しいＰＲＩ、ＶＰＩ及びＶＣＩ識別子に変換する 。第１０図の識別子割り付けテーブルは一般的に知られている原理に従い、中央 コントローラ５００により設定される。この例では、ＡＵ３〜ＭＵ１及びＡＵ４ 〜ＭＵ１接続に対してＶＣ−ＰＤＵを用いる。ＶＣ層を省略し、代わってＰＲ層 及びＶＰ層を使用することができるので、このようにすることがプロトコル・モ デルによって可能である。しかし、関連するＶＣＩによりＶＣ−ＰＤＵを割り付 けることが可能であったことに注意すべきである。 テーブルのＶＰＩ列から、同一のＶＰＩ、即ちＶＰＩ＝２が２つのリンク接続 Ｔ５〜Ｔ４及びＴ６〜Ｔ８に対して用いられることは、明らかである。他の接続 修飾子ＶＰＩ及びＰＲＩは異なっているので、このようにすることが可能となる 。全く同じように、２つの接続に対して異なるＶＰＩを割り付けると共に、物理 ルート識別子ＰＲＩを使用しないようにすることもできた。しかし、仮想パス識 別子ＶＰＩ及び仮想接続識別子ＶＣＩは、識別の一部として物理ルート識別子Ｐ ＲＩを用いることにより、物理ルートと同一の範囲による局部的な管理をするこ とができる。このような局部的な管理手段は、マッパ装置において、第１０図に 示す変換テーブルの複数部分のみを用いる必要があることを意味する。従って、 各マッパ装置が中央コントローラ５００により設定される全接続の完全なマッピ ング・テーブルを備える必要はない。これを第２８図、第２９図及び第３３図を 参照して更に詳細に説明する。 しかし、高位層において接続又はトレールを識別するためには、常に重要な１ 識別子又は重要な識別子の組み合わせが存在しなければならない。説明例におけ るテーブルでは、重要な識別子が太字によりマークされている。 勿論、第４図及び第１０図に示した例は２接続を単に参照するだけである。こ れら２つの接続を単に考慮するだけでは、本発明による効果を理解することは困 難かも知れない。しかし、このような数千の接続が同時にビジーであることを考 慮すると、各リンク接続に対する識別子の固有の組み合わせを容易に見出せるこ とが容易に理解される。 第１１図には、第４図に示す２接続を形成する複数のＰＲ−ＰＤＵセルが、第 ４図のＡＴＭノードをこれら発生源のアクセス装置ＡＵ３及びＡＵ４からこれら の共通終端アクセス装置ＡＵ１へ通過させる時について、示されている。第１１ 図には、３つの時間軸２５、２６及び２７が示されている。時間軸２５はアクセ ス装置ＡＵ３における時間を表し、時間軸２６はアクセス装置ＡＵ４において時 間を表し、時間軸２７はアクセス装置ＡＵ１における時間を表す。垂直方向のマ ークＴ０、Ｔ１、Ｔ３．．．．は１２５μｓにより区切られた時間を表す。第１ １図はかなり複雑であるが、しかしＳＴＭスイッチング原理の本質を説明しよう とするものである。第９図に２４により表すＣＣ−トレールＴ５〜Ｔ４用のタイ ム・スロットＴＳ＃５は、アクセス装置ＡＵ３において発生するフレーム毎に小 さなＰＲ−ＰＤＵセルに配置される。小さなこれらのＰＲ−ＰＤＵセルは、２８ ／１、２８／２、２８／３．．．により表されており、第１、第２及び第３のフ レーム期間でそれぞれ発生される。ＰＲ−ＰＤＵセル２８／１は、ＡＵ３からＡ Ｓ１へ移動するときに、ＰＲＩ及びＶＰＩにより示される識別子ＰＲＩ＃１及び ＶＰＩ＃１を有する。マッパ装置ＭＵ１は、小さなＰＲ−ＰＤＵセル２８／１が ＡＳＩを出発する時に、ＰＲＩ＃を１から２に変化させる。ＶＰＩは変化しない ままである。同じようにして、タイム・スロットＴＳ＃６は、アクセス装置ＡＵ ３において発生する各フレームにおけるＰＲ−ＰＤＵセル２９／１、２９／２、 ２９／３．．．に詰め込まれる。小さなＰＲ−ＰＤＵセルは、ＡＵ３からＡＳ１ へ進行し、この移動中に１に等しいＰＲＩ、及び１に等しいＶＰＩを有する。Ｐ ＲＩは、到達によりＡＳ１をアクセスするときは、ＰＲ−ＰＤＵセル２９’／１ 、２９’／２に示すように１から３へ変更される。 マッパ装置ＭＵ１において、ＶＣ−ＰＣＵはタイム・スロットＴＳ＃５に対し て作成され、また他のＶＣ−ＰＣＵはタイム・スロットＴＳ＃６に対して作成さ れる。２つのＶＣ−ＰＤＵは、ＶＰ−ＰＤＵセルのユーザ・データに共に配置さ れ、この例に従って、２つのＶＣ結合に共通するＶＰトレールを有する。２つの ＶＣ−ＰＤＵを有するＶＰ−ＰＤＵセルは、代わって、新しい大きなＰＲ−ＰＤ Ｕセル３０／１に配置される。従って、ＶＣ−ＰＤＵは各タイム・スロットに設 定される。この特定の場合に、ＶＣＩ＃１はタイム・スロットＴＳ＃５に割り付 けられ、かつＶＣ＃２はタイム・スロットＴＳ＃６に割り付けられる。このＶＣ −ＰＤＵのパッキング手順は、ＰＲ−ＰＤＵセル３０／２及び３０／３に示すよ うに、各フレーム間隔で反復される。 第９図におけるＭＵ１に示すプロトコル層から、ＶＣ−ＰＤＵをＰＲ層及びＶ Ｐ層に付加すべきことは明らかである。これは、第９図にＶＰ層及びＶＣ層を橋 渡しするライン・セグメント３１により表されている。本発明によれば、ＶＣ− ＰＤＵは、そのペイロード３３を除き、ＰＲ−ＰＤＵセル３０のヘッダ３２に設 定されることはない。このようにすることは、ＶＣＩが搬送しているタイム・ス ロットを識別しているので、可能である。ＰＲ−ＰＤＵセル３０／１、３０／２ ．．．において、タイム・スロットＴＳ＃５及びＴＳ＃６は逆の順序により現れ る。これはタイム・スロットＴＳ＃６がタイム・スロットＴＳ＃５より先にマッ パ装置ＭＵ１に到達することによっている。セルの到達時間はＡＴＭノードにお ける他のトラヒックに従って変化し得る。このように変化する到達時間は、非同 期ＡＴＭスイッチでの特徴である。ＭＵ１における２つのタイム・スロットに対 する遅延は、ＰＲ−ＰＤＵを発生することにより、及びそれぞれのタイム・スロ ットＴＳ＃６及びＴＳ＃５がＭＵ１に到達する時に直ちにＰＲ−ＰＤＵセルに配 置されるＶＣ−ＰＤＵにＶＣ−ＰＤＵを配置することにより、以下で説明するよ うに、短縮される。以下においては、ユーザ・データに２又は２より多くのＶＣ −ＰＤＵを配置するために、共通な一つのＰＲ−ＰＤＵセルのＶＰ−ＰＤＵを２ 又はこれより多いＰＲ−ＰＤＵ接続と呼ぶ。 ＰＲ−ＰＤＵセル３０／１は、僅かな再マッピングのみによりマッパ装置ＭＵ １から遠端のＡＵ４へ伝搬する。特に、ＰＲ−ＰＤＵセル３０は中央スイッチＣ Ｓ１に到達し、ここでＰＲＩはＰＲＩ＝１からＰＲＩ＝２に変更される。これは 、ＰＲ−ＰＤＵセル３０’／１に対して第１１図に太字により示されている。ダ ッシュ符号は、そのＰＤＵセルがＰＲ−ＰＤＵセル３０と同一であることを表す 。ＰＲ−ＰＤＵセル３０’はマッパ装置ＭＵ４をマッピングするように伝搬し、 ＭＵ４においてＰＲＩは、仮想パス識別子の局部的な割り付けを得るために、Ｐ ＲＩ＝２からＰＲＩ＝１に変更される。ここで、ＰＲ−ＰＤＵセルは第１１図に おいて３０’’／１により表されている。ＰＲ−ＰＤＵセル３０’’／１がその ルートを介して終端アクセス装置ＡＵ１へアクセス・スイッチＡＳ４を抜け出す と、 物理ルート識別子はＰＲＩ＝１からＰＲＩ＝２に変更される。３０’’’により 表されているＰＲ−ＰＤＵセルがＡＵ１に到達すると、そのＰＲＩはＰＲＩ＝１ からＰＲＩ＝２に変更される。アクセス装置ＡＵ１において、ＰＲ−ＰＤＵセル ３０’’’は分解され、かつ個々のタイム・スロットＴＳ＃６及びＴＳ＃５はア クセス装置ＡＵ１において発生したフレーム指向のビット・ストリームに配置さ れる。特に、タイム・スロットＴＳ＃６はＣＣトレールを設定する際に一致する タイム・スロットに配置される。従って、３０’’’においてタイム・スロット ＴＳ＃５は電話機Ｔ４に割り付けられたタイム・スロットに配置され、かつタイ ム・スロットＴＳ＃４は、矢印３４及び３５によりそれぞれ示すように、電話機 Ｔ８に割り付けられたタイム・スロットに配置される。この手順はアクセス装置 ＡＵ１においてフレーム・ベースにより周期的に反復される。 第１１図は、ＰＲ−ＰＤＵセル２８及び２９がペイロードにおける１タイム・ スロットのみを含むように示されている点で、いくらか簡単にされている。この セルはそのタイム・スロットがユーザ・データにより満たされると直ちに送出さ れる。セルのペイロードのサイズは、第５図に関連して説明したように、呼の設 定時に中央コントローラ５００により決定される。中央コントローラ５００は、 各アクセス装置におけるトラヒック解析に基づき、第７図のように同一セルによ りいくつかの接続を搬送すべきことを見出してもよく、そこで、コントローラは 正しいセル型式及びセル・サイズを選択する。これをどのように行うかについて は、第１９図に関連して説明される。いずれにしろ、第１１図は異なるセル・サ イズのＰＲ−ＰＤＵセルを用いること、特に、ＰＲ−ＰＤＵセル２８及び２９は １セル・サイズを有し、一方ＰＲ−ＰＤＵセル３０は、他の大きなセル・サイズ 、この特定の場合では、セル２９及び３０のＶＣ−ＰＤＵのサイズの総和を有す ることを示している。 更に、第１１図は本発明の重要な特徴、即ちＶＣ−ＰＤＵをＶＰ−ＰＤＵセル のユーザ・データにおけるＶＰ−ＰＤＵユーザ・データとして使用することも示 している。通常、ＶＣ−ＰＤＵは、仮想接続識別子ＶＣＩ及びユーザ・データを 備えている。この特定のアプリケーションにおけるユーザ・データは、予め配列 し、かつ予め決定した順序により１又はこれより多くのタイム・スロットを備え ている。 ＶＣ−ＰＤＵは、第９図に関連して説明したように、ＡＴＭノード２内に作成 される、又は現在の状況に従ってアクセス・ノードにおいて作成されてもよい。 不必要なＶＣ−ＰＤＵを作成すれば付加的な帯域幅が必要となる。 ＶＣ−ＰＤＵを用いると非同期マッピングを実行するツールとなる。非同期マ ッピングはセルの伝搬遅延を減少させるために行われる。２つのマッピング方法 、一方は非同期ＶＣ−ＰＤＵを用い、他方はＶＣ−ＰＤＵを用いない方法を適用 することもできる。２つのマッピング方法の間にはトレードオフが存在する。Ｖ Ｃ−ＰＤＵなしのマッピングは、帯域幅の無駄を最小化するが、しかし遅延を増 加させる。一方、ＶＣ−ＰＤＵを使用することによるマッピングは遅延を減少さ せるが、しかし帯域幅の要求を増大させる。 双方の方法に対して、以下の共通の前提条件が適用される。即ち、マッパ装置 、例えば、ＭＵ１において、多数の仮想パスＶＰが終結される。仮想パスＶＰに 属する着信ＰＲ−ＰＤＵは、１タイム・スロットを確保する。それぞれ個別的な 仮想パスＶＰに属するＰＲ−ＰＤＵは、時間的には、マッパ装置にランダムに到 達する。従って、全てのＰＲ−ＰＤＵセルは１フレーム・インターバル内に到達 するが、しかしＰＲ−ＰＤＵセルが到達する順序はフレーム・インターバル毎に 変化し得る。 ノードは、内部的には、非同期であるから、フレームは実質的な意味を有する ものではないことに注意すべきである。このフレームは、ＡＴＭノード周辺では タイム・スロットの規則性を表し、かつ発生源のアクセス装置ではＰＲ−ＰＤＵ セルを送出する規則性を表示するためだけに使用される。 第４図の例では、異なる仮想パスに属する全てのタイム・スロットが単一の出 仮想パスに経路指示されるものであって、同一のセクションを次のＶＰ−ＶＣ終 結エンティティＡＵＺへ通過させる。この仮想パスを用いる理由は、オーバヘッ ド（セルの管理に関連するデータ）を減少させることと共に、短い遅延を確保す ることである。即ち、多くのタイム・スロット、例えば２タイム・スロット用に 共通のＰＲ−ＰＤＵセル・ヘッダ３２が用いられる。 ＶＣ−ＰＤＵを用いるとき：ＰＲ−ＰＤＵのＶＣ−ＰＤＵユーザ・データは正 確なタイム・スロットを含み、かつこれらは所定の順序で配列される。タイム・ スロットを配列している順序が逆である、変更されている又はそうではなく混乱 しているときは、各タイム・スロットの本源を喪失する。本源を喪失すると、送 出したユーザをその正しい終端ユーザに接続することが不可能になる。ペイロー ドはタイム・スロットを備えているだけなので、ＰＲ−ＰＤＵセルを形成してい る全てのタイム・スロットが到達するまでは、そのセルを送出することができな い。第１１図におけるＰＲ−ＰＤＵセルのように、ＰＲ−ＰＤＵセルが２又は２ より多くの小さなＰＲ−ＰＤＵセルからなるときは、最後の小さなＰＲ−ＰＤＵ セル、例えば１又は１より多くのタイム・スロットを含むＰＲ−ＰＤＵセル２８ ’が到達するまでは、大きなＰＲ−ＰＤＵセル３０を送出することができない。 小さなＰＲ−ＰＤＵセルは、スイッチの非同期特性のため及びスイッチの挙動の ために、ランダムに到達するので、大きなＰＲ−ＰＤＵセルに対する待機時間は 不定であるが、しかしフレーム間隔よりは少なくとも短くなる。他方、組み合わ せの大きなＰＲ−ＰＤＵセルのペイロードは完全に利用される。 ＶＣ−ＰＤＵを用いないとき：この場合には、仮想接続識別子ＶＣＩは着信Ｖ Ｐ−ＰＤＵのタイム・スロットに添付され、従ってＶＣ−ＰＤＵを形成する。Ｖ ＣＩ及びタイム・スロット又はこれに添付された複数のタイム・スロットは、大 きなＰＲ−ＰＤＵセルのペイロードに配置され、更にはＡＴＭセルのペイロード に配置される。ここで、以下のＶＣＩ及びこれに添付された１タイム・スロット 又は複数のタイム・スロットは、ＶＣ−ＰＤＵと呼ばれ、ここで、このＶＣ−Ｐ ＤＵは送出ＰＲ−ＰＤＵセル内のどこかに配置し得る独立ユニットとなる。送出 する大きなＰＲ−ＰＤＵセルが満たされると直ちに、又はある所定の時間量が経 過すると直ちに、これを送出することができる。このような送出が行われた後に 、同一の仮想パスに属する新しいＰＲ−ＰＤＵセルは、新しいＶＣ−ＰＤＵセッ トに対して準備完了状態となる。このようにして、ＰＲ−ＰＤＵセルは、これら のセルが満たされると直ちに送出される、又はそのペイロードを満たしているレ ベルに関係なく、規則的な時間間隔で送出される。ＰＲ−ＰＤＵセルが規則的な 時間間隔で送出されると、送出する時点でセルのサイズを決定することができる 。他方、ＰＲ−ＰＤＵセルが満たされたときにのみＰＲ−ＰＤＵセルを送出する の であれば、所定のセル・サイズを選択することができる。ペイロードにおけるＶ Ｃ−ＰＤＵによる当該の方法は、待機時間、従って遅延を減少させる。着信タイ ム・スロットの数が送出ＰＲ−ＰＤＵセルにおけるＶＣ−ＰＤＵの数より大きい 又は遥かに大きいときは、５６又は６０オクテットを備えている大きなＰＲ−Ｐ ＤＵセルを用いるのが好ましい。 以上説明した２つの方法を第１２図及び第１３図に示す。マッパ装置、例えば ＭＵ１に到達する着信ＰＲ−ＰＤＵセル・ストリームを第１２図では３６により 、また第１３図では３７により示す。両ストリームにおいて、異なる仮想パスか らのＰＲ−ＰＤＵセルは、図示のビット・ストリームを形成している。マッパ装 置では、個々のＰＲ−ＰＤＵセルが大きなＰＲ−ＰＤＵセル又はＡＴＭセル、換 言すれば適当なサイズのＰＲ−ＰＤＵセルであり得る送出セルに編成される必要 がある。このＰＲ−ＰＤＵセルは、第１２図では３８’、３８’’により、また 第１３図では３９’、３９’’により示されている。ＰＲ−ＰＤＵセル３６のペ イロードにおいてＶＣ−ＰＤＵを使用しないときは、仮想パスからセルのペイロ ードを所定の順序によりＰＲ−ＰＤＵセル３８’に収集することが必要である。 このような収集には時間が掛かる。これらのタイム・スロットはマッパ装置にラ ンダムな順序で到達する。これらは、待機中の送出ＰＲ−ＰＤＵセルを所定の順 序で配置させる必要がある。換言すれば、タイム・スロットは待機中の送出ＰＲ −ＰＤＵセルを所定の位置へソーティングさせる必要がある。全てのタイム・ス ロットがそれぞれの位置に配置されるまでは、待機中のセルを送出できない。加 えて、このような収集時間は第１の待機中セルと次の待機中セルとでは異なって いる。従って、送出ＰＲ−ＰＤＵセルは不規則に送出される。これをジッタと呼 ぶ。ＰＲ−ＰＤＵセル３８’が満たされたときはこれらを送出し、また手順を反 復させる。即ち、仮想パスからのセルにおけるペイロード（＝複数のタイム・ス ロット）は同一のＰＲ−ＰＤＵセルに収集され、これが満たされれば、送出され る。従って、各ＰＲ−ＰＤＵセル３８’、３８’’．．．は、２つの双方向矢印 ４０及び４１によりそれぞれ示す不定の遅延をもって送出される。マッパ装置に おけるＰＲ−ＰＤＵセル３８の待機時間は、ＰＲ−ＰＤＵセル３８のサイズから 独立した原理で存在する。 第１３図はＰＲ−ＰＤＵセル３７のペイロードがＶＣ−ＰＤＵを備えている場 合を示す。ＶＣ−ＰＤＵは、ＶＣＩ及びＣＣユーザ・データ（複数のタイム・ス ロット）を備えている。この場合に、マッパ装置は着信ＰＲ−ＰＤＵセルのペイ ロードを送出ＰＲ−ＰＤＵセルにおいて所定の順序にソーティングする必要はな い。その代わりに、マッパ装置は各着信ＰＲ−ＰＤＵセルのヘッダにおける仮想 パスを読み取り、仮想パス識別子により指示された行き先を読み取り、かつ大き なＰＲ−ＰＤＵセル３９’への行き先と同一の仮想パスをそれぞれ有する全ての セルのペイロードを収集する。大きなＰＲ−ＰＤＵセル３９’が満たされると、 これを送出する。この場合に、マッパ装置は、直ちに着信ＰＲ−ＰＤＵセルのＶ Ｃ−ＰＤＵを待機ＰＲ−ＰＤＵセル３９’にマッピングさせる。従って、遅延は かなり減少される。この場合に、待機時間の遅延は、ＰＲ−ＰＤＵセルのサイズ による。ＰＲ−ＰＤＵセルのサイズが小さければ、遅延も短くなる。 第１４Ａ図は本発明によるＰＲ−ＰＤＵセルのヘッダにおけるＰＲ−ＰＤＵを 示す。ＰＲ−ＰＤＵは、ＰＲ−ＰＣＩ部と、ＰＲユーザ・データ部ＰＲ−ＳＤＵ とに分割される。ＰＲ−ＰＣＩ部は下記のフィールド：物理ルート識別子ＰＲＩ を備えた第１フィールド４２、セル・フォーマット・インジケータＣＦＩを備え た第２フィールド４３、及び優先順位ビットを備えた第３フィールドを含む。 セル・フォーマット・インジケータ（ＣＦＩ）４３は、０及び１の値を取り得 る。フォーマット・インジケータの０は、３オクテットを備えたペイロードを表 す（複数のタイム・スロット）。フォーマット・インジケータの１は、次に来る オクテット（第１４Ａ図におけるオクテット２）がセル・ヘッダに属し、かつ第 １４Ｂ図に示す４つのフィールドＭ、ＣＴＦ、ＦＲＥＥ及びＳＢＰを備えている ことを表す。 第１４Ｂ図において、フィールドＭは１ビットを取り、これを用いてＰＲ−Ｐ ＤＵセルのマルチキャスティングが完了したか又はしていないかを表す。フィー ルドＣＦＴは４ビットを取り、これを用いて下記の符号（１０進）によりセルの ペイロードのサイズを表す。即ち、 第１４Ｂ図のＳＢＰビットはパリティ・ビットである。ＦＲＥＥフィールドに おけるビットは、異なる目的、例えばＡＴＭセルがスイッチされている場合にサ ービス・クラスを表示するために用いられてもよい。 第１４Ｃ図において、ＰＲ−ＰＤＵの概要的なレイアウトはそのペイロードに 標準ＡＴＭセルを備えており、またこのＡＴＭセルは通常の５３オクテットを備 えている。ＡＴＭセルを含むセルは大きなセルなので、マイクロ・セルとは呼ば ない。代わって、これはＰＲ−ＰＤＵセルと呼ばれる。先に説明したように、用 語ＰＲ−ＰＤＵセルはＰＲ層に複数のマイクロ・セルも備えている。 第１５図に本発明によったＶＰ層におけるセルのＶＰ−ＰＤＵの構造を示す。 このＶＰ−ＰＤＵは、ＶＰ−ＰＤＵ部と、ユーザ・データ部ＶＰ−ＳＤＵとに分 割される。ＶＰ−ＰＣＩは、下記のフィールド：仮想パス識別子を含む第１フィ ールド４６と、ＶＰＩフィールド４６に関連するパリティ・ビットを備えた第２ フィールド４７とを備えている。第１フィールド４６は７ビットを備えている。 第１フィールド４６及び第２フィールド４７は互いにオクテットを形成している 。４８とラベル付けしたＶＰ−ＳＤＵ部には、２、５、９、又は１７オクテット を備えているユーザ・データが記憶される。このサイズはＰＲ−ＳＤＵサイズに より必然的に決定される。従って、ＶＰ−ＰＤＵサイズは３、６、１０、１４及 び１８となる。 フィールド４６における仮想パス識別子（ＶＰＩ）は０〜１２７の間で変動す る。ＶＰＩは低い値から逐次的な順序により割り付けられる。下記のＶＰＩ範囲 マップが適用される。即ち： ０〜１ 管理用に予約 ２〜１２７ 有効ユーザ番号 に適用することができる。 フィールド４９における仮想接続識別子ＶＣＩは０〜１２７の間で変動する。 ＶＣＩは低い値から逐次的な順序により割り付けられる。以下のＶＰＩ範囲間ｐ ｐが適用される。即ち： ０〜１ 管理用に予約 ２〜１２６ 有効ユーザ番号 １２７ ダミーＶＣ−ＰＤＵを表示し、有用なペイロードを含まず。 第１６図にＶＣ−ＰＤＵセルの構造を示す。ＶＣ−ＰＰＣＩ部は、ＶＣ−ＰＣ Ｉ部と、ＶＣ−ＳＤＵ部とに分割される。ＶＣ−ＰＣＩ部は、仮想接続識別子（ ＶＣＩ）を含む第１フィールド４９と、ＶＣＩに関連するパリティ・ビットを備 えた第２フィールド５０とを備えている。第１のフィールド４９及び第２のフィ ールド５０は互いに１つのオクテットを形成している。５１によりラベル付けさ れたＶＣ−ＳＤＵには、１、４、８、１２又は１６オクテットを備えたユーザ・ データが記憶される。このユーザ・データは、ＰＲ−ＰＤＵセルに適合し得る限 り、どのようなサイズのものでもよい。定義したＰＲ−ＰＤＵセルにおいて、下 記のユーザ・データ・サイズ、即ち：１、４、８、１２及び１６バイトが定義さ れる。このサイズは、ＰＲ−ＰＤＵセルと、割り付けられたＶＰ接続とにおける ＰＲＩサイズにより必然的に決定される。 ＶＣ−ＰＤＵはその全体をＶＣ−ＰＤＵユーザ・データ又は他のＶＣ−ＰＤＵ と共にＡＴＭセル・ペイロードに配置することができる。後者の場合に、ＶＣ− ＰＤＵは適当なサイズのものでよい。 第１７図は、第４図に示すアクセス装置、例えばアクセス装置ＡＵ１のブロッ ク図である。このアクセス装置は、Ａ／Ｄ変換器５４、タイム・スロット・カウ ンタ５５、タイム・スロット・ストア５６、接続及び制御モジュール５７、並び にセル・アッセンブリ・マルチプレクサ５８を備えている。このアクセス装置は 前述の回路エミュレーション原理に従ってＰＲ−ＰＤＵセルにおける複数のタイ ム・スロットをカプセルに入れる。着信タイム・スロットは、任意の組み合わせ によりＰＲ−ＰＤＵセルにＶＰ−ＰＤＵユーザ・データとして記憶されてもよい 。グループのタイム・スロット又は単一タイム・スロットは、ＰＲ−ＰＤＵセル に配置されてもよい。そのセル・サイズはＰＲ−ＰＤＵセルのペイロードに配置 されるべきタイム・スロット数に従って選択される。これは中央コントローラ５ ０ ０により行われる。更に、ユーザ・データは第１６図に示すように、ＶＣ−ＰＤ Ｕと混合されてもよい。 第１８図は第１７図におけるＡ／Ｄ変換器を示す詳細なブロック図である。そ れぞれ加入者Ｔ１〜Ｔｎに接続されている加入者回線５８は、音声をディジタル 形式に変換するそれぞれのアナログ／ディジタル変換器に接続されている。Ａ／ Ｄ変換器５９はそれぞれ１２５μｓの音声信号の１サンプルを取り込み、そのサ ンプルをレジスタ６０に記憶する。サンプルのディジタル値は並直レジスタ６１ に転送される。各１２５μｓの期間において、８ビットを備えた１サンプルがそ れぞれの並直レジスタ６１に存在する。各レジスタ６１はマルチプレクサ６２に 接続された出力を有し、このマルチプレクサ６２はアナログ／ディジタル変換器 ５４からのｎ音声信号を厳格に同期された順序により出力回線６３に多重化する 。マルチプレクサ６２は、概念的には、レジスタ６１からの各出力を走査する回 転アーム６４を備えているものと考えてよい。１サンプルが８ビットを備えた１ オクテットに含まれていると仮定し、かつ１サンプルが各１２５μｓを取ると仮 定すると、アーム６４は５１２ＫＨｚの速度で回転して６４ｋｂｐｓのタイム・ スロット・ストリームを出力する。レジスタ６１の出力を走査する順序が変更さ れることは絶対にない。電話機Ｔ１のディジタル・サンプルはタイム・スロット ＴＳ＃１に配置され、電話機Ｔ２からのサンプルはタイム・スロットＴＳ＃２に 配置され、電話機Ｔ３からのサンプルはタイム・スロットＴＳ＃３に配置され、 以下タイム・スロットＴＳ＃ｎに配置される電話機Ｔｎの最終サンプルまで同様 となる。この手順は第１８図の下部に示す次の１２５μｓ期間中で反復される。 従って、第１８図に示す各タイム・スロットはｎビットを表す。第１８図におけ る矢印６５は、各レジスタ６０がそのサンプルを取り込む時間のトラッキングを 保持するクロック信号を表している。電話機Ｔ１は、このタイミングが連続する 各１２５μｓ間隔内の同一タイミングで発生する。第１８図に示すように、電話 機Ｔ１ではこれがタイム・スロットＴＳ＃１で発生し、電話機Ｔ２ではタイム・ スロットＴＳ＃２で発生し、以下同様となる。Ａ／Ｄ変換器からのタイム・スロ ット・ストリームはタイム・スロット・メモリ５６に記憶される。各タイム・ス ロットＴＳ＃１、ＴＳ＃２．．．ＴＳ＃ｎはフレームにおける番号に対応した位 置に記憶される。タイム・スロットにおける位置は書き込みがタイム・スロット ・カウンタ５５によりアドレス指定され、このタイム・スロット・カウンタ５５ は新しいタイム・スロット毎に１ステップ増加する。このタイム・スロット・カ ウンタは、新しいフレームが開始すると０から開始する。１フレームより多いタ イム・スロットをセルに配置するときは（第７図を参照）、マルチ・フレーム・ カウンタを用いる。タイム・スロット・カウンタ及びタイム・スロット・ストア のサイズは、着信タイム・スロット・ストリームにおけるタイム・スロット数に 等しい。 タイム・スロット・ストア５６は、それぞれセル修飾子６６及びインデックス ・アドレス６７と関連される多数の位置を備えている。これは第１９図に示され ている。接続及び制御モジュール５７はＰＲ−ＰＤＵセルの記述を保持する。こ のセルの記述はセル・ヘッダ６８及び読み出しアドレス６９を備えている。この 読み出しアドレスは、ＶＰ−ＰＤＵユーザ・データに配置されるタイム・スロッ トをフェッチしなければならない、タイム・スロット・ストア５６におけるアド レスを表す。ユーザ・データがＶＰ−ＰＤＵを含むときは、仮想接続識別子ＶＣ Ｉは接続及び制御モジュールにおいても見出される。セル修飾子６６は、タイム ・スロットをＶＰ−ＰＤＵセルのユーザ・データ部に配置すべきか否かを表して いる。第４図の例の場合では、電話機Ｔ５及びＴ６に属するタイム・スロットを ＶＰ−ＰＤＵセルのユーザ・データに配置する必要があり、一方図示する残りの 電話機に属するタイム・スロットは挿入のために修飾する必要はない。 接続及び制御モジュール５７は、ＰＲ−ＰＤＵセルとタイム・スロットとの間 の関係を確立するために、タイム・スロット・カウンタ５５によりアドレス指定 される。接続及び制御モジュール５７はＰＲ−ＰＤＵセルを組み立てるセル・ア ッセンブリ・マルチプレクサ５８を制御する。このセル・アッセンブリ・マルチ プレクサ５８は、パリティ３と、ＶＰ−ＰＣＩにおけるビット・インタリーブド ・パリティとを発生する手段を備えている。ＶＰ−ＰＣＩにおけるパリティ１及 びパリティ２は予め計算されて直接、接続データ・レコードに記憶される。 第１９図に接続及び制御モジュール５７が示されている。接続データ・レコー ド７０はインデックス・テーブル７１及びセル記述子テーブル７２を備えており 、 セル記述子テーブル７２は更に位置数７３を備えており、その１つを第１９図に 示す。更に、接続及び制御モジュール５４は着信インデックス・アドレスをキュ ーに登録するキュー手段７４、セル・アドレス・カウンタ７５、及びシーケンス 更新手段７６とを備えている。更に、マルチプレクサ７８の動作を制御する修飾 子デコーダ７７も存在する。 次に、接続及び制御モジュール５７の動作を第２０図を参照して説明する。Ａ ／Ｄ変換器５４により発生したタイム・スロットは、マイクロ・セルに組み立て られることが必要である。複数のタイム・スロットはタイム・スロット・カウン タ５５の制御によりタイム・スロット・ストア５６に記憶される。セル修飾子が ０に等しいときは、これは、ＰＲ−ＰＤＵセルを送出する前に更に多くのタイム ・スロットを記憶する必要があることを表している。セル修飾子６６が１に等し いときは、ＰＲ−ＰＤＵセルが満たされており、送出に対して準備完了状態にあ ることが表されている。ＰＲ−ＰＤＵセルが丁度１タイム・スロットを備えてい るのであれば、タイム・スロット・ストアに１タイム・スロットを記憶すると速 やかに、このタイム・スロットを備えているＰＲ−ＰＤＵセルを送出する必要が ある。ＰＲ−ＰＤＵセルが１より多くのタイム・スロットを備えているのであれ ば、ＰＲ−ＰＤＵセルの最後のタイム・スロットをタイム・ストア５５に書き込 んだときに、セル修飾子６６を用いて表示をする。更に、タイム・スロット・ス トア５６は多数の位置を備えたインデックス・アドレス・テーブル６７も備えて おり、各位置がそれぞれのタイム・スロットに対応している。ＰＲ−ＰＤＵセル の最後のタイム・スロットに対応するインデックス・アドレス位置は、インデッ クス・テーブル７１にインデックス・アドレスを備えており、そのアドレスには 、セル記述子テーブル７２におけるセル開始アドレスに対するポインタが記憶さ れている。セル記述子テーブル７２には、セル記述子７３に対するポインタが記 憶される。セル記述子の数はアクセス装置により支持されている仮想パスの数に 等しい。セル記述子７３はＰＲ−ＰＤＵセルのサイズと同一サイズを有する。セ ル記述子７３はセル・ヘッダ６８及びＶＰ−ＰＤＵユーザ・データに対するメモ リ位置を有するＰＲ−ＰＤＵセルそれ自身のイメージである。しかし、ユーザ・ データはセル記述子７３に含まれていない。その代わりに、このようなユーザ・ デ ータを形成しているタイム・スロットに対するポインタがこれに記憶される。こ れらのポインタはタイム・スロット・ストアにおけるアドレスを指示しており、 このタイム・スロット・ストアには個々のタイム・スロットを形成しているディ ジタル値が記憶されている。このように、セル記述子は、連続するフレームによ り送出された全てのＰＲ−ＰＤＵセルに共通するものである。しかし、セル記述 子はＰＲ−ＰＤＵセルのサイズが異なれば異なる。図示の例では、セル記述子７ ３は、セル・ヘッダ６８及び４つのポインタを備えており、そのうちのポインタ ＊ＴＳ１はタイム・スロット５６におけるＴＳ＃１の位置を指示し、ポインタ＊ ＴＳ２はタイム・スロット５６におけるＴＳ＃２のアドレスを指示し、以下同様 である。４つの仮想ポインタが考えられるので、このようなセル記述子７３が示 されており、このような各記述子はそれぞれ仮想パスに関連されている。セル記 述子は、セル記述子のデータがセル・ヘッダに関連するのか、又はペイロードに 関連するのかを表す制御修飾子７９を備えている。前者の場合は制御修飾子が１ に等しく、後者の場合は制御修飾子が０に等しい。この情報は修飾子デコーダ７ ７によりデコードされてマルチプレクサ７８を制御する。 通常、セルの組み立て処理は次のステップが続く。即ち、ＰＲ−ＰＤＵセルの 最後のタイム・スロットを満たすまで、連続するフレームからのサンプルをタイ ム・スロット・ストア５６に記憶する。最後のタイム・スロットが満たされると 、このことをセル修飾子６６を１にセットすることにより表示する。タイム・ス ロット・ストア５６におけるインデックス・アドレスを用いて対応するセル記述 子７３を取り込む。ここで、ＰＲ−ＰＤＵセルを送出する時間となる。送出はセ ル組み立てマルチプレクサ５８により制御され、セル組み立てマルチプレクサ５ ８は制御修飾子７９により制御される。制御修飾子７９が１に等しい限り、マル チプレクサのアーム８０は第１７図及び第２０図において上部位置に示されてお り、セル・ヘッダ６８は送出セル・ストリーム８１に配置される。制御修飾子７ ９が０に切り換えられると、セル記述子ポインタ６９の内容は対応するタイム・ スロット・ストアの値の内容と交換され、従って対応するタイム・スロットをヘ ッダの直後のセル・ストリーム８１に出力する。このように、セルは内部クロッ ク信号により制御された周波数で発生される。インデックス・テーブル７１は、 セル 記述子を編成するために用いられて、送出すべきセルを見出す手段となる。第２ ０ｎ図により表すように、それぞれの仮想パスに対応する異なるセルが考えられ る。インデックス・テーブルは送出すべきセルのアドレスを含む。セル送出は非 同期である。ＰＲ−ＰＤＵセルが送出されている最中であり、従って多数のタイ ム・スロットを出力しなければならないものと仮定する。これが行われている間 に、次のセルの第１のタイム・スロットがタイム・スロット・ストアに書き込ま れる。ここで、このセルのインデックス・アドレスはキュー手段７４（ファース ト・イン・ファースト・アウト型式のメモリ）によりキューにされる。従って、 次のセルは、前のセルの最後のタイム・スロットを送出し終えるまで待機しなけ ればならない。前のセルの最後のセルを送出し終えるまでは、セル組み立てマル チプレクサ５８のアーム８０はその上側位置に戻されて、キュー手段に記憶され たインデックス・アドレスにより指示された次のセルのセル・ヘッダは送出され ない。 セル・アドレス・カウンタ７５はセル・ヘッダの開始アドレスでカウントを開 始させる。前記カウント・アドレスはセル記述子テーブル７２に示されているも のである。次いで、セルをセル・ストリームに出力している間に、セル・アドレ ス・カウンタは記述子の各位置をカウントしている。このカウントを実行してい る間に、セル・アドレス・カウンタ７５はセル修飾子６６を監視する。セル修飾 子６６が１に等しいときは、セル・アドレス・カウンタ７５はカウントを停止し 、次のセルのインデックス・アドレスをフェッチするためにキュー手段７４に戻 る。従って、セルのサイズはセル・カウンタ７５に記憶されない。更に、セル組 み立てを制御するために、セル記述子７３における制御修飾子７９は下記の機能 を有する。即ち、 １．セル組み立てマルチプレクサ５８に対するセル・ヘッダ・オクテット＃１ 。セル・アドレス・カウンタ７５を増加させる。 ２．セル組み立てマルチプレクサ５８に対するセル・ヘッダ・オクテット＃２ 。更新したシーケンス番号を書き戻す。セル・アドレス・カウンタを増加させる 。 ３．セル組み立てマルチプレクサ５８に対するセル・ヘッダ・オクテット＃３ 。発生したパリティ３を挿入する。セル・アドレス・カウンタ７５を増加させる 。 ４．セル組み立てマルチプレクサ５８に対する仮想チャネル及びシーケンス番 号。更新したシーケンス番号を書き戻す。セル・アドレス・カウンタ７５を増加 させる。 ５．ユーザ・データ。タイム・スロット・ストア５６に読み出しアドレスを発 行する。セル・アドレス・カウンタ７５を増加させる。 ６．最後のユーザ・データ。タイム・スロット・ストア５６に読み出しアドレ スを発行する。セル・アドレス・カウンタ７５を増加させる。キュー手段７４に 次のインデックス・アドレスをフェッチし、かつセル開始インデックスを読み出 す。 ７．セルの終わり。ビット・インタリーブド・パリティをセル・ストリームに 配置すべきことを表す。次のセルのために前に検索したセル開始インデックスに より、セル・カウンタをロードする。 以上で列挙した修飾子機能は、サポート機能と共にセル組み立て処理を駆動す るのに十分なものである。 セル・ヘッダ・データはセル・ストリームに配置される。ＶＰ−ＰＤＵユーザ ・データ部に書き込まれると、データはタイム・スロット・ストアに対するポイ ンタか、又はシーケンス番号を有する仮想接続識別子であり得る。２つの可能性 のうちのいずれかは修飾子により通告される。これがタイム・スロット・ストア に対するポインタであるときは、選択したタイム・スロットは検索されて、ＰＲ −ＰＤＵセルにＶＰ−ＰＤＵユーザ・データとして配置される。これが仮想接続 識別子ＶＣＩであるときは、識別子そのものがＶＰ−ＰＤＵユーザ・データとし て配置される。以上は、ＶＰ−ＰＤＵユーザ・データの終了に及び達するまで、 バイト毎に反復される。 配置するユーザ・データが得られないときは、セル・ストリームを維持するた めに、アイドル・セルを送出するようにセル手段を備えなければならない。 ハードウエアの観点から、タイム・スロット・ストア５６、インデックス・テ ーブル７１、セル記述子テーブル７２及びセル記述子７３は同一のメモリを使用 している。しかし、前記メモリは、何らかの理由により必要ならば、例えば十分 なデータ速度を保持するために、物理的に分離されてもよい。 第２０図において、タイム・スロット・ストア５６は、アクセス装置ＡＵ３に 接続された複数の電話装置が存在するだけの位置を有する。典型的には３２電話 装置がアクセス装置に接続されており、従ってタイム・スロット・ストア５６は 各タイム・スロットにつき一つとする３２位置を備えている。 第２１図にＰＲ層におけるＰＲ−ＰＤＵセルの構造を示す。セル・ヘッダは、 ＰＲＩ識別子、ＶＰＩ識別子及びＶＣＩ識別子を備えており、またペイロードは 多数のタイム・スロットＴＳ１、．．．ＴＳｎを備えている。第２１図にＰＲ− ＰＤＵ、ＰＲ−ＰＣＩ及びＰＲ−ＳＤＵを示した。 第２１図におけるセルがＰＲ層からＶＰ層へ橋渡しされるときは、そのＰＲ− ＰＣＩが除去され、以下、セルは第２２図に示す構造を有するものとなる。第２ ２図において、セルのヘッダはＶＰＩ識別子及びＶＣＩ識別子を備えており、ま たペイロードは第２１図と同一である。第２２図にＶＰ−ＰＤＵ、ＶＰ−ＰＣＩ 及びＶＰ−ＳＤＵを示す。第２１図において、セルのユーザ・データはＰＲ−Ｓ ＤＵであり、一方第２２図においてセルのユーザ・データはＶＰ−ＳＤＵである 。 第２２図に示すセルがＶＣ層に橋渡しされるときは、そのＶＰＩを取り除き、 セル構造は第２３図に示すものとなる。ＶＣ−ＰＤＵ、ＶＣ−ＰＣＩ及びＶＣ− ＳＤＵの定義が示されている。セルのＶＣ−ＳＤＵ部はセルのユーザ・データで ある。第２１図、第２３図において、タイム・スロットＴＳ１〜ＴＳｎは異なる 接続に属する。しかし、これらは第６図に説明されたように同一接続に属する。 更に、２つの代替間で混在も存在し得る。即ち、タイム・スロットのうちのいく つかは第１の接続に属してもよく、一方、その他は第２の接続、更には第３の接 続にも属してもよい。いずれに該当しているのかは、中央コントローラ５００に より判断される。 第２４Ａ図に多数のＶＣ−ＰＤＵを備えているＰＲ−ＰＤＵセルを示す。この 型式のＰＲ−ＰＤＵセルは２又は２より多くのＶＣ−ＰＤＵを備えることもでき る。第２４図にこのような３つのＶＣ−ＰＤＵを示す。各ＶＣ−ＰＤＵ８４は、 ＶＣ−ＰＤＵセル、即ち全てのＶＰ−ＰＤＵセルに共通するＰＲＩ識別子及びＶ ＰＩ識別子を設けているＰＲ−ＰＤＵセル８５に配置されたＶＣ層のマイクロ・ セルを表す。このＰＲ−ＰＤＵセル８５は依然としてマイクロ・セルと呼ばれる 。 第２４図における各ＶＣ−ＰＤＵセル８４は、ＰＲＩ値及びＶＰＩ値により表さ れた行き先に向けられる。この行き先は、ＶＣ−ＰＤＵセル８４が共通するルー ト上の最終点である。第４図に示す例において、この点はアクセス・スイッチＡ Ｓ４におけるアクセス装置ＡＵ１に対応する。ＶＣ−ＰＤＵセル８４の個々のＶ ＣＩ値はＶＰＩＰＲ−ＰＤＵセル８５内においてＶＣ−ＰＤＵ毎に異なり得る。 第２４Ａ図に示すＶＣＩ識別子は、ＶＰ−ＰＤＵセル８５のヘッダに属しないが 、しかしそのユーザ・データの一部を形成する。これは本発明の重要な特徴であ る。いくつかのＶＣ−ＰＤＵ８４をＰＲ−ＰＤＵセル８５にスタッフィングする ことにより、複数のセルをそれらの送出源からそれらの行き先へ転送する際の遅 延が減少する。これを下記の比喩により明確にすることができる。即ち、ＰＲ− ＰＤＵセル８５がニューヨーク（ＶＣ−ＰＤＵ８４が共通に移動する最終点に対 応する）行きの列車であると仮定する。個々のＶＣ−ＰＤＵ８４はニューヨーク から離れた異なる都市に向けられる。ＶＣ−ＰＤＵがＰＲ−ＰＤＵセル８５を満 たすと直ちに、ＰＲ−ＰＤＵセル、即ちニューヨークへの列車を出発させる。ニ ューヨークでは、ＶＣ−ＰＤＵ８４がニューヨークの列車を降り、それぞれの都 市への個別的な列車に乗る。従って、出発駅における待ち時間は、ニューヨーク 行きの列車（ニューヨーク行きの列車を形成しているＶＣ−ＰＤＵ８４の数）を 満たすために費やされる時間に短縮されることになり、この時間は、各行き先都 市用の列車である別個の列車８４（ＰＲ−ＰＤＵセル）を利用するために掛かる 時間に比較して短い。このような別個の列車がその元の駅を出発できるようにな るまでには、この列車は特定の都市行きの乗客により完全に満たされる必要があ る。 第２５図はＶＰ層において移動しているときの第２４Ａ図のＶＰＩＰＲ−ＰＤ Ｕセル８５を開示している。第２６Ａ図において、ＰＲ−ＰＤＵセル８５の個々 のＶＣ−ＰＤＵがＶＣ層において移動しているときのように見える形式で示され ている。 第２４Ａ図に示すＶＰＩＰＲ−ＰＤＵセル８５の例では、３つのＶＣ−ＰＣＩ のみが示されているが、点線により関連付けたように更に多くのこのようなＶＣ −ＰＤＵを含めてもよい。 第２６Ａ図に５３バイト・サイズの標準ＡＴＭセルを備えているＰＲ−ＰＤＵ セルを示す。このＰＲ−ＰＤＵセルは５６バイトである。ＡＴＭセルのユーザ・ データは多数のＶＣ−ＰＤＵセルにより満たされている。 第２７図は本発明の特定の機能をサポートする手段を備えたスイッチの簡単な ブロック図である。図示のスイッチは第４図におけるスイッチＡＳ１〜ＡＳ４又 はＣＳ１のうちのいずれかである。通常のクロス・バーＡＴＭスイッチ８６は多 数の入力線８７−１．．．８７−ｎ及び多数の出力線８８−１．．．８８−ｎを 有する。本発明の好ましい実施例において、この型式のＡＴＭスイッチ８６が１ ９９３年１月２９日に出願された本発明者の米国特許出願第０８／０１１３７８ 号に示されており、ここでは引用によって関連させる。各入力線８７はそれぞれ のアクセス装置ＡＵに接続されている。各入力線に対してセル・サイズ及びルー ティング手段８９が接続されている。セル・サイズ及びルーティング手段８９− １は入力線８７−１に接続され、以下入力線８７−ｎに接続されているセル・サ イズ及びルーティング手段８９まで同様に接続されている。例えば、入力線８７ −１はＡＵ３に接続され、また入力線８７−ｎはＡＵ４に接続されている。各出 力線８８−１．．．８８−ｎには、それぞれのセル・サイズ・デコード手段９０ −１．．．９０−ｍが接続されている。セル・サイズ及びルーティング定手段８ ９は同一であるので、セル・サイズ及びルーティング手段８９−１のみを説明す る。これは、マルチプレクサ９１、制御手段９２、ＰＲＩ変換手段９３及びセル ・サイズ・カウンタ９４を備えている。マルチプレクサ９１は２つの入力線を有 し、その一方はセル・ストリーム用の入力線８１であり、他方はＰＲＩ変換テー ブル９３からの９７により表されている。マルチプレクサ９８は２つの入力線８ １、９７間で可動アーム９８を有し、クロス・バー・スイッチ８６の入力線８７ −１に接続されている。セル・サイズ及びルーティング手段８９の主要機能は、 着信セルがどのサイズを有するのかを確立すること、そのＰＲＩに従って着信セ ルを経路指定すること、及び着信セルのＰＲＩ値をセルの発生源を表す新しいＰ ＲＩ値に変更することである。この経路指定は通常の方法によりＰＲＩ変換テー ブル９３を用いて行われる。セル・サイズ・デコーダ９５によって、着信セル・ ストリーム８１からサイズ・コードを含むフィールド、例えばフォーマット・イ ンジケータ及びＣＴＦ−フィールドがデコードされて、セル・サイズ・カウンタ ９４にロードされる。セル・サイズ・カウンタ及び制御手段９２は、各着信セル のトラッキングを保持するために、着信セル・ストリームを解析し、セルを識別 すると直ちにそのＰＲＩ値を取り出す。取り出したＰＲＩ値を用いてＰＲＩ変換 テーブル９３をアドレス指定する。着信セルのＰＲＩ値はセルの行き先か、又は ＰＲトレール・シンクを表している。この値は、ＰＲトレールの発生源、この場 合には電話装置Ｔ５を表す、ＰＲＩ変換テーブルから取り出された新しいＰＲＩ 値に切り換えられる。このようにして、終端シンクは、ＰＲＩ値を解析したとき に、送出者は誰かについての情報を得ることになる。セル・ヘッダが識別される と、アーム９８が入力線９７へ移動して新しいＰＲＩ値、即ち発信源装置のＰＲ Ｉ値がセル・ヘッダに挿入され、その後、アーム９８が入力線８１に戻り、セル が入力線８７−１に送出される。説明していなかったが、クロス・バー・スイッ チ８６は、入力バッファ及びクロス・バーの各交差点における複数バッファと共 に複数の出力キュー・バッファを備えている。 各出力線には図示していない複数の走査装置が存在しており、これらの走査装 置は、それぞれの出力線を走査して、その出力線に行く入力線８７−１．．．８ ７−ｎのいずれかにセルが存在するか否かを調べる。もしそうであれば、対応す る走査装置は、ここに示されているが、しかし通常のセル抽出装置を活性にして 、このセル抽出装置はセルを抽出する。各セル・サイズ・デコード手段９０は同 一であるので、セル・サイズ・デコード手段９０−１のみを説明する。各セル・ サイズ・デコード手段９０の主要な機能は、セルのフレーミングを維持するため に、種々のＰＲ−ＰＤＵサイズのトラッキングを保持すること、即ちセル・サイ ズを知ること、及びクロス・バー・スイッチを介していくつのオクテットを転送 すべきかを知ることである。セル・サイズ・デコード手段は、入力におけるもの と同一のセル・サイズ・デコーダ９５、及びセル・サイズ・カウンタを備えてい る。 第２８図にＡＴＭノード２の各装置に用いられているアドレス構造を示す。従 って、アドレス構造は、アクセス装置、アクセス・スイッチＡ１、マッパ装置Ｍ Ｕ、及び中央スイッチＣＳにおいて用いられる。多数のエントリ０〜２３を有す る物理ルート・テーブル（ＰＲテーブル）１４０が存在する。仮想パス・テーブ ル１４１が各エントリと関連されている。各ＶＰテーブルは多数のエントリ０〜 ２５５を有する。このような各ＶＰテーブル・エントリには、それぞれの仮想接 続テーブル（ＶＣテーブル）１４２が関連される。各ＶＣテーブルは更に多数の エントリ０〜２５５を有する。ＰＲテーブル１４０における各エントリは物理ル ートに対応する。ＰＲテーブル１４０には、２４エントリが存在するので、２４ ＶＰテーブル１４１が存在する。各ＶＰテーブル１４１には２４組のＶＣテーブ ル１４２が関連され、各組は２５６ＶＣテーブル１４２を備えている。ＰＲＩ識 別子、即ちＰＲテーブル１４０のエントリにおけるポインタは、用いるべきＶＰ テーブルを指示する。ＶＰＩ識別子、即ちＶＰテーブルのエントリにおけるポイ ンタは、２５６ＶＣテーブルのうちのいずれを用いるべきかを指示する。ＶＣＩ ポインタは更に用いるＶＣテーブルにおける位置を指示する。従って、アドレス 指定可能とされる１・２４・２５６・２５６アドレスが存在する。即ち、２４・ ６４ｋアドレスが利用可能である。第８図に示す方法により種々のテーブルにお けるアドレスをグループ化する代わりに、２４・６４ｋアドレスを含む長い線形 のアレーを用いることが可能である。他のアドレス構成も可能である。 次に、第２９図を参照してマッパ装置ＭＵ１〜ＭＵ４を説明する。これらの装 置は同一であるので、ＭＵ１のみを説明する。マッパ装置ＭＵ１は、ＰＲレベル でセルを処理する手段１００、ＶＰレベルで処理する手段１０１、及びＶＣレベ ルとしてセルを処理する手段１０２を備えている。ＶＣレベルでセルを処理する 手段１０２は、ＰＲ−ＰＤＵセルにおけるＶＣ−ＰＤＵを配置すると共に、セル を分解するものとなる。更に、マッパ装置は入力ＦＩＦＯ１０３及び出力ＦＩＦ Ｏ１０４を有する。ＦＩＦＯとは、セルの各オクテットのビットを順次的に記憶 するファースト・イン・ファースト・アウト型式のレジスタである。セル処理手 段１００は、ＰＲテーブル１０５と、２つの入力線１０７、１０８、可動アーム １０９及び出力線１１０を有するマルチプレクサ１０６とを備えている。ＰＲテ ーブル１０５は複数の水平線により示された多数のエントリを備えている。各エ ントリはＶＰポインタか、又は新しいＰＲＩ値を記憶する。各エントリには修飾 子Ｑ１が関連される。修飾子Ｑ１はその関連するエントリに記憶した値の内容を 識別するために用いられる。例えば、Ｑ１＝１のときは、エントリに記憶された 値は新しいＰＲＩ値である。Ｑ１＝０のときは、関連するエントリに記憶された 値は、特定のエントリに用いられるべきＶＰテーブルを指示するＶＰポインタで ある。 セル処理手段１０１は、多数のＶＰテーブル１１０と、入力線１１２、入力線 １１３、可動アーム１１４及び出力線１１５を有するマルチプレクサ１１４とを 備えている。各ＶＰテーブル１１０は多数のエントリを備えている。各エントリ には、ＶＰポインタか、又は新しいＶＰＩか、又はセルのサイズかを記憶がされ る。各エントリには修飾子Ｑ２が関連される。Ｑ２は、その関連するエントリに 記憶した情報がＶＣ−ポインタであるか、新しいＶＰＩ値であるか、又はセル・ サイズであるかを表す。例えば、Ｑ２＝０ときは、対応するエントリに記憶され た値は新しいＰＲＩ値及び新しいＶＰＩ値である。Ｑ２＝１のときは、その関連 するエントリはＶＣポインタ、即ち特定のＶＰテーブル・エントリに関連したＶ Ｃテーブルに対するポインタを記憶する。セル処理手段１０２は多数のＶＣテー ブル１１６と、２つの入力線１１８、１１９、可動アーム１２０及び出力線１２ １を有するマルチプレクサ１１７とを備えている。各ＶＣテーブルは多数のエン トリを備えている。各エントリには修飾子Ｑ３が関連されている。ＶＣテーブル における特定のエントリに記憶された情報は、新しいＶＰＩ値、ＰＲＩ値及びＶ ＣＩ値か、又は２若しくは２より多くのＶＣ−ＰＤＵセルをＰＲ−ＰＤＵセルに 配置する命令、若しくはマッパ装置における回路を終端させる命令である。エン トリに記憶された情報の内容は、Ｑ３により判断される。例えば、Ｑ３＝００の ときは、新しいＶＰＩ値、ＰＲＩ値及びＶＣＩ値が存在し、Ｑ３＝０１のときは 、エントリに記憶された情報が多数のＶＣ−ＰＤＵセルをＰＲ−ＰＤＵセルに配 置する命令であり、またＱ３＝１１のときは、エントリに記憶された情報がマッ パ装置における回路を終端する命令である。更に、セル処理手段１０２は多数の ＶＣ−ＰＤＵ ＦＩＦＯ１２１−１．．．１２２−ｎも備えている。ただし、ｎ はＰＲ−ＰＤＵセルに配置し得る最大数のＶＣ−ＰＤＵを表す。マルチプレクサ １２３は、出力線１２１に接続される可動アーム１２４を有する。マルチプレク サ１２３は、総体的に１２５により示す多数の出力線を有する。各出力線１２５ はそれぞれのＶＣ−ＰＤＵ ＦＩＦＯ１２２に接続されている。更に、セル処理 手段１０２は、多数の入力線１２７、可動アーム１２８及び出力線１２９を有す る マルチプレクサ１２６も備えている。各入力線１２７はそれぞれのＶＣ−ＰＤＵ １２２と接続されている。 更に、マッパ装置は、４入力を有するマルチプレクサ１３０、可動アーム１３ １及び出力線１３２も備えている。出力線１１０、１２９、１１５及び１２１に は入力がそれぞれ接続されており、出力線１３２は出力ＦＩＦＯ１０４に接続さ れている。更に、マッパ装置は、セル・サイズ・カウンタ１３３と、セル・ヘッ ダをセル・ペイロードから識別するため、及びＰＲ−ＰＤＵセルの種々のＶＣ− ＰＤＵをＰＲ−ＰＤＵセル・ヘッダから識別するために相互的に動作するＶＣ− ＰＤＵサイズ・カウンタ１３４とを備えている。 次に、第３０図、第３１図及び第３２図に示すフローチャートに関連させてマ ッパ装置の動作を説明する。セルはランダムに入力バッファ１０３に到達し、こ れに一時的に記憶される。入力バッファ１０３におけるセルのＰＲＩ値は、解析 される（ブロック１４０）。次にこのＰＲＩ値に対応するエントリは、ＰＲテー ブル１０５に書き込まれる（ブロック１４１）。第１２９図において、これは矢 印１３７により示されている。次に、前述のエントリにおける修飾子を解析する （ブロック１４２）。Ｑ１＝０のときは、セルはマッパ装置により橋渡しされる 必要がある。即ち、古いＰＲＩ値は除去され、新しいＰＲＩ値と置換される必要 がある。Ｑ＝１のときは、ＰＲ層において橋渡しをする必用はなく、セルは更に 処理される必用がある。Ｑ１＝０のときは、判断ブロック１４３において逆に「 イエス」であり、マルチプレクサ１０６のアーム１０９は示された位置に移動し 、エントリから新しいＰＲＩ値がフェッチされ、かつ出力線１１０から、セレク タ制御１３５により示された位置に設定されているメイン・マルチプレクサ１３ ０を介して出力ＦＩＦＯ１０４に転送される。この手順はブロック１４４に示さ れている。次に、入力ＦＩＦＯ１０３におけるセルのＰＲ−ＳＤＵは、入力ＦＩ ＦＯから、入力線１０８及び出力線１１０、１３２を介して出力ＦＩＦＯ１０４ へ転送される必要があり、出力ＦＩＦＯ１０４においてこれに記憶している新し いＰＲＩ値に加算される。比較ボックス１４５。ここで、出力ＦＩＦＯ１０４に おけるセルが送出され（ブロック１４６）、入力ＦＩＦＯ１０３が空にされる。 新しいセルがマッパ装置に到達すると直ちに、入力ＦＩＦＯ１０３に記憶される 。 修飾子Ｑ＝１のときは、対応するエントリに記憶されていた値は、ポインタ、 特に、用いられべきＶＰテーブル１１０のうちの特定のＶＰテーブルを指示して いるＶＰポインタを表す。これは、矢印１３８により示され、また第３０図にお いてブロック１４７により表されている。次に、ＶＰＩは入力ＦＩＦＯ１０３に おけるセルからフェッチされる。これは第２９図において矢印１３９により表さ れ、また第３０図においてブロック１４８により表されている。このＶＣＩは選 択されたＶＣテーブルにおいて用いられるべきエントリを表している（ブロック １４９）。次に、ＶＣＩにより指定されたエントリに記憶された情報の内容を見 出すために、修飾子Ｑ２を調べた。入力ＦＩＦＯにおけるセルをＶＰ層で橋渡し するべきか、又はプロトコルがより高い層で更に処理する必要があるか。この判 断は第３１図における判断ブロック１５０において実行される。ここで、前述の ような同一の手順が実行される。修飾子Ｑ２＝０のときは、橋渡しを実行する必 要がある。即ち、セルを入力ＦＩＦＯ１０３から出力ＦＩＦＯ１０５へ転送する 必要があり、その古いＰＲＩ値及びＶＰＩ値を除去し、かつ矢印１３９により指 示されたエントリに記憶している新しいＰＲＩ値及びＶＰＩ値により、置換する 必要がある。これは、マルチプレクサ１１１により行われる。そのアーム１１４ は第２９図に示す位置を取り、新しいＶＰＩ値はエントリからフェッチされ、か つ出力線１１５を介して転送される。メイン・マルチプレクサ１３０は、その出 力線１１５が接続されている入力に設定され、かつ新しいＶＰＩ値が出力ＦＩＦ Ｏ１０４に記憶される。これはブロック１５１により表されている。次に、アー ム１１４は入力線１１３に設定され、かつ入力ＦＩＦＯ１０３に含まれ、記憶さ れていた残りのデータ、ＶＣＩは出力ＦＩＦＯ１０４に転送される。これはブロ ック１５２に表されている。次いで、アーム１１４は第２９図に示す位置に戻る 。前述のように、アーム１１４及び１３１の移動は、セレクタ制御１３５により 制御されている。矢印１３９により指示されたエントリには、出力されるべきセ ルのサイズに関連して得られる情報も存在する。入力ＦＩＦＯ１０３におけるセ ルのサイズは、セル・サイズ・カウンタによりフェッチされ、このセル・サイズ ・カウンタは入力ＦＩＦＯにおけるセルのＰＳＣフィールドを読み出す。セル・ サイズ・カウンタ１３３によりフェッチされたサイズがＶＰテーブルにおいてエ ン トリに記憶されたサイズ値に等しいときは、出力ＦＩＦＯにおけるセルがここで 終了したので、入力ＦＩＦＯ１０３からこれ以上オクテットが読み出す必要はな い。セレクタ制御１３５は、アーム１１４の移動を制御するために、このことを 用いている。ここで、出力ＦＩＦＯにおけるセルは終了したので、セルが送出さ れる（ブロック１５３）。 選択したＶＰテーブルに矢印１３９により指示したエントリにおいてＱ２の解 析がＱ２＝１であることを示しているときは、このエントリに記憶した値がポイ ンタ、特に、入力ＦＩＦＯ１０３における特定のセルに用いるべきＶＣテーブル １１６のうちでＶＣポインタを意味することを示している。これは、第２９図に おいて矢印１６０により、また第３１図においてブロック１５４により表されて いる。次に、入力ＦＩＦＯにおけるセルのＶＣＩをフェッチしなければならない 。これをブロック１５５により表す。このＶＣＩ値は選択したＶＣ−テーブルに 用いられるエントリの番号でもある。これを第２９図における矢印１６１により 、また第３１図におけるブロック１５６により表す。エントリを選択すると、こ のエントリと関連する修飾子Ｑ３を調べる（ブロック１５７）。 Ｑ３の修飾子は、入力ＦＩＦＯ１０３におけるセルのＶＰ−ＰＤＵユーザ・デ ータ内容を処理する必要がある３つの処理のうちの一つを開始することができる 。これらの処理は、一方のＶＰトレールから他方のＶＣ−ＰＤＵ終端を橋渡しす ることか、又はＰＲ−ＰＤＵセルにＶＣ−ＰＤＵを満たすことである。ＶＣ−Ｐ ＤＵの橋渡しはＱ３＝００のときに実行される。この処理は第９図のプロトコル ・スタックに示したＶＣ−ＰＤＵの点線に対応する。Ｑ３が橋渡しを行うべきこ とを示しているのであれば、対応するエントリには入力ＦＩＦＯにおけるセルの ＶＣ−ＰＤＵに添付する必要のある新しいＶＰＩ値、ＰＲＩ値及びＰＣＩ値が含 まれる。この新しい値は選択したＶＣテーブルにおける矢印１６１により指示さ れたエントリからフェッチされて、マルチプレクサ１１７に対する入力線１１８ に現れ、そのアーム１２０をセレクタ制御１３５により示す位置に設定している 。これらの新しい値は出力線１２１からメイン・マルチプレクサ１３０の対応す る入力ヘ転送され、そのアーム１３１をセレクタ制御１３５により入力線１７１ に対応する位置に設定している。新しいＶＰＩ値、ＰＲＩ値及びＰＣＩ値は出力 Ｆ ＩＦＯ１０４に記憶される。これを第３２図にブロック１５９により示す。次に 、アーム１２０を線１１９に対応する位置に移動して、入力ＦＩＦＯ１０３にお けるセルの残りのデータを入力線１１９、入力線１２１、アーム１３１及び出力 線１３２を介して出力ＦＩＦＯ１０４に転送する。次いで、アーム１２０は第２ ９図に示す位置に戻る。これを第３２図にブロック１６０により示す。ここで、 出力ＦＩＦＯ１０４におけるＰＲ−ＰＤＵセルが完成して、送出される（ブロッ ク１６１）。 いくつかのＶＣ−ＰＤＵを第２５図に示す型式のＰＲ−ＰＤＵセルのＶＰ−Ｐ ＤＵ部に配置するときは、これを修飾子Ｑ３により表す。この場合に橋渡しを行 わず、代わって入力ＦＩＦＯ１０３に記憶したＰＲ−ＰＤＵセルのＰＲＩ値及び ＶＰＩ値を解析する必要がある（ブロック１６２）。各ＶＣ−ＰＤＵＦＩＦＯ１ ２２−１．．．１２２−ｎは送出ＶＰ−トレールと関連される。ＶＰＩ値の解析 に基づいて対応するＶＣ−ＰＤＵＦＩＦＯ１２２がセレクタ制御１３５により選 択され、セレクタ制御１３５はマルチプレクサ１２３のアーム１２４を選択した ＶＣ−ＰＤＵＦＩＦＯに移動させる。各ＶＣ−ＰＤＵＦＩＦＯは、ＶＣ−ＰＤＵ により満たされたときに完全セルを送出できるように、新しいＰＲＩ値及び新し いＶＰＩ値を予め記憶している。ＶＣ−ＰＤＵを対応するＦＩＦＯ１２２に記憶 したときは、ＶＣ−ＰＤＵがこれに存在しており、前記新しいＰＲＩ値及びＶＰ Ｉ値により示された行き先と同一の行き先に向けられた他のＶＣ−ＰＤＵについ て待機する。入力ＦＩＦＯ１０３は空にされており、かつ新しい着信セルを受け 取る準備完了状態にある。これをブロック１６４に示す。第３０図、第３１図及 び第３２図に関連して前述した処理は反復される。各ＶＣ−ＰＤＵ ＦＩＦＯの 状態を監視し、ＦＩＦＯがフルとなると直ちに、ＰＲ−ＰＤＵセルを送出する。 これは、満たされたＶＣ−ＰＤＵ ＦＩＦＯ１２２に関連した入力線１２７にマ ルチプレクサ１２６のアーム１２８を移動させることにより、達成される。ＰＲ −ＰＤＵセルは出力線１２９上をメイン・マルチプレクサ１３０に送出され、そ のアームはセレクタ制御１３５により対応する入力線１２９に移動されている。 ＰＲ−ＰＤＵセルは、出力ＦＩＦＯ１０４において遅延が付加されることなく、 直ちに送出される。ＰＲ−ＰＤＵセルは比較的に長いので、これを完全に送出す るのにある程度の時間が掛かり、その間、セル処理手段１００、１０１及び１０ ２はアイドル状態となる。一方、新しいセルは入力ＦＩＦＯ１０３に記憶される 。図に示されていないＶＣ−ＰＤＵ監視手段は、更に、ＶＣ−ＰＤＵを各ＶＣ− ＰＤＵ ＦＩＦＯ１２２に記憶する時間も監視している。この時間が所定の時間 （タイムアウト限界と呼ぶ）を超えると、ＦＩＦＯに記憶しているＶＣ−ＰＤＵ を送出する。ＶＰ−ＳＤＵの残りの部分はダミーＶＣ−ＰＤＵにより満たされる 。ダミーＶＣ−ＰＤＵはＶＣＩ−１２７をセットすることにより表示される。従 って、ＶＣ−ＰＤＵを送出する際の時間遅延が制御されている。ＶＣ−ＰＤＵが 「忘れられてしまう」ことはない。即ち、ＶＣ−ＰＤＵがマッパ装置に送出され ずに残されることはない。第４図に示す例を参照すると共に第１０図を参照する と、第１１図のＰＲ−ＰＤＵセル２８’／１及び２９’／１が第２９図の左に示 され、またＰＲ−ＰＤＵセル３０−／１が第２９図の右に示されている。ＰＲ− ＰＤＵセル２９’／１は入力ＦＩＦＯ１０３に到達する第１のものである。その ＰＲＩはＰＲ−テーブルのエントリ番号３を指示し、また修飾子Ｑ１はＶＰテー ブルを指示し、またセルのＶＰＩ値は選択したＶＰテーブルにおけるエントリ番 号２を指示している。このエントリにおける修飾子Ｑ２は、ＶＣ−ＰＤＵをＰＲ −ＰＤＵセルに配置すべきことと、タイム・スロット＃６及びそのＶＣＩ値をＶ ＰＩ＃２と関連するＶＰトレールに対応したＶＣ−ＰＤＵ ＦＩＦＯにＶＣ−Ｐ ＤＵとして記憶することとを表している。このＦＩＦＯには、１のＰＲＩ値及び ２のＶＰＩ値が予め記憶される。ここで、入力ＦＩＦＯ１０３は空であり、次の セル、セル２９’／１を受け取り、これが同じようにして解析される。そのタイ ム・スロットＴＳ＃６は、２のＶＣＩ値と共に、前述のＴＳ＃５と同一のＦＩＦ Ｏに記憶される。ここで、ＶＣ−ＰＤＵサイズ・カウンタは２つのＶＣ−ＰＤＵ をカウントしており、またＶＣ−ＰＤＵＦＩＦＯはここで新しい大きなＰＲ−Ｐ ＤＵセルとして、その内容を送出する準備完了状態となり、このＰＲ−ＰＤＵセ ルはそのヘッダにおいてＰＲＩ＃１、ＶＰＩ＃２を備え、またそのペイロードに おいて２つのＶＣ−ＰＤＵ８４を備えている。ＭＵ１において実行されるＶＣ− ＰＤＵフィリング処理は、第９図のプロトコル・スタックにおける線３１により 表されている。 どのようにして２つのセルのＶＣ−ＰＤＵをマッパ装置ＭＵ１における他のセ ルのＶＰ−ＰＤＵに配置するのかを説明したので、次に第３３図に関連させてこ のセルをマッパ装置ＭＵ４により処理する方法を説明する。短縮されたセル３０ ’／１は、入力ＦＩＦＯ１０３に一時記憶される。ＰＲテーブル１０５の第２の エントリにおける修飾子Ｑ１はＶＰテーブルを選択すべきことを表し、また選択 したＶＰテーブルの第２のエントリにおける修飾子Ｑ２はＶＰ橋渡しを実行すべ きことを表している。ＰＲＩ値及びＶＰＩ値はこのエントリからフェッチされて 、出力ＦＩＦＯ１０４に記憶される。古いＰＲＩ値及びＶＰＩ値は廃棄される。 入力ＦＩＦＯ１０３における残りのセルは、マルチプレクサ１１５を介して出力 ＦＩＦＯに転送され、この出力ＦＩＦＯからセル１３０’／１が送出させる。Ｖ Ｃ−ＰＤＵを備えたセルのＶＣ部が活性化されることは決してない。 第３４図にアクセス装置の受信部を示す。受信装置は全てのアクセス装置にお いて同一であるので、第４図にＡＳ４に接続されたアクセス装置ＡＵ１のものに ついてのみ説明する。受信アクセス装置では、分解処理が実行されている。セル の分解を概要的に説明すると共に、特にＰＲ−ＰＤＵセル３０’’’について説 明する。第３４図において、アクセス装置の受信部は物理ルートＰＲテーブル１ ０５、多数のＶＰテーブル１１０、タイム・スロット・ストア１７５、タイム・ スロット・カウンタ１７６、及びセル・サイズ・カウンタ１３３、ＶＣ−ＰＤＵ サイズ・カウンタ１３４及び制御装置１３６を備えている。第２９図に関連して 説明した要素と同一のものは、同一の参照番号を有する。しかし、これらの要素 は、異なる装置に設けられているので、物理的には異なったものである。アクセ ス装置の受信部において、ＡＴＭノード２を通過した個々のタイム・スロット間 における時間関係については、記憶する必要がある。即ち、フレームにおける個 個のタイム・スロットの部分については、記憶する必要がある。このために、タ イム・スロット・メモリ１７５及びタイム・スロット・カウンタ１７８が存在す る。このタイム・スロット・カウンタはアクセス装置の図示していないローカル ・クロックからフレーム同期信号を受け取っている。このクロックはＳＴＭノー ド３のクロックと同期される必要はない。各ＶＣテーブル１１６は多数のエント リを有する。その数はフレームのタイム・スロット数に等しい。タイム・スロッ ト・ストア１７５は多数の位置を備えており、前記数はアクセス装置ＡＵ１を通 過するタイム・スロット・ストリームのフレームにおけるタイム・スロット数に も対応している。この場合に、送出タイム・スロット・ストリームは電話装置Ｔ １〜Ｔｎを接続している市内回線により搬送される。 次に受信部の動作を第３４図及び第３５図に関連して説明する。着信ＰＲ−Ｐ ＤＵセルは入力ＦＩＦＯ１０３に記憶される。次に、入力ＦＩＦＯにおけるＰＲ −ＰＤＵセルのＰＲＩ値をフェッチする（ブロック１９０）。ＰＲＩ値はこの特 定のセルと共に用いられるべきＰＲテーブル１０５のエントリを表す。これをブ ロック１９１に表す。このエントリは、ＶＰテーブル１１０から選択されるべき ＶＰテーブルに対するポインタを含む。この選択を第３４図において矢印１３８ により、また第３５図においてブロック１９２により示す。次に入力ＦＩＦＯ１ ０３におけるＰＲ−ＰＤＵセルのＶＣＩ値をフェッチする。ＶＣＩ値は選択した ＶＰテーブルにおいて用いられるエントリを表す。これを第３４図において矢印 １３７により、及び第３５図においてブロック１９３により表す。以上説明した ように、各エントリは修飾子に関連される。この特定の場合に、Ｑ４によりラベ ル付けした修飾子は、セルが単一のマイクロ・セルであるか、又は多数のＶＣ− ＰＤＵを含むセルであるかを表す。これが単一のマイクロ・セルであれば、Ｑ４ は、選択したエントリに記憶した値が書き込みアドレスであることを表しており 、その位置で着信ＰＲ−ＰＤＵセルのタイム・スロットをタイム・スロット・ス トア１７５に記憶すべきことを表している。これを第３５図にブロック１９５に より示す。入力ＦＩＦＯ１０３におけるＰＲ−ＰＤＵセルはいくつかのタイム・ スロットを含み得るので、即ちセルは第６図及び第７図に示すいずれの型式も含 み得るので、ＶＰテーブルはいくつかの付加的なアドレスを含み、このような各 アドレスがタイム・スロット・ストア１７５に関連するタイム・スロットを記憶 しなければならないアドレスを表している。従って、選択したＶＰテーブルにお けるエントリに付加的な書き込みアドレスが存在するか否かについて解析を行う 。この解析を判断ブロック１９６により表す。このような各付加的なアドレスは タイム・スロット・ストア１７５に記憶される。この処理は入力ＦＩＦＯ１０３ にこれ以上タイム・スロットが残っていない状態となるまで反復される。最後に 、 タイム・スロット・ストア１７５に記憶したタイム・スロットは、タイム・スロ ット・カウンタにより読み出される。このタイム・スロット・カウンタは送出Ｓ ＴＭタイム・スロット・ストリームの１２５μｓフレーム毎に０から開始する。 カウンタ１７６はフレームに含まれるタイム・スロット数をカウントし、これを フレーム毎に周期的に実行する。タイム・スロット・カウンタ１７６のカウント 毎に、タイム・スロット・ストアにおける対応する位置でタイム・スロットに含 まれるデータがフェッチされる。例えば、フレームが２４タイム・スロットを含 むときは、タイム・スロット・ストアにおける位置１がフレームにおけるタイム ・スロット番号１に対応し、フレームにおける位置2がタイム・スロット番号２ に対応し、以下フレームにおけるタイム・スロット２４に対応するタイム・スロ ット・ストアにおける位置番号２４まで同様となる。フレームにおけるタイム・ スロット１は電話装置１に割り付けられ、タイム・スロット２は電話装置２に割 り付けられ、以下同様に割り付けられる。タイム・スロット・ストア１７５に記 憶されたタイム・スロットの読み出しを、第３５図のブロック１９７に示す。 修飾子Ｑ４＝１であれば、選択したＶＰテーブルのエントリに記憶した値の内 容は、入力ＦＩＦＯ１０３における特定のマイクロ・セルにより用いられるＶＣ テーブル１１６を指示するポインタである。従って、ＶＣ−テーブルが選択され る。これを第３４図において矢印１７０により、また第３５図においてブロック １９８により示す。選択したＶＣ−テーブルは、入力ＦＩＦＯ１０３におけるＰ Ｒ−ＰＤＵセルにタイム・スロットが存在すると同数の書き込みアドレスを含む 。次に、入力ＦＩＦＯにおけるＰＲ−ＰＤＵセルのＶＣＩ値をフェッチする。こ れを第３４図において矢印１７７により、また第３５図においてブロック１９９ により表す。フェッチされたＶＣＩ値は選択したＶＣ−テーブルに用いるべきエ ントリを指示している。これをブロック２００により示す。このエントリには、 ポインタ、特にタイム・スロット・ストア１７５における位置に対するポインタ が記憶され、この位置に入力ＦＩＦＯ１０３におけるセルのタイム・スロットを 記憶する必要がある。従って、ＶＣテーブルにおけるポインタは、タイム・スロ ット・ストアにおける位置を指示する書き込みアドレスであって、このアドレス に入力ＦＩＦＯ１０３におけるセルのタイム・スロットを記憶する必要がある。 こ の書き込みアドレス及びこれが指す位置は第３４図において矢印１７８により示 されている。この書き込みアドレスに対して入力ＦＩＦＯにおけるセルのタイム ・スロットを転送ことは、第３４図において矢印１７９により示されている。第 ３５図のブロック２０１に最後の２つの手順を示す。 入力ＦＩＦＯ１０３におけるＶＣ−ＰＤＵを備えているセルが１以上のＶＣ− ＰＣＩを備えているときは、全てのＶＣ−ＰＤＵを処理するまで、以上の段落で 述べた処理を反復させる。タイム・スロット・カウンタ１７６は連続的に動作し ており、タイム・スロット・メモリは各１２５μｓで空にされる。 第３４図におけるＰＲテーブルは、エントリに関連される修飾子が存在しない 点で、前述したＰＲテーブルと異なる。これは、アクセス装置で終端されるまで アクセス装置の受信部に全てのＰＲ−ＰＤＵセルが到達するために、そのように なる。 以上の手順を第３４図の左上に示すセル３０’’’に適用すると、２のＰＲＩ 値は、ＰＲテーブル１０５の第２のエントリがセル３０’’’と関連されること を表している。このセルとの関連により確定したＶＰテーブルは、この第２のエ ントリにおいて指示する必要がある。次に、ＶＰＩ値をフェッチして、その値が 選択したＶＰ−テーブルの第２のエントリをアドレス指定すべきことを意味した ２である。この第２のエントリにおいて修飾子が解析され、この特定の場合にお いてＱ４＝１は、入力ＦＩＦＯ１０３におけるセルはＶＣ−ＰＤＵを含むという ことを意味していることが判る。従って、ＶＰテーブルに記憶された値は特定の ＶＣテーブルを意味している。このＶＣテーブルは選択されて、入力ＦＩＦＯ１ ０３にセルの第１のＶＣＩがフェッチされる。このＶＣＩは３に等しく、従って 選択したＶＣテーブルの第３のエントリがアドレス指定される。この第３のエン トリに記憶された値は４である。従って、タイム・スロット・カウンタにおいて 選択されるべき位置は、タイム・スロットＴＳ＃６を記憶している位置番号４で ある。ＶＣテーブルは再度解析され、入力ＦＩＦＯにおけるセルに第２のＶＣＩ が存在すること、即ちこの第２のＶＣＩ値が２に等しいすることが判る。従って 、選択した第２のＶＣ−テーブルにおける第２のエントリがアドレス指定される 。この第２のエントリには書き込みアドレス「８」が記憶される。従って、タイ ム ・スロット・ストアにおける位置番号８がアドレス指定される必要があり、ＴＳ ＃５が矢印１７９により示す線を介して第８の位置に転送される。これを矢印１ ７８により示す。選択したＶＣテーブルにはこれ以上ＶＣＩが見出されず、従っ て入力ＦＩＦＯは空である。タイム・スロット・カウンタが新しいステップを開 始し、タイム・スロット・メモリにおける位置毎にステップすると、位置番号４ においてタイム・スロットＴＳ＃５を取り込み、このＴＳ＃５を送出セル・スト リームにおけるタイム・スロット番号４に配置する。次に、タイム・スロット・ カウンタが位置番号５に達し、何も見出さず、位置６にステップして何も見出さ ず、以下同様となり、最後に位置８において、取り込み、かつ送出タイム・スロ ット・ストリームにおけるタイム・スロット番号８に配置することになるタイム ・スロットＴＳ＃６を見出す。このようにして電話機Ｔ４はＡＵ３における電話 機Ｔ５と接続することになり、また電話装置Ｔ８はＡＵ４における電話装置Ｔ６ と接続することになる。

【手続補正書】特許法第１８４条の８ 【提出日】１９９６年７月１１日 【補正内容】 請求の範囲 １．層プロトコル・モデルを用いて回路エミュレーテッド・ＡＴＭスイッチに おける複数の同期転送モード・セルをスイッチングする方法であって、前記各セ ルをフレーム指向ベースに基づいて前記回路エミュレーテッドＡＴＭスイッチに 最低の層から最高の層へ順に、仮想パス層（ＶＰ層）、仮想チャネル層（ＶＣ層 ）及び回路接続層（ＣＣ層）を送出し、かつ前記各セルがそれぞれの層にヘッダ 及びペイロードを備え、前記ヘッダが前記セルについての詳細を記憶する複数の ビットから形成された複数のフィールドを備え、前記ペイロードがそれぞれ１オ クテットを備えてユーザ・データを搬送する複数のタイム・スロットを備えてい る前記方法において、 最低の層としての前記プロトコル・モデルは、前記スイッチを介して、及びセ ル転送に用いられる電気通信ネットワークを介して複数のセルのスイッチングを （ｉ）種々のトラヒック型式の種々の遅延感度に対して、及び（ｉｉ）電気通信 ネットワークの固有特性に対して適応させるように、前記スイッチが各プロトコ ル・レベル（ＰＲレベル、ＶＰレベル及びＶＣレベル）上の複数のセルに対して 所定組の番号のうちから選択された所定数のタイム・スロットをダイナミックに 割り付けるように構成された物理層（ＰＲ層、 を備えていることを特徴とする回路エミュレーテッドＡＴＭスイッチにおける複 数の同期転送モード・セルをスイッチングする方法。 ２．請求項１記載の方法において、前記ＰＲ層におけるセルは ＰＲ−プロトコル制御情報（ＰＲ−ＰＣＩ、ＰＣＩと略記する。）及びユーザ・ データ部に更に分割されるＰＲプロトコル・データ・ユニット（ＰＲ−ＰＤＵ） を備え、 前記ＶＰ層におけるセルはＶＰ−プロトコル制御情報部（ＶＰ−ＰＣＩ、ＶＰ Ｉと略記する。）及びユーザ・データ部に更に分割されるＶＰ−プロトコル・デ ータ・ユニット（ＶＰ−ＰＤＵ）を備え、 前記ＶＣ層におけるセルはＶＣ−プロトコル制御情報部（ＶＣ−ＰＣＩ、ＶＣ Ｉと略記する。）及びユーザ・データ部に更に分割されるＶＣ−プロトコル・デ ータ・ユニット（ＶＣ−ＰＤＵ）を備え、 前記ＶＰ−ＰＤＵはＰＲ層における前記ユーザ・データ部であり、 前記ＶＣ−ＰＤＵは前記ＶＰ層における前記ユーザ・データ部であり、 前記ＣＣ層におけるセルはＶＰ層におけるユーザ・データ部を形成する前記複 数のタイム・スロットを備え、 前記セルは前記ＰＲ層、ＶＰ層及び前記ＶＣ層のそれぞれに形成された仮想パ スに沿って転送される ことを特徴とする請求項１記載の方法。 ３．請求項３記載の方法において、前記ＰＲ−ＰＤＵのサイズは４、８、１２ 、１６、２０、５６及び６０オクテットを備えた組から選択されることを特徴と する方法。 ４．請求項３記載の方法において、前記ＶＰ−ＰＤＵのサイズは３、６、１０ 、１４及び１８オクテットを備えた組から選択されることを特徴とする方法。 ５．請求項４記載の方法において、前記ＶＰ−ＰＤＵのサイズは２、５、１３ 及び１７オクテットを備えた組から選択されることを特徴とする方法。 ６．請求項５記載の方法において、前記ＣＣ−ＰＤＵのサイズは１、４、８、 １２及び１６オクテットを備えた組から選択されることを特徴とする方法。 ７．請求項６記載の方法において、ＶＰ層に同一のパスを共有する少なくとも ２つのセルの前記ＶＣ−ＰＤＵは、ＶＰ−ＰＤＵセルにユーザ・データとして記 憶されることを特徴とする方法。 ８．請求項７記載の方法において、前記ＶＰ−ＰＤＵセルのユーザ・データは 、サイズ４、８、１２、１６及び２０オクテットのいずれかを有するＰＲ−ＰＤ Ｕセルにおけるユーザ・データとして記憶されることを特徴とする方法。 ９．請求項８記載の方法において、同一の仮想パスＶＰ、又は同一のＡＴＭ− 接続用のＶＰ／ＶＣを共有する少なくとも２つのセルの前記ＶＣ−ＰＤＵは、Ａ ＴＭセルの４８オクテット・ペイロードに記憶されることを特徴とする方法。 10．請求項９記載の方法において、ＶＣ−ＰＤＵを記憶した前記ＡＴＭセルは 、５６又は６０オクテットのサイズを有するＰＲ−ＰＤＵセルにおけるユーザ・ データとして順次記憶されることを特徴とする請求項９記載の方法。 11．請求項５記載の方法において、前記ＶＣ−ＰＤＵは、前記共通のＶＰ層パ スの遠方端において、前記複数のタイム・スロットから取り出され、かつそれぞ れの行き先に再び導かれることを特徴とする方法。 12．請求項１に記載の方法を実行する回路エミュレーティングＡＴＭスイッチ ・ノードであって、前記スイッチ・ノードは、入力ポート及び出力ポートを有す る中央スイッチ（ＣＳ１）と、複数のローカル・アクセス・スイッチ（ＡＳ１， ＡＳ２，ＡＳ３，ＡＳ４）と、前記複数のローカル・アクセス・スイッチに接続 されたローカル・アクセス装置（ＡＵ１〜ＡＵ５）と、フレーム指向のタイム・ スロット・バスにより前記各ローカル・アクセス装置に接続された複数のユーザ （Ｔ１〜Ｔｎ）とを備え、各ユーザは連続するフレームに所定の位置を有するタ イム・スロット（Ｔ）と関連され、前記アクセス装置は回路エミュレーションに 関する基本原理によりセルにおいて接続されたそのユーザから複数の着信タイム ・スロットをカプセルに入れるセル組み立て手段（５４）と、着信セルの複数の タイム・スロットを分解して前記複数のタイム・スロットの時間関係を再確立す るセル分解手段とを備えた前記回路エミュレーティングＡＴＭスイッチ・ノード において、 前記中央スイッチとアクセス・スイッチとの間に接続された複数のマッピング装 置であって、前記各マッピング装置（ＭＵ１〜ＭＵ４）が、 −着信セルから（ａ）複数のタイム・スロット及び（ｂ）個々のセルの複数のタ イム・スロットに関連され、かつ関連されたその複数のタイム・スロットの送出 源を識別する識別子を取り出す手段（８９−１，８９−２，．．．８９−ｎ）と 、−関連されたそれらの識別子と共に取り出された複数のタイム・スロットを各 着信セルよりも大きな新しいセルの複数のタイム・スロットに配置する手段（１ ０１，１０２，１００）と、 −前記大きなセルを送出する手段（１０４）と を備えていることを特徴とするスイッチ・ノード。 13．前記セル組み立て装置は、タイム・スロット・カウンタ（９５，９４）と 、１フレームにおけるタイム・スロットが存在すると同一位置を備えたタイム・ スロット・ストア（１０５，１１０，１１６）と、接続データ・レコード及び制 御 モジュール（９２，９４）と、ヘッダを有した複数の着信タイム・スロットを送 出セルに組み立てるマルチプレクサ（９１）と備えた請求項１２記載の回路エミ ュレーテッドＡＴＭスイッチにおいて、 前記タイム・スロット・ストアの各位置は、ユーザ・データをタイム・スロッ トに配置するのか否か、及び制御モジュールを呼び出すべきか否かを表示する修 飾子（Ｑ１，Ｑ２，Ｑ３）を備え、 前記接続データ・レコード及び制御モジュール（９２，９４）は前記セルの記 述子を備え、前記記述子はセルのサイズと、前記タイム・スロット・ストアの読 み出しアドレスと、前記セル・ヘッダとを少なくとも表示する ことを特徴とする回路エミュレーテッドＡＴＭスイッチ。 14．請求項１３記載の回路エミュレーテッドＡＴＭスイッチにおいて、前記接 続データ・レコード及び制御モジュール（９２，９４）は多数の位置を有するセ ル記述子テーブルを備え、各位置は組み立てるべきセルと同一サイズを有し、２ つのメイン部分を備え、前記第１の部分はセル・ヘッダ・データと、複数の仮想 パス層プロトコル・データ・ユニットとを含み、前記第２の部分は前記複数のタ イム・スロットに配置すべきユーザ・データ用のパターンと、その意味が関連す る修飾子により判断される値とを含むことを特徴とする回路エミュレーテッドＡ ＴＭスイッチ。 15．請求項１４記載の回路エミュレーテッドＡＴＭスイッチにおいて、前記記 セル記述子テーブルにおける前記位置のユーザ・データ部に記憶された値の内容 は、前記ユーザ・データを記憶すべきタイム・スロット・ストアにおけるアドレ スに対するポインタか、又はそのユーザ・データ部が前記ＶＣ−ＰＤＵを含む各 セルのユーザ・データのサイズより大きい一つのＰＲ−ＰＤＵセルに２若しくは これより多くのセルを配置する場合での仮想チャネル識別子（ＶＣ−ＰＣＩ）で あることを特徴とする回路エミュレーテッドＡＴＭスイッチ。 16．前記中央スイッチが空間スイッチである請求項１２記載の回路エミュレー テッドＡＴＭスイッチにおいて、前記ＰＲ−ＰＣＩ部に含まれるそれらの物理ル ート識別子ＰＲＩにより着信セルを経路指定する手段と、異なるセル・サイズ間 を判別する手段と、前記物理ルート識別子ＰＲＩを、送出セルの行き先を表す新 しいものに変更する手段とにより特徴付けられた空間スイッチであることを特徴 とする回路エミュレーテッドＡＴＭスイッチ。 17．請求項１６記載の回路エミュレーテッドＡＴＭスイッチにおいて、それら の物理ルート識別子により着信セルを経路指定する前記手段は、前記中央スイッ チの各入出力ポートに設けられ、着信セルを経路指定する前記手段は、セル・サ イズ・カウンタと、物理ルート変換テーブルと、制御手段と、マルチプレクサと 、前記スイッチの各出力ポートにおいてセル・サイズ・デコーダとセル・サイズ ・カウンタとを備えていることを特徴とする回路エミュレーテッドＡＴＭスイッ チ。 18．請求項１７記載の回路エミュレーテッドＡＴＭスイッチにおいて、異なる セル・サイズ間を識別する前記手段は、前記着信セルのヘッダからセル・サイズ を読み取るセル・サイズ・カウンタを備えていることを特徴とする回路エミュレ ーテッドＡＴＭスイッチ。 19．請求項１８記載の回路エミュレーテッドＡＴＭスイッチにおいて、前記物 理ルート識別子を送出セルの行き先を表す新しいものに変更する前記手段は、着 信セルの前記物理ルート識別子を送出セルの行き先を表す新しい物理ルート識別 子へ変換する変換テーブルを備えていることを特徴とする回路エミュレーテッド ＡＴＭスイッチ。 20．請求項１２記載の回路エミュレーテッドＡＴＭスイッチにおいて、各マッ パ装置は、 −そのヘッダを解析している間に入力セルを一時記憶する入力バッファ手段と 、 前記ＰＲ層に着信セルを橋渡しする手段と、 前記ＶＰ層に着信セルを橋渡しする手段と、 前記ＶＣ層に着信セルを橋渡しする手段と、 前記ＶＰ層からＶＣ層まで橋渡しする手段と、 メイン・マルチプレクサ手段と、 マルチプレクサ・セレクタ制御手段と、 新しいセルを送出するまで、該新しいセルを一時記憶する出力バッファ手段と を備え、前記新しいセルは少なくとも前記入力バッファ手段におけるセルのユー ザ・データを備えていることを特徴とする回路エミュレーテッドＡＴＭスイッチ 。 21．請求項２０記載の回路エミュレーテッドＡＴＭスイッチにおいて、前記Ｐ Ｒ層における着信セルを橋渡しする前記手段は、ＰＲテーブル手段と、ＰＲ層マ ルチプレクサ手段とを備え、前記ＰＲテーブル手段は複数の値を記憶する多数の 位置を備え、各位置はその関連する値の内容を表示する修飾子に関連され、前記 値は前記ＰＲ層における橋渡しを表す新しいＰＲＩ値か、又は高いプロトコル層 における前記着信セルの更なる処理を表すＶＰポインタであることを特徴とする 回路エミュレーテッドＡＴＭスイッチ。 22．請求項２１記載の回路エミュレーテッドＡＴＭスイッチにおいて、前記Ｖ Ｐ層における着信セルを橋渡しする前記手段は、ＶＰテーブル手段と、ＶＰ層マ ルチプレクサ手段とを備え、前記ＶＰテーブル手段は複数の値を記憶する多数の 位置を備え、各位置はその関連する値の内容を表示する修飾子に関連され、前記 値は前記ＶＰ層における橋渡しを表す新しいＶＰＩ値か、又はＶＣ層における前 記着信セルの更なる処理を表すＶＰポインタであることを特徴とする回路エミュ レーテッドＡＴＭスイッチ。 23．請求項２２記載の回路エミュレーテッドＡＴＭスイッチにおいて、前記Ｖ Ｃ層における着信セルを橋渡しする前記手段、及び前記ＶＰ層から前記ＶＣ層ま で橋渡しする前記手段は、 −多数のＶＣ−ＰＤＵを保持し得る多数のＦＩＦＯであって、各ＦＩＦＯが前 記ＶＰ層におけるそれぞれの送出仮想パスに関連されている前記多数のＦＩＦＯ と、 −ＶＣ層マルチプレクサ手段と、 −複数の値を記憶する多数の位置を備えたＶＣ−テーブルと を備え、各位置がその関連する値の意味を表す修飾子に関連され、前記値が前記 ＶＣ層における橋渡しを表す新しいＰＲＩ−値、ＶＰＩ−値及びＶＣＩ−値か、 又は前記着信セルのＰＲＩ−値及びＶＰＩ−値に関連された前記セル収集ＦＩＦ Ｏに対するポインタであり、同一のＶＰＩ−値を有する所定の組の多数のＶＣ− ＰＤＵが前記ＦＩＦＯに既に記憶されたか、又は前記入力ＦＩＦＯに対して後の 時間に到達するかを表すことを特徴とする回路エミュレーテッドＡＴＭスイッチ 。 24．請求項２３記載の回路エミュレーテッドＡＴＭスイッチにおいて、前記マ ッピング装置は、 前記着信セルのヘッダ及びそのユーザ・データ部のトラッキングを保持するよ うに、かつ前記ＰＲ層、ＶＰ層及びＶＣ層における前記マルチプレクサ手段と共 に、前記メイン・マルチプレクサ手段を制御する前記セレクタ制御に対する制御 情報を提供するように、前記入力バッファ手段に一時的に記憶した着信セルの前 記ヘッダから、前記着信セルを形成しているオクテット数を読み出し、かつ前記 入力バッファ手段から前記出力バッファ手段へ転送されたオクテット数をカウン トするセル・サイズ・カウンタと、 ＶＰ−ＰＤＵセルの数をカウントするＶＣ−ＰＤＵカウンタと を備えていることを特徴とする回路エミュレーテッドＡＴＭスイッチ。 25．各ローカル・アクセス装置は、セルのＰＲＩ−値、ＶＰＩ−値及びＶＣＩ −値を引き離し、そのそれぞれの行き先ユーザに対して着信セルのタイム・スロ ットに含まれているユーザ・データを手渡し、かつフレーム指向ベースによりタ イム・スロット・シーケンスを再確立させるセル分解装置を備えていることを特 徴とする回路エミュレーテッドＡＴＭスイッチ。 26．請求項２５記載の回路エミュレーテッドＡＴＭスイッチにおいて、前記セ ル分解装置は、 −ＰＲ−テーブル手段と、 −ＶＰ−テーブル手段と、 −ＶＣ−テーブル手段と、 −前記アクセス装置に接続されているユーザの数に対応した位置の数を備えて いるタイム・スロット・ストア手段と、 −タイム・スロット・カウンタ手段と を備え、前記ＰＲ−テーブル手段は複数の位置を備え、前記各位置は前記位置と 関連された前記ＶＰ−テーブル手段に対するポインタを記憶し、前記ＶＰ−テー ブル手段はある値を記憶する複数の位置を備え、前記各位置はその関連する位置 に記憶した値の意味を識別する修飾子と関連されており、前記値は、前記入力バ ッファ手段における前記セルがＶＣ層ユーザ・データを含む場合に前記タイム・ スロット・ストアに対して少なくとも一つの読み出しアドレスを表すか、又は前 記入力バッファ手段における前記セルがＶＣ−ＰＤＵセルを備える場合に前記Ｖ Ｐ−テーブル位置に関連された前記ＶＣ−テーブル手段に対するポインタを表し 、前記指示されたＶＣ−テーブル手段は複数の位置を含み、その各位置に、前記 入力バッファ手段におけるセルのタイム・スロット・ユーザ・データを記憶すべ き前記タイム・スロット・ストアに対する書き込みアドレスを記憶し、前記タイ ム・スロット・カウンタは前記タイム・スロット・メモリ位置に記憶したユーザ ・データを読み出してフレーム指向ベースにより配置させることを特徴とする回 路エミュレーテッドＡＴＭスイッチ。

Claims (1)

1. 【特許請求の範囲】 １．層プロトコル・モデルを用いて回路エミュレーテッドＡＴＭスイッチにお ける複数の同期転送モード・セルをスイッチングする方法であって、フレーム指 向ベースに基づいて前記回路エミュレーテッドＡＴＭスイッチに前記各セルを送 出し、かつ前記各セルがヘッダ及びペイロードを備え、前記ヘッダが前記セルに ついての詳細を記憶する複数のビットから形成された複数のフィールドを備え、 前記ペイロードがそれぞれ１オクテットを備えてユーザ・データを搬送する複数 のタイム・スロットを備えた前記方法において、前記スイッチは物理媒体を介し て転送されるセルに所定数のタイム・スロットを割り付け、前記セルがＰＲ−Ｐ ＤＵセルと参照され、前記所定数がセルのパケット化時間を短縮するように、一 組の数から選択されることを特徴とする方法。 ２．請求項１記載の方法において、前記複数のセルは、最低の層から最高の層 への順に、物理ルート層（ＰＲ層）、仮想チャネル層（ＶＣ層）及び回路接続層 （ＣＣ層）を備えた層プロトコル・モデルを用いて、それらの送出源からそれら の行き先へ転送され、 前記ＰＲ層におけるセルはＰＲ−プロトコル制御情報（ＰＲ−ＰＣＩ、ＰＣＩ と略記する。）及びユーザ・データ部に更に分割されるＰＲ−プロトコル・デー タ・ユニット（ＰＲ−ＰＤＵ）を備え、 前記ＶＰ層におけるセルはＶＰ−プロトコル制御情報部（ＶＰ−ＰＣＩ、ＶＰ Ｉと略記する。）及びユーザ・データ部に更に分割されるＶＰ−プロトコル・デ ータ・ユニット（ＶＰ−ＰＤＵ）を備え、 前記ＶＣ層におけるセルはＶＣ−プロトコル制御情報部（ＶＣ−ＰＣＩ、ＶＣ Ｉと略記する。）及びユーザ・データ部に更に分割されるＶＣ−プロトコル・デ ータ・ユニット（ＶＣ−ＰＤＵ）を備え、 前記ＶＰ−ＰＤＵはＰＲ層における前記ユーザ・データ部であり、 前記ＶＣ−ＰＤＵは前記ＶＰ層における前記ユーザ・データ部であり、 前記ＣＣ層におけるセルはＶＰ層におけるユーザ・データ部を形成する前記複 数のタイム・スロットを備え、 前記セルは前記ＰＲ層、ＶＰ層及び前記ＶＣ層のそれぞれに形成された仮想パ スに沿って転送される ことを特徴とする方法。 ３．請求項３記載の方法において、前記ＰＲ−ＰＤＵのサイズは４、８、１２ 、１６、２０、５６及び６０オクテットを備えた組から選択されることを特徴と する方法。 ４．請求項３記載の方法において、前記ＶＰ−ＰＤＵのサイズは３、６、１０ 、１４及び１８オクテットを備えた組から選択されることを特徴とする方法。 ５．請求項４記載の方法において、前記ＶＰ−ＰＤＵのサイズは２、５、１３ 及び１７オクテットを備えた組から選択されることを特徴とする方法。 ６．請求項５記載の方法において、前記ＣＣ−ＰＤＵのサイズは１、４、８、 １２及び１６オクテットを備えた組から選択されることを特徴とする方法。 ７．請求項６記載の方法において、ＶＰ層に同一のパスを共有する少なくとも ２つのセルの前記ＶＣ−ＰＤＵは、ＶＰ−ＰＤＵセルにユーザ・データとして記 憶されることを特徴とする方法。 ８．請求項７記載の方法において、前記ＶＰ−ＰＤＵセルのユーザ・データは 、サイズ４、８、１２、１６及び２０オクテットのいずれかを有するＰＲ−ＰＤ Ｕセルにおけるユーザ・データとして記憶されることを特徴とする方法。 ９．請求項８記載の方法において、同一の仮想パスＶＰ、又は同一のＡＴＭ− 接続用のＶＰ／ＶＣを共有する少なくとも２つのセルの前記ＶＣ−ＰＤＵは、Ａ ＴＭセルの４８オクテット・ペイロードに記憶されることを特徴とする方法。 10．請求項９記載の方法において、ＶＣ−ＰＤＵを記憶した前記ＡＴＭセルは 、５６又は６０オクテットのサイズを有するＰＲ−ＰＤＵセルにおけるユーザ・ データとして順次記憶されることを特徴とする方法。 11．請求項５記載の方法において、前記ＶＣ−ＰＤＵは、前記共通のＶＰ層パ スの遠方端において、前記複数のタイム・スロットから取り出され、かつそれぞ れの行き先に再び導かれることを特徴とする方法。 12．請求項１に記載の方法を実行する回路エミュレーティングＡＴＭスイッチ ・ノードであって、前記スイッチ・ノードは、入力ポート及び出力ポートを有す る中央スイッチと、複数のローカル・アクセス・スイッチと、前記複数のローカ ル・アクセス・スイッチに接続されたローカル・アクセス装置と、フレーム指向 のタイム・スロット・バスにより前記各ローカル・アクセス装置に接続された複 数のユーザとを備え、各ユーザは連続するフレームに所定の位置を有するタイム ・スロットと関連され、前記アクセス装置は回路エミュレーションに関する基本 原理によりセルにおいて接続されたそのユーザから複数の着信タイム・スロット をカプセルに入れるセル組み立て手段と、着信セルの複数のタイム・スロットを 分解して前記複数のタイム・スロットの時間関係を再確立するセル分解手段とを 備えた前記回路エミュレーティングＡＴＭスイッチ・ノードにおいて、 前記中央スイッチとアクセス・スイッチとの間に接続された複数のマッピング 装置であって、前記各マッピング装置が、 −着信セルから（ａ）複数のタイム・スロット及び（ｂ）個々のセルの複数のタ イム・スロットに関連され、かつ関連されたその複数のタイム・スロットの送出 源を識別する識別子を取り出す手段と、 −関連されたそれらの識別子と共に取り出された複数のタイム・スロットを各着 信セルよりも大きな新しいセルの複数のタイム・スロットに配置する手段と、 −前記大きなセルを送出する手段と を備えていることを特徴とするスイッチ・ノード。 13．前記セル組み立て装置がタイム・スロット・カウンタと、１フレームにお けるタイム・スロットが存在すると同一位置を備えたタイム・スロット・ストア と、接続データ・レコード及び制御モジュールと、ヘッダを有した複数の着信タ イム・スロットを送出セルに組み立てるマルチプレクサと備えた請求項１２記載 の回路エミュレーテッドＡＴＭスイッチにおいて、 前記タイム・スロット・ストアの各位置は、ユーザ・データをタイム・スロッ トに配置するか否か、及び制御モジュールを呼び出すべきか否かを表示する修飾 子を備え、 前記接続データ・レコード及び制御モジュールは前記セルの記述子を備え、前 記記述子はセルのサイズと、前記タイム・スロット・ストアの読み出しアドレス と、前記セル・ヘッダとを少なくとも表示する ことを特徴とする回路エミュレーテッドＡＴＭスイッチ。 14．請求項１３記載の回路エミュレーテッドＡＴＭスイッチにおいて、前記接 続データ・レコード及び制御モジュールは多数の位置を有するセル記述子テーブ ルを備え、各位置は組み立てるべきセルと同一サイズを有し、２つのメイン部分 を備え、前記第１の部分はセル・ヘッダ・データと、複数の仮想パス層プロトコ ル・データ・ユニットとを含み、前記第２の部分は前記複数のタイム・スロット に配置すべきユーザ・データ用のパターンと、その意味が関連する修飾子により 判断される値とを含むことを特徴とする回路エミュレーテッドＡＴＭスイッチ。 15．請求項１４記載の回路エミュレーテッドＡＴＭスイッチにおいて、前記セ ル記述子テーブルにおける前記位置のユーザ・データ部に記憶された値の内容は 、前記ユーザ・データを記憶すべきタイム・スロット・ストアにおけるアドレス に対するポインタか、又はそのユーザ・データ部が前記ＶＣ−ＰＤＵを含む各セ ルのユーザ・データのサイズより大きい一つのＰＲ−ＰＤＵセルに２若しくはこ れより多くのセルを配置する場合での仮想チャネル識別子（ＶＣ−ＰＣＩ）であ ることを特徴とする回路エミュレーテッドＡＴＭスイッチ。 16．前記中央スイッチが空間スイッチである請求項１２記載の回路エミュレー テッドＡＴＭスイッチにおいて、前記ＰＲ−ＰＣＩ部に含まれるそれらの物理ル ート識別子ＰＲＩにより着信セルを経路指定する手段と、異なるセル・サイズ間 を判別する手段と、前記物理ルート識別子ＰＲＩを、送出セルの行き先を表す新 しいものに変更する手段とにより特徴付けられた空間スイッチであることを特徴 とする回路エミュレーテッドＡＴＭスイッチ。 17．請求項１６記載の回路エミュレーテッドＡＴＭスイッチにおいて、それら の物理ルート識別子により着信セルを経路指定する前記手段は、前記中央スイッ チの各入出力ポートに設けられ、着信セルを経路指定する前記手段は、セル・サ イズ・カウンタと、物理ルート変換テーブルと、制御手段と、マルチプレクサと 、前記スイッチの各出力ポートにおいてセル・サイズ・デコーダとセル・サイズ ・カウンタとを備えていることを特徴とする回路エミュレーテッドＡＴＭスイッ チ。 18．請求項１７記載の回路エミュレーテッドＡＴＭスイッチにおいて、異なる セル・サイズ間を識別する前記手段は、前記着信セルのヘッダからセル・サイズ を読み取るセル・サイズ・カウンタを備えていることを特徴とする回路エミュレ ーテッドＡＴＭスイッチ。 19．請求項１８記載の回路エミュレーテッドＡＴＭスイッチにおいて、前記物 理ルート識別子を送出セルの行き先を表す新しいものに変更する前記手段は、着 信セルの前記物理ルート識別子を送出セルの行き先を表す新しい物理ルート識別 子へ変換する変換テーブルを備えていることを特徴とする回路エミュレーテッド ＡＴＭスイッチ。 20．請求項１２記載の回路エミュレーテッドＡＴＭスイッチにおいて、各マッ パ装置は、 −そのヘッダを解析している間に入力セルを一時記憶する入力バッファ手段と 、 前記ＰＲ層に着信セルを橋渡しする手段と、 前記ＶＰ層に着信セルを橋渡しする手段と、 前記ＶＣ層に着信セルを橋渡しする手段と、 前記ＶＰ層からＶＣ層まで橋渡しする手段と、 メイン・マルチプレクサ手段と、 マルチプレクサ・セレクタ制御手段と、 新しいセルを送出するまで、該新しいセルを一時記憶する出力バッファ手段と を備え、前記新しいセルは少なくとも前記入力バッファ手段におけるセルのユー ザ・データを備えていることを特徴とする回路エミュレーテッドＡＴＭスイッチ 。 21．請求項２０記載の回路エミュレーテッドＡＴＭスイッチにおいて、前記Ｐ Ｒ層に着信セルを橋渡しする前記手段は、ＰＲテーブル手段と、ＰＲ層マルチプ レクサ手段とを備え、前記ＰＲテーブル手段は複数の値を記憶する多数の位置を 備え、各位置はその関連する値の内容を表示する修飾子に関連され、前記値は前 記ＰＲ層における橋渡しを表す新しいＰＲＩ値か、又は高いプロトコル層におけ る前記着信セルの更なる処理を表すＶＰポインタであることを特徴とする回路エ ミュレーテッドＡＴＭスイッチ。 22．請求項２１記載の回路エミュレーテッドＡＴＭスイッチにおいて、前記Ｖ Ｐ層における着信セルを橋渡しする前記手段は、ＶＰテーブル手段と、ＶＰ層マ ルチプレクサ手段とを備え、前記ＶＰテーブル手段は複数の値を記憶する多数の 位置を備え、各位置はその関連する値の内容を表示する修飾子に関連され、前記 値は前記ＶＰ層における橋渡しを表す新しいＶＰＩ値か、又はＶＣ層における前 記着信セルの更なる処理を表すＶＰポインタであることを特徴とする回路エミュ レーテッドＡＴＭスイッチ。 23．請求項２２記載の回路エミュレーテッドＡＴＭスイッチにおいて、前記Ｖ Ｃ層における着信セルを橋渡しする前記手段、及び前記ＶＰ層から前記ＶＣ層ま で橋渡しする前記手段は、 −多数のＶＣ−ＰＤＵを保持し得る多数のＦＩＦＯであって、各ＦＩＦＯが前 記ＶＰ層におけるそれぞれの送出仮想パスに関連されている前記多数のＦＩＦＯ と、 −ＶＣ層マルチプレクサ手段と、 −複数の値を記憶する多数の位置を備えたＶＣテーブルと を備え、各位置がその関連する値の内容を表す修飾子に関連され、前記値が前記 ＶＣ層における橋渡しを表す新しいＰＲＩ値、ＶＰＩ値及びＶＣＩ値か、又は前 記着信セルのＰＲＩ値及びＶＰＩ値に関連された前記セル収集ＦＩＦＯに対する ポインタであり、同一のＶＰＩ値を有する所定の組の多数のＶＣ−ＰＤＵが前記 ＦＩＦＯに既に記憶されているか、又は後の時間に前記入力ＦＩＦＯに到達する かを表すことを特徴とする回路エミュレーテッドＡＴＭスイッチ。 24．請求項２３記載の回路エミュレーテッドＡＴＭスイッチにおいて、前記マ ッピング装置は、 前記着信セルのヘッダ及びそのユーザ・データ部のトラッキングを保持するよ うに、かつ前記ＰＲ層、ＶＰ層及びＶＣ層における前記マルチプレクサ手段と共 に、前記メイン・マルチプレクサ手段を制御する前記セレクタ制御に対する制御 情報を提供するように、前記入力バッファ手段に一時記憶した着信セルの前記ヘ ッダから、前記着信セルを形成しているオクテット数を読み出し、かつ前記入力 バッファ手段から前記出力バッファ手段へ転送されたオクテット数をカウントす るセル・サイズ・カウンタと、 ＶＰ−ＰＤＵセルの数をカウントするＶＣ−ＰＤＵカウンタと を備えていることを特徴とする回路エミュレーテッドＡＴＭスイッチ。 25．各ローカル・アクセス装置は、セルのＰＲＩ値、ＶＰＩ値及びＶＣＩ値を 引き離して、そのそれぞれの行き先ユーザに着信セルのタイム・スロットに含ま れているユーザ・データを手渡し、かつフレーム指向ベースによりタイム・スロ ット・シーケンスを再確立させるセル分解装置を備えていることを特徴とする回 路エミュレーテッドＡＴＭスイッチ。 26．請求項２５記載の回路エミュレーテッドＡＴＭスイッチにおいて、前記セ ル分解装置は、 −ＰＲ−テーブル手段と、 −ＶＰ−テーブル手段と、 −ＶＣ−テーブル手段と、 −前記アクセス装置に接続されているユーザの数に対応した位置の数を備えて いるタイム・スロット・ストア手段と、 −タイム・スロット・カウンタ手段と を備え、前記ＰＲテーブル手段は複数の位置を備え、前記各位置は前記位置と関 連された前記ＶＰテーブル手段に対するポインタを記憶し、前記ＶＰテーブル手 段はある値を記憶する複数の位置を備え、前記各位置はその関連する位置に記憶 した値の内容を識別する修飾子と関連されており、前記値は、前記入力バッファ 手段における前記セルがＶＣ層ユーザ・データを含む場合に前記タイム・スロッ ト・ストアに対する少なくとも一つの読み出しアドレスを表すか、又は前記入力 バッファ手段における前記セルがＶＣ−ＰＤＵセルを備える場合に前記ＶＰテー ブル位置に関連された前記ＶＣテーブル手段に対するポインタを表し、前記指示 されたＶＣテーブル手段は複数の位置を含み、その各位置に、前記入力バッファ 手段におけるセルのタイム・スロット・ユーザ・データを記憶すべき前記タイム ・スロット・ストアに対する書き込みアドレスを記憶し、前記タイム・スロット ・カウンタは前記タイム・スロット・メモリ位置に記憶したユーザ・データを読 み出してフレーム指向ベースにより配置させることを特徴とする回路エミュレー テッドＡＴＭスイッチ。