JPH10511244A - 一定ビット・レート（ｃｂｒ）データに対するａｔｍアダプタ・ポート - Google Patents

Abstract

(57)【要約】 任意のタイプのＣＢＲソース・データがＡＴＭシステムを介して送出できるようにＡＴＭシステムで使用される一定ビット・レート・アダプタ。ＣＢＲデータは、ＡＴＭデータ・セルの１つ以上のワードに変換される。ＣＢＲソースに対するクロック情報およびデータ・タイプ情報もまたＡＴＭデータ・セルのワードに変換される。ワードは、ＡＴＭスイッチの共用されたバッファ・メモリに記憶される。送信が可能である時、ＣＢＲデータを含むＡＴＭデータ・セルがバッファ・メモリから受取られて送出される。かかるＡＴＭデータ・セルが受取られる時、これらデータ・セルが復号されてＣＢＲデータを回復する。

Description

【発明の詳細な説明】 一定ビット・レート（ＣＢＲ）データに対するＡＴＭアダプタ・ポート 関連出願 本願は、１９９１年９月２６日出願の本出願人の係属中の米国特許出願第０７ ／７６６，０６２号「分散ディジタル・スイッチング・ネットワークに対するチ ャンネル割付けシステム（Ｃｈａｎｎｅｌ Ａｌｌｏｃａｔｉｏｎ Ｓｙｓｔｅ ｍ ｆｏｒ Ｄｉｓｔｒｉｂｕｔｅｄ Ｄｉｇｉｔａｌ Ｓｗiｔｃｈｉｎｇ Ｎｅｔｗｏｒｋ）」の一部継続出願である１９９４年５月２５日出願の本出願人 の係属中の米国特許出願第０８／２４９，７９２号「共用バッファ・スイッチン グ・モジュール（Ｓｈａｒｅｄ Ｂｕｆｆｅｒ Ｓｗｉｔｃｈｉｎｇ Ｍｏｄｕ ｌｅ）」の一部継続出願である。各米国特許出願の全体開示が参考のため本文に 援用される。 発明の背景 現在あるＡＴＭ（非同期転送モード）スイッチ装置は、Ｔ１からＯＣ１２まで のリンク速度を網羅している。市販されるＳＡＲチップは、データからＡＴＭセ ルを生成するために用いられ、スイッチのポートへ提供される。これらの機能を 補完するのに一定ビット・レート入力からセルを生成するための方法が必要とさ れる。 Ｔ１またはＥ１のビット・ストリームからセルを形成するチップ（例えば、Ｔ ｒａｎｓｗｉｔｃｈ社のＣＯＢＲＡチップ）が入手可能になりつつあるが、これ らは、１つのＴ１またはＥ１のビット・ストリームが、多くの目的のために満足 できるＡＡＬＩ一定ビット・レート・サービスとして送信されることを前提とす る。 満足し得ないトレードネットＭＸ内には２つのビット・ストリーム、即ち、Ｂ ＲＩＣカードの基本的速度のインターフェースとＭＸ送信リンク自体がある。ま た、スイッチ・チップ・ポートと直列設計のＣＯＢＲＡスタイルのチップの使用 を必要とするのではなく、共用される中央バッファＲＡＭハイウエーにインター フェースすることになるこのような一定ビット・レート・サービスに対して単一 のインターフェース・チップを持つことが更にコスト効率がよくなろう。 本発明の目的は、様々な一定ビット・レート・サービスを、共用中央バッファ ・メモリを用いるＡＴＭスイッチの中央バッファ・データ・バスヘインターフェ ースするためのアダプタ・チップを提供することにある。用語の定義 ＡＡＬ＝ＡＴＭ適合レイヤ ＢＡＣ＝バッファ・アドレス・カウンタ ＢＤＡＳ＝バッファ・ディストリビュータ・アドレス・スタック ＢＲＩＣ＝基本速度インターフェース・カード ＢＲＩ＝基本速度ＩＳＤＮインターフェース ＢＷＢ＝バッファ・ワード・ビン バイト＝８ビットのグループまたはエンティティ；これは通常は、ＰＣＭサ ンプルを通常意味するオクテットとは別のデータを意味する ＣＢＲ＝一定ビット・レート：連続的なビット・ストリームを供給する物理 的接続をエミュレートするためのサービスを識別するのに使用される ＣＯＢＲＡ＝一定ビット・レート・アダプタ（チップ）：Ｔｒａｎｓｗｉｔ ｃｈ社により用いられる商標 ＤＡＣＳ＝ディジタル・アクセス制御スイッチ：Ｔ１ビット・ストリームを それらの構成オクテットに分解し、かつこれらを異なるＴ１ビット・ストリーム に再結合する機構を識別するためＡＴ＆Ｔ社により使用される商標。この動作は 、「グルーミング」として知られ、ＡＴＭにおける恒久的な仮想回路を生成する ことにほぼ相等する ＭＸ＝トレードネットＭＸ；非常に高い性能と信頼性を持つ、音声スイッチ とキー・システムを識別するＩＰＣの商標。 オクテット＝データとＰＣＭサンプルの両方を識別するため意図される８ビ ットのグループあるいはエンティティで、しばしばバイトと同義に用いられる。 ＱＰＳ＝カッド・ポート・スイッチ（チップ）；ＡＴＭスイッチを構成する のに用いられる１組のチップの１つ。 ＴＤＭ＝時分割マルチプレックス ＶＣ＝仮想接続：仮想経路識別子と仮想回路識別子の両方を含む。発明の概要 ＡＴＭスイッチは、中央バッファ・メモリに対する１組のポートによる時分割 アクセスの使用に基くことができる。到来するセルは、バッファ・メモリにおけ るバッファ・スペースに割当てられ、一連の４オクテット・ワードへ書込まれ、 １ワードは到来ポートへ割当てられた各タイム・スロットごとに転送される。同 様に、送出セルは、そのバッファから送出ポートによってこのポートによるタイ ム・スロットのアクセスごとに一時に１つの４オクテット・ワードずつ取出され る。 このようなスイッチに対するチップ・セットは、カッド・ポート・スイッチ・ チップ（ＱＰＳ）と、カッド・ポート・チップの送出ポートを供するインテリジ ェントＦＩＦＯチップと、バッファ制御およびＶＣ変換制御チップとからなって いる。所与のスイッチにおけるＱＰＳチップおよびポートの数は選択可能であり 、従ってインターフェース・アダプタ・カードがおそらくは２つのＱＰＳチップ を用いて構成される。１つ以上のポートが、本発明によるＣＢＲアダプタに関し て出入りするセル伝送のため用いられ、チップにおける他のポートは、一定ビッ ト・レート・セルの組立て／分解チップ、あるいはデータ・セルの組立て／分解 のためのＳＡＲチップに対してインターフェースするため使用することもできる 。 ポート・チップと直列のＣＢＲセル組立て／分解チップの使用は、システムに 対して余計なコストを付加する。本発明によるＣＢＲアダプタは、中央バッファ ・メモリに対して直接インターフェースされて、更なるコスト効率的な構成を提 供する。 出力リンクに対して直接接続されて、結果的に一時に１つのセルを供するＣＢ Ｍチップは、チャンネル当たり１つのセルかあるいはＴＤＭビット・ストリーム からのチャンネル・シーケンスを含む全てのセルに対する１つのＶＣを供するよ う設計されるＡＴＭフォーラムからのＡＡＬ１仕様を満たすことに限定される。 全てのＡＡＬ１セルは、（４７のＰＣＭオクテットと残りのタイム・スタンプ・ オクテットで）充填されるように規定されており、このことはコンパクトＰＣＭ を用いるセル当たり１つのチャンネルの場合に４７のチャンネルの遅延（即ち、 略々６ｍｓ）を意味し、従って圧縮されたＰＣＭチャンネルに対しては比例的に 長い遅れを意味する。基本速度のＰＣＭビット・ストリームの場合は、現在は規 格がなく、従ってより大きな８ビットのＰＣＭチャンネルを持つ工業所有権のあ るビット・ストリームの場合は、いずれのフォーマットも満足し得ない。 従って、セルが常に充填されない工業所有権のあるセル・フォーマットに対す る機会を提供する必要がある。更に、ＴＤＭビット・ストリームの各部を異なる ＶＣを持つ多数の異なるセルへ置くことができることが有利となろう。これは、 セル・バッファＴＤＭバスに直接インターフェースするアダプタ・ポートを持た せることにより本発明によって達成される。このような手法により、ＴＤＭビッ ト・ストリームからの連続する３２ビット・ワードを異なるセル・バッファへ「 分散書込み」スタイルで配置すること、更には多数の異なるＴＤＭストリームか らのワードでセルを形成することさえも可能となろう。このことは、セルを分解 してＤＡＣＳスタイル機能を実施するように異なる順序で異なる内容で再組立て するように更に拡張されよう。図面の簡単な説明 上記の目的および特徴は、下記の如き図面を含む以降の明細書において記述さ れるように達成される。 図１は、共用バッファ・メモリおよびＣＢＲ（一定ビット・レート）アダプタ ・チップを有するＡＴＭスイッチのブロック図、 図２は、ＣＢＲアダプタ・チップの詳細を示すブロック図、 図３は、バイト指令フォーマットを示す図、 図４は、カッド・ポート・チップに対する動作サイクルの表、 図５は、ＣＢＲ（一定ビット・レート）チップに対する動作サイクルの表、 図５Ａは、ＡＡＬ１ ＳＡＲ ＰＤＵフォーマットの図、 図５Ｂは、構造データＣＳ−ＰＤＵの図、 図６は、ＡＴＭ反射スイッチを用いる通信ネットワークを示す図、 図７は、ＡＴＭ形式の通信スイッチング・ネットワークを示す図、 図８は、電話システムとＡＴＭネットワーク間にインターフェースされた本発 明によるＣＢＲアダプタ・チップを示す図、 図９は、チャンネルの再構成とＡＴＭセル領域におけるスイッチングを提供す る概念を示す図である。望ましい実施例の詳細な記述 図１は、本発明によるＣＢＲ（一定ビット・レート）アダプタ・チップを含む 共用バッファ・メモリＡＴＭスイッチを示すブロック図である。ＡＴＭ（非同期 転送モード）データ・セルは、ＡＴＭ到来ポート１ないしＮを介して受取られる 。ＡＴＭデータ・セルは、４８のデータ・オクテット（バイト）に加えて、とり わけ宛て先および優先順位を示すヘッダを含んでいる。到来するセルのヘッダは 、ＨＡＬ（ヘッダ分析ロジック）で翻訳されて適切な優先順位および送出ポート を決定する。ＢＭＬ（バッファ管理ロジック）が、バッファ・メモリにおける自 由アドレスを見出し、自由メモリー・アクセスに到来するＡＴＭセルのデータ部 分を記憶し、このアドレスを適切なＡＴＭ送出ポートＮ−１ないしＭにおける適 切なＦＩＦＯ（先入れ先出し）レジスタに記憶する。送出ポートが伝送のため自 由である時、最も高い優先順位のアドレスと対応するデータ・セルがバッファ・ メモリから取出され、適切なヘッダと共にアセンブルされ、送出される。データ は、３２ビットのデータ・バスを介して一連の４オクテット・ワードでバッファ ・メモリに関して出入りするよう転送され、このワードはポートに割当てられた タイム・スロットごとに１つずつ転送される。 ＡＴＭの到来および送出ポートに加えて、図１に示されたスイッチは、到来す る直列ＴＤＭ対ＣＢＲセル・アダプタと、送出ＣＢＲセル対直列ＴＤＭアダプタ とを含む。本発明によるこれらのアダプタについては、図２において更に詳細に 記述され、バッファ・メモリに格納しかつバッファ・メモリから受取ったデータ ・セルを再びＣＢＲデータへ変換するため、ＣＢＲデータをＡＴＭフォーマット へ変換するため用いられる。 本発明によるアダプタ・チップの機能ブロック図の概要は図２に示される。こ のチップは、Ｍｉｔｅｌ ＳＴバス、Ｔ１、Ｅ１、ＩＳＤＮ一次速度、および可 能ならばＴ３およびＥ３を含まなければならない様々な直列ＴＤＭリンクに対し てインターフェースしている。これらについては、以下において更に詳細に述べ る。 入力ポート（ＡＴＭに対する回線）においては、回線クロックは最初に抽出さ れ、次いで、外から提供されなければ、フレームの初めを抽出するために用いら れねばならない。これらは共に、必要に応じて、ＡＡＬ１に対する残余のタイム ・スタンプを生じるため基準クロックと関連して用いられる。 各回線に対する回線入力ストリームは、関連する整合バッファ（Ａ）と、直並 列バッファ（Ｂ）へ読出される時、４つのポートからの全ての回線データがフレ ーム整合されることを保証するため用いられる関連する回線同期パルスとに書込 まれる。カウンタ・リセット信号は、指令カウンタと整合バッファから取出され たフレームの初めの両方をリセットする。 ４つの入力ポートがあるが、同期のためのフレーム整合バッファの長さのゆえ に、２つのみがＥ３またはＥ３入力をサポートするように装備される。これにつ いては、以下において更に詳細に論述される。 回線データは、直並列バッファ（Ｂ）にオクテットでアセンブルされる。これ らのバッファは２オクテットの深さであり、その結果前のオクテットが用いられ る前に新たなオクテットをアセンブルすることができる。２番目のオクテットが 完了する前に最初のオクテットを用いそこなうと、エラー条件の警報が生じる。 ４つのオクテット・グループは、バイト指令スタックからの指令の方向で１組 の３２のバッファ・ワード・ビンにアセンブルされる。バッファ・ワードが一杯 であると、これは、書込まれるべきワード・バッファと対応するセル・バッファ ・アドレス・スタックにおけるセル・バッファ・アドレス・カウンタを用いてセ ルの要求位置へ書込まれる。 バイト指令スタックにおいては、１つのフレームにおけるバイトまたはオクテ ットのシーケンスが整合バッファにおいてアセンブルされるので、バイト・ディ ストリビュータがレジスタＣにロードされるべき次のバイトのソースを決定し、 バッファ・ワード・ビン内の選択されたバイトの宛て先を決定する。 レジスタＣを充填するための３つのソースは、（１）直並列バッファＢ、（２ ）残余タイム・スタンプ発生器、および（３）バイト指令スタック自体である。 バイト指令スタックにおけるワードは、アダプタ・チップの入力の半分の動作を 制 御する１組の命令または指令を含むプログラム・ファイルとして働く。これらの 命令に対するフォーマットが、図３に示される。 バイト通信スタックにおける指令は、ＴＤＭビット・ストリームから到来する オクテットをセルにアセンブルするために用いられる。これは、次の２つのステ ップで行われる。即ち、 （１）最初に、バッファ・ワード・ビンにおいてオクテットが４つのオクテッ ト・ワードにアセンブルされる。この指令を行うため、指令スタック内からの「 リテラル」か、あるいは入力ストリームか残余タイム・スタンプ・カウンタから のオクテットに対するＯＰコード０００かのいずれかを用いて、各ビンにおける 各オクテットに対するソースを選択する。３２のワード・ビンがある。この指令 タイプの実行は、関連するポートの直並列バッファが新たなオクテットを完了す るとただちに生起する。 （２）一杯のビンは次に、ＯＰコード００１を用いてセルに置かれ、これが中 央バッファ・メモリにおいて要求されたセル・バッファのアドレス・カウンタを 選択する。３２のこれらアドレス・カウンタが存在することになる。 指令は、マイクロプロセッサのポートを介してロードされるチップ内のスタッ クに保持され、あるいは外部の指令スタックに保持される。これらは、指令が実 行できる早さでアクセスされる。 リテラルは、音声の無信号、ゼロ、あるいはあるものが以下に識別される目的 のための記号の如き値を含むことができるバイトである。 アドレス・カウンタ・レジスタはそれぞれ、アドレス・カウンタと、宛て先の セル・ヘッダを含むレジスタの両方を含む。セル・カウンタのセットは、セル・ バッファの選択に対するバッファ・ワードの分散書込みを可能にし、その結果多 数のポートが様々な宛て先に対するセル生成を巧妙にする。アドレス・カウンタ はそれぞれ、ＯＰコード０１０を含む指令を用いてスイッチ到来トランスレータ が新たなバッファ・スペースを割当てさせるために用いられるカウンタと関連す るＶＣアドレスを含む。これらセル・ヘッダの値は、マイクロプロセッサ・ポー トを介してロードされる。 後に続くセルのアセンブルの分散書込みの性質のゆえに、セルはＡＴＭリンク ・ ソースからのセルと同じ順序では完了されない。これは、下記の２つの結果を有 する。即ち、 （１）送出セルのバッファ・アドレスは、セルが完了するまで解放されず、さ もなければ、送出リンクが不完全なセルを送出しようとする。 （２）新たなバッファ・アドレスに対する要求は、切換えサイクルにおける充 分に規定された位置ではなく、バーストで生じ得る。 ＡＴＭ入力ポートおよび出力ポートにおける通常の動作シーケンスが図４に示 される。ＣＢＲポートに対しては、セルがそれ以上進まないのでヘッダを読出す 出力ポート動作は何の意味も持たず、従って、新たなヘッダは必要とされない。 これらサイクルの１つは、ちょうど完了したセルの到来ヘッダを読出すために使 用され、その結果出力ポート・セットは、このセルがその時完了するのでセル・ ポインタＦＩＦＯへ送るためＨＡＬロジックにより再び生成されて、送出される 。これが、第１の結果に対処する。 第２の結果に対処するためには、前記ポートに対するサイクル数が図５に示さ れるように倍加される。これが、前には僅かに１つであった新たなヘッダを要求 するための４つの機会を許容する。使用されない機会は、カッド・ポート・チッ プの通常のポートにおける無効セル到達を有する以上に異ならない。 前には１つに過ぎなかった新たな送出セルを取出す２つの機会のある可能性は 、送出ポート指令におけるトラフィック・フローおよびＦＩＦＯ使用として用い あるいは無視することができる。 バイト指令スタックにおける指令のシーケンスは、図２に示される指令カウン タを用いてアクセスされる。指令の総数は、サービスされるリンクの種類に依存 し、従って、指令カウンタは、シーケンスの終りに達する時、この目的のための 指令を用いてリセットされねばならない。 ＡＡＬ１セルに対するＡＴＭフォーラムにより指定されるセルに対するフォー マットは、図５Ａおよび図５Ｂに示される。 指令シーケンスは、供されるデータ・フォーマットと実施されるべき機能に依 存する。直列構成のＴＤＭビット・ストリームがセルヘ変換されつつあるならば 、１つの奇偶数のセル・シーケンスを供するのに充分な長さの指令ストリームで 充 分となろう。しかし、切換えが行われるならば、指令シーケンスは、最初のセル における最初のユーザ場所におけるフレームの初めから開始するのに充分な長さ でなければならず、かつこの一致が再び生じるまで継続しなければならない。 各場合に、クロックとフレームの境界情報の両方にアクセスするので、シーケ ンス番号およびポインタ値が残りのタイム・スタンプのロジック・ブロックによ って生成される。 幾つかの事例が、下記の表１に示される。即ち、 ４つのポートがあり、非切換え操作に対しては各ポートが１２７の指令を必要 とするので、内部の指令スタックは５１２の場所の長さとなる。招来の切換え要 求に対して充分な余地を残しておくため、シーケンス・カウンタは６４Ｋの指令 、即ち、１６ビットをアドレス指定する能力を持つことになる。 セル・バッファ・アドレスを供給するために、インテリジェントＦＩＦＯチッ プにより供される４つの出力ポート（ＡＴＭから回線まで）がある。あるいはま た、このチップにおける全てのポートに対して僅かに１つの優先レベル（ＣＢＲ に対しては優先順位１）しかないので、少量のセル・バッファ・アドレスＦＩＦ Ｏがこのチップに含まれる。 １つのポートが１つを要求して１つのセル・バッファ開始アドレスを供給する ことができる時は常に、バッファ・アドレス・カウンタ（ＢＡＣ）がセルの取出 しのため用いられる。このセルは、全切換え転送速度で前記ポートに対して「１ つのセルＦＩＦＯ」に置かれる。この転送速度が直列ポートがそれを除去し得る 速度よりはるかに早いので、１つのＢＡＣで全ての出力ポートを供する。外部リ ンクの速度に対して通常予期されるものの２倍ものポート時間スロットが存在す ることになり、その結果１つのＢＡＣで用をなし得るはずである。 セルＦＩＦＯにおける４オクテット・ワードが更にバイト・ディストリビュー タ・アドレス・スタック（ＢＤＡＳ）に置かれ、次に更にＢＤＡＳにおけるアド レスに従って分配される。あり得る宛て先は、 （１）クロックおよび残りのタイム・スタンプ機能、 （２）スイング・フレーム・バッファ、および （３）充填バイトに対する「ビット・バケット」 である。これらの値は、マイクロプロセッサ・ポートを介してロードされる。 別のモードでは、充填バイトは残りの３バイトをスイング・バッファに置くた めに用いられる。指令構造は、入力ポートに対するものに類似し、再び内部スタ ックに対して５１２の場所と６４Ｋの外部指令に対するアドレス指定容量がなけ ればならない。 ＣＢＲ仮想接続のためのＡＡＬ１サービスがＴ１、Ｅ１、Ｔ３およびＥ３、お よび５２Ｍｂ／秒より低い他の速度に対して提供されねばならず、ＡＴＭフォー ラム仕様に従うことになる。サービスＥ３に対しては、ＢＤＡＳは正確な番号が 定められる少なくとも１０２４の場所を必要とする。パターンが８セルごと、即 ち３８４バイトごとに反復するので、Ｔ１およびＥ１に対してはこのサイズで充 分である。使用される正確な数は、最後の場所にカウンタのリセット・ビットを 置くことによって決定されることになる。残りのタイム・スタンプ発生器がタイ ム・スタンプと、保護ビットを持つセル・シーケンス番号およびポインタ・バイ トを提供することになる。 本発明によるＣＢＲアダプタは、ＡＡＬ１仕様には従わないインターフェース を供することができる。このようなインターフェースは、例えば、ＩＳＤＮ基本 速度接続のためのＭｉｔｅｌ ＳＴバスであり、金融社会において用いられる特 殊な直結回線通信ネットワークに生じる内部通信リンクは、しばしば「トレーダ ・ターレット（ｔｒａｄｅｒ ｔｕｒｒｅｔｓ）」と呼ばれる。このようなトレ ーダ・ターレット製品の一例は、米国特許第５，２５５，２６４号「多重回線電 話通信のための分散制御スイッチング・ネットワーク（Ｄｉｓｔｒｉｂｕｔｅｄ Ｃｏｎｔｒｏｌ Ｓｗｉｔｃｈｉｎｇ Ｎｅｔｗｏｒｋ ｆｏｒ Ｍｕｌｔｉ −ｌｉｎｅ Ｔｅｌｅｐｈｏｎｅ Ｃｏｍｍｕｎｉｃａｔｉｏｎｓ）」において 全 体的に記述された商業ＭＸ製品である。 Ｍｉｔｅｌ ＳＴバスのデータが完全に送信されたものとすれば、ＡＡＬ１で の送信のためにＥ１フォーマットを用いることが可能である。しかし、Ｍｉｔｅ ｌバス構造により含まれる種々の４バイトの基本速度グループは、幾つかの異な る宛て先へ分散できなければならない。これを達成する次の３つの可能な方法が ある。即ち、 （１）Ｅ１フォーマット形式を用いて全ての宛て先へ多重キャストすることが できる。これは、１．５フレームごとに１０セルまで使用し、関連するＢＲＩグ ループをピックアウトするのに宛て先においてＭｉｔｅｌスイッチ・チップを使 用することを必要とする。このため、遠端部におけるスイッチをセットアップす るプロセッサを必要とし、送信機端部から制御することは困難である。 （２）宛て先ごとのセルを構成して、送出前に充填するためこのセルを待機す る。これは、各方向において１．５ｍｓまでの遅延を生じ、隣接するＳＴフレー ムではないがそのように見えるゆえに、宛て先においてアンパックすることが困 難となる。動作がしばしば緊急を要するので、余分な３ｍｓの迂回遅延もまた不 都合である。 （３）フレームごと宛て先ごとに１つのセルを送出し、要求されるＢＲＩグル ープのみを含み、セルの残りを空のままにする。これは、おそらくはフレームご とに１０セルを使用し、このためトラフィック密度を増大するが、２５ＭＨzの リンクでは問題にならない。後者の方式は、最小限の装備を使用し、制御が最も 容易であり、従って推奨される試みである。従って、各ＢＲＩＣは２つのＳＴバ スを含み得、おそらくは１０の宛て先がそれぞれ１つのＢＷＢを使用して、セル の残りを充填バイト・スタックからのブランクで充填する。クロックの管理を定 めるべきである。 ＡＴＭシステムに対するＭＸタイプのトレーダ・ターレットに対する１つの構 成例が図６に示され、第２の例が図７に示される。 両方の場合、ＭＸネットワークとＡＴＭネットワーク間のインターフェースは 区分スイッチを残すリンクにある。これらのリンクは通常は光ファイバであり、 ８ＫＨzのフレーム速度におけるチャンネルごとに３０ビットの３２チャンネル を含み、７．６８ＭＨzのリンク速度を生じる結果となる。各スイッチ内部では 、チャンネルごとに２４ビットのフレーム当たり３２チャンネルを与える５：４ のコード変換が存在する。 スイッチ経路のセットアップ・アルゴリズムおよびトラフィック分配の性格は 、区分スイッチから反射スイッチへの各リンクがシステムにおけるそれぞれの他 のセクションを宛て先とするチャンネルを含むことを保証する最大のトラフィッ ク容量をもたらす。これらのチャンネルは、通常はこれらチャンネルを特定セク ションのスイッチ宛て先にまとめるように反射システムにおいて再構成される。 内部チャンネルのこのような再構成は、現在はＡＴＭコミュニティでは考えられ ず、従って所望の結果を達成するには標準でない試みがなされねばならない。本 発明の望ましい実施例によるアダプタを用いてこれを達成する次の２つの方法が ある。 即ち、 （１）特定の宛て先区分スイッチに対するチャンネルをこの宛て先に直接向け られるセクションへ集めること。 （２）オプション１における如くセルにチャンネルを集めるが、更に図７にお けるようにセルを選択された宛て先に対する特定のＡＴＭリンクへ向けること。 あるいはまた、ＡＴＭにおけるチャンネルの再構成を、図６に示されるように反 射スイッチに代わるものとして提供することもできる。 ＭＸとのＡＴＭインターフェースに対する主な要求は、現在ある内部ネットワ ーク経路管理機構と妥協することなく区分して全体的に分散できるスイッチを提 供することである。考える必要のある経路管理機構は、会議と、クロックと、経 路のセットアップである。 会議に関しては、ＭＸにおいて用いられる会議技術がＡＴＭネットワークの切 換えノードでサポートできないことは明らかであるが、一定ビット・レート接続 に対する遅延が充分に一定であるので、現在のエコー打消し技術がインターフェ ース・カードにおけるＤＳＰの遅延バッファの制約まで会議を依然としてサポー トすることになる。 このことが妥当しなければ、各セクションの装置が会議アイランドとならねば ならない。このことは、各リンクにおいて打消すネットワーク・エコーを必要と し、従って、各対の入出力リンクがアダプタ・チップにおけるディジタル信号プ ロセッサにより供されるならば、非常に有益となろう。このことはまた、アダプ タ・チップのＭＸ側にブリッジ・ポートの提供を必要とし、これが幾つかの論理 的問題を生じるおそれがある。 クロックについては、ＭＸはＭＸ装置の全体を網羅する分散クロック・システ ムを有する。ＭＸが全域に分散されるならば、下記の３つの可能性のうちの１つ を必要としよう。即ち、 （１）クロックは、到来リンクから取出され、ＭＸクロックのソースとして用 いられる。 （２）クロックは、到来リンクから取出され、残りのタイムスタンプ機構に対 する基準クロックとして用いられる。 （３）リンク・インターフェースは、Ｔ１の処理と同様に、即ち、各セクショ ンとＡＴＭネットワークに接続されたその近傍間の制御されたスリップを有する 弾力的なバッファ機能を提供することによって、取扱うことができる。 経路のセットアップについては、ＭＸとＡＴＭネットワーク間のインターフェ ースが図８に示される。ＭＸ経路セット指令はチャンネルにおいて運ばれ、（留 保されたＯＰコードの１つを用いて）ＢＤＡＳからの宛て先としてマイクロプロ セッサ・ポートへ送られる。そこで、この指令はＭＸコントローラと類似する方 法でコントローラ・プロセッサによって分析され、適切な新たな値がＢＤＡＳに 置かれる。 商業装置においては、ＭＸチャンネルは３オクテットを占める。従って、１つ の充填バイトを付加することが便利であり、その結果１つのチャンネルがＢＷＢ をアダプタ・チップに充填することになる。 ＭＸリンクをエミュレートして、これにより基本スイッチ経路制御を保持する ため、仮想ＭＸ接続が３つのＡＴＭセルにより表わされる。これらのセルは、同 じ３つのバッファからＭＸフレーム時間ごとに送られることになる。その結果、 第３のバッファとセルが半分充填される状態となる。 現在のＭＸ経路セット指令がそれまで空であるチャンネルに現れ、マイクロプ ロセッサ・ポートへ送られることになる。そこで、この指令がマイクロプロセッ ロセッサ・ポートへ送られることになる。そこで、この指令がマイクロプロセッ サにより集めることができ、このマイクロプロセッサがＭＸコントローラと類似 する経路指定動作を行い得る。 先に述べた機構の結果として、ＴＤＭビット・ストリームの各部を異なるＶＣ を有する多数の異なるセルへ置くことが可能である。これは、本発明によれば、 アダプタ・ポートをセル・バッファのＴＤＭバスへ直接インターフェースするこ とにより行われる。このような技術により、ＴＤＭビット・ストリームからの連 続的な３２ビット・ワードを異なるセル・バッファへ「分散書込み」スタイルで 置くことができ、更には多数の異なるＴＤＭストリームからのワードでセルを構 成することさえも可能となり、このことは図９に示される。これは更に、セルの ディスアセンブルおよびＤＡＣＳスタイル機能を実施するため異なる順序で異な る内容でのセルの再アセンブルへ拡張することもできる。 本発明によるアダプタ・チップに対する近似的なゲート・カウントおよびピン アウトが下記の表２に示される。 各機能に対する示唆された構成の記述は、前記表に示されたゲート評価にそっ て以下に行う。 フレーム割付けバッファは、サービスされるべき最大構成の要素、即ち５，５ ９２ビットを含むＴ３フレームにおいて予期されるほどの数のビットを有するシ フト・レジスタからなる。第１のポートは、同期目的のためのマスターであり、 従って、少数の、例えば８つの場所を必要とするに過ぎないが、他は１フレーム の全長を必要とする。Ｔ３フレームの長さのゆえに、装置のポート２のみがこの サイズのバッファを必要とし、ＭＸは残りの２ポートのサイズを示すことが許さ れる。この結果、１ポートが８ビット、１ポートが５５９２ビット、および２ポ ートが７６８ビットとなり、割付けバッファにおける合計が７１３６ビットとな る。また、直並列バッファへ出力するよう選択するためフレーム内の位置を選択 が可能なフレーム・ビット・カウンタおよびデコードがなければならない。シフ ト・レジスタおよびデコードは、ビットあたり５ゲート相等で行うことができる 。 直並列バッファは、直入れ並出し間シフト型の２つの８ビット・レジスタから なる。ビットあたり６ゲートで１６ビットとなり、ポートあたり９６ビットを生 じる。 クロック抽出および同期回路は、それぞれ約２００ゲートを用いることになる 。 残余タイム・スタンプ・ブロックは、２つの機能、即ち、クロックの比較とポ インタ生成を含む。このクロック比較は１００ゲート程度であり、ポインタはビ ットあたり１０ゲートで合計約２５０ゲートとなる１３ビット・カウンタを含ま なければならない。 指令カウンタは、ビットあたり１０ゲートで１６０ゲートとなる１６ビット・ カウンタである。 バイト指令スタックは、それぞれ１６の５１２ワードに、１６ビットへの動作 デコードを加えたものと規定された。スタック・ワードは、カウンタからのデコ ードでビットあたり４ゲートを要求する。機能デコードは、ビットあたり１６ゲ ートを要求し、合計は５１２×１６×４＋１６×１６＝約３４０００となる。 バッファ・ワード・ビン内には、ビットあたり４ゲートで３２ビットの３２ワ ードが存在する。 アドレス・カウンタはそれぞれ、４ビット・カウンタと縦続された１２ビット ・レジスタを有する。このレジスタは、ビットあたり４ゲートで推定され、ビッ トあたり８ゲートのカウンタはカウンタあたり合計１１２ゲートとなる。３２の カウンタがあり、合計約３６００ゲートとなる。 ヘッダ・レジスタは、アドレス・カウンタごとに１つずつ割当てられる。これ らレジスタは、それぞれビットあたり４ゲートで３２ビットを含み、合計約４１ ００ゲートとなる。 データおよびアドレス・バッファは、中央セル・バッファ・プールへアクセス するため設けられる。各々はデータに対しては３２ビット、アクセスに対しては １６ビットを要求し、ビットあたり５ゲートで４８ビット、合計でそれぞれ２４ ０ゲートとなる。 １セルＦＩＦＯは、ワードあたり３２ビットで１２ワードを保持する。このＦ ＩＦＯは、約４５０ゲートを必要とする。 レジスタＤは、ビットあたり５ゲートの３２ビット・レジスタであり、約２０ ０ゲートとなる。 バイト分配スタックは、３３０００ゲートのバイト指令スタックと類似する。 プログラム可能カウンタは、約１６０ゲートの指令カウンタと同じである。 スイング・フレーム・バッファは、弾力に富むバッファ機能を提供できるよう に各ポートごとにバッファする２つの完全フレームを提供し、あるいは、ＭＸの 場合は、フレームはディストリビュータ指令に従った順序外にオクテットを置く ことにより多数のセルからアセンブルされる。従って、ＭＸの２フレームはポー トあるいは与えられ、これは６．２Ｍｂ／秒より低い全ての速度に対して充分で あるはずである。各対のスイング・バッファは、１５３６ビット、即ち約１６０ ０ビットを必要とする。これらバッファは、ビットあたり４ゲートを必要とし、 スイング・バッファ対あたり４８００ゲートとなる。 残余タイム・スタンプは、約３５０ゲートの到来ＲＴＳに対してはＰＬＬなら びに等価回路を含むことが予期される。 バス・サイクル・シーケンサ（図２には示されない）を付設することができ、 各ビットあたり１つの２入力ＡＮＤゲートに、１６ビットのカウンタおよび幾つ かの諸ゲートを加えたものを含む２つの３２ビット・レジスタからなっている。 これらは、略々相等する複雑さのチップあたり回路におけるポートあたりである 。これらレジスタはそれぞれビットあたり５ゲートで８０ビットを必要とし、イ ンスタンスあたり４００ゲートとなる。 下表（表３）は、おおよそのピン・カウントを項目化するものである。 当業者には明らかなように、本発明の範囲内で多くの望ましい実施例がある。 例えば、出力および入力の直列ポートを一緒にループすることにより、仮想時間 ／スペース・スイッチを形成することができる。これは、ＤＡＣＳが実ＴＤＭ回 路における実チャンネルを再分配する同じ方法でＤＢＲ仮想回路で運ばれるチャ ンネルの再分配を可能にする。本発明は、請求の範囲において更に詳細に規定さ れる。

Claims (1)

1. 【特許請求の範囲】 １．ＡＴＭスイッチに対する一定ビット・レート（ＣＢＲ）アダプタにおいて、 複数のＣＢＲソースからデータを受取る手段と、 前記ＣＢＲソースをＡＴＭデータ・セルの１つ以上のワードにアセンブルする 手段と、 基準クロック情報とＣＢＲデータ・タイプ情報をＡＴＭデータ・セルの１つ以 上のワードにアセンブルする手段と、 ＡＴＭスイッチに対する共用バッファ・メモリと、 記憶されたＣＢＲデータを含む記憶されたＡＴＭデータ・セルを形成するため 前記ワードを前記共用バッファ・メモリに記憶する手段と、 前記記憶ＡＴＭデータ・セルを受取り、該データ・セルを送出する手段と、 を備えた一定ビット・レート・アダプタ。 ２．共用メモリのＡＴＭスイッチに対する一定ビット・レート・アダプタにおい て、 複数のＣＢＲソースからデータを受取る手段と、 前記ＣＢＲソース・データをＡＴＭデータ・セルの１つ以上のワードにアセン ブルする手段と、 基準クロック情報とＣＢＲデータ・タイプ情報とをＡＴＭデータ・セルの１つ 以上のワードにアセンブルする手段と、 ＡＴＭスイッチに対する共用バッファ・メモリと、 記憶されたＣＢＲデータを含む記憶されたＡＴＭデータ・セルを形成するため 前記ワードを前記共用バッファ・メモリに記憶する手段と、 前記記憶されたＡＴＭデータ・セルを受取り、該データ・セルを送出する手段 と を備えた一定ビット・レート・アダプタ。 ３．ＣＢＲデータを含む受取られたデータ・セルを復号してＣＢＲデータを回復 する手段を更に備える請求の範囲第１項記載のＡＴＭスイッチに対する一定ビッ ト・レート・アダプタ。 ４．ＣＢＲデータを含む受取られたデータ・セルを復号してＣＢＲデータを回復 する手段を更に備える請求の範囲第２項記載の共用メモリＡＴＭスイッチに対す る一定ビット・レート・アダプタ。 ５．本明細書に開示された全ての個々の特徴。