JPH10504437A - 差動バスを介してデータを伝送するシステム - Google Patents

Abstract

(57)【要約】 本発明は、デュプレックス信号により差動バスを介してデータを伝送するシステムに関するものである。このシステムは、妨害がないだけでなく、種々の簡単なエラー、すなわち二つのラインのうちの一つのみに影響を及ぼすエラー又は差動バスラインが短絡されるエラーが生じるときに、信頼性が減少してもデータを伝送することができるという利点を有する。このために、両ラインにより複数のコンパレータが種々のしきい値を有するようになり、これにより、発生するエラーのタイプを確立することができ、その後回復されたデータ信号を得る必要があるコンパレータの出力に応じて決定することができる。

Description

【発明の詳細な説明】 差動バスを介してデータを伝送するシステム 本発明は、共通の第１ライン及び共通の第２ラインを介して相互接続した複数 のステーション間で２値データを伝送する２値データ伝送システムであって、前 記第１ラインが低電位を有するとともに前記第２ラインが前記２値データのうち の一方の論理値に対する高電位を有し、他方では前記第１ラインが高電位を有す るとともに前記第２ラインが前記２値データのうちの他方の論理値に対する低電 位を有し、前記２値データの論理値を、データ出力部に出力するために少なくと も一つのラインの電位から取り出す２値データ伝送システムに関するものである 。 データを伝送するこのようなシステムに用いられるラインは、差動バスとしば しば称される。その理由は、伝送された２値データの論理値が、差の符号を考慮 した二つのライン上の電位差によって表されるからである。このような差動バス は、外部の電磁気的な妨害の影響が二つのラインの電位にほぼ同様な影響を及ぼ すという利点を有し、その結果これら電位差はほぼ同一のままである。この結果 、非常に信頼性のあるデータ伝送となる。さらに、電位の遷移の際に二つのライ ンから出された電磁気的な妨害は互いに十分補償される。 差動バスを介して相互接続された複数のステーションを具えるシステムは、二 つのラインに特に機械的な負荷が課される状況でしばしば使用され、その結果こ れらシステムは損傷されやすい。この状況の一例は、自動車両におけるこのよう なシステムの使用である。さらに、二つのラインは、少なくとも一部が接地され た金属素子に非常に近接して延在する。 欧州サーチレポート第0529602 号は、ラインのうちの一つが妨害されても信号 を受信し及び評価することができる受信回路を開示している。このために、三つ のコンパレータが用いられ、これらコンパレータの各々には、カウンタ及びＡＮ Ｄゲートが連続する。一つのコンパレータは、二つのライン上の信号を互いに比 較し、これにより妨害のない場合に作動し、それに対して、他の二つのコンパレ ータは、各ライン上の信号を固定されたしきい値と比較し、ラインのうちの一つ が妨害されている場合には、他方のラインの信号のみを評価することができる。 カウンタは、関連のＡＮＤゲートを駆動するとともに持続時間が予め設定された 時間周期を超える場合にはコンパレータのハイの出力信号の通過を抑制するタイ マとして作用する。ＡＮＤゲートには選択回路が続き、その出力部は、一つのコ ンパレータの信号を発生させた場合すなわちラインが妨害されない場合に二つの ライン間の信号差の評価を行うこのような出力信号を発生させ、それ以外の場合 には他のコンパレータの出力信号をその出力部に発生させる。所定のラインの障 害及び信号の場合、ＡＮＤゲートのブロックが遅延されるとともに障害の発生に 応答して選択回路の切替動作が行われるために、ある信号は消失し、すなわち評 価されず、その結果、全メッセージを繰り返す必要がある。 したがって、本発明の目的は、伝送の信頼性が低い場合に、二つのラインのう ちの少なくとも一つに所定のダメージを与えうる場合でもデータ損失なくデータ 伝送を行うことができる、冒頭で説明した種類のシステムを提供することがであ る。 この目的は、少なくとも一つの第１ステーションに少なくとも一つの第１コン パレータを設け、この第１コンパレータを、前記第１ライン上の電位を前記第２ ライン上の電位から減算するとともにこの減算によって形成された差が第１のし きい値を超える場合に前記第１コンパレータの出力部を介して第１の値の出力信 号を出力するために、両方のラインに結合し、電位の遷移が二つのラインのうち の一つのみに発生するとともに他方のラインが前記２値データの一方の論理値に 対応する電位を有する場合、前記第１コンパレータの出力信号がその値を変える ように前記第１のしきい値を選択したことを特徴とする２値データ伝送システム によって達成される。 二つのライン上の電位差を形成するだけでなくこの差を所定の第１のしきい値 と比較するコンパレータを用いる結果、伝送されたデータ信号を、二つのライン のうちの一つが妨害された場合にこのコンパレータの出力部に再発生させる。既 知のように、いずれのステーションもラインに信号を供給しない場合ライン上の 電位が２値データのうちの一方の論理値に相当するように、各ラインを、抵抗を 介して低電位又は高電位に接続しており、好適にはこれら抵抗を各ステーション に設けているので、遮断されたラインはほぼ規定された電位を有し、その結果遮 断されたラインをデータの伝送に用いることができない。本発明によって採用さ れたステップのために、一つのラインのみの遮断により、データ伝送が妨害され ない。第１ラインと接地金属素子との間の接続、すなわち第１ラインの接地短絡 によってもデータ伝送が妨害されない。 上記障害、特に二つのラインのうちの一つの遮断を、最もあり得る障害と考え ることができる。しかしながら、他の障害も起こりうる。特に、第２ラインが、 接地金属素子と接触するおそれがあり、二つのラインが互いに短絡するおそれが ある。このような場合でもデータ伝送を原理的に可能にするために、本発明の一 例は、前記第１ステーションの各々に第２コンパレータを設け、この第２コンパ レータを、前記第１ラインの電位が第２のしきい値より低い場合に前記第２コン パレータの出力部に前記第１の値の出力信号を発生させるために前記第１ライン に結合し、第１の遅延時間を有する第１遅延部を介して前記第１コンパレータの 出力部に結合した第１メモリを設け、この第１メモリをスイッチに結合し、この スイッチは、前記第１コンパレータの出力部の出力信号が前記第１の遅延時間に 対応する時間周期の間前記第１の値を連続的に有する場合、前記データ出力部を 、前記第１コンパンレータの出力部から前記第２コンパレータの出力部に切り替 えるようにしたことを特徴とするものである。 しかしながら、これらの障害の場合、妨害のないデータ伝送を、障害の発生す る瞬時に行うことができない。必要な切替を行うためには所定の時間周期が要求 される。この理由は、クロック信号の同時の伝送がないデータ信号の伝送を、ク ロック信号がデータ信号から得られるように、すなわち全てのステーションに対 して付与されるように行う必要があるからである。このために、通常のデータ信 号の障害を数クロック周期後に識別できるようにする複数の相違するコード（例 えば、ＮＲＺ変調）が存在する。この場合、遅延時間を短く選定して、切替を迅 速に行うことができるようにする。しかしながら、他のコードの場合、データ信 号の論理値が連続的な信号によって形成され、受信端のクロック発生器に同期す るためにのみ信号遷移を用いるので、同一の論理値の連続的なデータが、信号遷 移なく一定の信号を形成する。この場合、特別な符号化ステップにより、同一の 論理値の連続的なデータの数が最大値を超えないようにする。この場合、第１遅 延時間を、最低伝送周波数の最多の連続的な同一データの持続時間より長く選定 する必要がある。後者の二つの障害のうちの一つが信号遷移すなわち二つのライ ン上の電位遷移の直後に生じる場合、第１遅延時間中伝送されるデータはその後 ほとんど消失する。しかしながら、大抵の場合には、これは、障害が発生する際 に伝送されるデータブロックの伝送を繰り返すことによって補償される。その理 由は、例えば、受信器は、妨害のないデータブロックの受信に応答しないからで ある。 可能である場合には、データ伝送中の障害の除去により妨害が生じないことが 望ましい。例えば、機械的な衝撃によりラインのうちの一つの接続による接触が 弱くなり、又は二つのライン間の接地された短絡が現れなくなるために、障害が 消失するようにすることができる。最初の三つの障害に対しては、消失及び出現 はデータ伝送それ自体にはほとんど影響を及ぼさない。このような障害が消失し た後のみ信頼性が高くなる。最後の二つの障害が消失すると、メモリを再び切り 替える。しかしながら、ライン上の短い時間の妨害信号が頻繁にメモリに切り替 えられるのを防止するために、前記第１ステーションの各々の第１メモリを、第 ２の遅延時間を有する第２遅延部を介して前記第１コンパレータの出力部に結合 し、前記第１コンパレータの出力部上の出力信号が前記第２の遅延時間に相当す る時間周期の間前記第１の値を有しない場合、前記データ出力部を前記第２コン パレータの出力部から前記第１コンパレータの出力部に切り替えるように、前記 第１メモリが前記スイッチを切り替えるようにする。 したがって、妨害信号によって第１メモリが通常状態に頻繁に切り替えられな いようになる。 多くの場合、上記システムの全てのステーションがそれ自体の電源を具えず、 又はいずれのステーションもそれ自体の電源を具えない。その代わりに、データ 伝送用の二つのラインに並列に少なくとも一つの他のラインを設け、このライン は電源電圧を搬送し、低い作動電圧を、第１及び第２ラインを駆動するためにス テーションの電気回路を作動させる各ステーションで電源電圧から得る。障害に より第１又は第２ラインが第３ラインに接触して関連のラインの電位が電源電圧 に等しくなるおそれがある。このような場合でも妨害のないラインを介してデー タ伝送を行うことができるようにするために、本発明の他の例は、これらステー ションに属する前記第１ステーションの各々に、第３、第４及び第５コンパレー タを設け、前記第３コンパレータを、前記第２ライン上の電位が第３のしきい値 を超える場合に前記第３コンパレータの出力部に前記第１の値の出力信号を発生 させるために、前記第２ラインに結合し、前記第４コンパレータを前記第１ライ ンに結合するとともに、前記第５コンパレータを前記第２ラインに結合し、前記 第４及び第５コンパレータの各々は、関連のコンパレータに結合したライン上の 電位が作動電圧と電源電圧との間の値の第４のしきい値を超える場合には、前記 第４コンパレータ及び第５コンパレータの出力部の各々に第２の値の出力信号を 発生させ、第２及び第３メモリを設け、これらメモリの各々は、第１入力部、第 ２入力部及び出力部を具え、前記第２メモリの第１入力部を前記第１コンパレー タの出力部に接続し、前記第２メモリの第２入力部を前記第４コンパレータの出 力部に接続し、前記第３メモリの第１入力部を前記第５コンパレータの出力部に 接続し、前記第３メモリの第２入力部を、第３の遅延時間を有する第３遅延部を 介して前記第５コンパレータの出力部に接続し、前記第３コンパレータの出力部 を前記データ出力部に結合するために、前記第２メモリの出力部を前記スイッチ に結合し、前記第３メモリの出力部を、前記第２コンパレータの出力部を前記デ ータ出力部に結合するために前記スイッチに結合したことを特徴とするものであ る。 第４及び第５コンパレータは、二つのラインのうちの一つが高作動電圧に対し て短絡しているか否かをすぐに検出することができる。第１ラインの場合、この ような短絡の影響により、このラインが、少なくとも２値データ信号の第２の論 理値に相当する電位を連続的に搬送するように作動し、第１コンパレータは、第 １の値の出力信号を連続的に発生させる。したがって、この場合、データ出力部 を、作動できると仮定された第２ライン上の信号を評価する第３コンパレータの 出力部に結合する。しかしながら、第２ラインが電源電圧に対して短絡した場合 、この電位と損傷のない第１ライン上の電位との間の差が負の方向に非常に大き いので、第１コンパレータのしきい値を超えるようなことがなく、第１コンパレ ー タの出力部の信号が第１の値と仮定されるようなことがない。したがって、この 場合、データ出力部を、損傷がないと仮定される第１ライン上の電位を評価する 第２コンパレータの出力部に結合する。短時間の妨害信号が原因の不作動を防止 するために遅延素子を介してメモリの入力部に対応するコンパレータの出力部を 結合することも有効である。 一般に、障害にもかかわらずデータ伝送を差動バスの二つのラインのうちの一 つで行うことができるということは十分ではない。このような障害を、このよう な状況に対し、障害表示出力部を介して信号送信して、障害を除去する必要があ る。最初の三つの障害の場合を除けば、障害に応答して、メモリは切り替えられ 、その出力信号を障害検出に用いることができる。しかしながら、最初の三つの 障害に対して、追加の障害検出が必要である。このために、本発明の他の例は、 前記第１ステーションの各々に第１及び第２カウンタを設け、これらカウンタの うちの各々は、計数入力部、リセット入力部及び計数出力部を具え、両カウンタ の計数入力部を、前記第１コンパレータの出力部に結合し、前記第１カウンタの リセット入力部を前記第２コンパレータの出力部に結合し、前記第２カウンタの リセット入力部を前記第３コンパレータの出力部に結合し、両カウンタの計数出 力部及び前記メモリの出力部を、前記障害表示出力部に結合したことを特徴とす るものである。したがって、各カウンタは、第１コンパレータの出力部の信号遷 移の数を計数し、このような信号遷移の各々に障害のない場合、第２コンパレー タの出力部及び第３コンパレータの出力部に関連の対応する信号遷移が存在し、 その結果、カウンタは、初期位置を超えて計数することができない。しかしなが ら、二つのラインのうちの一つが妨害される場合、対応する第２又は第３コンパ レータの出力部に信号遷移が存在せず、その結果、関連のカウンタは、障害信号 が発生する障害位置に到達する。 少なくとも、受信のみでなくデータを送信することができるステーションにお いて、各ラインを、関連のスイッチを介して、２値データの他方の論理値の電位 に結合する。さらに、障害のない場合には２値データの前記他方の論理値を伝送 するために二つのスイッチを閉じる駆動回路を設ける。しかしながら、障害があ る場合、例えば、ラインのうちの一つを、他の論理値に対応する電位から逸脱し た電圧に接続した低インピーダンスとし、この逸脱は、順次の伝送中データを受 信すると検出され、関連のスイッチは、この電位とラインが接続された電圧との 間に短絡を確立する。これにより、電力損失が大きくなり、かつ、システム又は 少なくとも数個のステーションに給電する電源の負荷が大きくなる。この状況を 回避するために、少なくとも複数の障害の場合に関連のスイッチを閉じるのを防 止する駆動回路を構成する。 既に説明したように、二つのラインの各々を、各抵抗を介して、ライン上の２ 値データの一方の値を規定する他の電位又は他の電圧に接続する。一方のライン が２値データの他方の値に相当する電圧に対して短絡し、電源電圧に対して短絡 し、又は他方のラインに対して短絡される障害の場合、関連の抵抗又は両抵抗に 電流が連続的に流れ、この電流により、電力損失が増大し、システムの電源の負 荷が増大する。この状況を回避するために、好適にはスイッチを、各ステーショ ンの両抵抗に直列接続し、これらスイッチを所定の障害の場合には開く。コンパ レータ又はこれらコンパレータに続くメモリの出力信号を、スイッチを駆動する ために簡単に用いることができる。 制限された電力のシステム、例えば自動車両で用いられるようなバッテリー給 電システムにおいて、例えば各ステーションの回路の主要部をスイッチオフする ことによって電力消費を十分減少させる待機状態をステーションに設けることが 有利である。しかしながら、この状態のラインは、ライン上の電位変動によって ステーションをアクティブ状態にできるようにするために、アクティブ状態と同 一電位を有する必要がある、すなわち、ラインを、抵抗を介して対応する電位に 接続する必要がある。障害の場合に電力損失が増大することは大きな問題であり 、その結果所定の障害に対して、関連の抵抗を完全に切り離す必要がある。この ために、待機状態でアクティブにするとともに抵抗に直列のスイッチを制御する 少なくとも二つの他のコンパレータを設ける。 本発明はまた、本発明によるシステムに用いるステーションに関するものであ る。 本発明の実施の形態を、図面を参照して以下詳細に説明する。図面中、 図１は、複数のステーション及びそれらのライン接続を具えるシステムを線図 的に示し、 図２は、ステーションの主要部のブロック図を示し、 図３は、二つの障害検出回路のうちの一つのブロック図を示し、 図４は、他の障害検出回路のブロック図を示し、 図５は、データ出力部及び終端抵抗の制御を示し、 図６は、待機状態のステーションの回路図を示し、 図７は、待機状態の他の障害検出回路を示す。 図１は、三つのライン１１，１２及び１３を介して相互接続した三つのステー ション１，２及び３を示す。ライン１３をこの場合高電圧に接続し、個々のステ ーションは、それに収容された電気回路の作動電圧をこの電源から得る。ライン １１及び１２は、データが伝送される差動バスを構成する。 ステーション２を更に詳しく示すが、明瞭のためにステーション１及び３を省 略する。ライン１１を、抵抗１４及びスイッチを介して接地する。ライン１２を 、抵抗１５及び他のスイッチを介して、ステーションのライン１３の電源電圧か ら獲得した作動電圧Ｖ_cに接続する。通常閉じられた二つのスイッチの機能を後 に詳細に説明する。さらに、ステーション２は、二つのスイッチ６及び８を共に 駆動する制御装置５を具え、スイッチ６はライン１１を作動電圧Ｖ_cに接続し、 それに対してスイッチ７はライン１２を接地する。スイッチ６及び７が開くと、 ライン１１は抵抗１４を介して低電位を搬送し、ライン１２は抵抗１５を介して 作動電圧Ｖ_cを搬送する。これは同時に、伝送すべき２値データ信号の一方の論 理値に対応する。他方の論理値を伝送すべき場合、制御ユニット５は両スイッチ ６及び７を閉じ、その結果ライン１１は高電位を搬送するとともに、ライン１２ は低電位を搬送する。したがって、ステーション１〜３の各々は、ライン１１及 び１２を介してデータを伝送する。その結果、スイッチ６及び７が開いた場合の ライン１１及び１２の状態すなわち電位を後に劣勢状態と称し、スイッチ６及び ７が閉じた場合の状態を優勢状態と称する。 接地し及び作動電圧Ｖ_cに接続する代わりに、二つの電圧間の差が十分大きい 状態である間は、ライン１１及び１２を、スイッチを介して接地電圧より僅かに 高い電圧に接続するとともにＶ_cより僅かに低い電圧にそれぞれ接続することが できる。 図２は、ステーションのライン１１及び１２を介して伝送したデータを評価す る回路を示す。ライン１１及び１２の両方を、ライン１１及び１２の電位差を形 成する第１コンパレータ２１に接続する。より正確に説明すると、それは、ライ ン１１の電位からライン１２の電位を減算し、適切な符号の差を第１のしきい値 と比較する。両方のライン１１及び１２が劣勢状態の場合にのみ低出力信号がラ イン３１に発生するようにこのしきい値を選択する。ライン３１を、障害のない 場合及び所定の障害の場合にライン３１をデータ出力部４０に切り替えるマルチ プレクサ２９に接続する。ライン３１を、後に詳細に説明する二つの障害検出回 路２６及び２７にも接続する。 ライン１１を、このラインの電位をしきい値と比較するコンパレータ２２にも 接続し、このしきい値を、誤差を考慮した、ライン１１の優勢電位及び劣勢電位 との間の値とする。コンパレータ２２は、ライン１１の電位がしきい値を超える と、ライン３２上にハイの信号を発生させる。ライン３２を、所定の障害の場合 にはこのラインをデータ出力部４０に接続する回路２９と、障害検出回路２６と に接続する。 ライン１１を他のコンパレータ２４にも接続し、このコンパレータ２４は、こ のライン上の電位を、図１の回路の作動電圧と高い電源電圧との間の電圧値とを 比較し、ライン１１上の電位が作動電圧を超えるとライン３４に信号を発生させ る。ライン３４を、下側の障害検出回路２７に接続する。 同様に、ライン１２をコンパレータ２３にも接続し、このコンパレータ２３は 、このライン上の電位を、優勢電位と劣勢電位との間の値のしきい値と比較する 。コンパレータ２３は、ライン１２の電位がしきい値より下のときライン３３上 にハイの信号を発生させる。ライン３３を、上側の障害検出回路２６と、後に詳 しく説明するような所定の障害の場合にこのラインをデータ出力部に接続する回 路２９とに接続する。 ライン１２を、コンパレータ２５にも接続し、このコンパレータ２５は、ライ ン１１の電位に対するコンパレータ２４の場合と同様に、このラインの電位を、 作動電圧と高い電源電圧との間の値のしきい値と比較する。コンパレータ２５の 出力ラインを、下側の障害検出回路２７にも接続する。ライン１３の高圧電源の 代わりに個別のステーションに作動電圧が直接供給される場合、ライン１２と作 動電圧との間の短絡により、ライン１２が遮断され、それもそのように処理する ことができる。 上側の障害検出回路２６は、ライン１１が接地電圧に対して遮断され又は短絡 された場合、出力ライン３６ａ上に障害信号を発生させる。ライン１２が遮断さ れた場合、障害信号をライン３６ｂ上に発生させる。 二つのライン１１及び１２が互いに短絡された場合、ライン１２が接地電圧に 対して短絡された場合、又はライン１１が電源電圧に対して短絡された場合、下 側の障害検出回路２７は、出力ライン３７上に信号を発生させる。この場合、障 害信号をライン３８上にも発生させる。ライン１２を電源電圧に対して短絡させ た場合障害信号をライン３９上に発生させる。 ライン３６ａ，３６ｂ及び３７上の全ての障害信号を、結合素子３０によって 結合して、障害表示出力部４１を経る出力とする。 ライン３７〜３９を優先回路２８にも接続する。その理由は、所定の障害の場 合、複数のラインがハイの信号を搬送するにもかかわらず、回路２９が明白な制 御信号を要求するからである。ライン３８は最高プライオリティを有する。ライ ン３９は次に最高のプライオリティを有し、ライン３７は最低プライオリティを 有する。このような優先回路２８の構成は一般に既知である。ライン３７〜３９ の信号を、ライン３７ａ〜３９ａのプライオリティに従って表す。 回路２９は、図１のステーション２に示したようなスイッチも含み、このスイ ッチは、ライン１１に接続した抵抗１４を接地し、ライン１２に接続した抵抗１ ５を作動電圧Ｖ_cに接続する。 ライン３７ａ〜３９ａの信号を、図１のスイッチ６又は７の駆動をブロックす るのにも用いることができる。例えば、ライン１１又は１２がライン１３の電源 電圧に対して短絡される場合、スイッチ６又は７の駆動により、電源電圧と接地 電圧又は作動電圧との間の接続を確立する。スイッチのスイッチオン抵抗に対す る短絡抵抗の比に依存して、高い電力損失がそれに生じる。したがって、ライン ３８ａ上の信号（電源電圧に対するライン１１の短絡）により、スイッチ６の駆 動をブロックする。同様に、ライン３７ａ上の信号（ライン１１に対して短絡し たライン１２）又はライン３９ａ上の信号（電源電圧に対して短絡したライン１ ２）は、スイッチ７の駆動をブロックする。スイッチ７が重要でない場合、すな わちライン１２が接地電圧に対して短絡されたがスイッチ７の駆動のブロックが この場合不都合でない場合、ライン３７ａ上にも信号が発生する。それに対して 、ライン１１が接地電圧に対して短絡されてい場合、ライン３６ａ上に信号が発 生し、高い電力損失がスイッチ６に生じ、その結果このスイッチは、この障害の 場合にはスイッチオフする必要もある。しかしながら、ライン３６ａ上の信号は 、ライン１１が遮断された場合にも生じ、この場合、スイッチ６を更に駆動して 、この障害の除去を直接識別しうるようにする。ライン１１のこれら二つの障害 を区別しない場合、更にコストが要求され、ライン１１を接地電圧に対して短絡 させる際にスイッチ６の駆動をブロックする必要がない。 図３は、図２の障害検出回路２６の構成を更に詳しく示したものである。それ は、二つのカウンタ５１及び５４と、二つの微分回路５２及び５５と、二つの計 数メモリ５３及び５６とを含む。カウンタ５１及び５４の計数入力部を、共にラ イン３１に接続する。微分器５２の入力部をライン３２に接続し、微分器５２は 、ライン１１上の信号の遷移が原因でライン３２上に信号縁が生じた場合短時間 の出力信号を出力し、微分器５２からの信号は、カウンタ５１を初期位置にリセ ットするとともに計数メモリ５３を静止状態に設定する。微分回路５５は、ライ ン３３から信号を受信し、ライン１２上の遷移に応答してライン３３上に生じる 信号遷移に基づいて、カウンタ５４を初期状態にセットするとともに計数メモリ ５６を静止状態に設定する短時間の出力信号を発生させる。 ライン１１又は１２が遮断された場合、信号遷移がライン３１上に生じたまま であり、それら遷移を二つのカウンタ５１及び５４によって計数する。しかしな がら、遮断されたラインに依存して、対応する信号遷移がライン３２又はライン ３３上に発生せず、その結果、関連のカウンタ５１又は５４は、リセットされず に、計数メモリ５３又は５６がセットされる計数に到達する。したがって、障害 信号は対応するライン３６ａ又は３６ｂに発生する。計数メモリ５３及び５６を 用いる代わりに、カウンタが対応する計数に到達する際にカウンタによって更な る計数をブロックすることもできる。障害が消失され又は除去された場合、セッ ト状態の計数メモリ又はブロックされたカウンタは自動的にリセットされる。そ の理由は、この場合信号縁がライン３２及び３３の両方に再び発生するからであ る。 図２の障害検出回路２７の構成を、図４に更に詳しく示す。それは、三つのメ モリ６１，６２及び６３を具え、これらメモリの各々を、二つの交差結合したＮ ＯＲゲートで構成し、ＮＯＲゲートの他の入力部は、メモリの入力部を構成する 。しかしながら、明瞭のために、この構成をメモリ６１に対してのみ示す。他の 、いわゆるＲ−Ｓフリップフロップを用いることもできる。 上側のメモリ６１の入力部を、第１遅延部６４を介してライン３１に接続する 。ライン３１が、第１遅延部の遅延時間より長い連続的な時間周期中ハイの信号 を搬送すると、遅延部６４の出力はハイとなり、ハイの信号が出力ライン３７上 に発生する。この持続するハイの信号は、障害が原因で二つのラインのうちの一 つが継続的に優勢である場合、ライン３１上に現れる。二つのラインが互いに短 絡された場合このようになる。その理由は、この場合、二つのラインが任意の瞬 時に同時に劣勢状態とならず、ライン３１上の信号がローとならないからである 。したがって、遅延部６４の遅延時間を、同一値の最多伝送データの最長持続時 間より長くする必要がある。 このような障害が取り除かれるとともに両方のライン１１及び１２が劣勢状態 の場合にライン３１上に信号が現れる場合、メモリ６１は、インバータ６５及び 他の遅延部６６を介して再びリセットされ、この遅延部６６を、メモリ６１の下 側の入力部に接続し、ライン３７上の信号をローにする。遅延部６６は、障害の 場合に短い間の妨害信号によってメモリ６１の不都合なリセットを防止するよう に作用する。 メモリ６２の一方の入力部を、遅延部６７を介してライン３４に接続し、他方 の入力部を、遅延部６６に接続する。これら二つの遅延部は、好適にはほぼ同一 の遅延時間を有する。ライン１１が電源電圧に対して短絡されると、ハイの信号 がライン３４上に現れ、遅延部６７の遅延時間より長い時間周期の間この信号が 持続する場合、メモリ６２はセットされ、ハイの信号がライン３８上に発生する 。 この状態をライン１１の優勢状態とし、この状態が持続する間、信号遷移がライ ン３１上に発生せず、その結果メモリ６２はセットのままである。メモリがリセ ットされるのは、障害が除去されるとともに信号がライン３１上に再び現れた後 のみであり、その結果ライン３８上の信号は再びローとなる。しかしながら、メ モリ６２のリセットを、インバータ（図示せず）を介したライン３４上の信号に よって実現することもできる。 遅延部６８を介して、メモリ６３の一方の入力部を、ライン１２が電源電圧に 対して短絡された場合にハイの信号を搬送するライン３５に接続する。この短絡 の持続時間が遅延部６８の遅延時間より長い場合、好適には遅延部６７及び６６ の遅延時間にほぼ等しい場合、メモリ６３はセットされ、ハイの信号がライン３ ９上に現れる。 メモリ６３の他方の入力部を、他の遅延部６９及びインバータ６０を介してラ イン３５に接続する。遅延部６９の遅延時間は、十分長く、後に詳細に説明する 全体に亘るシステムの待機状態中の状況に依存する。この待機状態中、障害が存 在しない場合でも、ライン１２上に作動電圧より高い電位が生じ、その結果メモ リ６３は待機状態では常にセットされる。しかしながら、この状態ではデータ伝 送が行われず、障害信号も評価されない。 図５は、図２の回路２９の構成をより詳しく示す。既に説明したようにライン １２が接地電圧又はライン１１に対して短絡された場合に信号を搬送するライン ３７ａを、ＯＲゲート７１の入力部及びＯＲゲート７２の入力部に接続する。ラ イン７９上のＯＲゲート７２の出力信号によりスイッチ７３が開き、したがって ライン３１とデータ出力部４０との間の接続が遮断され、その結果データ出力部 ４０の信号はもはや図２のコンパレータ２１から得られない。ＯＲゲート７１は 、スイッチ７４を閉じる信号をライン７８上に発生させ、その結果ライン３２は データ出力部４０に接続され、したがってデータ出力部の信号は、図２のコンパ レータ２２から得られる。さらに、ライン７８上の信号により、抵抗１５を介し てライン１２を作動電圧Ｖ_cに接続するスイッチ７７を開く。したがって、ライ ン１２を接地電位に対して短絡させる場合、抵抗１５を介して作動電圧から電流 が連続的に消失せず、又は、ライン１２がライン１１に対して短絡された場合、 両 ライン上の劣勢電位を高く上昇させることができない。抵抗１５及び非常に高い 値の抵抗１７を介したライン１２と作動電圧Ｖ_cとの間の接続のみとなり、ライ ン１２は、障害を除去した後、規定されていない電位を仮定しない。 ライン１１を高い電源電圧に対して短絡した場合に信号を搬送するライン３８ ａを、ＯＲゲート７２の入力部にも接続し、その結果この場合ライン３１とデー タ出力部４０との間の接続も遮断される。さらに、ライン３８ａ上の信号は、ラ イン３３をデータ出力部４０に接続するスイッチ７５を駆動し、スイッチ７６を 開いて、ライン１１が抵抗１４を介してもはや接地されないようにし、したがっ て抵抗１４を流れる不所望な電流を回避する。ライン１１は、抵抗１４及び非常 に高い値の抵抗１６の直列接続を介して接地されているだけである。これを、ラ イン１２並びに抵抗１５及び１７の直列接続に対して説明した場合と同一の理由 で行う。抵抗１６が最初に接地されているのが原因で、電源に対するライン１１ の短絡が非常に低いインピーダンスであるとともに、ライン１１に接続した全て のステーションに分圧が生じる場合、ステーションのコンパレータ２４のしきい 値電圧の誤差が原因でこれらコンパレータのうちの一つのみが切り替えられると ともに抵抗１６を切り離し、ライン１１の電圧がハイとなるように分圧変化する 。その結果、少なくとも一つの他のステーションでは、コンパレータ２４が作動 され、切り離された抵抗１６の同一状態を全てのステーションが有するまで、こ のステーション等の抵抗１６を切り離す。ライン１１と電源電圧との間の短絡が 高抵抗であると仮定する場合悪影響が生じ、その結果、少なくとも一つのステー ションのコンパレータ２４は逆方向に作動される。この場合も、全てのステーシ ョンは連続的に同一状態を仮定する。いずれの場合も、上記影響のためにある種 のヒステリシスが生じる。 ライン１２が高い電源電圧に対して短絡した場合に信号を搬送するライン３９ ａを、ライン３７ａと同様にしてＯＲゲート７１及び７２の入力部に接続して、 スイッチ７３及び７７を開くとともにスイッチ７４を閉じ、したがって、ライン ３２をデータ出力部４０に接続する。 ライン１１及び１２の状態を、関連のステーションの抵抗１４及び１５によっ てだけでなく、他のステーションの対応する抵抗によっても決定する。 既に説明したような種類のシステムは、高い電圧を搬送するソースが制限され た量のエネルギーのみを含む状況でしばしば用いられる。これは、上記システム が自動車両で用いられる場合特にそうである。したがって、通常伝送モードだけ でなく待機モードも設けたこの種のシステムに対しては、他のステーションから 伝送されたデータは、所定の基準が満足される場合、通常伝送モードに切り替わ る要求として解釈することができる。この切替をプロンプトとも称する。例えば 、予め設定された時間周期中データが送信されない場合、ステーションを非常に 低い電力消費状態、すなわち待機状態に設定することができる。しかしながら、 伝送ラインの制御の下で任意の時間に通常伝送モードに戻すことができる。待機 状態の電力消費をできるだけ少なくすることができる。その理由は、全体に亘る エネルギー消費がシステム中のステーションの数に比例して増大するからである 。 しかしながら、待機状態の所望の最小電力消費は、各ステーションにおいて、 電子回路の作動電圧が高い電源電圧から、すなわち自動車両の場合バッテリから 得られるとともに各ステーションの他の回路のようにこのために要求される電圧 安定回路が待機状態に所望の電流以上の最小電流を必要とすることに矛盾する。 したがって、待機状態において、電圧安定回路は完全にオフに切り替えられて、 作動電圧はもはや存在しない。その結果、待機状態において、ライン１２はもは や各ステーションの抵抗１５を介して劣勢の高電位を受け取らない。これにより 、他のスイッチオフされたステーションに障害が生じるが、例えばスイッチのよ うな局所的な装備によって通常伝送状態に設定されるステーションは、バスの他 のラインを駆動することにより他の全てのステーションをプロンプトすることが できない。両ラインを他のステーションのプロンプトに対して駆動する必要があ る状況は、１ラインに障害がある場合にも他の全てのステーションをプロンプト することができることに基づくものである。 図６は、これら状況において障害のない動作を行うことができる回路を示す。 この図は、ライン１３を介して電源電圧を受信するステーションを示す。ステー ションは制御ユニット８１を具え、この制御ユニット８１は、ライン１１及び１ ２を介したデータの送受信だけでなく待機状態又は伝送状態の設定も制御する。 ライン１３を、制御ユニット８１に供給する安定化された作動電圧Ｖ_cを得る電 圧制御回路８２に接続する。さらに、電圧制御回路８２をライン８５を介して切 り離して、ステーションを、作動電圧Ｖ_cがほとんど消失した待機状態に設定す ることができる。ライン１１及び１２を経るデータ伝送の処理を待機状態で操作 可能とする必要があるため、非常に小さい電流のみを必要とする回路のこの部分 に対して、ライン１３を制御ユニット８１に直接接続する。 全てのステーションの待機状態において、プロンプトされたステーションに対 するデータ伝送を実際に開始することができるようにするためには、待機状態に おいても劣勢の高電位がライン１２上に存在するようにする必要がある。これは もはや、電圧Ｖ_cが待機状態で存在しない場合に抵抗１５によって簡単に行うこ とができない。したがって、高いの電源電圧を搬送するライン１３を、抵抗８４ を介してスイッチ８３に接続し、このスイッチ８３は、制御ユニット８１の制御 下で、待機状態に抵抗８４及び１５を直列接続し、したがって、ライン１３上の 電源電圧にほぼ等しい電位をライン１２上に発生させる。この電圧は、通常伝送 状態における場合よりも高いが、待機状態ではデータ伝送が所望されない。作動 電圧が存在しないので、図４のメモリ６３は待機状態に設定されない。 局所状態によってプロンプトされるとともに伝送を開始するステーションは、 先ずスイッチ８３を再び切り替えて、このステーションのライン１２を、抵抗１ ５を介して、この際スイッチオンされた作動電圧Ｖ_cに接続する。しかしながら 、他のステーションのライン１２が抵抗８４を介して高い電源電圧に接続したま まであるので、ライン１２は最初に、通常伝送状態の電位より高い電位を搬送し 、その結果、最初にプロンプトされたステーションのメモリ６３（図４）がセッ トされる。しかしながら、ライン１が、十分長い時間周期に亘る通常伝送状態に 相当する電位を搬送すると、個別のステーションの遅延部６９の遅延時間に対応 して、全てのメモリは最終的に再びリセットされる。メモリ６３のセット状態に おいて通常データ伝送も可能であるので、これによる妨害が生じない。 しかしながら、全てのステーションが待機状態である場合においてもライン１ １及び１２上に障害が現れない又は存在しないが、このような障害により電力消 費が増大しない。したがって、待機状態で作動する図７に図示したような障害検 出回路を設ける。この場合、ライン１１を、ライン１１上の電位を種々のしきい 値と比較する二つのコンパレータ９１及び９２に接続する。コンパレータ９１は 、ライン１１上の電位がライン１３上の電源電圧より僅かに下の値を超えたか否 か検査する。ライン１１が電源電圧に対して短絡された場合これに当てはまる。 この際ライン１０１上に発生した信号を、遅延部９５を介してＡＮＤゲート９６ の入力部に供給する。このゲートの出力部を、図５のスイッチ７６に接続すると ともに、これが抵抗１４を接地電圧から分離して、障害の場合には電流が抵抗１ ４を介してすなわち全ステーションの抵抗１４を介して電源電圧から電流が流れ ることができないようにする。その理由は、全てのステーションは、同一の障害 を検出するとともに、抵抗１４を接地電圧から分離するからである。 ライン１２は、既に説明したように劣勢状態で高電位を搬送する。しかしなが ら、このラインが接地電圧に対して短絡された場合、各ステーションにおいて、 電流が抵抗１５及び８４を介して電源電圧から抵抗１５を経て地面に流れる。コ ンパンレータ９３は、ライン１２上の電位を、優勢電位と劣勢電位との間のしき い値と比較し、ライン１２の電位がこのしきい値より下に降下すると信号を出力 する。この信号は、ＯＲゲート９７及び遅延部９８を介して図５のスイッチ７７ に供給され、その結果抵抗１５はもはや図６の抵抗８４に接続せず、したがって 電流が電源電圧から接地電圧に流れることができない。 二つのライン１１及び１２が互いに短絡された場合、これらラインは、特にこ の障害に応答したステーションの数に依存して、接地電位と電源電圧より下の電 圧との間の値としうる共通電位を有する。検出のために、ライン１１上の電位を しきい値と比較するコンパレータ９２を設け、このしきい値も優勢電位と劣勢電 位との間の値とするが、コンパレータ９３のしきい値より小さくする。したがっ て、コンパレータ９２又は９３のうちの少なくとも一つは、二つのライン１１及 び１２間に短絡が生じた場合に信号を出力する。コンパレータ９２の出力信号を 、ＡＮＤゲート９４に供給し、その抑止入力部を、コンパレータ９１の出力部に 接続する。その理由は、コンパレータ９２は、ライン１１が電源電圧に対して短 絡された場合に出力信号も発生させるからであり、、この場合コンパレータ９２ の出力信号をアクティブにする必要がない。したがって、ライン１１及び１２が 互いに短絡された場合のみ、ＡＮＤゲート９４はイネーブルされ、両方のコンパ レ ータ９２及び９３の出力信号がＯＲゲートで結合され、これが遅延部９８を介し て図５のスイッチ７７に供給される。さらに、遅延部９８の出力信号は、ＡＮＤ ゲート９６の抑止入力部にも供給されて、二つの抵抗１４及び１５の切り離しを 防止する。しかしながら、この状況は複数の障害の場合のみ発生し、その結果Ａ ＮＤゲート９６に対するこの接続及びゲートそれ自体も省略することができる。 これまで説明した回路の機能を、以後詳しく説明する。仕様 次の障害状態を考慮する。 １．遮断されたライン１１ ２．遮断されたライン１２ ３．Ｖbat（電源電圧）に対するライン１１の短絡 ４．接地電圧に対するライン１２の短絡 ５．接地電圧に対するライン１１の短絡 ６．Ｖbat に対するライン１２の短絡 ７．ライン１２に対するライン１１の短絡 これら障害を検出し、それにもかかわらずデータ伝送を可能にする必要がある 。障害１及び２の出現及び除去により、受信したデータストリームに任意の障害 が生じないようにする必要がある。障害３〜７に対して、ラインの障害の出現及 び除去中データの障害を一時的に許容しうるが、その後データ伝送が再び保障さ れる必要がある。電流の増大及びこれに伴う高温を回避する必要もある。 待機状態において、ライン１２は電位Ｖbat を搬送する。したがって、所定の 状況において、他の障害状態が生じる。待機状態において電流が増大しやすい障 害は、障害３，４及び７である。信号状態 データ伝送は、二つの相違する信号電位を用いる間に行われる。劣勢状態にお いて、任意の状態で閉じられたスイッチ６又は７が存在せず、したがって以下の 信号電位が生じる。 ライン１１：接地電圧＋ΔＵ（０．．．０．２５Ｖ） ライン１２：作動状態におけるＶc −ΔＵ（４．５．．．５．２５Ｖ）及び 待機状態におけるＶbat −ΔＵ（６．．．２７Ｖ） 優勢状態において、これらラインに接続されたスイッチ６及び７を少なくとも 一つのステーションで閉じ、その結果以下の信号電位が生じる。 ライン１１：Ｖc −ΔＵ（最小３．３５Ｖ；代表的には４Ｖ） ライン１２：接地電圧＋ΔＵ１（最大１．４Ｖ：代表的には１Ｖ） この場合、ΔＵ１は、末端抵抗を流れる電流が原因の閉じられたスイッチ６及 び７の両端間の電圧降下を表す。二つのラインの末端は、システムの全てのステ ーションの両端間に分布される。全ての末端抵抗の抵抗を等しくして、近似的に ラインインピーダンスを生じさせる。障害検出に直面する問題 障害状態のライン電位は、通常データ伝送中の電位と常に明らかに区別される 。例えば、障害５の場合、ライン１１を、通常劣勢状態と同様に接地電位に接続 する。障害４の場合、ライン１２を、優勢状態の場合と同様に接地電位に接続す る。システムのステーション間に生じるおそれがある大きなグランドオフセット は、より正確な区別を行うに当たり問題となる。障害３及び６のみが、通常デー タ伝送中に生じる電位と明白に区別することができるライン電位となる。しかし ながら静止状態で区別することができない、すなわちデータ伝送がない他の障害 を、別に考慮する必要がある。例えば、障害１が存在する際に一連のデータの伝 送を開始する場合、二つのラインは最初劣勢であり、その後ライン１２のみが優 勢となり、障害のないライン１２を介してのみ伝送を行うことができる。それに 対して、両ラインが劣勢である間に障害４が発生する場合、ライン１２は再び優 勢状態となるが、他のデータ転送がライン１１を介して行われる。したがって、 これら二つの障害を互いに区別する必要がある。しかしながら、これを、更にコ ストをかけることによってのみ達成することができる。障害分析 これらコンパレータ２１，２２及び２３をデータの受信に用いる。コンパレー タ２１の差動しきい値電圧は−２．８Ｖに固定され、その結果二つのラインのう ちの一つのみの優勢状態及び両ラインの優勢状態により、優勢信号がコンパレー タ出力部に生じる。コンパレータ２２は、ライン１１の状態のみを評価し、かつ 、 １．８Ｖのしきい値電圧を有し、それに対して、コンパレータ２３は、ライン１ ２の状態のみを評価し、かつ、３．０Ｖのしきい値電圧を有する。 障害のない状態では、データは、コンパレータ２１を介して受信され又は評価 される。差動受信は、ステーション間のグランドオフセット及び電磁気が共存す る妨害の場合のデータ転送の信頼性を増大させる。 コンパレータ２１のしきい値電圧を以上のように選択したので、障害１，２及 び５は、他のステップを要求することなく許容される。静的な障害の場合でさえ 、障害１及び２は再発する障害として現れるおそれがあるので、これは重要であ る。これは、瞬時的に伝送するステーションの位置が障害位置に対して時間ごと に相違するからである。それにもかかわらず障害を信号送信するために、それを 実際に検出する必要がある。これは、二つのラインのみによって生じたコンパレ ータ２２及び２３の出力信号を、二つのラインの差動信号を評価するコンパレー タ２１と比較することにより、達成される。このために、コンパレータ２１の信 号縁は、二つの個別のカウンタによって計数される。コンパレータ２２又は２３ の縁は常に、関連のカウンタを瞬時的にリセットする。 したがって、コンパレータ２１が例えば七つの縁を連続的に出力するとともに 、コンパレータ２２又は２３のうちの一つが同一時間周期中任意の縁を出力しな い場合、障害が検出される。それは、関連のコンパレータが縁を再び出力すると きに除去されると考えられる。 障害３の場合、ライン１１は電源電圧の電位を搬送する。これは、接地電位に 対する７．３Ｖのしきい値電圧を介してコンパレータ２４によって明白に検出さ れる。コンパレータの出力信号は、１０〜６０μｓの遅延時間を有するフィルタ を介して関連のメモリに記憶されて、しきい値電圧を僅かに超えるあり得る障害 信号が原因の作動を回避する。障害が除去されると、コンパレータが少なくとも 所定の時間周期中信号を出力しない場合、すなわちライン１１が前記しきい値電 圧より下の電位を搬送する場合、又はライン１１が劣勢電位を搬送してからのコ ンパレータ２１の信号によって、メモリがリセットされる。 障害６の場合、ライン１２は、コンパレータ２５によって検出されるとともに 接地電位に対して７．３Ｖのしきい値電圧を有する電源の電位を搬送する。その 出力信号は、この場合もフィルタを介して関連のメモリをセットし、このメモリ は、障害を除去すると、したがって１５０〜１０００μｓの十分長い遅延時間を 有するフィルタを介するコンパレータ２５の信号出力が終了すると、再びリセッ トされる。この長い遅延時間により、待機状態から通常モードへの切替中データ 伝送によるメモリの不必要な切替を回避するよう作用する。 障害４の場合、ライン１２は接地電圧に対して短絡されて、優勢信号を連続的 に搬送し、それに対して、障害７の場合、両ラインが短絡され、したがって二つ のラインのうちの一つが優勢信号を常に搬送して、コンパレータ２１が連続的に 優勢信号を出力する。予め設定された時間周期中この信号が存在する場合、他の メモリがセットされる。この予め設定された時間周期を、データ伝送中最多数の 優勢ビットの持続時間より長くする必要がある。障害４又は７の終了を、コンパ レータ２１の十分長い劣勢出力信号を介して検出して、関連のメモリをリセット する。 障害を互いに独立に検出するが、多数の障害により、一つの障害が生じる際に 又は全ての時間状態の終了後複数の障害が静止状態で同時に検出される現象が生 じる。障害３、障害６、障害４及び障害７の優先順位を有する優先回路は、適切 な障害のうちの一つを正確に信号送信する。障害処理 障害の場合、可能な限り妨害されていないラインを他のデータ伝送に用いる。 したがって、検出された障害に依存して、ライン１１又は１２上のみの電位遷移 を評価するコンパレータ２２又は２３の出力部を、コンパレータ２１の出力部の 代わりにデータ出力部に接続する。さらに、ある種の障害の場合、末端抵抗のう ちの一つを切り離し、送信器のスイッチのうちの一つの駆動を防止する。 障害３の場合、ライン１１が作動しなくなり、ライン１２のコンパレータ２３ をデータ出力部に接続する。ライン１１の末端抵抗を切り離すとともに、ライン １１の伝送スイッチの駆動を抑制する。 障害６の場合、ライン１２が妨害される。その結果、ライン１１を評価するコ ンパレータ２２の出力部をデータ出力部に接続し、ライン１２の末端抵抗を切り 離すとともに、ライン１２の伝送スイッチの駆動を抑制する。 障害７の場合、両ラインが短絡され、その結果二つのラインのうちの一つの信 号の駆動及び評価が妨げられる。これはライン１２で行われ、その結果、ライン １２の末端抵抗が切り離されるとともにライン１２の伝送スイッチの駆動が抑制 されるので、他のデータ伝送がライン１１を介して行われる。これらステップは 障害６に対応し、コンパレータ２２の出力部をデータ出力部に接続する。同一ス テップが、ライン１２が妨害される障害４に対して行われる。待機状態での障害処理 データ伝送を待機状態で行うことができず、システムは低電力消費状態となる 。この状態において、障害１，２，５及び６により電力消費が増大しない。電力 消費の増大を回避するために障害３，４及び７のみを検出すればよい。このため に、他の三つのコンパレータ９１，９２及び９３が用いられ、コンパレータ９１ 及び９２はライン１１の状態を評価し、それに対して、コンパレータ９３はライ ン１２の状態を評価する。コンパレータ９１は、電源電圧より低い約２Ｖのしき い値を有し、コンパレータ９２は、ライン１１の優勢状態を検出するために約２ Ｖのしきい値を有し、コンパレータ９３は、ライン１２の優勢状態を検出するた めに約３Ｖのしきい値電圧を有する。 障害３の場合、ライン１１を電源電圧に対して短絡させて、コンパレータ９１ を作動させる。ライン１１の末端抵抗を時間遅延して切り離す。 障害４の場合、ライン１２を接地電圧に対して短絡させて、コンパレータ９３ を作動させる。その結果、ライン１２の末端抵抗も時間遅延して切り離す。 障害７が検出されると、電源電圧より大きい電圧範囲を考慮する必要がある。 システムのステーションの数に依存して、結果的に生じる末端抵抗は、接地電圧 に対するライン１１に対して約１００〜２００Ωとなり、電源電圧に対するライ ン１２に対して２５０〜５０００Ωとなる。その結果、障害７の場合、すなわち ライン１１と１２との間の短絡の場合、約０．３〜８Ｖの電圧に到達する。した がって、コンパレータ９２又は３９のうちの少なくとも一つは出力信号を発生さ せる。これらコンパレータ出力部のＯＲ結合は、時間遅延を有するライン１２の 末端抵抗を切り離す。システムのこれら末端抵抗の切り離しが妨害されるので、 二つの短絡ライン１１及び１２上の電位は接地電位に対して増大する。コンパレ ータ９２及び９３のしきい値電圧が重なり合うので、これらコンパレータのうち の少なくとも一つは、電圧範囲を横切る間出力信号を出力する。全ての末端抵抗 が切り離された後、コンパレータ９３は最終的には出力信号を発生させる。 障害３の場合、コンパレータ９２は、ライン１１の末端抵抗がこの障害の場合 に切り離されても、出力信号を発生させる。したがって、コンパレータ９２の出 力信号はコンパレータ９１の出力信号によってラッチされる。ライン１１に対し て末端抵抗を切り離す信号によってライン１２の末端抵抗の切り離し信号を更に ラッチすることにより、二つの末端抵抗が、任意の障害の場合又は任意の遷移状 態で同時に切り離されないようにする。 したがって、作動状態において、論理的に存在しうるデータ伝送が任意の障害 の場合に利用され、それに対して、待機状態において、任意の障害の場合に電力 消費が増大するのを確実に防止する。

───────────────────────────────────────────────────── フロントページの続き (81)指定国 ＥＰ(ＡＴ，ＢＥ，ＣＨ，ＤＥ， ＤＫ，ＥＳ，ＦＩ，ＦＲ，ＧＢ，ＧＲ，ＩＥ，ＩＴ，Ｌ Ｕ，ＭＣ，ＮＬ，ＰＴ，ＳＥ)，ＪＰ，ＫＲ，ＵＳ

Claims (1)

1. 【特許請求の範囲】 １．共通の第１ライン及び共通の第２ラインを介して相互接続した複数のステー ション間で２値データを伝送する２値データ伝送システムであって、前記第１ラ インが低電位を有するとともに前記第２ラインが前記２値データのうちの一方の 論理値に対する高電位を有し、他方では前記第１ラインが高電位を有するととも に前記第２ラインが前記２値データのうちの他方の論理値に対する低電位を有し 、前記２値データの論理値を、データ出力部に出力するために少なくとも一つの ラインの電位から取り出す２値データ伝送システムにおいて、 少なくとも一つの第１ステーションに少なくとも一つの第１コンパレータを 設け、この第１コンパレータを、前記第１ライン上の電位を前記第２ライン上の 電位から減算するとともにこの減算によって形成された差が第１のしきい値を超 える場合に前記第１コンパレータの出力部を介して第１の値の出力信号を出力す るために、両方のラインに結合し、電位の遷移が二つのラインのうちの一つのみ に発生するとともに他方のラインが前記２値データの一方の論理値に対応する電 位を有する場合、前記第１コンパレータの出力信号がその値を変えるように前記 第１のしきい値を選択したことを特徴とする２値データ伝送システム。 ２．前記第１ステーションの各々に第２コンパレータを設け、この第２コンパレ ータを、前記第１ラインの電位が第２のしきい値より低い場合に前記第２コンパ レータの出力部に前記第１の値の出力信号を発生させるために前記第１ラインに 結合し、第１の遅延時間を有する第１遅延部を介して前記第１コンパレータの出 力部に結合した第１メモリを設け、この第１メモリをスイッチに結合し、このス イッチは、前記第１コンパレータの出力部の出力信号が前記第１の遅延時間に対 応する時間周期の間前記第１の値を連続的に有する場合、前記データ出力部を、 前記第１コンパンレータの出力部から前記第２コンパレータの出力部に切り替え るようにしたことを特徴とする請求の範囲１記載の２値データ伝送システム。 ３．前記第１ステーションの各々の第１メモリを、第２の遅延時間を有する第２ 遅延部を介して前記第１コンパレータの出力部に結合し、前記第１コンパレータ の出力部上の出力信号が前記第２の遅延時間に相当する時間周期の間前記第１の 値を有しない場合、前記データ出力部を前記第２コンパレータの出力部から前記 第１コンパレータの出力部に切り替えるように、前記第１メモリが前記スイッチ を切り替えるようにしたことを特徴とする請求の範囲２記載の２値データ伝送シ ステム。 ４．前記第１及び第２ラインを駆動するよう前記ステーションの電気回路を作動 させるために少なくとも一つのステーションで低作動電圧を得る電源を利用し、 これらステーションの少なくとも一部を、電源電圧を搬送する第３ラインを介し た接続した請求の範囲１，２又は３記載の２値データ伝送システムにおいて、こ れらステーションに属する前記第１ステーションの各々に、第３、第４及び第５ コンパレータを設け、前記第３コンパレータを、前記第２ライン上の電位が第３ のしきい値を超える場合に前記第３コンパレータの出力部に前記第１の値の出力 信号を発生させるために、前記第２ラインに結合し、前記第４コンパレータを前 記第１ラインに結合するとともに、前記第５コンパレータを前記第２ラインに結 合し、前記第４及び第５コンパレータの各々は、関連のコンパレータに結合した ライン上の電位が作動電圧と電源電圧との間の値の第４のしきい値を超える場合 には、前記第４コンパレータ及び第５コンパレータの出力部の各々に第２の値の 出力信号を発生させ、第２及び第３メモリを設け、これらメモリの各々は、第１ 入力部、第２入力部及び出力部を具え、前記第２メモリの第１入力部を前記第１ コンパレータの出力部に接続し、前記第２メモリの第２入力部を前記第４コンパ レータの出力部に接続し、前記第３メモリの第１入力部を前記第５コンパレータ の出力部に接続し、前記第３メモリの第２入力部を、第３の遅延時間を有する第 ３遅延部を介して前記第５コンパレータの出力部に接続し、前記第３コンパレー タの出力部を前記データ出力部に結合するために、前記第２メモリの出力部を前 記スイッチに結合し、前記第３メモリの出力部を、前記第２コンパレータの出力 部を前記データ出力部に結合するために前記スイッチに結合したことを特徴とす る２値データ伝送システム。 ５．障害表示出力部を具える請求の範囲４記載の２値データ伝送システムにおい て、前記第１ステーションの各々に第１及び第２カウンタを設け、これらカウン タのうちの各々は、計数入力部、リセット入力部及び計数出力部を具え、両カウ ンタの計数入力部を、前記第１コンパレータの出力部に結合し、前記第１カウン タのリセット入力部を前記第２コンパレータの出力部に結合し、前記第２カウン タのリセット入力部を前記第３コンパレータの出力部に結合し、両カウンタの計 数出力部及び前記メモリの出力部を、前記障害表示出力部に結合したことを特徴 とする２値データ伝送システム。 ６．各ステーションの各ラインを、関連のスイッチを介して前記２値データの他 方の論理値に対する電位に結合し、障害のない場合に前記２値データの他方の論 理値を伝送するために両方のスイッチを閉じる駆動回路を設けた請求の範囲１か ら５のうちのいずれかに記載の２値データ伝送システムにおいて、二つのライン のうちの少なくとも一つを少なくとも前記２値データの他方の論理値に相当する 電位から逸脱した電圧に結合した低インピーダンスとした場合の障害のときに、 前記駆動回路は、関連のラインに関するスイッチを閉じるのを防止するようにし たことを特徴とする２値データ伝送システム。 ７．前記第１ステーションの各々の第１ラインを、第１抵抗を介して低電位に結 合し、前記第２ラインを、第２抵抗を介して前記高電位に結合した請求の範囲４ ，５又は６記載の２値データ伝送システムにおいて、 第１スイッチを前記第１抵抗に直列接続し、第２スイッチを前記第２抵抗に 直列接続し、前記第２メモリの出力部を前記第１スイッチに結合し、前記第１及 び第３メモリを前記第２スイッチに互いに結合したことを特徴とする２値データ 伝送システム。 ８．前記ステーションの素子の少なくとも一部、特にコンパレータ、メモリ及び カウンタの作動電圧をスイッチオフすることにより特に消費電力を著しく減少さ せる待機状態で、前記第２ラインを、第３の大きな抵抗を介して高い電源電圧の みに結合し、前記待機状態でアクティブな他の二つのコンパレータを設け、他の 第１コンパレータを、前記第１ラインの電位が予め設定された第５のしきい値を 超える場合に前記他の第１コンパレータの出力部に第１の値の出力信号を発生さ せるために前記第１ラインに結合し、他の第２のコンパレータを、前 記第２ライン上の電位が予め設定された第６のしきい値より下に降下する場合、 前記他の第２コンパレータの出力部に第１の値の出力信号を発生させるために前 記第２ラインに結合し、前記他の第２コンパレータの出力部を、前記第２スイッ チに結合したことを特徴とする請求の範囲７記載の２値データ伝送システム。 ９．前記待機状態でアクティブである他の第３コンパレータを設け、この他の第 ３コンパレータを、前記第１ライン上の電位が予め設定された第７のしきい値を 超える場合、前記他の第３コンパレータの出力部に第１の値の出力信号を発生さ せるために前記第１ラインに結合し、前記他の第３コンパレータの出力部を、前 記他の第１コンパレータの出力部が前記第１の値の出力信号を発生させない場合 に、前記第１スイッチに結合するようにしたことを特徴とする請求の範囲８記載 の２値データ伝送システム。 １０．請求の範囲１から９のうちのいずれかに記載の２値データ伝送システムの ステーション。