JPH10501680A - 統合テストおよび制御を行うディジタルパルス幅変調器 - Google Patents

Abstract

(57)【要約】 パルスを発生して、駆動制御装置が電気モータ用の一対のスイッチング回路を駆動できるようにするためのパルス幅変調（ＰＷＭ）回路であり、変調されるべきＮビットディジタル化入力信号を受け取るための入力部と、連続してゼロから予め定められた数までカウントアップし、さらにゼロまでカウントダウンするためのＰＷＭカウンタとを具備し、ＰＷＭカウンタは、予め定められた数に対応するＮビットの解像度を有するディジタル化三角波形を発生する。比較装置は、ディジタル化入力信号およびディジタル化三角波形を受取り、且つそれらを比較して出力パルスを発生し、デッドタイム発生装置は、比較装置から発生した出力パルスから、第１のパルスおよび第２のパルスを発生する。第１および第２のパルスは各々、対応するスイッチング回路を駆動し、第１および第２のパルスは、互いに異なる遷移時間を有する。ピルトインテスト（ＢＩＴ）回路は、第１および第２のパルスに対応するＢＩＴ入力信号を与えて、駆動制御装置からのフィードバック経路を含むＰＷＭ回路の正確な動作を検査し、駆動制御装置はＰＷＭ回路よりも高いレベルの集積度を有し、ＢＩＴ入力信号が、ＰＷＭ信号の各々を個別に制御する。

Description

【発明の詳細な説明】 統合テストおよび制御を行うディジタルパルス幅変調器関連の出願 次に記載する米国特許出願は、この出願と同日に出願されたものであり、この 出願と関連するとともに、参照として導入される。 米国特許出願「フラットトッピングコンセプト（Ｆｌａｔ Ｔｏｐｐｉｎｇ Ｃｏｎｃｅｐｔ）」、第５８、２９５号、同日出願； 米国特許出願「電気インダクションモータおよび関連の冷却方法（Ｅｌｅｃｔ ｒｉｃ Ｉｎｄｕｃｔｉｏｎ Ｍｏｔｏｒ Ａｎｄ Ｒｅｌａｔｅｄ Ｍｅｔｈ ｏｄ Ｏｆ Ｃｏｏｌｉｎｇ）」、第５８、３３２号、同日出願； 米国特許出願「電気乗物用自動推進１２ボルトシステム（Ａｕｔｏｍｏｔｉｖ ｅ １２ Ｖｏｌｔ Ｓｙｓｔｅｍ Ｆｏｒ Ｅｌｅｃｔｒｉｃ Ｖｅｈｉｃｌ ｅｓ）」、第５８、３３３号、同日出願； 米国特許出願「電気乗物推進システム用直接冷却スイッチングモジュール（Ｄ ｉｒｅｃｔ Ｃｏｏｌｅｄ Ｓｗｉｔｃｈｉｎｇ Ｍｏｄｕｌｅ Ｆｏｒ Ｅｌ ｅｃｔｒｉｃ Ｖｅｈｉｃｌｅ Ｐｒｏｐｕｌｓｉｏｎ Ｓｙｓｔｅｍ）」、第 ５８、３３４号、同日出願； 米国特許出願「電気乗物推進システム（Ｅｌｅｃｔｒｉｃ Ｖｅｈｉｃｌｅ Ｐｒｏｐｕｌｓｉｏｎ Ｓｙｓｔｅｍ）」、第５８、３３５号 、同日出願； 米国特許出願「高電圧モータ制御のための速度制御およびブートストラップ技 術（Ｓｐｅｅｄ Ｃｏｎｔｒｏｌ ａｎｄ Ｂｏｏｔｓｔｒａｐ Ｔｅｃｈｎｉ ｑｕｅ Ｆｏｒ Ｈｉｇｈ Ｖｏｌｔａｇｅ Ｍｏｔｏｒ Ｃｏｎｔｒｏｌ）」 、第５８、３３６号、同日出願； 米国特許出願「電気乗物推進システムモータコントローラ用ベクトル制御ボー ド（Ｖｅｃｔｏｒ Ｃｏｎｔｒｏｌ Ｂｏａｒｄ Ｆｏｒ Ａｎ Ｅｌｅｃｔｒ ｉｃ Ｖｅｈｉｃｌｅ Ｐｒｏｐｕｌｓｉｏｎ Ｓｙｓｔｅｍ Ｍｏｔｏｒ Ｃ ｏｎｔｒｏｌｌｅｒ）」、第５８、３３７号、同日出願； 米国特許出願「電気乗物用制御機構（Ｃｏｎｔｒｏｌ Ｍｅｃｈａｎｉｓｍ Ｆｏｒ Ｅｌｅｃｔｒｉｃ Ｖｅｈｉｃｌｅ）」、第５８、３３９号、同日出願 ； 米国特許出願「パワーインバータのための改良されたＥＭＩフィルタトポロジ ー（Ｉｍｐｒｏｖｅｄ ＥＭＩ Ｆｉｌｔｅｒ Ｔｏｐｏｌｏｇｙ ｆｏｒ Ｐ ｏｗｅｒ Ｉｎｖｅｒｔｅｒｓ）」、第５８、３４０号、同日出願； 米国特許出願「電源およびシャーシ間の漏れ電流を感知するための故障検出回 路（Ｆａｕｌｔ Ｄｅｔｅｃｔｉｏｎ Ｃｉｒｃｕｉｔ Ｆｏｒ Ｓｅｎｓｉｎ ｇＬｅａｋａｇｅ Ｃｕｒｒｅｎｔｓ Ｂｅｔｗｅｅｎ Ｐｏｗｅｒ Ｓｏｕｒ ｃｅ Ａｎｄ Ｃｈａｓｓｉｓ）」、第５８、３４１号、同日出願； 米国特許出願「電気乗物リレーアセンブリ（Ｅｌｅｃｔｒｉｃ Ｖｅｈｉｃｌ ｅ Ｒｅｌａｙ Ａｓｓｅｍｂｌｙ）」、第５８、３４２号、同日出願； 米国特許出願「３相パワーブリッジアセンブリ（Ｔｈｒｅｅ Ｐｈａｓｅ Ｐ ｏｗｅｒ Ｂｒｉｄｇｅ Ａｓｓｅｍｂｌｙ）」、第５８、３４３号、同日出願 ； 米国特許出願「ビルトインテストを行う電気乗物推進システムパワーブリッジ （Ｅｌｅｃｔｒｉｃ Ｖｅｈｉｃｌｅ Ｐｒｏｐｕｌｓｉｏｎ Ｓｙｓｔｅｍ Ｐｏｗｅｒ Ｂｒｉｄｇｅ Ｗｉｔｈ Ｂｕｉｌｔ−Ｉｎ Ｔｅｓｔ）」、第５ ８、３４４号、同日出願； 米国特許出願「電気乗物推進システム用パワーブリ ッジをテストする方法（Ｍｅｔｈｏｄ Ｆｏｒ Ｔｅｓｔｉｎｇ Ａ Ｐｏｗｅ ｒ Ｂｒｉｄｇｅ Ｆｏｒ Ａｎ Ｅｌｅｃｔｒｉｃ Ｖｅｈｉｃｌｅ Ｐｒｏ ｐｕｌｓｉｏｎ Ｓｙｓｔｅｍ）」、第５８、３４５号、同日出願； 米国特許出願「電気乗物配電モジュール（Ｅｌｅｃｔｒｉｃ Ｖｅｈｉｃｌｅ Ｐｏｗｅｒ Ｄｉｓｔｒｉｂｕｔｉｏｎ Ｍｏｄｕｌｅ）」、第５８、３４６ 号、同日出願； 米国特許出願「電気乗物シャシコントローラ（Ｅｌｅｃｔｒｉｃ Ｖｅｈｉｃ ｌｅ Ｃｈａｓｓｉｓ Ｃｏｎｔｒｏｌｌｅｒ）」、第５８、３４７号、同日出 願； 米国特許出願「電気乗物システム制御装置ハウジング（Ｅｌｅｃｔｒｉｃ Ｖ ｅｈｉｃｌｅ Ｓｙｓｔｅｍ Ｃｏｎｔｒｏｌ Ｕｎｉｔ Ｈｏｕｓｉｎｇ）」 、第５８、３４８号、同日 出願； 米国特許出願「電気乗物システム制御装置用低コスト流体冷却ハウジング（Ｌ ｏｗ Ｃｏｓｔ Ｆｌｕｉｄ Ｃｏｏｌｅｄ Ｈｏｕｓｉｎｇ Ｆｏｒ Ｅｌｅ ｃｔｒｉｃ Ｖｅｈｉｃｌｅ Ｓｙｓｔｅｍ Ｃｏｎｔｒｏｌ Ｕｎｉｔ）」、 第５８、３４９号、同日出願； 米国特許出願「電気乗物クーラントポンプアセンブリ（Ｅｌｅｃｔｒｉｃ Ｖ ｅｈｉｃｌｅ Ｃｏｏｌａｎｔ Ｐｕｍｐ Ａｓｓｅｍｂｌｙ）」、第５８、３ ５０号、同日出願； 米国特許出願「熱放散変換器コイル（Ｈｅａｔ Ｄｉｓｓｉｐａｔｉｎｇ Ｔ ｒａｎｓｆｏｍｅｒ Ｃｏｉｌ）」、第５８、３５１号、同日出願； 米国特許出願「電気乗物バッテリチャージャ（Ｅｌｅｃｔｒｉｃ Ｖｅｈｉｃ ｌｅ Ｂａｔｔｅｒｙ Ｃｈａｒｇｅｒ）」、第５８、３５２号、同日出願。発明の背景 発明の分野 本発明は、電気乗物に関するものである。本発明は、特に、電気乗物のための 統合テストおよび制御を行うディジタルパルス幅変調器に関するものである。本 発明は広範囲に適用されるが、バッテリまたはバッテリと他の電源の組み合わせ 、たとえば同期発電機に結合された熱機関を電源として利用する電気乗物に使用 するのに特に適しており、特にこれに関連して以下で述べる。関連技術の説明 商業上存在するべきである電気乗物に対して、そのコストと性能は、ガソリン パワーのものと競争するべきである。一般に、乗物の推進システムおよびバッテ リは、そのコストおよび性能の競争に貢献する主たる要因である。 一般に、商業上受容されるために、電気乗物推進システムは以下の特徴を提供 するべきである。（１）一般のガソリンパワーの推進システムに同等の乗物性能 、（２）乗物推進の円滑制御、（３）回生ブレーキ、（４）高効率、（５）低コ スト、（６）自己冷却、（７）電磁干渉（ＥＭＩ）抑制、（８）故障検出および 自己保護、（９）自己テストおよび診断能力、（１０）外部システムとの制御お よびステータスインターフェース、（１１）安全操作およびメンテナンス、（１ ２）融通のきくバッテリ充電能力、（１３）主バッテリからの補助１２ボルト電 力。しかしながら、従来は、電気乗物推進システム設計が主としてモータおよび コントローラを一組の乗物性能目標と整合することから成り立っており、そのた め実用的モータおよびコントローラ設計を可能にするために、しばしば性能を犠 牲にしてきた。さらに、商業的な受容を向上させる前記特徴に殆ど注意が払われ ていなかった。 たとえば、従来の典型的電気乗物推進システムは、ＤＣモータと、チョッパ型 モータコントローラと、独立バッテリチャージャと、分配した１組の制御および ステータスインジケータとを具備していた。乗物性能は、一般に、ハイウェー駆 動には適 しておらず、加速が均一でなく、手動ギアチェンジが必要であった。さらに、量 産コストの問題、ＥＭＩ、故障検出、メンテナンス、制御およびステータス干渉 、ならびに安全性は、一般に分かりやすく示されていなかった。 パルス幅変調（ＰＷＭ）波形を発生するための技術が２つある。最も一般的な 技術は、アナログ構成要素を使用するが、他のものは、ディジタル構成要素を使 用する。アナログシステムでは、三角基準電圧信号の交差点と、与えられた制御 電圧波形とを比較するための電圧比較器と演算増幅器とを用いて、アナログ設計 によりＰＷＭ波形を発生する。こうして発生したＰＷＭ波形を、電圧比較器が出 力する。その後、非同期デッドタイム回路を用いて、ＰＷＭ信号と反転ＰＷＭ信 号との遷移の間に遅延を生じる。３組の同一のアナログ回路は、３相システムに 必要である。しかしながらアナログ回路は、たとえば、パルス幅に影響し、チャ ネル間の不整合を生じて、モータ制御システムのダイナミックレンジを減じる温 度変化、オフセットおよび利得変化によって、浮動しやすい。９ビットの解像度 を有するパルス幅の発生をテストするのに必要なビルトインテスト（ＢＩＴ）回 路の実現化は、不可能である。ディジタル回路を使用することによって、温度変 化やオフセットにより浮動するようなアナログ設計の不利益を排除する。 ディジタルＰＷＭ波形の発生は可能であるが、これには限界もある。たとえば 、ＰＷＭ波形を発生する現行のマイクロコントローラおよびディジタルプロセッ サにおいては、（１）鋸歯 状の基準波形を用いて、三角波形よりもむしろＰＷＭ信号を発生する、（２）プ ロセッサでは、同期デッドタイム発生を含まない、および／または（３）解像度 はＰＷＭ周波数に依存し、周波数が増大すると解像度は低下する。 ＰＷＭ波形を発生する他の独立型ＰＷＭ集積回路があるが、これらは同期デッ ドタイム発生、三角形ベースのＰＷＭ発生、またはビルトインテストのための波 形の個別制御を伴わない。また、これらの独立型ＰＷＭ集積回路は、三角波形の ピークおよび／または谷と同期する出力パルスを発生しない。 上記に鑑み、関連技術の不利益を克服するパルス幅変調器を有する電気乗物が 必要となる。発明の概要 従って、本発明は、従来技術の限界および不利益によって生じる一つまたはそ れ以上の問題を実質的に回避する電気乗物のためのディジタルパルス幅変調器を 提供することを目的とする。 本発明の利点は、上記従来技術の一つ以上の限界および不利益を実質的に回避 する構成を提供することである。 本発明の特徴および利点は、以下の説明で述べており、一部は、説明から明ら かとなるか、または発明の実施によって明らかとなる。本発明の目的および他の 利点は、特に、説明およびその請求項ならびに添付図面に示された装置および方 法によって、実現され且つ達成される。 これらおよび他の利点を得るために、本発明の目的に従って、具体化され且つ 大まかに述べると、ディジタルパルス幅変調器 は、パルスを発生して、駆動装置が電気モータ用の一対のスイッチング回路を駆 動できるようにするためのパルス幅変調（ＰＷＭ）回路を具備し、このパルス幅 変調（ＰＷＭ）回路は、変調されるべきＮビットディジタル化入力信号を受け取 るための入力部と、連続してゼロからある数までカウントアップし、且つゼロま てカウントダウンするＰＷＭカウンタとを具備しており、前記ＰＷＭカウンタは 、Ｎビットの解像度を有するディジタル化三角波形を発生し、さらにディジタル 化入力信号とディジタル化三角波形とを受け取り、且つそれらを比較して出力パ ルスを発生するための比較装置と、比較装置から発生した出力パルスから、第１ のパルスおよび第２のパルスを発生するためのデッドタイム発生装置とを具備し ており、前記第１および第２のパルスは各々、対応するスイッチング回路を駆動 し、さらに、前記第１および第２のパルスは、互いに異なる遷移時間を有する。 他の観点では、本発明のパルス幅変調回路は、第１および第２のパルスを受け 取り、第１および第２のパルスにそれぞれ従って駆動装置を機能させるための論 理回路と、ＰＷＭ信号に対応するＢＩＴ入力信号を与えて、駆動装置からのフィ ードバック経路を備えたＰＷＭ回路の正確な動作を検査するためのビルトインテ スト（ＢＩＴ）回路とをさらに具備しており、ＢＩＴ入力信号は、各ＰＷＭ信号 を個別に制御する。 上記一般的説明および以下の詳細な説明は、例示的且つ説明のためのものであ り、請求された本発明のさらなる説明を与え ることを意図していることを理解するべきである。 添付図面は、本発明をさらに理解するためのものであり、この明細書の一部に 組み込まれており、またそれを構成しており、本発明の一実施形態を示しており 、説明とともに、本発明の原理を説明するものである。 図面の簡単な説明 図１は本発明の好ましい実施形態の電気乗物推進システムのブロック図である 。 図２は図１の電気乗物推進システムの配電図である。 図３は図１の電気乗物推進システムの機能図である。 図４は図１の電気乗物推進システムのモータコントローラの機能図である。 図５Ａは図１の電気乗物推進システムのモータの概略図である。 図５Ｂは図１の電気乗物推進システムのレゾルバの概略図である。 図６は図４のモータコントローラのベクトル制御ボードの概略図である。 図７は本発明のディジタルパルス幅変調回路のブロック図である。 図８は図７のディジタルパルス幅変調器から発生するデッドタイム波形を示す 。図９は図７のディジタルパルス幅変調回路の詳細な回路図である。好ましい実施形態の詳細な説明 本発明の好ましい実施形態を、以下で詳細に述べる。この実施例は、添付図面 に示してある。 図１に示すように、電気乗物推進システム１０は、システム制御装置１２と、 モータアセンブリ２４と、冷却システム３２と、バッテリ４０と、ＤＣ／ＤＣコ ンバータ３８とを具備する。システム制御装置１２は、冷却板１４と、バッテリ チャージャ１６と、モータコントローラ１８と、配電モジュール２０と、シャー シコントローラ２２とを具備する。モータアセンブリ２４は、レゾルバ２６と、 モータ２８と、フィルタ３０とを具備する。冷却システム３２は、オイルポンプ ユニット３４と、ラジエータ／ファン３６とを具備する。 図２は、電気乗物推進システム１０の配電図である。図２に示すように、バッ テリ４０は、電気推進システム１０の主電源としての働きをする。バッテリ４０ は、３２０ボルト出力を与えるための、たとえば、シールド鉛蓄電池、単極リチ ウム金属硫化物バッテリ、二極リチウム金属硫化物バッテリなどを具備する。電 気推進システム１０は、放電の深さまたは負荷によって、バッテリ４０の出力電 圧の変化に適応するために、広い電圧範囲、たとえば１２０ボルトないし４００ ボルトで作用するのが好ましい。しかしながら、電気乗物推進システム１０は、 およそ３２０ボルトの公称バッテリ電圧に対して最適化するのが好ましい。 配電モジュール２０は、バッテリ４０の出力に接続されており、特に、３２０ ボルトの出力をバッテリ４０から電気乗物推 進システム１０の種々の構成要素に配分するためのヒューズ、配線およびコネク タを具備する。たとえば、配電モジュール２０は、３２０ボルト出力を、バッテ リ４０からモータコントローラ１８、ＤＣ／ＤＣコンバータ３８、オイルポンプ ユニット３４およびバッテリチャージャ１６に配分する。配電モジュール２０は 、また３２０ボルト出力をバッテリ４０から、電気乗物推進システム１０の外部 にある種々の乗物アクセサリにも配分する。これらの乗物アクセサリは、たとえ ば、空調システムと、加熱システムと、パワーステアリングシステムと、３２０ ボルトの電源を必要とする可能性のある他のアクセサリとを具備する。 上記のように、配電モジュール２０の３２０ボルト出力に接続されたＤＣ／Ｄ Ｃコンバータ３８は、配電モジュール２０の３２０ボルト出力を１２ボルトに変 換する。ＤＣ／ＤＣコンバータ３８は、その後、その１２ボルト出力を動作電力 として、バッテリチャージャ１６、モータコントローラ１８、シャーシコントロ ーラ２２、オイルポンプユニット３４およびラジエータ／ファン３６に供給する 。ＤＣ／ＤＣコンバータ３８はまた、その１２ボルト出力を動作電力として、電 気乗物推進システム１０の外部にある種々の乗物アクセサリにも供給する。これ らの乗物アクセサリは、たとえば、乗物照明と、オーディオシステムと、１２ボ ルト電源を必要とする可能性のある他のアクセサリとを具備する。ＤＣ／ＤＣコ ンバータ３８は、別の１２ボルト蓄電池を必要としないことを認識するべきであ る。図３ および図４に示すように、電気乗物推進システム１０の構成要素を、種々のデー タバスを介して相互接続する。データバスは、従来技術で知られているように、 電気的、光学的、または電気光学的な形式が可能である。電気乗物推進システム １０の動作を、図３および図４を参照して以下で述べる。 バッテリチャージャ１６は、バッテリ４０を充電するためのモータコントロー ラ１８からコマンド信号を受け取り、且つそのモータコントローラ１８にステー タス信号を送る。バッテリチャージャ１６は、外部ＡＣ電源（図示せず）から制 御されたバッテリ充電電流を与える。ＡＣ電流は、期待される将来の電力品質基 準に従って、近単一電力要因および低調波歪みで、外部電源から与えられるのが 好ましい。さらに、バッテリチャージャ１６は、常駐位置に通常見られる単相電 源および標準接地故障電流インタラプタと両立できるように設計するのが好まし い。 オイルポンプユニット３４およびラジエータ／ファン３６はまた、モータコン トローラ１８からコマンド信号を受取り、且つそのモータコントローラ１８にス テータス信号を送る。以下でより詳細に述べるように、オイルポンプユニット３ ４およびラジエータ／ファン３６は、電気乗物推進システム１０用の閉ループオ イル冷却システムの一部である。 図５Ａに示すように、モータ２８は、３相ＡＣインダクションモータであり、 この３相ＡＣインダクションモータは、相毎に２つの同一の絶縁された配線を備 えており（配線Ａ１および Ａ２は「Ａ」相に対するものであり、配線Ｂ１およびＢ２は「Ｂ」相に対するも のであり、配線Ｃ１およびＣ２は「Ｃ」相に対するものである）、ゼロ速度で高 トルクを発生して従来のガス駆動エンジンに匹敵する性能を与えるためのもので ある。モータ２８の回転子（図示せず）は、乗物トランスアクスル（図示せず） に接続される。モータ２８の各相における２つの配線は、実質的に、互いの上部 に整列し、各配線が相の総電力のおよそ半分の電力を与えるように電気的に同位 相であるのが好ましい。また、モータ２８は、信頼性を改善するために、完全に 封止し、且つ噴射オイル冷却を利用して回転子およびコイル端から直接に熱を除 去するのが好ましい。 図５Ｂには、レゾルバ２６が示されており、このレゾルバ２６は、モータ２８ の最も近くに位置しており、モータ軸の角位置を検出し、且つモータ軸の角位置 を示す信号をモータコントローラ１８に与えるためのものである。レゾルバに接 続された基準信号線Ｒ１は、モータ軸の角位置を示す正または負の基準値のため のものである。レゾルバからのＳ１信号線は、モータ軸の角位置に対する正また は負の正弦値を与え、レゾルバからのＳ２信号線は、モータ軸の角位置に対する 正または負の余弦値を与える。 レゾルバ２６は、商業上入手可能はレゾルバ、または周知の他のレゾルバでも よい。レゾルバ２６に対する基準信号は、モータコントローラ１８によって与え られる。 シャーシコントローラ２２およびモータコントローラ１８は、 乗物通信バスから信号を受け取る。一般に、乗物通信バスは、以下でより詳細に 説明するように、種々の乗物センサおよびコントローラをシャーシコントローラ ２２およびモータコントローラ１８にインタフェースするための通信経路として の働きをする。 シャーシコントローラ２２は、マイクロプロセッサベースのディジタルおよび アナログ電子システムを具備しており、乗物のセンサおよびコントローラならび にモータコントローラ１８に、制御およびステータスインタフェーシングを与え る。たとえば、シャーシコントローラ２２は、乗物通信バスを介して、乗物キー スイッチ、アクセレレータ、ブレーキ、および駆動選択スイッチに接続される。 シャーシコントローラ２２は、これらのスイッチからの信号を翻訳し、モータコ ントローラ１８に、動作開始、駆動モード（たとえば、前進、後退、ニュートラ ル）、モータトルク、回生ブレーキ、シャットダウン、およびビルトインテスト （ＢＩＴ）コマンドを与える。シャーシコントローラ２２は、光結合したシリア ルデータインタフェースを介してモータコントローラ１８と連通し、送られる全 てのコマンドのうち、モータコントローラ１８からステータス信号を受取り、シ ャーシコントローラ２２、乗物、モータコントローラ１８間の通信リンクを検査 し、且つ乗物が適当に動作しているかどうか検査するのが好ましい。シャーシコ ントローラ２２が乗物のセンサおよびコントローラならびにモータコントローラ １８に、制御およびステータスインターフェーシングを与える ので、単に、特定の乗物のシャーシコントローラ２２を変更することによって、 任意の数の異なる乗物とともに使用するために、電気乗物推進システム１０を変 更することが可能であることを認識するべきである。 シャーシコントローラ２２は、また配電モジュール２０に位置するバッテリ電 流センサから、乗物通信バスを通じて受け取られる信号を用いてバッテリ管理能 力を与える。シャーシコントローラ２２は、バッテリ電流センサからの信号を翻 訳し、モータコントローラ１８に充電コマンドを与え、ステート・オブ・チャー ジ値を乗物ダッシュボードの「燃料」ゲージに送る。シャーシコントローラ２２ はさらに、乗物通信バスを介して、オドメータ、スピードメータ、照明、診断お よびエミッションコントローラを備えた乗物コントローラに接続し、且つシステ ム開発のためのＲＳ−２３２インタフェースに接続する。図４に示すように、モ ータコントローラ１８は、低電圧電源４２と、入力フィルタおよびＤＣリレー制 御装置４４と、ベクトル制御ボード４６と、第１および第２のパワーブリッジお よびゲート駆動機構４８および５０とをそれぞれ具備する。 低電圧電源４２は、ＤＣ／ＤＣコンバータ３８からの１２ボルト出力を変換し て、＋５Ｖ、＋／−１５Ｖ、および＋２０Ｖ出力を、入力フィルタおよびＤＣリ レー制御装置４４、ベクトル制御ボード４６、第１のパワーブリッジ４８および 第２のパワーブリッジ５０に与える。低電圧電源４２は、周知のように、商業上 入手可能な電源を備えることが可能である。 入力フィルタおよびＤＣリレー制御装置４４は、配電モジュール２０の３２０ ボルト出力を第１および第２のパワーブリッジ４８および５０にそれぞれ接続す るための電気接続を含む。入力フィルタおよびＤＣリレー制御装置４４は、ＥＭ Ｉフィルタリング、配電モジュール２０の３２０ボルト出力の、第１および第２ のパワーブリッジ４８および５０へのそれぞれの接続を切り離すためのリレー回 路、ならびに電圧センス回路およびシャーシ接地故障回路を含む種々のＢＩＴ回 路を備えている。入力フィルタおよびＤＣリレー制御装置４４は、、ベクトル制 御ボード４６から制御信号を受取り、且つこのベクトル制御ボード４６にステー タス信号、たとえばＢＩＴ信号を送るのが好ましい。 第１および第２のパワーブリッジ４８および５０の各々は、絶縁ゲートバイポ ーラトランジスタ（ＩＧＢＴ）スイッチング回路と、モータ２８の各配線に駆動 電流を与えるための関連のゲート駆動回路とを具備する。第１および第２のパワ ーブリッジ４８および５０の各々は、モータ２８の配線に、半分の電流を与え、 それによって、容易に入手可能で低コストのＩＧＢＴスイッチング回路の使用を 可能にするのが好ましい。第１および第２のパワーブリッジ４８および５０は、 それぞれ、ベクトル制御ボード４６から制御信号を受取り、且つこのベクトル制 御ボード４６にステータス信号、たとえばＢＩＴ信号を送る。 ベクトル制御ボード４６は、マイクロプロセッサベースのディジタルおよびア ナログ電子システムを具備する。ベクトル 制御ボート４６は、その主たる機能として、ドライバ始動加速およびブレーキ要 求をシャーシコントローラ２２から受け取る。ベクトル制肺ボード４６は、その 後、レゾルバ２６から回転子位置測定値を、第１および第２のパワーブリッジ４ ８および５０から電流測定値をそれぞれ獲得し、これらの測定値を用いて、第１ および第２のパワーブリッジ４８および５０をそれぞれ駆動するためのパルス幅 変調（ＰＷＭ）電圧波形を発生し、モータ２８において望ましい加速またはブレ ーキ効果を得る。ＰＷＭ電圧波形は、要求されたトルク出力を生じるように設計 された制御プログラムに従って発生する。上記のように、ベクトル制肺ボード４ ６はまた、入力フィルタおよびＤＣリレー制御装置４４、オイルポンプユニット ３４、ラジエータ／ファン３６、バッテリチャージャ１６、入力フィルタおよび ＤＣリレー制御装置４４、ビットインテスト回路、乗物通信、および故障検出を 制御する機能も有する。 図６に示すように、ベクトル制御ボード４６は、マイクロコントローラ１００ と、ディジタル信号プロセッサ２００と、ディジタルゲートアレイ３００と、レ ゾルバインタフェース４００と、アナログインタフェース５００とを具備する。 マイクロコントローラ１００、ディジタル信号プロセッサ２００およびディジタ ルゲートアレイ３００のためのクロック信号は、発振器２０２によって与えられ る。 図６を参照すると、マイクロコントローラ１００は、たとえば、モトローラ６ ８ＨＣ１１のマイクロコントローラまたは周 知の他の同様の装置から選択されたマイクロコントローラから成る。マイクロコ ントローラ１００は、その主たる機能として、ベクトル制御ボード４６の種々の 家事機能を果たす。たとえば、マイクロコントローラ１００は、光絶縁体１０２ を介して、シャーシコントローラ２２から電流コマンド、ＢＩＴコマンド、トル クコマンドおよびモードコマンドを受取り、且つシャーシコントローラ２２にス テータス信号を送ることによって、シャーシコントローラ２２と通じる。マイク ロコントローラ１００はまた、ディジタルゲートアレイ３００を介して、ディジ タル信号プロセッサ２００にトルク要求を与えることによって、ディジタル信号 プロセッサ２００と通じ、且つディジタルゲートアレイ３００と通じて、たとえ は種々のＢＩＴおよび制御動作を行う。マイクロコントローラ１００は、その動 作を制御するためのプログラム命令を格納するためのＲＡＭ、ＲＯＭ、およびＥ ＥＰＲＯＭの組み合わせを備えるのが好ましい。あるいは、プログラム命令のい くつかまたは全てをＥＰＲＯＭ１１２に格納することもできる。 マイクロコントローラ１００はまた、温度センサインタフェース１０４、Ａ／ Ｄ ＢＩＴ回路１０６および電圧検出インタフェース１０８から、Ａ／Ｄコンバ ータ１１０を介して、アナログ入力信号を受け取る。Ａ／Ｄコンバータ１１０は 、マイクロコントローラ１００の一部であるのが好ましい。 温度センサインタフェース１０４からのアナログ入力信号は、第１および第２ のパワーブリッジ４８および５０にそれぞれ近 接して冷却板１４に設けられた温度センサ（図示せず）によって送られる温度信 号を含む。Ａ／Ｄ ＢＩＴ回路１０６からのアナログ入力信号は、Ａ／Ｄコンバ ータ１１０をテストするための電圧テスト信号を含む。電圧検出インタフェース １０８からのアナログ入力信号は、入力フィルタおよびＤＣリレー制御装置４４ に設けられた電圧検出器（図示せず）によって送られる電圧信号を含む。 ディジタル信号プロセッサ２００は、たとえば、テキサスインスツルメントＴ ＭＳ３２０Ｃ５０ディジタル信号プロセッサまたは周知の他の同様の装置から成 る。ディジタル信号プロセッサ２００は、その主たる機能として、ＥＰＲＯＭ２ ０４に格納され、且つ電気乗物推進システム１０の始動により、ディジタル信号 プロセッサ２００に設けられたＲＡＭにダウンロードされるトルク制御プログラ ムを実施する。あるいは、ディジタル信号プロセッサ２００は、トルク制御プロ グラムを含むように予めプログラミングしてもよい。特に、ディジタル信号プロ セッサ２００は、レゾルバインタフェース４００からはディジタル化回転子位置 測定値を、アナログインタフェース５００からはディジタル化電流測定値を、ま たマイクロコントローラ１００からはトルクコマンドを受け取り、且つこれらの 測定値およびコマンドを用いて位相電圧信号を発生する。以下でより詳細に説明 するように、これらの位相電圧信号はディジタルゲートアレイ３００に送られ、 それによって、ディジタルゲートアレイ３００は、ゲート駆動信号の形でパルス 幅変調 （ＰＷＭ）電圧波形を生じて、モータ２８における望ましい加速またはブレーキ 効果を得る。位相電圧信号およびＰＷＭ電圧波形は、要求されたトルク出力を生 じるように設計されたトルク制御プログラムに従って発生する。 ディジタルゲートアレイ３００は、たとえばフィールドプログラマブルゲート アレイまたは周知の他の同様の装置から成る。ディジタルゲートアレイ３００は 、オイルポンプユニット３４およびバッテリチャージャ１６を制御するための種 々のＰＷＭ信号、並びにラジエータ／ファン３６と、入力フィルタおよびＤＣリ レー制御装置４４に設けられた主およびプリチャージ／ディスチャージリレー（ 図示せず）と、入力フィルタおよびＤＣリレー制御装置４４に設けられたシャー シ故障検出装置とを制御するための種々の信号を発生し、且つ光絶縁体駆動装置 ３０４を介して受け取る。また、ディジタルゲートアレイ３００は、光絶縁体駆 動装置３０４を介して、オペレータ始動の緊急停止信号を受け取る。 ディジタルゲートアレイ３００は、ディジタル信号プロセッサ２００から位相 電圧信号Ｖａ、ＶｂおよびＶｃを受け取る。位相電圧信号は、統合テストおよび 制御を行うディジタルパルス幅変調器に与えられ、第１および第２のパワーブリ ッジ４８および５０をそれぞれ駆動するためのゲート駆動信号の形でＰＷＭ電圧 波形を生じる。 本発明の統合テストおよび制御を行うディジタルパルス幅変調器の例示の実施 形態は、図７に示されており、参照符号１１ １０で表されている。ディジタルパルス幅変調回路１１１０は、ディジタルゲー トアレイ３００に含まれる（図６）。 図７に示すように、本発明のディジタルパルス幅変調器は、入力レジスタ１１ １２、１１１４および１１１６、第２の組のレジスタ１１１８、１１２０および １１２２、比較器１１２４、１１２６および１１２８、ＰＷＭカウンタ１１３８ 、およびＰＷＭ制御１１４０を含むディジタルＰＷＭ１１０２と、デッドタイム 発生器１１３０、１１３２および１１３４を含むデッドタイム発生装置１１０４ と、ゲート駆動可能論理１１３６と、ＢＩＴテスト可能入力１１４２と、テスト 信号入力１１４４とを具備する。図７はまた、ゲート駆動装置１１４６および１ １４８を示しており、このゲート駆動装置１１４６および１１４８は、ＰＷＭ波 形と、０から５１１までカウントアップし、且つその後０までカウントダウンす るＰＷＭカウンタ１１３８から出力されるディジタル化三角波形とを受け取る。 本発明のパルス幅変調器は、変調されるべきＮビットディジタル化入力信号を 受け取るための入力部を備えている。 図７を参照すると、第１の組の入力レジスタ１１１２、１１１４および１１１ ６に電圧基準信号Ｖａ、ＶｂおよびＶｃを与える。電圧基準信号は、Ｎ＝９ビッ トディジタル信号であるのが好ましい。第１の組の入力レジスタからの電圧基準 信号は、図７に示すように、ＰＷＭカウンタ１１３８からの端末カウントと同期 して、第２の組の入力レジスタ１１１８、１１２０および１１２２にロードされ る。両組の入力レジスタは、９ビッ トレジスタであるのが好ましい。 本発明のパルス幅変調回路は、連続してゼロから予め定められた数までカウン トアップし、またゼロまでカウントダウンするためのＰＷＭカウンタを具備する 。ＰＷＭカウンタは、予め定められた数に対応するＮビットの解像度を有するデ ィジタル化三角波形を発生する。 図７を参照すると、ＰＷＭカウンタ１１３８は、端未カウンタ（ＴＣ）を出力 し、ＰＷＭ制御１１４０を制御してディジタル電圧基準信号をレジスタ１１１８ 、１１２０および１１２２に同期してロードする。ＰＷＭカウンタ１１３８は、 連続して０から５１１までの数（９ビット解像度）をカウントアップし、さらに ０までカウントダウンして、ディジタル三角波形を生じる（これは符号１１５０ で示される）。 本発明のパルス幅変調器は、ディジタル化入力信号およびディジタル化三角波 形を受取り、且つそれらを比較してＰＷＭ出力パルスを発生する比較装置を具備 する。 図７を参照すると、比較装置は、比較器１１２４、１１２６および１１２８を 備える。比較器１１２４、１１２６および１１２８は、それぞれ、レジスタ１１ １８、１１２０及び１１２２からのディジタル化電圧基準信号を、ＰＷＭカウン タ１１３８からのディジタル化三角波形１１５０と比較する。比較器１１２４お よび第１の電圧基準信号Ｖａを考慮する場合、比較器１１２４は、入力レジスタ １１１８からのロード化電圧基準信号Ｖａを、ＰＷＭカウンタ１１３８からの１ から５１０までの （または５１０から１までの）各々連続するカウントと比較する。たとえば、比 較器１１２４は、ロード化基準信号Ｖａを１、２、３、４等から始まり５１０ま で（または５１０、５０９、５０８等から始まり１までの）ＰＷＭカウントと比 較する。たとえば、ロード化基準信号がＰＷＭカウントよりも大きい場合、出力 ＰＷＭパルスはローの論理状態にある。たとえば、ロード化基準信号がＰＷＭカ ウント以下である場合、出力ＰＷＭパルスはハイの論理状態にある。 入力レジスタは、パルス幅の比較および発生のための９ビットカウンタのカウ ントアップまたはカウントダウンの前にロードすることが可能である。電圧基準 信号は、２つの方法のうちの１つでロードしてもよい。第１の方法では、電圧基 準信号を０から５１１まで、または５１１から０までの各カウントに対してロー ドする。換言すれば、０から５１１までのカウントアップおよび０までのカウン トダウンが、三角波形の１期間であると考えるならば、電圧基準信号を、各半期 間に１回（または全１期間に２回）ロードする。第２の方法では、電圧基準信号 を、全１期間に１回ロードする。第１の方法は、調和歪みを減少させ、モータ制 御をより円滑にするが、第２の方法は、パルス幅更新間の処理時間をより長くす る。 しかしながら、比較器は、ロード化電圧基準信号を谷カウント０（９ビットの 全てのゼロ）またはピークカウント５１１（９ビットの全ての１）と比較しない ため、過変調を防ぐ。入力レジスタ値（ロード化基準信号）が、三角波形のピー クと谷 に対応するカウンタ値とが等しい場合、過変調が起こる。パルス幅変調回路は、 入力信号値を１カウントだけ変更し、ピーク（５１１）および谷（０）カウント が三角波形と比較されるのを防ぐ。ＰＷＭ回路のこの設計は、発生する各入力値 を検査するための時間を浪費するはずであるプロセッサのようなコントローラを 除去する。 ＰＷＭカウンタは、ＰＷＭコントローラ１１４０によって制御される。ＰＷＭ コントローラ１１４０は、カウントのピーク（５１１）および谷（０）の同期パ ルス（ＴＣ）を、たとえば、（上記で用いられた方法により）次の信号をロード するための入力レジスタ１１８、１１２０及び１１２２と、モータコントローラ １８（図１）のベクトル制御ボード４６（図４）のアナログインタフェース５０ ０（図６）を介してモータ２８の電流をサンプリングするためのアナログ・ディ ジタル（Ａ／Ｄ）コンバータ（５０４ａ、５０４ｂ，５０４ｃおよび５０４ｄ） と、ベクトル制御ボード４６（図６）のディジタル信号プロセッサ（ＤＳＰ）２ ００とに与える。ＤＳＰ２００は、ＰＷＭ制御１１４０からの同期パルスと同期 して、サンプリングされた電流を受取り、アルゴリズムを開始して、マイクロコ ントローラ１００を介して、乗物のオペレータからの要求に対応する正確なトル クを与える。従って、ＰＷＭ制御１１４０は、ＰＷＭカウンタ１１３８のピーク および／または谷を用いて、ベクトル制御ボードにおいて種々の装置を同期化し た。カウントのピーク（５１１）および谷（０）は、同期のために用いられる。 なぜ ならば、たとえば、カウント０および５１１では、モータコントローラ１８のス イッチング非常駐が、アナログインタフェース５００におけるアナログ・ディジ タルサンプルを崩壊しないからである。 従って、ＰＷＭ回路のＰＷＭ制御１１４０は、アナログ−ディジタルサンプリ ングを開始するために使用されるパルスの発生を、三角波形のピークおよび／ま たは谷と強制的に同期するように設計される。このため、カウント０および５１ １は、電圧基準信号Ｖａ、ＶｂおよびＶｃとは比較されない。 パルス幅変調回路は、比較装置から発生した出力パルスから第１のパルスおよ び第２のパルスを発生するためのデッドタイム発生装置１１０４を具備する。第 １および第２のパルスの各々は、対応するスイッチング回路を駆動し、且つ第１ および第２のパルスは、互いに異なる遷移時間を有する。第１のパルスは第１の 遅延を有し、且つ第２のパルスは第２の遅延を有しており、それらは比較装置か らの出力パルスと同期する。 図７を参照すると、デッドタイム発生装置１１０４は、デッドタイム発生器１ １３０、１１３２および１１３４を具備しており、その各々は、比較器１１２４ 、１１２６および１１２８から、対応するＰＷＭ出力パルスを受け取る。デッド タイム発生装置１１０４は、対応するＰＷＭ出力パルスの各々から上部パルスお よび下部パルスを発生する。上部パルスは、絶縁ゲートバイポーラトランジスタ （ＩＧＢＴ）を備えた一対のスイッチング装置のうちの１つを駆動するためのゲ ート駆動装置に対 応する。下部パルスは、他方のスイッチング装置を駆動するためのゲート駆動装 置に対応する。たとえば、一対のスイッチング装置が高電力をモータ２８に送る と考える（図５Ａ）。この筋書きでは、上部および下部パルス対は、モータ２８ の端子Ａ１、Ａ２、Ｂ１、Ｂ２、Ｃ１およびＣ２の各々に接続し、且つ対応する ＩＧＢＴ対を駆動する。従って、各端子は、電力を転送する２つのスイッチング 装置を有する。上部および下部パルス間にはデッドタイム遅延が必要である。な ぜならば、遅延が導入されない場合、端子の両方のスイッチング装置が起動（ク ローズ）して短絡回路を生じる可能性があるからである。従って、上部および下 部パルスには、ＰＷＭ出力パルスと同期して適当な遅延を導入するべきである。 遅延の開始は、常に比較器出力遷移の発生と同期し、且つこの同期遅延によって 、ＰＷＭ信号が９ビット解像度を保持することができる。 デッドタイム遅延はデッドタイム発生装置１１０４によって生じ、これに関し ては、図８を参照して以下で説明する。比較装置から出力ＰＷＭパルスが発生す ると、図８に示すように、デッドタイム発生装置１１０４が上部パルスおよび下 部パルスを発生する。対応する各々のスイッチが開閉するのに充分な時間を許容 するために、デッドタイム遅延を導入する。たとえば、上部パルスが論理１から 論理０に遷移して、その対応するスイッチを開くと、下部パルスは論理０から論 理１まで遷移する前にスイッチを開くのに充分な長さの期間を待って、その対応 するスイッチを閉じなければならない。この状態で、上部パル スが論理０から論理１まで遷移して、その対応するスイッチを閉じる必要がある 場合、上部パルスは、それが論理１に遷移してそのスイッチを閉じることが可能 となる前に、下部パルスが論理１から論理０に遷移して、その対応するスイッチ を開くのに充分な長さの期間を待たなければならない。一方のスイッチが閉じる 前に他方のスイッチが確実に開くように、遅延を導入する必要がある。デッドタ イム発生装置１１０４は、図８に示すように、このような保証を提供する。 また、ディジタルＰＷＭ１１０２は、およそ８ｋＨｚの周波数で動作するのが 好ましく、デッドタイム発生装置１１０４は、およそ３マイクロ秒の遅延を発生 する。 本発明のパルス幅変調回路は、第１（上部）および第２（下部）のパルスを受 取り、第１および第２のパルスに従って、それぞれ、駆動制御装置を可能にする ための論理回路をさらに具備する。 図７および図９を参照すると、デッドタイム発生器１１３０、１１３２および １１３４は、電圧基準信号Ｖａ、ＶｂおよびＶｃの各々の上部および下部パルス を不能論理回路１１３５および組み合わせ論理回路１１３６ａ、１１３６ｂ、１ １３６ｃ、１１３６ｄ，１１３６ｅ、１１３６ｆを備えたゲート駆動可能論理回 路１１３６に送る。ゲート駆動可能論理回路１１３６は、それぞれの電圧基準信 号に対応する上部および下部パルスに対する正確なゲート駆動信号を発生する組 み合わせ論理回路であるのが好ましい。特に、論理回路１１３６は、その上部お よび 下部パルスに対して複製ゲート駆動信号を与える。前者のゲート駆動信号は、モ ータ２８の第１の組の配線（Ａ１、Ｂ１およびＣ１）に対応し（図５Ａ）、後者 のゲート駆動信号（複製）は、モータ２８の第２の組の配線（Ａ２、Ｂ２および Ｃ２）に対応する。配線Ａ１およびＡ２は位相Ａに対するものであり、配線Ｂ１ およびＢ２は位相Ｂに対するものであり、配線Ｃ１およびＣ２は位相Ｃに対する ものである。このように、６個の線（Ａ１の上部および下部、Ｂ１の上部および 下部、Ｃ１の上部および下部に対応する）は、ゲート駆動可能論理回路１１３６ からゲート駆動装置１１４６に出力され、別の６個の線（Ａ２の上部および下部 、Ｂ２の上部および下部、Ｃ２の上部および下部に対応する）は、ゲート駆動装 置１１４８に出力される。 本発明のパルス幅変調回路は、第１（上部）および第２（下部）のパルスに対 応するＢＩＴ入力信号を与えて、駆動制肺装置からのフィードバック経路を備え たＰＷＭ回路が正確に動作しているかどうかを検査するためのビルトインテスト （ＢＩＴ）回路を具備しており、駆動制御装置は、ＰＷＭ回路よりも高いレベル の集積度を有する。ＢＩＴ入力信号は、ＰＷＭ信号の各々を個別に制御する。 図７を参照すると、ビルトインテスト回路は、ゲート駆動可能論理１１３６、 テスト信号入力１１４４およびＢＩＴ入力１１４２を備える。ＢＩＴ回路は、よ り高いレベルの集積度、たとえばモータコントローラ１８が正確に動作している かどうかを検査する。たとえば、図８を参照すると、マイクロコント ローラ１００（図６）は、各出力の状態を、ＢＩＴ入力１１４２に書き込み、デ ッドタイム発生器からのＰＷＭ出力パルスを不能にすることによって、制御する ことができる。これは、図９に、より詳細に示されている。 図９を参照すると、ＢＩＴ入力１１４２は、２つの組、ＢＩＴ入力１１４２ａ および１１４２ｂに分けられる。ＢＩＴ入力１１４２ａおよび１１４２ｂはそれ ぞれ、１つの位相あたりの２つの同じ絶縁配線に対応し（配線Ａ１およびＡ２は 「Ａ」位相に対するものであり、配線Ｂ１およびＢ２は「Ｂ」位相に対するもの であり、配線Ｃ１およびＣ２は「Ｃ」位相に対するものである）、これに関して は、図５Ａを参照して上で述べている。ＢＩＴ入力１１４２ａは、ＡＩＵ，ＡＩ Ｌ、ＢＩＵ，ＢＩＬ、ＣＩＵ、ＣＩＬに対するビットテスト入力を含む（「Ｕ」 はデッドタイム発生装置からの上部パルスに対応し、「Ｌ」はデッドタイム発生 装置からの下部パルスに対応する）。同様に、ＢＩＴ入力１１４２ｂは、Ａ２Ｕ 、Ａ２Ｌ、Ｂ２Ｕ、Ｂ２Ｌ、Ｃ２Ｕ、Ｃ２Ｌに対するビットテスト入力を含む。 ＢＩＴ入力１１４２ａおよび１１４２ｂはパワーリセット入力（ＰＯＷＥＲ Ｒ ＳＴ）を含み、これは、システムパワーリセットの際にリセットする目的で使用 される。ＢＩＴ入力１１４２ａはまた、ＰＷＭ不能入力を含み、これは、ＢＩＴ 入力テストの際、（ゲート駆動可能論理１１３６の一部である）可能／不能装置 １１３５を介して、デッドタイム発生装置１１０４からの信号を不能にする。従 って、信号ＶＡＩＵ、ＶＡＩＬ、ＶＢＩＵ、Ｖ ＢＩＬ、ＶＣＩＵおよびＶＣＩＬが不能となり、ＢＩＴ入力１１４２ａおよび１ １４２ｂからのテスト入力信号が、組み合わせ論理回路１１３６ａ、１１３６ｂ 、１１３６ｃ、１１３６ｄ、１１３６ｅおよび１１３６ｆに与えられる。組み合 わせ論理回路は、マイクロコントローラ１００からのＧＬＯＢＡＬ ＲＥＳＥＴ 信号を用いて、一斉にリセットすることが可能である。 より高いレベルの集積度の正確な動作をテストすることに加えて、ディジタル ＰＷＭ１１０２と、デッドタイム発生装置１１０４と、ゲート駆動可能論理１１ ３６とを備えたＰＷＭ回路全体を、９ビットのパルス幅解像度全体にわたって、 テストすることが可能である。たとえば、図７および図９を参照すると、ディジ タル信号プロセッサ２００は、電圧基準信号Ｖａ、ＶｂおよびＶｃの代わりにテ スト入力信号ＴＶａ、ＴＶｂおよびＴＶｃを与える。テスト入力信号は、９個の ビット（０ないし５１１）の各ステップを含む。ＰＷＭ回路は、テスト入力信号 を用いて、電圧基準信号Ｖａ、ＶｂおよびＶｃに関して上で述べたものと同じ動 作を行って、デッドタイム発生装置１１０４から上部および下部パルスを生じる 。テスト入力信号に対応する上部および下部パルスを、ゲート駆動可能論理１１ ３６に、その後、ゲート駆動装置１１４６および１１４８に与える（ＢＩＴ入力 １１４２は、このテストシーケンスでは役割を果たさない）。ゲート駆動装置１ １４６および１１４８は、対応する駆動信号をテスト信号入力１１４４にフィー ドバックする。駆動信号を、特定のテスト入力信号に対応する既知の値と比較す る。 この結果、０から５１１までの９ビットテスト入力信号の各ステップをテストす ることができる。 独立ＰＷＭ回路１１０２と、ＢＩＴ入力１１４２およびテスト信号入力１１４ ４を含むＢＩＴ回路と、制御回路とは、ディジタル信号プロセッサ２００および マイクロコントローラ１００とインタフェースする１つのディジタル論理アレイ ３００にパッケージ化される（図６参照）。 デッドタイム発生装置１１０４から発生する遅延は、ＰＷＭ出力パルスと同期 する。周期的なディジタル三角波形はプログラム可能であり、過変調を防ぎ、同 期サンプリング信号を開発してプログラム可能に調整する。 本発明は、以下のようなパルス幅変調を発生するためのいくつかの特徴を識別 する。すなわち（１）ＤＳＰ２００、マイクロコントローラ１００および他のデ ィジタル構成要素などのインタフェーシング回路を支持してアナログ構成要素に おける欠点を克服するための全ディジタル実現化、（２）３つの高解像度９ビッ トＰＷＭ機能は、３相モータコントローラにおける制御を実施し、それによって 電流リップルが減少し、トルク制御がより円滑となり、より効率が上がる、（３ ）同期デッドタイム発生器は、９ビットシステムにおける９ビットの解像度を維 持する、（４）ビルトインテストは、ＰＷＭ設計の機能性および次のより高いレ ベルの集積度での機能性を検査し、ＰＷＭ信号の各々とフィードバック経路を個 別に制御して、信号レベルを検査する、（６）三角波形のピークおよび谷と同期 するサン プリングパルスの発生と、ピークまたはピークおよび谷の両方との同期間のプロ グラム可能な選択、これによってＰＷＭ周波数またはその２倍の周波数でパルス 幅を制御することができる、（７）過変調を防止する。 デッドタイム発生装置１１０４における回路は、コントローラ電力出力段階に おいてスイッチング装置を制御するために用いられる信号間の同期デッドタイム 遅延を実現する。２つのＰＷＭ信号（上部および下部）は、デッドタイム回路（ 図８）から発生し、遅延は、下部および上部信号間で発生する。遅延の開始は、 常に比較器出力遷移の発生と同期する。この同期遅延により、ＰＷＭ信号が全Ｎ （＝９）ビット解像度を保持することが可能となる。 ビルトインテスト回路により、各出力の状態は、テストレジスタに書き込むこ とによって制御できる。これは、コントローラの次のより高度なアセンブリの部 分を独立してテストするために用いられる。テスト入力はＰＷＭゲート駆動信号 をフィードバックすることによって用いられ、ディジタル回路が既知の入力レジ スタ値に対する正確なパルス幅を発生しているかどうかを検査する。解像度の各 ビットは、適当な入力値を特定してテストすることができる。 本発明の統合テストおよび制御を行うディジタルパルス幅変調器においては、 発明の精神および範囲を逸脱することなく様々な修正および変更が可能であるこ とは当業者に明らかとなる。このように、本発明が請求の範囲およびその同等物 の範囲 内の修正および変更を含むことを、意図している。

【手続補正書】特許法第１８４条の８ 【提出日】１９９６年５月２０日 【補正内容】 請求の範囲 １．駆動制御装置がパルスを発生して、電気モータ用の一対のスイッチング回 路を駆動できるようにするためのパルス幅変調（ＰＷＭ）回路であって、 変調されるべきＮビットディジタル化入力信号を受け取るための入力部と、 連続してゼロから予め定められた数までカウントアップし、さらにゼロまでカ ウントダウンするためのＰＷＭカウンタとを備え、前記ＰＷＭカウンタは、前記 予め定められた数に対応するＮビットの解像度を有するディジタル化三角波形を 発生し、さらに 前記ディジタル化入力信号および前記ディジタル化三角波形を受け取り、且つ それらを比較して出力パルスを発生するための比較装置と、 前記比較装置から発生した出力パルスから、第１のパルスおよび第２のパルス を発生するためのデッドタイム発生装置と、 前記第１および第２のパルスに対応するＢＩＴ入力信号を与えて、前記駆動制 肺装置からのフィードバック経路を含む前記ＰＷＭ回路の正確な動作を検査する ためのビルトインテスト（ＢＩＴ）回路とを備え、前記駆動制御装置が前記ＰＷ Ｍ回路よりも高いレベルの集積度を有し、前記ＢＩＴ入力装置が、前記ＰＷＭ信 号の各々を個別に制御する ことを特徴とするパルス幅変調（ＰＷＭ）回路。 ２． 前記第１および第２のパルスを受け取り、且つ前記第１および第２のパ ルスにそれぞれ従って前記駆動制御装置を機能させるための論理回路をさらに備 えてことを特徴とする請求項１記載のパルス幅変調（ＰＷＭ）回路。 ３． 前記第１のパルスが第１の遅延を有し、前記第２のパルスが第２の遅延 を有し、前記第１および第２の遅延が前記比較装置からの前記出力パルスと同期 することを特徴とする請求項１記載のパルス幅変調（ＰＷＭ）回路。 ４． 前記ディジタル化三角波形のピークおよび谷に至る前記ＰＷＭ回路の動 作を同期するための同期信号を与える前記パルス幅変調制御をさらに備えた こと を特徴とする請求項１記載のパルス幅変調（ＰＷＭ）回路。 ５． 前記パルス幅変調制御が、前記ＰＷＭカウンタと同期して前記ディジタ ル化入力信号をロードするための同期信号を前記入力部に与えることを特徴とす る請求項４記載のパルス幅変調（ＰＷＭ）回路。 ６．（削除） ７． 前記デッドタイム発生装置と前記ＢＩＴ回路とを備えた前記ＰＷＭ回路 を、独立型シングルチップディジタル論理アレイとして実現することを特徴とす る請求項１記載のパルス幅変調（ＰＷＭ）回路。 ８． 前記ディジタル化三角波形を、０から５１１まで、且つ５１１から０ま で連続してカウントする９ビットカウンタとして実現化し、０から５１１、さら に０までのカウント、また は５１１から０、さらに５１１までのカウントが１期間を表すことを特徴とする 請求項１記載のパルス幅変調（ＰＷＭ）回路。 ９． 前記入力部が、前記ＰＷＭカウンタと同期して前記ディジタル化入力信 号をロードするためのレジスタを備え、前記比較装置が、前記入力信号の９ビッ トディジタル値を、前記９ビットＰＷＭカウンタからのディジタル化三角波形と 比較して、出力パルスを発生することを特徴とする請求項１記載のパルス幅変調 （ＰＷＭ）回路。 １０． 前記入力レジスタが、前記三角波形の１期間に１回のみロードされた 状態で、出力パルスを発生することを特徴とする請求項９記載のパルス幅変調（ ＰＷＭ）回路。 １１． 前記入力レジスタが、前記期間の０から５１１までのアップカウント の際１回、また前記期間の５１１から０までのダウンカウントの際１回ロードさ れた状態で、出力パルスを発生することを特徴とする請求項９記載のパルス幅変 調（ＰＷＭ）回路。 １２． 前記三角波形カウンタが前記ディジタル入力信号よりも小さい時、前 記出力パルスがローの論理状態にあり、且つ前記三角波形カウンタが前記ディジ タル入力信号よりも大きい時、前記出力パルスがハイの論理状態にあることを特 徴とする請求項９記載のパルス幅変調（ＰＷＭ）回路。 １３． 前記三角波形カウンタが前記ディジタル入力信号よりも小さい時、前 記出力パルスがハイの論理状態にあり、且つ前記三角波形カウンタが前記ディジ タル入力信号よりも大きい 時、前記出力パルスがローの論理状態にあることを特徴とする請求項９記載のパ ルス幅変調（ＰＷＭ）回路。 １４． 前記入力レジスタが、前記９ビットカウンタのアップカウントおよび ダウンカウントの両方よりも前にロードされることを特徴とする請求項９記載の パルス幅変調（ＰＷＭ）回路。 １５． 駆動制御装置がパルスを発生して電気モータ用の一対のスイッチング 回路を駆動できるようにするためのパルス幅変調（ＰＷＭ）回路であって、 変調されるべきＮビットディジタル化入力信号を受け取るための入力部と、 連続してゼロから予め定められた数まで連続的にカウントアップし、さらにゼ ロまでカウントダウンするためのＰＷＭカウンタとを備え、前記ＰＷＭカウンタ は、前記予め定められた数に対応するＮビットの解像度を有するディジタル化三 角波形を発生し、さらに 前記ディジタル化入力信号および前記ディジタル化三角波形を受け取り、且つ それらを比較して出力パルスを発生するための比較装置と、 前記比較装置から発生した前記出力パルスから、第１のパルスおよび第２のパ ルスを発生するためのデッドタイム発生装置とを備え、前記第１および第２のパ ルスを各々、対応するスイッチング回路を駆動し、前記第１および第２のパルス は、互いに異なる遷移時間を有し、さらに 前記三角波形のピークおよび谷に対応する入力信号値が、前記三角波形と比較 されないようにするための手段をさらに備えた ことを特徴とするパルス幅変調（ ＰＷＭ）回路。 １６． 駆動制御装置がパルスを発生して電気モータ用の一対のスイッチング 回路を駆動できるようにするためのパルス幅変調（ＰＷＭ）回路であって、 変調されるべきＮビットディジタル化入力信号を受け取るための入力部と、 連続してゼロから予め定められた数まで連続的にカウントアップし、さらにゼ ロまでカウントダウンするためのＰＷＭカウンタとを備え、前記ＰＷＭカウンタ は、前記予め定められた数に対応するＮビットの解像度を有するディジタル化三 角波形を発生し、さらに 前記ディジタル化入力信号および前記ディジタル化三角波形を受け取り、且つ それらを比較して出力パルスを発生するための比較装置と、 前記比較装置から発生した前記出力パルスから、第１のパルスおよび第２のパ ルスを発生するためのデッドタイム発生装置とを備え、前記第１および第２のパ ルスを各々、対応するスイッチング回路を駆動し、前記第１および第２のパルス は、互いに異なる遷移時間を有し、さらに 前記第１および第２のパルスを受け取り、且つ前記第１およひ第２のパルスに それぞれ従って前記駆動制御装置を機能させるための論理回路と、 前記ＰＷＭ回路の前記入力信号をテスト信号に置換して、前記ＰＷＭ回路をテ ストするためのテスト制御機構とを備え、前記テスト制御装置は、前記テスト信 号に対応する前記ＰＷＭ回路から発生した実際のＰＷＭ出力パルスを、前記テス ト信号に対応する既知の出力パルスと比較する ことを特徴とするパルス幅変調（ ＰＷＭ）回路。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 ランスベリィ，ジェフリー，ビー アメリカ合衆国 21045 メリーランド, ボーウィー，チャペル フォージ ドライ ブ 3809 (72)発明者 ハーマン，ベス，エイ アメリカ合衆国 21045 メリーランド, コロンビア，リトル フォクシイズ ラン 6124 【要約の続き】 ルの集積度を有し、ＢＩＴ入力信号が、ＰＷＭ信号の各 々を個別に制御する。

Claims (1)

1. 【特許請求の範囲】 １． 駆動制御装置がパルスを発生して電気モータ用の一対のスイッチング回 路を駆動できるようにするためのパルス幅変調（ＰＷＭ）回路であって、 変調されるべきＮビットディジタル化入力信号を受け取るための入力部と、 連続してゼロから予め定められた数まで連続的にカウントアップし、さらにゼ ロまでカウントダウンするためのＰＷＭカウンタとを備え、前記ＰＷＭカウンタ は、前記予め定められた数に対応するＮビットの解像度を有するディジタル化三 角波形を発生し、さらに 前記ディジタル化入力信号および前記ディジタル化三角波形を受け取り、且つ それらを比較して出力パルスを発生するための比較装置と、 前記比較装置から発生した出力パルスから、第１のパルスおよび第２のパルス を発生するためのデッドタイム発生装置とを備え、前記第１および第２のパルス は各々、対応するスイッチング回路を駆動し、前記第１および第２のパルスは、 互いに異なる遷移時間を有することを特徴とするパルス幅変調（ＰＷＭ）回路。 ２． 前記第１および第２のパルスを受取り、且つ前記第１および第２のパル スにそれぞれ従って前記駆動制御装置を機能させるための論理回路をさらに備え たことを特徴とする請求項 １記載のパルス幅変調（ＰＷＭ）回路。 ３． 前記第１のパルスが第１の遅延を有し、前記第２のパルスが第２の遅延 を有し、前記第１および第２の遅延が前記比較装置からの前記出力パルスと同期 することを特徴とする請求項１記載のパルス幅変調（ＰＷＭ）回路。 ４． 前記ＰＷＭカウンタを制御するためのパルス幅変調制御をさらに備え、 前記パルス幅変調制御は、前記ディジタル化三角波形のピークおよび谷に至る前 記ＰＷＭ回路の動作を同期するための同期信号を与えることを特徴とする請求項 １記載のパルス幅変調（ＰＷＭ）回路。 ５． 前記パルス幅変調制御が、前記ＰＷＭカウンタと同期して前記ディジタ ル化入力信号をロードするための前記入力部に同期信号を与えることを特徴とす る請求項４記載のパルス幅変調（ＰＷＭ）回路。 ６． 前記第１および第２のパルスに対応するＢＩＴ入力信号を与えて、前記 駆動制御装置からのフィードバック経路を含む前記ＰＷＭ回路の正確な動作を検 査するためのビルトインテスト（ＢＩＴ）回路をさらに備え、前記駆動制御装置 が前記ＰＷＭ回路よりも高いレベルの集積度を有し、前記ＢＩＴ入力信号が、前 記ＰＷＭ信号の各々を個別に制御することを特徴とする請求項２記載のパルス幅 変調（ＰＷＭ）回路。 ７． 前記デッドタイム発生装置と前記ＢＩＴ回路とを備えた前記ＰＷＭ回路 を、独立型シングルチップディジタル論理アレイとして実現することを特徴とす る請求項６記載のパルス幅 変調（ＰＷＭ）回路。 ８． 前記ディジタル化三角波形を、０から５１１まで、且つ５１１から０ま で連続してカウントする９ビットカウンタとして実現化し、０から５１１、さら に０までのカウント、または５１１から０、さらに５１１までのカウントが１期 間を表すことを特徴とする請求項１記載のパルス幅変調（ＰＷＭ）回路。 ９． 前記入力部が、前記ＰＷＭカウンタと同期して前記ディジタル化入力信 号をロードするためのレジスタを備え、前記比較装置が、前記入力信号の９ビッ トディジタル値を、前記９ビットＰＷＭカウンタからのディジタル化三角波形と 比較して、出力パルスを発生することを特徴とする請求項８記載のパルス幅変調 （ＰＷＭ）回路。 １０． 前記入力レジスタが、前記三角波形の１期間に１回のみロードされた 状態で、出力パルスを発生することを特徴とする請求項９記載のパルス幅変調（ ＰＷＭ）回路。 １１． 前記入力レジスタが、前記期間の０から５１１までのアップカウント の際１回、また前記期間の５１１から０までのダウンカウントの際１回ロードさ れた状態で、出力パルスを発生することを特徴とする請求項９記載のパルス幅変 調（ＰＷＭ）回路。 １２． 前記三角波形カウンタが前記ディジタル入力信号よりも小さい時、前 記出力パルスがローの論理状態にあり、且つ前記三角波形カウンタが前記ディジ タル入力信号よりも大きい時、前記出力パルスがハイの論理状態にあることを特 徴とする 請求項９記載のパルス幅変調（ＰＷＭ）回路。 １３． 前記三角波形カウンタが前記ディジタル入力信号よりも小さい時、前 記出力パルスがハイの論理状態にあり、且つ前記三角波形カウンタが前記ディジ タル入力信号よりも大きい時、前記出力パルスがローの論理状態にあることを特 徴とする請求項９記載のパルス幅変調（ＰＷＭ）回路。 １４． 前記入力レジスタが、前記９ビットカウンタのアップカウントおよび ダウンカウントの両方よりも前にロードされることを特徴とする請求項９記載の パルス幅変調（ＰＷＭ）回路。 １５． 前記三角波形のピークおよび谷に対応する入力信号値が、前記三角波 形と比較されないようにするための手段をさらに具備することを特徴とする、請 求項１記載のパルス幅変調（ＰＷＭ）回路。 １６． 前記ＰＷＭ回路の入力信号をテスト信号と取り換えて、前記ＰＷＭ回 路をテストするためのテスト制御装置をさらに備え、前記テスト制御装置は、前 記テスト信号に対応する前記ＰＷＭ回路から発生した実際のＰＷＭ出力パルスと 、前記テスト信号に対応する既知の出力パルスを比較することを特徴とする請求 項１記載のパルス幅変調（ＰＷＭ）回路。 １７． 前記テスト信号が、ゼロから前記予め定められた数までの全てのディ ジタル値を含むことを特徴とする請求項１６記載のパルス幅変調（ＰＷＭ）回路 。