JPH10500545A

JPH10500545A - 通信システム

Info

Publication number: JPH10500545A
Application number: JP7530127A
Authority: JP
Inventors: ダニエルブリュックハイマー，サイモン; ハロルドモーガー，ロイ
Original assignee: ノーザンテレコムリミテッド
Priority date: 1994-05-21
Filing date: 1995-05-19
Publication date: 1998-01-13
Also published as: US5917824A; DE69504337D1; EP0761073A1; DE69504337T2; EP0761073B1; GB2291561B; GB2291561A; GB9410294D0; WO1995032597A1

Abstract

(57)【要約】広帯域及び狭帯域の両方のサービスを組み込むＡＴＭ通信システムである。複数のチャンネルは、伝送目的のための仮想回路により構成された各グループに適応される。各グループは、次に、個別のチャネルに再適応され直す。どのチャネルをどの仮想回路と接続してもよく、仮想回路を構成するチャネルの各グループは、適応及び伝送処理を通してタイムスロットの完全な状態を維持する。

Description

【発明の詳細な説明】ＡＴＭ適応システム本発明は、ディジタル通信システムに係り、特に、非同期転送モード（ＡＴＭ）技術を実施するシステムに関する。非同期転送モード（ＡＴＭ）技術は、あらゆるタイプのサービストラヒック、音声、ビデオ又はデータが共通の伝送手段上で一つに多重化されることを可能にする柔軟性のある伝送形式である。このことを実現するため、元のトラヒックがＡＴＭネットワークの遠い方の端で再構成されるように、サービストラヒックは、最初に、典型的に５バイトのヘッダと４８パイトのペイロードからなる５３バイトのセルに適応されなければならない。この適応の形式は、ＡＴＭ適応レイア（ＡＡＬ）で行われる。５種類の適応レイアが定められ、本発明は、一定ビットレートトラヒックをＡＴＭ規格に適応させる適応レイア１に関係する。ＡＴＭ交換は、ＰＯＴＳ又はＩＳＤＮ（サービス総合ディジタル網）サービスを、Ｂ−ＩＳＤＮ（広帯域ＩＳＤＮ）サービスと共にサポートする。Ｈ３２０ビデオ会議規格は、ｎ×６４Ｋｂ／ｓのサービスの典型的なユーザであり、Ｂ−ＩＳＤＮワークステーション内に巧く組み込まれ、Ｎ−ＩＳＤＮ（狭帯域ＩＳＤＮ）によってもサポートされる。６４Ｋｂ／ｓの各チャネル上に独立の呼を伴う２Ｍｂ／ｓのトランク回路とのＡＴＭ交換において、ＡＴＭに適応された後のトラヒックは、目的の狭帯域ポートまで、ＡＴＭの状態を維持することが望ましい。例えば、１５５Ｍｂ／ｓの物理的なトランクは、一般的に狭帯域サービスネットワーク内の幹線として十分な大きさの容量があるので、２個以上の目的地に論理的ルートを伝搬させ得ることが望ましい。ｎ≧６の場合に、物理的なルートがｎ ×６４ｋｂ／ｓからなるならば、セル組立遅延はエコーキャンセラが不要になる点まで低減される。一つの６４ｋｂ／ｓ回路のセル組立遅延は６ｍｓｅｃであり、既存の狭帯域ネットワークと相互に作用するエコーキャンセルが必要である。本発明の目的は、上記のネットワークの要求項目を実現するため柔軟性のある手段を提供することである。本発明の一面によれば、夫々のチャネルで伝達される広帯域と狭帯域の両方のサービスをサポートする非同期転送モード（ＡＴＭ）通信システムが設けられ、上記システムは、伝送目的のための仮想チャネルにより構成された各グループに複数のチャネルを適応させる手段と、各グループを逆に個別のチャネルに再適応させる手段とを含み、上記のシステムにおいて、どの個別のチャネルがどの仮想チャネルに関係付けられてもよく、かつ、あらゆる上記のチャネルのグループが適応及び伝送処理を通してタイムスロットの完全な状態を維持するようなシステムである。本発明の他の面によれば、広帯域及び狭帯域の両方のサービスをサポートする非同期転送モード（ＡＴＭ）通信システムにおいてチャネルで伝搬されるトラヒックを伝送する方法が提供され、上記の方法は、伝送目的のための仮想チャネルと、どの個別のチャネルがどの仮想チャネルに関係付けられてもよく、かつ、上記チャネルのあらゆるグループが適応及び再適応の処理を通してタイムスロットの完全な状態を維持するように、上記の各グループを逆に個別のチャネルに再適応させる段階からなる。以下、添付図面を参照して本発明の実施例を説明する。添付図面において、図１はＡＴＭ適応レイア１（ＡＡＬ１）の機能を示す図であり、図２はＡＴＭセル構造を表わす図であり、図３は標準的なデータ転送のためのＡＴＭ適応レイア１の用法を示す図であり、図４は、ＡＡＬ１を用いたＮ−ＩＳＤＮとＢ−ＩＳＤＮの相互作用を示す図であり、図５は狭帯域トランキング用のＡＴＭスイッチの用法を示す図であり、図６は、本発明の一実施例による柔軟性のあるＡＡＬ１機構を概略的な形で表わす図であり、図７は、図６の柔軟性のあるＡＡＬ１機構の機能ブロック図であり、図８は、他の柔軟性のあるＡＡＬ１機構を表わす図であり、図９は、図８の機構の機能ブロック図であり、図１０は、図８の配置のタイムスロットの完全な状態を示す図であり、図１１は、図８の配置のタイムスロット交換プロトコルを示す図である。ＡＴＭ適応レイア１（ＡＡＬ１）の仕様又はプロトコルに関係した図１乃至５は、本発明の理解を容易にするため添付された。ＡＡＬ１により行われる一般的な機能は図１に示される。ＡＡＬ１の基本的な目的は、ＡＴＭネットワークを介して輸送され、遠い方の端でＳＴＭストリームの正確な複製に再組立される同期伝送モード（ＳＴＭ）信号をＡＴＭセルに区分することである。上記目的を達成するため、ＳＴＭストリームは、４６又は４７バイトのプロトコルデータユニット（ＰＤＵ）に分割され、セグメンテーション及びアセンブリ（ＳＡＲ）−ＰＤＵヘッダと、オプションポインタと共に、ＡＴＭセルの４８バイトのペイロードに組立られる。このセルは、次に、ＡＴＭネットワークを介して送出され、ＳＴＭストリームを再生成するためＡＡＬ１受信プロセッサにより処理される。ＡＴＭネットワークはセルの転送の際に遅延をうけ、この遅延はトラヒック状況に依存して変化される可能性があるので、セルはあらゆる遅延の変化が除去されるように受信プロセッサで緩衝される。ＳＡＲ−ＰＤＵヘッダの内容は図２に示され、基本機能は、損失又は誤って送られたセルを検出するためのシーケンス数と、この検出処理の完全な状態を保証するため上記シーケンス数に関するエラーチェックとを与えることである。ＡＡＬ１は、ＡＴＭネットワークとは無関係のクロックを備えたシステム、例えば、３Ｍｂ／ｓのＧ７０３システムに使用される非同期と、クロックがＡＴＭシステムクロックに同期した例えば、ｎ×６４ｋｂ／ｓの同期の２種類の適応をサポートする。本発明は転送の同期形式に関係する。個々のチャネルを識別するため、ｎ×６４ｋｂ／ｓのフレームの開始バイトを指示することが必要である。これは、図３に示されたＡＡＬ１構造のデータ転送機構により達成される。ＳＡＲ−ＰＤＵヘッダ内のＣＳＩビットは、ポインタバイトがペイロード内に含まれるかどうかを指示するため使用され、ポインタバイトが存在する場合には、そのポインタバイトは、結合された２個のＰＤＵの９３バイトの範囲内のどこかにあるｎ× ６４ｋｂ／ｓのフレームの開始を示す。図４には、ＡＴＭ交換器がＰＯＴＳ又はＩＳＤＮサービスを、Ｂ−ＩＳＤＮサービスと共にサポートし得る様子が示される。図４において、矢印は多重セルを伝搬するＡＡＬ１交換式チャネルを表わす。ＰＯＴＳ及び狭帯域サービスインタフェースは、個別の呼を伝搬するためＡＴＭスイッチにより適応させられる。図５には、ＡＴＭに適応された後のトラヒックが目的の狭帯域ポートまでＡＴＭフォーマットでサービスを行う様子が示される。ＡＡＬ１交換式チャネル接続は、適応ポイントで２台のＡＡＬ１交換器の間で行われる。狭帯域の呼の目的のための合図は端の交換器で狭帯域ＩＳＵＰを経由し、各呼要求はｎ×６４ｋｂ／ｓの交換形チャネルに割当てられた付加的な６４ｋｂ／ｓのチャネルに通じる。付加的な交換形チャネルが要求される場合に、そのチャネルはＡＴＭネットワーク内で合図を送る広帯域ＩＳＵＰを用いるＳＶＣにより生成される。典型的な狭帯域遠隔通信システムにおいて、共通ＳＴＭバスが機器のバックプレーン上に利用される。共通ＳＴＭバスは、アナログ又はＩＳＤＮラインのような外部インタフェースを適応する機器と、スイッチングのような本質的な機能を行う機器の間のインタフェースとして使用される。外部ＳＴＭ１システムに適応する機器は、典型的に、バックプレーン上で適応機能に利用可能な２０４８個の６４ｋｂ／ｓチャネルを有する。本発明の目的は、以下の条件の範囲内で、多数、例えば、２０４８個の６４ｋｂ／ｓのチャネルを多数のｎ×６４ｋｂ／ｓのＡＴＭ仮想回路に適応させ、かつ、６４ｋｂ／ｓのチャネルに再適応させることであり、上記の条件は、どの６４ｋｂ／ｓチャネルがどのＡＴＭ仮想回路に関係付けられてもよいという条件と、Ｐ個の６４ｋｂ／ｓチャネルのどのグループが、ＡＴＭ仮想回路の一部又は全部として一つに組み立てられてもよく、適応及び伝送処理を通してタイムスロットシーケンスの完全な状態を維持するという条件と、ＡＡＬ１規格への適合のため、ｎは１乃至３０の値に制限され、専有の応用のため、ｎはシステムの最大の収容力までの何れかの整数値を取ることができる条件と、ＡＴＭ仮想回路の数Ｍは、ＡＴＭＶＣ一つ当たり１個の６４ｋｂ／ｓ回路の制限までの何れかの値、例えば、この例では、１≦Ｍ≦２０４８であるという条件とからなる。上記機構の一実施例の原理は図６に示され、その装置の機能的なブロックは図７に示される。両方の図において想定されている処理は、図示されていないが、例えば、１２５マイクロ秒の間隔で行われ、バックプレーン上のＳＴＭストリームを出口フレームメモリに保持し、入口フレームメモリの内容を取り、これをＳＴＭストリームとしてバックプレーンに分配する。この機構はチェーン構造により制御され、チェーン内の各リンクは、２個の双方向ポインタと出口又は入口フレームメモリ内のアドレスとの組合せとして実現され、出口及び入口の各チェーンの６４ｋｂ／ｓの各チャネルに対し１本のリンクが存在する。チェーンは、ｎ×６４ｋｂ／ｓの各ＡＴＭ仮想回路に対し１個が存在するヘッダに結合され、ヘッダは、制御目的のためのチャネル数と、セル組立の目的のためのＶＣ識別子と、チェーンの最初のリンクへの双方向ポインタの連合により実現される。チェーンは、各アクティブＡＴＭ仮想回路に対し組み立てられ、ヘッダ又は前のリンクに上向きに、或いは、次のリンクへ下向きに指定する双方向ポインタを使用する多数のリンクにより構成される。各リンクは、ＡＴＭセルを構築するためＶＣに対し同時に１バイトずつ得られた必要とされるフレームサンプルのフレームメモリ内のアドレスを含む。セルは充填されたとき、発送される。逆の処理は同時に１バイトずつセルから取り出し、リンク内のメモリアドレスは取り出されたバイトを入口フレームメモリに格納するため使用される。他の実施例は、添付図面の図８乃至１１に示される。その機構の原理は図８に示され、その装置の機能ブロック図は図９に示される。タイムスロットの完全な状態と、タイムスロットの交換は、夫々、図１０及び１１に示される。図８乃至１１において想定される処理は、図示しないが、１２５マイクロ秒毎に循環し、バックプレーン上にアドレスを発生し、バックプレーンに亘り関連データを供給又は受け取る。上記の機構は、アドレス・ツウ・コネクション・マップ・メモリ（アドレスから接続へのマップメモリ）に直接又は間接にアクセスするため使用されるバックプレーンアドレスにより制御され、アドレス・ツウ・コネクション・マップ・メモリは、各１２５マイクロ秒のサイクルにフレームの全アドレス範囲内の有効な各アドレスをいずれかの時点で１回だけアドレス指定し、その各アドレスは、任意の順序で有効なアドレスである。通常、各バックプレーンアドレス又は各６４ｋｂ／ｓチャネルのための場所がメモリ内にある。選択的に、入口及び出口バックプレーンのサイクルは、各バックプレーン上のアドレスがどの時点でも同じであり、マップの同一アドレスポートを共有するよう同期させられる。出口処理のため、マップは、フレームバイトデータ又は６４ｋｂ／ｓチャネルデータを対応するＡＴＭ仮想回路のペイロードに組立るため必要な全ての情報と、対応するＡＴＭ仮想回路のセルのヘッダの構造の情報を直接或いは間接的に含み、その処理のため、バックプレーンアドレスは、６４ｋｂ／ｓチャネルが対応するＡＴＭ仮想回路のセルペイロードメモリ内のアドレスをマップから得るため使用され、セルの組立又は分解の目的のため、同一のマップからあらゆる形式の補助情報を取得し、その補助情報は、例えば、ＡＴＭ回路のＶＣＩ／ＶＰＩからなり、同一のＡＴＭ仮想回路の各ペイロードのセルペイロードの全体の長さを構成し、その長さはどの通常のＡＴＭセルペイロードの長さとも選択的に異なり、その長さは他の並列のＡＴＭ仮想回路セルペイロードとは異なり、その補助情報は、ＡＴＭセルペイロード内のオフセットを更に有し、６４ｋｂ／ｓチャネルの１バイト当たり、かつ、ＡＴＭ仮想回路のひとつにつき、あらゆる態様の情報及び属性を有し、セルアドレスは対応するセルペイロード内の次の利用可能なバイト位置を得るため使用され、そのペイロードは、通常の長さ、又は、先に定められた長さまで充填されたとき、スケジューリング処理による送出のためスケジュールされ、スケジューリング処理は、マップから直接又は間接的にセルアドレス及び補助情報を用いてペイロードをそのＡＴＭヘッダ及びＡＡＬ１のＳＡＲ−ＰＤＵヘッダと共に組み立て、組み立てられたセルはＡＴＭに送出され、その後、新しいセルペイロードが対応するＡＴＭ仮想回路に対し始められる。出口処理の間に、フレームアドレスはフレームデータの各バイト毎に変化し、フレームアドレスはマップからセルアドレスを得るため使用され、マップは同一のセルアドレスを同一フレームの２個以上の６４ｋｂ／ｓチャネルに任意の回数だけ割り当てる。上記の方法は、１２５マイクロ秒の１サイクルにつき、任意のｎ及び任意のｍのＡＴＭ仮想回路に対し、ｎ×６４ｋｂ／ｓチャネルのためセルペイロードを構築するため使用され、そのセルアドレスは、セル組立の目的のためそのデータが使用されていない未割り当てのチャネルを通知するため使用される。上記のスケジューリング処理は、組み立てられたＡＴＭセルを同じ優先度で各ＡＴＭ仮想回路に送出し、或いは、マップの補助情報により与えられ、予め設けられた優先度を用いてある仮想回路の方を優先することが当業者により認められる。同一又は他の受信機器における入口処理の場合に、ＡＴＭ仮想回路は、上記マップの補助情報の直接的又は間接的手段、或いは、他の手段により仮想回路をセルアドレスに関係させるヘッダ解析処理により定められ、仮想回路とセルアドレスの間のその関係は、出口処理と同一或いは無関係であり、ヘッダ解析器はＡＴＭヘッダ及びＡＡＬ１のＳＡＲ−ＰＤＵヘッダを除去し、セルペイロードをセルアドレスのメモリに格納し、そのセルペイロードメモリは、フレームバイトアドレスからフレームバイトデータとしてバックプレーンに通知されるべきセルペイロード内の次の利用可能なバイトを定める入口ＶＣマップ処理によりアクセスされ、そのアドレスは、上記マップ又は等価なマップからセルアドレスを得るため直接的又は間接的に使用され、この処理は出口処理の逆であり、この処理は、ｎ ×６４ｋｂ／ｓチャネルとフレームの境界のＡＡＬ１にある指示のあらゆるエラーを検査及び処理する。入口／出口ＶＣマップ更新処理は、システムコントロールからの命令下で動作し、その処理は、マップがアクセスされているときに同時にマップが修正されないことを保証するため、入口／出口マップ処理と共に要求／許可機構を作動し、この処理は入口／出口ＶＣマップ処理の前又は後のいずれかの１回の１２５マイクロ秒のサイクルだけでマップ全体を更新することができる。この修正は、フレーム又はＡＴＭデータの処理に中断又は遅延を伴うことなく、同一又は次のフレームサイクルに効果を示す。この処理は、他の場所又は提供されたサービスに影響を与えることなくマップ内のどこかの場所にあるセルアドレス及び補助情報を変えることにより、どれでも全てのＡＴＭ仮想回路に対し、直接的かつ任意的にｎを変える。上記の機構は、仮想回路上のｎ×６４ｋｂ／ｓチャネルを確保する直接の能力を随意的に提供し、そのｘ≦ｎなるｎは、使用中の６４ｋｂ／ｓチャネルを表わし、ここで、ｘは、チャネルが使用されなくなり、或いは、ｎを上回るチャネルが利用されたとき、時間的に変化する。この変化は、上記マップの補助情報内のオフセットによって同一の仮想回路の他のいずれのチャネルにも影響を与えないように設けられる。出口処理における動作は上記の如くであり、バックプレーンアドレスは、６４ｋｂ／ｓチャネルが対応するＡＴＭ仮想回路のセルペイロードメモリ内のアトレスと、セルのペイロードのサブフレームの６４ｋｂ／ｓチャネルデータのオフセットとをマップから得るため使用される。サブフレームは、バイトに関し長さｎからなり、ここで、ｎは必ずしもセルのペイロード長の倍数でなくてもよく、そのオフセットはｎ未満かつ１以上である。オフセットは、同一のＡＴＭ仮想回路に対応した１２５マイクロ秒のフレーム内の各６４ｋｂ／ｓチャネルに対し異なり、セル組立又は分解の目的のため同一のマップから上記補助情報のあらゆる形式を得る。セルアドレスとオフセットは、対応するセルペイロード内の次の利用可能なバイト位置を得るため使用される。上記オフセットにより、任意の態様の時間シーケンス順とは異なる順序で６４ｋｂ／ｓチャネルデータをセルペイロードに組み立てることが可能になり、そのペイロードは、通常の長さ、又は、予め定められたような長さまで充填されたとき、上記の如く、スケジューリング処理による送出のためスケジュールされる。入口処理の場合の機構は、従来の動作に関して説明したように、ＡＴＭ仮想回路が仮想回路をセルアドレスに関係させるヘッダ解析処理により判定される。ヘッダ解析器は、ＡＴＭヘッダ及びＡＡＬ１のＳＡＲ−ＰＤＵヘッダを除去し、セルペイロードをセルアドレスのメモリに格納する。セルペイロードメモリは、フレームバイトアドレスからフレームバイトデータとしてバックプレーン上に通知されるべきセルペイロード内の次の利用可能なバイトを決める入口ＶＣマップ処理によりアクセスされ、そのアドレスは上記マップ又は等価なマップからセルアドレス及びオフセットを得るため直接的又は間接的に使用される。セルアドレス及びオフセットは、セルペイロードの次のバイトを判定する。出口処理の逆である上記の処理は、ｎ×６４ｋｂ／ｓチャネルとフレームの境界のＡＡＬ１内に示されたあらゆるエラーを検査及び処理する。上記の機構が入口及び出口バックプレーンの間の一般性を失うことなく時間スロットの交換を行う能力を直接的に提供する程度で、入口及び出口マップ内のオフセットは異なり、時間スロットの仮想回路又は６４ｋｂ／ｓチャネルは異なっていても構わないことを当業者は認めるであろう。

【手続補正書】特許法第１８４条の８【提出日】１９９６年５月３１日【補正内容】明細書通信システム本発明は、ディジタル通信システムに係り、特に、非同期転送モード（ＡＴＭ）技術を実施するシステムに関する。非同期転送モード（ＡＴＭ）技術は、あらゆるタイプのサービストラヒック、音声、ビデオ又はデータが共通の伝送手段上で一つに多重化されることを可能にする柔軟性のある伝送形式である。このことを実現するため、元のトラヒックがＡＴＭネットワークの遠い方の端で再構成されるように、サービストラヒックは、最初に、典型的に５バイトのヘッダと４８パイトのペイロードからなる５３バイトのセルに適応されなければならない。この適応の形式は、ＡＴＭ適応レイア（ＡＡＬ）で行われる。５種類の適応レイアが定められ、本発明は、一定ビットレートトラヒックをＡＴＭ規格に適応させる適応レイア１に関係する。ＡＴＭネットワーク用のホストインタフェースの一般的な説明は、チャネルで搬送されたトラヒックを伝送する方法が記載された国際特許出願第ＷＯ−Ａ−９２２２０３４号明細書に与えられている。ＡＡＬ及びＡＴＭプロトコルレイアのハードウェア実現の説明は、ジーマリノ他により、インターワーキング’９２講演集、アムステルダム、１９９２年１１月１８日乃至２０日、ページ１６６乃至１７８に与えられている。マルチメディア端末のＡＴＭ適応レイアのプロトタイプ化は、ジーアーミテージ他により、ディジタルアナログ通信のインターナショナルジャーナル、第６巻、第１号、１９９３年１月、ページ３乃至１４に記載されている。ＡＴＭ交換器は、ＰＯＴＳ又はＩＳＤＮ（サービス総合ディジタル網）サービスを、Ｂ−ＩＳＤＮ（広帯域ＩＳＤＮ）サービスと共にサポートする。Ｈ３２０ビデオ会議規格は、ｎ×６４Ｋｂ／ｓのサービスの典型的なユーザであり、Ｂ−ＩＳＤＮワークステーション内に巧く組み込まれ、Ｎ−ＩＳＤＮ（狭帯域ＩＳＤＮ）によってもサポートされる。６４Ｋｂ／ｓの各チャネル上に独立の呼を伴う２Ｍｂ／ｓのトランク回路とのＡＴＭ交換において、ＡＴＭに適応された後のトラヒックは、目的の狭帯域ポートまで、ＡＴＭの状態を維持することが望ましい。例えば、１５５Ｍｂ／ｓの物理的なトランクは、一般的に狭帯域サービスネットワーク内の幹線として十分な大きさの容量があるので、２個以上の目的地に論理的ルートを伝搬させ得ることが望ましい。ｎ≧６の場合に、物理的なルートがｎ×６４ｋｂ／ｓからなるならば、セル組立遅延はエコーキャンセラが不要になる点まで低減される。一つの６４ｋｂ／ｓ回路のセル組立遅延は６ｍｓｅｃであり、既存の狭帯域ネットワークと相互に作用するエコーキャンセルが必要である。本発明の目的は、上記のネットワークの要求項目を実現するため柔軟性のある手段を提供することである。本発明の一面によれば、夫々のチャネルで伝達される広帯域と狭帯域の両方のサービスをサポートする非同期転送モード（ＡＴＭ）通信システムが設けられ、上記システムは、伝送目的のための仮想チャネルにより構成された各グループに複数のチャネルを適応させる手段と、入口及び出口フレームメモリと、同期伝送モード（ＳＴＭ）ストリームを出口フレームメモリに保持する手段と、入口フレームの内容をＳＴＭストリームとして分配する手段と、各グループを逆に個別のチャネルに再適応させる手段とを含み、適応及び再適応処理は、入口又は出口の各チェーン内の１チャネル当たりに１本あるチェーン内の各リンクが、２個の双方向ポインタと、入口又は出口フレームメモリ内のアドレスとからなるチェーン構造により制御され、上記のチェーンは動作的な各ＡＴＭ仮想回路のため構築され、上記のシステムにおいて、どの個別のチャネルがどの仮想チャネルに関係付けられてもよく、かつ、あらゆる上記のチャネルのグループが適応及び伝送処理を通してタイムスロットの完全な状態を維持するようなシステムである。本発明の他の面によれば、夫々のチャネルで伝搬される広帯域及び狭帯域の両方のサービスをサポートする非同期転送モード（ＡＴＭ）通信システムにおいてチャネルで伝搬されるトラヒックを伝送する方法が提供され、上記の方法は、伝送目的のための仮想チャネルと、入口及び出口フレームメモリとにより構成された各グループに複数のチャネルを適応させ、同期伝送モード（ＳＴＭ）ストリームを出口フレームメモリに保持し、上記入口フレームメモリの内容をＳＴＭストリームとして分配し、どの個別のチャネルがどの仮想チャネルに関係付けられてもよく、かつ、上記チャネルのあらゆるグループが適応及び再適応の処理を通してタイムスロットの完全な状態を維持するように、上記の各グループを逆に個別のチャネルに再適応させる段階からなり、上記適応及び再適応の処理は、上記出口又は入口の各チェーン内の１チャネル当たりに１本あるチェーン内のリンクが、２個の双方向ポインタと、上記出口又は入口フレームメモリ内のアドレスとにより構成されたチェーン構造により制御され、上記チェーンは各アクティブＡＴＭ仮想回路のため組み立てられる。以下、添付図面を参照して本発明の実施例を説明する。添付図面において、図１はＡＴＭ適応レイア１（ＡＡＬ１）の機能を示す図であり、図２はＡＴＭセル構造を表わす図であり、図３は標準的なデータ転送のためのＡＴＭ適応レイア１の用法を示す図であり、図４は、ＡＡＬ１を用いたＮ−ＩＳＤＮとＢ−ＩＳＤＮの相互作用を示す図であり、図５は狭帯域トランキング用のＡＴＭスイッチの用法を示す図であり、図６は、本発明の一実施例による柔軟性のあるＡＡＬ１機構を概略的な形で表わす図であり、図７は、図６の柔軟性のあるＡＡＬ１機構の機能ブロック図であり、図８は、他の柔軟性のあるＡＡＬ１機構を表わす図であり、図９は、図８の機構の機能ブロック図であり、図１０は、図８の配置のタイムスロットの完全な状態を示す図であり、図１１は、図８の配置のタイムスロット交換プロトコルを示す図である。ＡＴＭ適応レイア１（ＡＡＬ１）の仕様又はプロトコルに関係した図１乃至５は、本発明の理解を容易にするため添付された。ＡＡＬ１により行われる一般的な機能は図１に示される。ＡＡＬ１の基本的な目的は、ＡＴＭネットワークを介して輸送され、遠い方の端でＳＴＭストリームの正確な複製に再組立される同期伝送モード（ＳＴＭ）信号をＡＴＭセルに区分することてある。上記目的を達成するため、ＳＴＭストリームは、４６又は４７バイトのプロトコルデータユニット（ＰＤＵ）に分割され、セグメンテーション及びアセンブリ（ＳＡＲ）−ＰＤＵヘッダと、オプションポインタと共に、ＡＴＭセルの４８バイトのペイロードに組立られる。このセルは、次に、ＡＴＭネットワークを介して送出され、ＳＴＭストリームを再生成するためＡＡＬ１受信プロセッサにより処理される。ＡＴＭネットワークはセルの転送の際に遅延をうけ、この遅延はトラヒック状況に依存して変化される可能性があるので、セルはあらゆる遅延の変化が除去されるように受信プロセッサで緩衝される。ＳＡＲ−ＰＤＵヘッダの内容は図２に示され、基本機能は、損失又は誤って送られたセルを検出するためのシーケンス数と、この検出処理の完全な状態を保証するため上記シーケンス数に関するエラーチェックとを与えることである。ＡＡＬ１は、ＡＴＭネットワークとは無関係のクロックを備えたシステム、例えば、３Ｍｂ／ｓのＧ７０３システムに使用される非同期と、クロックがＡＴＭシステムクロックに同期した例えば、ｎ×６４ｋｂ／ｓの同期の２種類の適応をサポートする。本発明は転送の同期形式に関係する。個々のチャネルを識別するため、ｎ×６４ｋｂ／ｓのフレームの開始バイトを指示することが必要である。これは、図３に示されたＡＡＬ１構造のデータ転送機構により達成される。ＳＡＲ−ＰＤＵヘッダ内のＣＳＩビットは、ポインタバイトがペイロード内に含まれるかどうかを指示するため使用され、ポインタバイトが存在する場合には、そのポインタバイトは、結合された２個のＰＤＵの９３バイトの範囲内のどこかにあるｎ×６４ｋｂ／ｓのフレームの開始を示す。図４には、ＡＴＭ交換器がＰＯＴＳ又はＩＳＤＮサービスを、Ｂ−ＩＳＤＮサービスと共にサポートし得る様子が示される。図４において、矢印は多重セルを伝搬するＡＡＬ１交換式チャネルを表わす。ＰＯＴＳ及び狭帯域サービスインタフェースは、個別の呼を伝搬するためＡＴＭスイッチにより適応させられる。図５には、ＡＴＭに適応された後のトラヒックが目的の狭帯域ポートまでＡＴＭフォーマットでサービスを行う様子が示される。ＡＡＬ１交換式チャネル接続は、適応ポイントで２台のＡＡＬ１交換器の間で行われる。狭帯域の呼の目的のための合図は端の交換器で狭帯域ＩＳＵＰを経由し、各呼要求はｎ×６４ｋｂ／ｓの交換形チャネルに割当てられた付加的な６４ｋｂ／ｓのチャネルに通じる。付加的な交換形チャネルが要求される場合に、そのチャネルはＡＴＭネットワーク内で合図を送る広帯域ＩＳＵＰを用いるＳＶＣにより生成される。典型的な狭帯域遠隔通信システムにおいて、共通ＳＴＭバスが機器のバックプレーン上に利用される。共通ＳＴＭバスは、アナログ又はＩＳＤＮラインのような外部インタフェースを適応する機器と、スイッチングのような本質的な機能を行う機器の間のインタフェースとして使用される。外部ＳＴＭ１システムに適応する機器は、典型的に、バックプレーン上で適応機能に利用可能な２０４８個の６４ｋｂ／ｓチャネルを有する。本発明の目的は、以下の条件の範囲内で、多数、例えば、２０４８個の６４ｋｂ／ｓのチャネルを多数のｎ×６４ｋｂ／ｓのＡＴＭ仮想回路に適応させ、かつ、６４ｋｂ／ｓのチャネルに再適応させることであり、上記の条件は、どの６４ｋｂ／ｓチャネルがどのＡＴＭ仮想回路に関係付けられてもよいという条件と、Ｐ個の６４ｋｂ／ｓチャネルのどのグループが、ＡＴＭ仮想回路の一部又は全部として一つに組み立てられてもよく、適応及び伝送処理を通してタイムスロットシーケンスの完全な状態を維持するという条件と、ＡＡＬ１規格への適合のため、ｎは１乃至３０の値に制限され、専有の応用のため、ｎはシステムの最大の収容力までの何れかの整数値を取ることができる条件と、ＡＴＭ仮想回路の数Ｍは、ＡＴＭＶＣ一つ当たり１個の６４ｋｂ／ｓ回路の制限までの何れかの値、例えば、この例では、１≦Ｍ≦２０４８であるという条件とからなる。上記機構の一実施例の原理は図６に示され、その装置の機能的なブロックは図７に示される。両方の図において想定されている処理は、図示されていないが、例えば、１２５マイクロ秒の間隔で行われ、バックプレーン上のＳＴＭストリームを出口フレームメモリに保持し、入口フレームメモリの内容を取り、これをＳＴＭストリームとしてバックプレーンに分配する。この機構はチェーン構造により制御され、チェーン内の各リンクは、２個の双方向ポインタと出口又は入口フレームメモリ内のアドレスとの組合せとして実現され、出口及び入口の各チェーンの６４ｋｂ／ｓの各チャネルに対し１本のリンクが存在する。チェーンは、ｎ×６４ｋｂ／ｓの各ＡＴＭ仮想回路に対し１個が存在するヘッダに結合され、ヘッダは、制御目的のためのチャネル数と、セル組立の目的のためのＶＣ識別子と、チェーンの最初のリンクへの双方向ポインタの連合により実現される。チェーンは、各アクティブＡＴＭ仮想回路に対し組み立てられ、ヘッダ又は前のリンクに上向きに、或いは、次のリンクへ下向きに指定する双方向ポインタを使用する多数のリンクにより構成される。各リンクは、ＡＴＭセルを構築するためＶＣに対し同時に１バイトずつ得られた必要とされるフレームサンプルのフレームメモリ内のアドレスを含む。セルは充填されたとき、発送される。逆の処理は同時に１バイトずつセルから取り出し、リンク内のメモリアドレスは取り出されたバイトを入口フレームメモリに格納するため使用される。他の実施例は、添付図面の図８乃至１１に示される。その機構の原理は図８に示され、その装置の機能ブロック図は図９に示される。タイムスロットの完全な状態と、タイムスロットの交換は、夫々、図１０及び１１に示される。図８乃至１１において想定される処理は、図示しないが、１２５マイクロ秒毎に循環し、バックプレーン上にアドレスを発生し、バックプレーンに亘り関連データを供給又は受け取る。上記の機構は、アドレス・ツウ・コネクション・マップ・メモリ（アドレスから接続へのマップメモリ）に直接又は間接にアクセスするため使用されるバックプレーンアドレスにより制御され、アドレス・ツウ・コネクション・マップ・メモリは、各１２５マイクロ秒のサイクルにフレームの全アドレス範囲内の有効な各アドレスをいずれかの時点で１回だけアドレス指定し、その各アドレスは、任意の順序で有効なアドレスである。通常、各バックプレーンアドレス又は各６４ｋｂ／ｓチャネルのための場所がメモリ内にある。選択的に、入口及び出口バックプレーンのサイクルは、各バックプレーン上のアドルスがどの時点でも同じであり、マップの同一アドレスポートを共有するよう同期させられる。出口処理のため、マップは、フレームバイトデータ又は６４ｋｂ／ｓチャネルデータを対応するＡＴＭ仮想回路のペイロードに組立るため必要な全ての情報と、対応するＡＴＭ仮想回路のセルのヘッダの構造の情報を直接或いは間接的に含み、その処理のため、バックプレーンアドレスは、６４ｋｂ／ｓチャネルが対応するＡＴＭ仮想回路のセルペイロードメモリ内のアドルスをマップから得るため使用され、セルの組立又は分解の目的のため、同一のマップからあらゆる形式の補助情報を取得し、その補助情報は、例えば、ＡＴＭ回路のＶＣＩ／ＶＰＩからなり、同一のＡＴＭ仮想回路の各ペイロードのセルペイロードの全体の長さを構成し、その長さはどの通常のＡＴＭセルペイロードの長さとも選択的に異なり、その長さは他の並列のＡＴＭ仮想回路セルペイロードとは異なり、その補助情報は、ＡＴＭセルペイロード内のオフセットを更に有し、６４ｋｂ／ｓチャネルの１バイト当たり、かつ、ＡＴＭ仮想回路のひとつにつき、あらゆる態様の情報及び属性を有し、セルアドレスは対応するセルペイロード内の次の利用可能なバイト位置を得るため使用され、そのペイロードは、通常の長さ、又は、先に定められた長さまで充填されたとき、スケジューリング処理による送出のためスケジュールされ、スケジューリング処理は、マップから直接又は間接的にセルアドレス及び補助情報を用いてペイロードをそのＡＴＭヘッダ及びＡＡＬ１のＳＡＲ−ＰＤＵヘッダと共に組み立て、組み立てられたセルはＡＴＭに送出され、その後、新しいセルペイロードが対応するＡＴＭ仮想回路に対し始められる。出口処理の間に、フレームアドレスはフレームデータの各バイト毎に変化し、フレームアドレスはマップからセルアドレスを得るため使用され、マップは同一のセルアドレスを同一フレームの２個以上の６４ｋｂ／ｓチャネルに任意の回数だけ割り当てる。上記の方法は、１２５マイクロ秒の１サイクルにつき、任意のｎ及び任意のｍのＡＴＭ仮想回路に対し、ｎ ×６４ｋｂ／ｓチャネルのためセルペイロードを構築するため使用され、そのセルアドレスは、セル組立の目的のためそのデータが使用されていない未割り当てのチャネルを通知するため使用される。上記のスケジューリング処理は、組み立てられたＡＴＭセルを同じ優先度で各ＡＴＭ仮想回路に送出し、或いは、マップの補助情報により与えられ、予め設けられた優先度を用いてある仮想回路の方を優先することが当業者により認められる。同一又は他の受信機器における入口処理の場合に、ＡＴＭ仮想回路は、上記マップの補助情報の直接的又は間接的手段、或いは、他の手段により仮想回路をセルアドレスに関係させるヘッダ解析処理により定められ、仮想回路とセルアドレスの間のその関係は、出口処理と同一或いは無関係であり、ヘッダ解析器はＡＴＭヘッダ及びＡＡＬ１のＳＡＲ−ＰＤＵヘッダを除去し、セルペイロードをセルアドレスのメモリに格納し、そのセルペイロードメモリは、フレームバイトアドレスからフレームバイトデータとしてバックプレーンに通知されるべきセルペイロード内の次の利用可能なバイトを定める入口ＶＣマップ処理によりアクセスされ、そのアドレスは、上記マップ又は等価なマップからセルアドレスを得るため直接的又は間接的に使用され、この処理は出口処理の逆であり、この処理は、ｎ ×６４ｋｂ／ｓチャネルとフレームの境界のＡＡＬ１にある指示のあらゆるエラーを検査及び処理する。入口／出口ＶＣマップ更新処理は、システムコントロールからの命令下で動作し、その処理は、マップがアクセスされているときに同時にマップが修正されないことを保証するため、入口／出口マップ処理と共に要求／許可機構を作動し、この処理は入口／出口ＶＣマップ処理の前又は後のいずれかの１回の１２５マイクロ秒のサイクルだけでマップ全体を更新することができる。この修正は、フレーム又はＡＴＭデータの処理に中断又は遅延を伴うことなく、同一又は次のフレームサイクルに効果を示す。この処理は、他の場所又は提供されたサービスに影響を与えることなくマップ内のどこかの場所にあるセルアドレス及び補助情報を変えることにより、どれでも全てのＡＴＭ仮想回路に対し、直接的かつ任意的にｎを変える。上記の機構は、仮想回路上のｎ×６４ｋｂ／ｓチャネルを確保する直接の能力を随意的に提供し、そのｘ≦ｎなるｎは、使用中の６４ｋｂ／ｓチャネルを表わし、ここで、ｘは、チャネルが使用されなくなり、或いは、ｎを上回るチャネルが利用されたとき、時間的に変化する。この変化は、上記マップの補助情報内のオフセットによって同一の仮想回路の他のいずれのチャネルにも影響を与えないように設けられる。出口処理における動作は上記の如くであり、バックプレーンアドレスは、６４ｋｂ／ｓチャネルが対応するＡＴＭ仮想回路のセルペイロードメモリ内のアドレスと、セルのペイロードのサブフレームの６４ｋｂ／ｓチャネルデータのオフセットとをマップから得るため使用される。サブフレームは、バイトに関し長さｎからなり、ここで、ｎは必ずしもセルのペイロード長の倍数でなくてもよく、そのオフセットはｎ未満かつ１以上である。オフセットは、同一のＡＴＭ仮想回路に対応した１２５マイクロ秒のフレーム内の各６４ｋｂ／ｓチャネルに対し異なり、セル組立又は分解の目的のため同一のマップから上記補助情報のあらゆる形式を得る。セルアドレスとオフセットは、対応するセルペイロード内の次の利用可能なバイト位置を得るため使用される。上記オフセットにより、任意の態様の時間シーケンス順とは異なる順序で６４ｋｂ／ｓチャネルデータをセルペイロードに組み立てることが可能になり、そのペイロードは、通常の長さ、又は、予め定められたような長さまで充填されたとき、上記の如く、スケジューリング処理による送出のためスケジュールされる。入口処理の場合の機構は、従来の動作に関して説明したように、ＡＴＭ仮想回路が仮想回路をセルアドレスに関係させるヘッダ解析処理により判定される。ヘッダ解析器は、ＡＴＭヘッダ及びＡＡＬ１のＳＡＲ− ＰＤＵヘッダを除去し、セルペイロードをセルアドレスのメモリに格納する。セルペイロードメモリは、フレームバイトアドレスからフレームバイトデータとしてバックプレーン上に通知されるべきセルペイロード内の次の利用可能なバイトを決める入口ＶＣマップ処理によりアクセスされ、そのアドレスは上記マップ又は等価なマップからセルアドルス及びオフセットを得るため直接的又は間接的に使用される。セルアトルス及びオフセットは、セルペイロードの次のバイトを判定する。出口処理の逆である上記の処理は、ｎ×６４ｋｂ／ｓチャネルとフレームの境界のＡＡＬ１内に示されたあらゆるエラーを検査及び処理する。上記の機構が入口及び出口バックプレーンの間の一般性を失うことなく時間スロットの交換を行う能力を直接的に提供する程度で、入口及び出口マップ内のオフセットは異なり、時間スロットの仮想回路又は６４ｋｂ／ｓチャネルは異なっていても構わないことを当業者は認めるであろう。請求の範囲１．夫々のチャネルで伝搬される広帯域及び狭帯域の両方のサービスをサポートする非同期転送モード（ＡＴＭ）通信システムであって、上記システムは、複数のチャネルを伝送目的のための仮想チャネルにより構成された各グループに適応させる手段と、入口及び出口フレームメモリと、同期伝送モード（ＳＴＭ）ストリームを上記出口フレームメモリに保持する手段と、上記入口フレームメモリの内容をＳＴＭストリームとして分配する手段と、上記各グループを元の個別のチャネルに再適応させる手段とからなり、適応及び再適応の処理はチェーン構造により制御され、上記チェーン内の各リンクは、２個の双方向ポインタと、上記出口又は入口フレームメモリ内のアドレスとにより構成され、上記出口又は入口の各チェーン内の一つのチャネルにつき１本のリンクがあり、上記チェーンは動作的な各ＡＴＭ仮想回路に対し組み立てられ、どの個別のチャネルがどの仮想チャネルに関係付けられてもよく、かつ、上記チャネルのグループは適応及び伝送の処理を通してタイムスロットの完全な状態を維持するようなシステム。２．フレームバイトデータ又はチャネルデータに必要な情報と、対応するＡＴＭ仮想回路のセルのヘッダの構造からの情報を組み立てられた各セル又はペイロードにマッピングする手段を更に有する請求項１記載の通信システム。３．上記再適応の処理は、上記仮想回路の対応するセルアドレスへのマッピングを含む請求項２記載の通信システム。４．各チャネルで伝搬された広帯域及び狭帯域の両方のサービスをサポートする非同期転送モード（ＡＴＭ）通信システムにおいてチャネルで伝搬されたトラヒックを伝送する方法であって、複数のチャネルを伝送目的のための仮想チャネルにより構成された各グループに適応させる段階と、入口及び出口フレームメモリと、同期伝送モード（ＳＴＭ）ストリームを出口フレームメモリに保持する段階と、上記入口フレームメモリの内容をＳＴＭストリームとして分配する段階と、どの個別のチャネルがどの仮想チャネルに関係付けられてもよく、かつ、上記チャネルのグループは適応及び伝送の処理を通してタイムスロットの完全な状態を維持するように上記各グループを元の個別のチャネルに再適応させる段階とからなり、適応及び再適応の処理はチェーン構造により制御され、上記チェーン内の各リンクは、２個の双方向ポインタと、上記出口又は入口フレームメモリ内のアドレスとにより構成され、上記出口又は入口の各チェーン内の一つのチャネルにつき１本のリンクがあり、上記チェーンは動作的な各ＡＴＭ仮想回路に対し組み立てられる方法。５．フレームバイトデータ又はチャネルデータに必要な情報と、対応するＡＴＭ仮想回路のセルのヘッダの構造からの情報を組み立てられた各セル又はペイロードにマッピングする段階を更に有する請求項４記載の方法。６．上記再適応の処理は、上記仮想回路の対応するセルアドレスへのマッピングを含む請求項５記載の方法。

Claims

【特許請求の範囲】１．夫々のチャネルで伝搬される広帯域及び狭帯域の両方のサービスをサポートする非同期転送モード（ＡＴＭ）通信システムであって、上記システムは、複数のチャネルを伝送目的のための仮想チャネルにより構成された各グループに適応させる手段と、上記各グループを元の個別のチャネルに再適応させる手段とからなり、どの個別のチャネルがどの仮想チャネルに関係付けられてもよく、かつ、上記チャネルのグループは適応及び伝送の処理を通してタイムスロットの完全な状態を維持するようなシステム。２．入口及び出口フレームメモリと、同期伝送モード（ＳＴＭ）ストリームを上記出口フレームメモリに保持する手段と、上記入口フレームメモリの内容をＳＴＭストリームとして分配する手段とを更に有する請求項１記載の通信システム。３．適応及び再適応の処理はチェーン構造により制御され、上記チェーン内の各リンクは、２個の双方向ポインタと、上記出口又は入口フレームメモリ内のアドレスとにより構成され、上記出口又は入口の各チェーン内の一つのチャネルにつき１本のリンクがあり、上記チェーンは動作的な各ＡＴＭ仮想回路に対し組み立てられる請求項２記載の通信システム。４．フレームバイトデータ又はチャネルデータに必要な情報と、対応するＡＴＭ仮想回路のセルのヘッダの構造からの情報を、組み立てられた各セル又はペイロードにマッピングする手段を更に有する請求項１記載の通信システム。５．上記再適応の処理は、上記仮想回路の対応するセルアドレスへのマッピングを含む請求項４記載の通信システム。６．広帯域及び狭帯域の両方のサービスをサポートする非同期転送モード（ＡＴＭ）通信システムにおいてチャネルで伝搬されたトラヒックを伝送する方法であって、複数のチャネルを伝送目的のための仮想チャネルにより構成された各グループに適応させる段階と、どの個別のチャネルがどの仮想チャネルに関係付けられてもよく、かつ、上記チャネルのグループは適応及び伝送の処理を通してタイムスロットの完全な状態を維持するように上記各グループを元の個別のチャネルに再適応させる段階とからなる方法。７．適応及び再適応の処理はチェーン構造により制御され、上記チェーン内の各リンクは、２個の双方向ポインタと、上記出口又は入口フレームメモリ内のアドレスとにより構成され、上記出口又は入口の各チェーン内の一つのチャネルにつき１本のリンクがあり、上記チェーンは動作的な各ＡＴＭ仮想回路に対し組み立てられる請求項６記載の方法。８．フレームバイトデータ又はチャネルデータに必要な情報と、対応するＡＴＭ仮想回路のセルのヘッダの構造からの情報を組み立てられた各セル又はペイロードにマッピングする段階を更に有する請求項７記載の方法。