JPH104352A - 入力をクランプする方法および装置 - Google Patents
入力をクランプする方法および装置Info
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- JPH104352A JPH104352A JP9023622A JP2362297A JPH104352A JP H104352 A JPH104352 A JP H104352A JP 9023622 A JP9023622 A JP 9023622A JP 2362297 A JP2362297 A JP 2362297A JP H104352 A JPH104352 A JP H104352A
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C27/00—Electric analogue stores, e.g. for storing instantaneous values
- G11C27/02—Sample-and-hold arrangements
- G11C27/024—Sample-and-hold arrangements using a capacitive memory element
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
- H04N25/60—Noise processing, e.g. detecting, correcting, reducing or removing noise
- H04N25/616—Noise processing, e.g. detecting, correcting, reducing or removing noise involving a correlated sampling function, e.g. correlated double sampling [CDS] or triple sampling
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- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/01—Shaping pulses
- H03K5/08—Shaping pulses by limiting; by thresholding; by slicing, i.e. combined limiting and thresholding
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- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
- H04N25/70—SSIS architectures; Circuits associated therewith
- H04N25/71—Charge-coupled device [CCD] sensors; Charge-transfer registers specially adapted for CCD sensors
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- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
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- Tone Control, Compression And Expansion, Limiting Amplitude (AREA)
Abstract
(57)【要約】
【課題】 信号の複数サンプルと共通の低周波ノイズお
よびオフセットを除去し、信号に加算されるオフセット
・レベルを校正して信号を出力における所望の基準レベ
ルに照合して、装置の動作範囲内の所望の電圧に入力電
圧レベルをクランプすること。 【解決手段】 アナログ信号の第１のサンプルと第２の
サンプルをとり、第１のサンプルと第２のサンプル間の
差をとって両サンプルに共通の低周波ノイズとオフセッ
トを除去して差信号を出力する相関２重サンプリング回
路を含む。更に、差信号が装置の出力において所望の基
準レベルになるように、オフセット・レベルを差信号に
加算して差信号に加算されるべきオフセット・レベルを
校正する黒レベル補正回路を含む。更に、相関２重サン
プリング回路の出力における電圧を相関２重サンプリン
グ回路に対する入力における所望の電圧レベルに対し
て、装置の供給範囲と動作範囲内にサーボするクランプ
回路を含む。
よびオフセットを除去し、信号に加算されるオフセット
・レベルを校正して信号を出力における所望の基準レベ
ルに照合して、装置の動作範囲内の所望の電圧に入力電
圧レベルをクランプすること。 【解決手段】 アナログ信号の第１のサンプルと第２の
サンプルをとり、第１のサンプルと第２のサンプル間の
差をとって両サンプルに共通の低周波ノイズとオフセッ
トを除去して差信号を出力する相関２重サンプリング回
路を含む。更に、差信号が装置の出力において所望の基
準レベルになるように、オフセット・レベルを差信号に
加算して差信号に加算されるべきオフセット・レベルを
校正する黒レベル補正回路を含む。更に、相関２重サン
プリング回路の出力における電圧を相関２重サンプリン
グ回路に対する入力における所望の電圧レベルに対し
て、装置の供給範囲と動作範囲内にサーボするクランプ
回路を含む。
Description
【０００１】
【発明の属する技術分野】本発明は、装置に対する入力
電圧レベルを所望の電圧にクランプするための方法およ
び装置に関する。特に、本発明は、電荷結合デバイス
（ｃｈａｒｇｅ ｃｏｕｐｌｅｄ ｄｅｖｉｃｅ）によ
り黒ピクセル（ｂｌａｃｋ ｐｉｘｅｌ）を校正するカ
ムコーダ（ｃａｍｃｏｒｄｅｒ）システムと共に使用す
る入力クランプ回路に関する。
電圧レベルを所望の電圧にクランプするための方法およ
び装置に関する。特に、本発明は、電荷結合デバイス
（ｃｈａｒｇｅ ｃｏｕｐｌｅｄ ｄｅｖｉｃｅ）によ
り黒ピクセル（ｂｌａｃｋ ｐｉｘｅｌ）を校正するカ
ムコーダ（ｃａｍｃｏｒｄｅｒ）システムと共に使用す
る入力クランプ回路に関する。
【０００２】
【従来の技術】図１は、例えばカムコーダ・システムに
おいて用いられるＣＣＤインターフェース回路のフロン
ト・エンド（ｆｒｏｎｔ ｅｎｄ）２０のブロック図を
示している。このフロント・エンドは、カムコーダによ
り処理されるべき線２４のアナログ信号を検出して出力
する電荷結合デバイス（ＣＣＤ）・センサ２２を含む。
線２４上のアナログ信号は、このアナログ信号の第１の
サンプルと第２のサンプルとをとり、低周波ノイズおよ
び信号の両サンプルに共通のオフセットを除去するため
第１および第２のサンプル間の差をとり、線２８上の差
信号を出力する相関２重サンプリング回路（ｃｏｒｒｅ
ｌａｔｅｄ ｄｏｕｂｌｅ ｓａｍｐｌｉｎｇ ｃｉｒ
ｃｕｉｔ）２６へ送られる。線２８上の差信号は、増幅
器３０により増幅され、増幅された信号は線３２で黒レ
ベル補正回路３４へ出力される。この黒レベル補正回路
３４は、増幅信号を所望の基準レベルに校正するよう
に、オフセット・レベルを線３２における増幅信号に加
算する。特に、このオフセット・レベルは、電荷結合デ
バイス２２が線２４に黒ピクセルと対応する信号を出力
する時アナログ／ディジタル・コンバータ３８の入力範
囲の実質的に一端に校正される。この黒ピクセルは、オ
フセット・レベルを校正する目的のため、ＣＣＤの周部
へ意図的に加算される。更に、線２４におけるアナログ
信号出力がＣＣＤにより検出されるイメージのピクセル
と対応する時は、黒レベル補正回路が校正されたオフセ
ット値を線３２におけるピクセル・イメージと対応する
増幅信号へ加算する。このように、相関２重サンプリン
グ回路２６および黒レベル補正回路３４は一緒に、ＣＣ
Ｄにより出力されるアナログ信号から低周波ノイズを除
波（ｆｉｌｔｅｒ ｏｕｔ）して、校正されたオフセッ
ト値を差信号へ加算する。結果として生じる信号は、線
３６でアナログ／ディジタル・コンバータ３８へ出力さ
れて、線４０におけるディジタル値出力へ変換される。
このディジタル値は、次にディジタル信号プロセッサ４
２によって処理される。
おいて用いられるＣＣＤインターフェース回路のフロン
ト・エンド（ｆｒｏｎｔ ｅｎｄ）２０のブロック図を
示している。このフロント・エンドは、カムコーダによ
り処理されるべき線２４のアナログ信号を検出して出力
する電荷結合デバイス（ＣＣＤ）・センサ２２を含む。
線２４上のアナログ信号は、このアナログ信号の第１の
サンプルと第２のサンプルとをとり、低周波ノイズおよ
び信号の両サンプルに共通のオフセットを除去するため
第１および第２のサンプル間の差をとり、線２８上の差
信号を出力する相関２重サンプリング回路（ｃｏｒｒｅ
ｌａｔｅｄ ｄｏｕｂｌｅ ｓａｍｐｌｉｎｇ ｃｉｒ
ｃｕｉｔ）２６へ送られる。線２８上の差信号は、増幅
器３０により増幅され、増幅された信号は線３２で黒レ
ベル補正回路３４へ出力される。この黒レベル補正回路
３４は、増幅信号を所望の基準レベルに校正するよう
に、オフセット・レベルを線３２における増幅信号に加
算する。特に、このオフセット・レベルは、電荷結合デ
バイス２２が線２４に黒ピクセルと対応する信号を出力
する時アナログ／ディジタル・コンバータ３８の入力範
囲の実質的に一端に校正される。この黒ピクセルは、オ
フセット・レベルを校正する目的のため、ＣＣＤの周部
へ意図的に加算される。更に、線２４におけるアナログ
信号出力がＣＣＤにより検出されるイメージのピクセル
と対応する時は、黒レベル補正回路が校正されたオフセ
ット値を線３２におけるピクセル・イメージと対応する
増幅信号へ加算する。このように、相関２重サンプリン
グ回路２６および黒レベル補正回路３４は一緒に、ＣＣ
Ｄにより出力されるアナログ信号から低周波ノイズを除
波（ｆｉｌｔｅｒ ｏｕｔ）して、校正されたオフセッ
ト値を差信号へ加算する。結果として生じる信号は、線
３６でアナログ／ディジタル・コンバータ３８へ出力さ
れて、線４０におけるディジタル値出力へ変換される。
このディジタル値は、次にディジタル信号プロセッサ４
２によって処理される。
【０００３】図２は、図１の相関２重サンプリング回路
２６の一実施形態のブロック図である。先に述べたよう
に、相関２重サンプリング回路を用いて、アナログ信号
から低周波ノイズおよびオフセットを除去する。特に、
この回路は、数種類のノイズ、例えば、ＣＣＤが常にち
ょうど同じ値にリセットするのではないので結果として
生じるＣＣＤからのリセット・ノイズ、およびＣＣＤの
フリッカ（ｌ／ｆ）・ノイズを除去することができるの
で、ＣＣＤデバイス２２の出力において用いられる。こ
の回路の基本的原理は、第１および第２のサンプルがＣ
ＣＤデバイスの単一チャンネルから出力されるアナログ
信号からとられ、第１のサンプルがリセット・レベルの
アナログ信号においてとられ、第２の信号がアナログ信
号に含まれるピクセル・データ・レベル信号においてと
られることである。次に、２つのサンプル間の差は、両
方のサンプルに対して共通のノイズまたはオフセットが
２つのサンプルの差から除去されるように用いられる。
２６の一実施形態のブロック図である。先に述べたよう
に、相関２重サンプリング回路を用いて、アナログ信号
から低周波ノイズおよびオフセットを除去する。特に、
この回路は、数種類のノイズ、例えば、ＣＣＤが常にち
ょうど同じ値にリセットするのではないので結果として
生じるＣＣＤからのリセット・ノイズ、およびＣＣＤの
フリッカ（ｌ／ｆ）・ノイズを除去することができるの
で、ＣＣＤデバイス２２の出力において用いられる。こ
の回路の基本的原理は、第１および第２のサンプルがＣ
ＣＤデバイスの単一チャンネルから出力されるアナログ
信号からとられ、第１のサンプルがリセット・レベルの
アナログ信号においてとられ、第２の信号がアナログ信
号に含まれるピクセル・データ・レベル信号においてと
られることである。次に、２つのサンプル間の差は、両
方のサンプルに対して共通のノイズまたはオフセットが
２つのサンプルの差から除去されるように用いられる。
【０００４】更に、図２の相関２重サンプリング回路２
６は、第１のサンプル／ホールド回路４４と、第２のサ
ンプル／ホールド回路４６と、第３のサンプル／ホール
ド回路４８とを含んでいる。図２のタイミング図によれ
ば、第１のサンプル／ホールド回路４４は、クロック信
号Ｑ１の立下がりエッジ５０と同時に第１のサンプルが
線２４におけるリセット・レベルにおいてアナログ信号
からとられるように、クロック信号Ｑ１に応答する。図
１のカムコーダ・システムにおいて、相関２重サンプリ
ング（ＣＤＳ）回路がＣＣＤ回路２２の既知の条件を利
用する。特に、ＣＣＤ回路は常に、新たなピクセルが測
定される前にリセットされる。図２のＣＤＳ回路は、新
たなピクセル情報が現れる前に、このリセット相におい
てＣＣＤ回路の出力線２４における信号をサンプリング
することによって、この存在する条件を利用する。この
ように、クロック信号Ｑ１の立下がりエッジ５０に応答
して、線２４上の信号の第１のサンプルがＣＣＤ回路２
２からの信号のリセット・レベルを表わす。クロック信
号Ｑ２の立下がりエッジ５２と同時に、第１のサンプル
が第２のサンプル／ホールド回路４６へクロックされ、
同時に、第３のサンプル／ホールド回路４８が線２４に
おける新たなピクセル情報を持つアナログ信号から第２
のサンプルをとる。この第２のサンプルは、ＣＣＤ回路
２２により出力される新たなピクセル情報信号の強さの
データ・レベル・サンプルである。前記の第１のサンプ
ルと第２のサンプルとは、この第１および第２のサンプ
ルについて減算を行って両方のサンプルと共通のノイズ
またはオフセットのない差信号を線２８に提供する減算
要素５４へ出力される。
６は、第１のサンプル／ホールド回路４４と、第２のサ
ンプル／ホールド回路４６と、第３のサンプル／ホール
ド回路４８とを含んでいる。図２のタイミング図によれ
ば、第１のサンプル／ホールド回路４４は、クロック信
号Ｑ１の立下がりエッジ５０と同時に第１のサンプルが
線２４におけるリセット・レベルにおいてアナログ信号
からとられるように、クロック信号Ｑ１に応答する。図
１のカムコーダ・システムにおいて、相関２重サンプリ
ング（ＣＤＳ）回路がＣＣＤ回路２２の既知の条件を利
用する。特に、ＣＣＤ回路は常に、新たなピクセルが測
定される前にリセットされる。図２のＣＤＳ回路は、新
たなピクセル情報が現れる前に、このリセット相におい
てＣＣＤ回路の出力線２４における信号をサンプリング
することによって、この存在する条件を利用する。この
ように、クロック信号Ｑ１の立下がりエッジ５０に応答
して、線２４上の信号の第１のサンプルがＣＣＤ回路２
２からの信号のリセット・レベルを表わす。クロック信
号Ｑ２の立下がりエッジ５２と同時に、第１のサンプル
が第２のサンプル／ホールド回路４６へクロックされ、
同時に、第３のサンプル／ホールド回路４８が線２４に
おける新たなピクセル情報を持つアナログ信号から第２
のサンプルをとる。この第２のサンプルは、ＣＣＤ回路
２２により出力される新たなピクセル情報信号の強さの
データ・レベル・サンプルである。前記の第１のサンプ
ルと第２のサンプルとは、この第１および第２のサンプ
ルについて減算を行って両方のサンプルと共通のノイズ
またはオフセットのない差信号を線２８に提供する減算
要素５４へ出力される。
【０００５】
【発明が解決しようとする課題】しかし、図２の回路に
おける１つの問題は、線２８における除波された信号が
有効である期間が線２４上のピクセル情報信号の全期間
ではないことである。当該開示によれば、ピクセル期間
がクロック信号Ｑ２の立下がりエッジ遷移間の期間とし
て規定され、リセット・レベルにおけるアナログ信号と
データ・レベルにおけるアナログ信号とが線２４に存在
する時間を含むことが理解されよう。図２の回路の場合
は、クロック信号Ｑ２がハイの状態へ遷移する時、サン
プル／ホールド回路４８が獲得モードにあり、線２８上
の回路出力はもはや有効ではない。このため、線２８上
の差信号が有効である期間は、全ピクセル期間ではな
い。例えば、クロック信号Ｑ１およびＱ２がピクセル期
間の５０％のデューティ・サイクルを持つならば、差信
号が有効である期間はピクセル期間の半分にすぎない。
おける１つの問題は、線２８における除波された信号が
有効である期間が線２４上のピクセル情報信号の全期間
ではないことである。当該開示によれば、ピクセル期間
がクロック信号Ｑ２の立下がりエッジ遷移間の期間とし
て規定され、リセット・レベルにおけるアナログ信号と
データ・レベルにおけるアナログ信号とが線２４に存在
する時間を含むことが理解されよう。図２の回路の場合
は、クロック信号Ｑ２がハイの状態へ遷移する時、サン
プル／ホールド回路４８が獲得モードにあり、線２８上
の回路出力はもはや有効ではない。このため、線２８上
の差信号が有効である期間は、全ピクセル期間ではな
い。例えば、クロック信号Ｑ１およびＱ２がピクセル期
間の５０％のデューティ・サイクルを持つならば、差信
号が有効である期間はピクセル期間の半分にすぎない。
【０００６】更に、図２の回路における別の問題は、サ
ンプル／ホールド回路４６がサンプル／ホールド回路４
４によって駆動されることである。その結果、サンプル
／ホールド回路４６のコンデンサは、比較的小さく回路
２６により出力されるノイズを含む信号を結果として生
じるか、あるいはコンデンサが比較的大きければ、サン
プル／ホールド回路４４がコンデンサを駆動するに充分
な、更に図２の回路２６内に分散されねばならない電力
を供給するかのいずれかでなければならない。
ンプル／ホールド回路４６がサンプル／ホールド回路４
４によって駆動されることである。その結果、サンプル
／ホールド回路４６のコンデンサは、比較的小さく回路
２６により出力されるノイズを含む信号を結果として生
じるか、あるいはコンデンサが比較的大きければ、サン
プル／ホールド回路４４がコンデンサを駆動するに充分
な、更に図２の回路２６内に分散されねばならない電力
を供給するかのいずれかでなければならない。
【０００７】図３は、入力クランプ回路１８０と共に図
２の相関２重サンプリング回路２６を示している。この
相関２重サンプリング回路２６の動作は、図２に関して
先に述べた如きものである。前記入力クランプ回路は、
線２４上の信号の電圧を回路１８０の供給範囲および動
作範囲内へレベル・シフトするために設けられるフィー
ドバック回路１８２および１８４を含んでいる。例え
ば、線２４上の電圧は１０ボルトでよいが、回路１８０
は５ボルト電源でオフとなる。従って、相関２重サンプ
リング回路２６に対する入力における電圧をこの相関２
重サンプリング回路の動作範囲内へクランプする必要が
ある。フィードバック回路１８２および１８４は、線１
８６および１８８上の入力電圧を回路１８０の動作範囲
内になるように選択された所望の電圧へサーボする。
２の相関２重サンプリング回路２６を示している。この
相関２重サンプリング回路２６の動作は、図２に関して
先に述べた如きものである。前記入力クランプ回路は、
線２４上の信号の電圧を回路１８０の供給範囲および動
作範囲内へレベル・シフトするために設けられるフィー
ドバック回路１８２および１８４を含んでいる。例え
ば、線２４上の電圧は１０ボルトでよいが、回路１８０
は５ボルト電源でオフとなる。従って、相関２重サンプ
リング回路２６に対する入力における電圧をこの相関２
重サンプリング回路の動作範囲内へクランプする必要が
ある。フィードバック回路１８２および１８４は、線１
８６および１８８上の入力電圧を回路１８０の動作範囲
内になるように選択された所望の電圧へサーボする。
【０００８】図４は、図１の黒レベル補正回路３４の一
実施形態のブロック図を示している。先に述べたよう
に、線２４上でＣＣＤ回路２２により出力される信号
は、相関２重サンプリング回路２６によって処理され、
結果として生じる線２８上の差信号はプログラム可能増
幅器３０へ送られる。線５６上のオフセット値は、加算
ブロック５８において線３６上の増幅信号に加算され
る。線６０における加算ブロックから出力された結果的
な信号は、次にアナログ／ディジタル・コンバータ３８
によってディジタル化される。黒レベル補正回路の１つ
の目的は、結果として得る線６０上の信号をアナログ／
ディジタル・コンバータの入力範囲の一端へ実質的に照
合するように、線５６上のオフセット信号の値を校正す
ることである。例えば、線３６上の増幅信号は０ないし
１ボルトの範囲内にあり、線５６上のオフセット・レベ
ルは−０．５ボルトないし＋０．５ボルトの結果として
得る信号範囲を調整するように加算される。黒ピクセル
は、このような特定の目的のためＣＣＤ回路２２の周部
に意図的に与えられる。更に、黒ピクセルと対応する線
２４上の信号が黒レベル補正回路３４へ入力される時、
スイッチ６２が閉路位置へバイアスされて加算ブロック
６４および積分器６０を含むフィードバック閉ループを
提供し、その結果線６０上の信号が線５６でオフセット
値として加算ブロック５８へフィードバックされる。積
分器６０および加算ブロック６４を含むフィードバック
・ループは、線６０上の信号を線６８上の負の基準値に
比較し、線５６上のオフセット・レベルを正しいレベル
にサーボして線６０上の信号を線６８上の負の基準値に
照合する。更に、線２４上のアナログ信号が新たなピク
セル情報信号の強さのデータ・レベルと対応する時、積
分器が校正されたオフセット・レベルを保持して校正さ
れたオフセット・レベル値が新たなピクセル情報信号の
強さと対応する線３６上の増幅信号へ加算されるよう
に、スイッチ６２が開路位置へバイアスされる。
実施形態のブロック図を示している。先に述べたよう
に、線２４上でＣＣＤ回路２２により出力される信号
は、相関２重サンプリング回路２６によって処理され、
結果として生じる線２８上の差信号はプログラム可能増
幅器３０へ送られる。線５６上のオフセット値は、加算
ブロック５８において線３６上の増幅信号に加算され
る。線６０における加算ブロックから出力された結果的
な信号は、次にアナログ／ディジタル・コンバータ３８
によってディジタル化される。黒レベル補正回路の１つ
の目的は、結果として得る線６０上の信号をアナログ／
ディジタル・コンバータの入力範囲の一端へ実質的に照
合するように、線５６上のオフセット信号の値を校正す
ることである。例えば、線３６上の増幅信号は０ないし
１ボルトの範囲内にあり、線５６上のオフセット・レベ
ルは−０．５ボルトないし＋０．５ボルトの結果として
得る信号範囲を調整するように加算される。黒ピクセル
は、このような特定の目的のためＣＣＤ回路２２の周部
に意図的に与えられる。更に、黒ピクセルと対応する線
２４上の信号が黒レベル補正回路３４へ入力される時、
スイッチ６２が閉路位置へバイアスされて加算ブロック
６４および積分器６０を含むフィードバック閉ループを
提供し、その結果線６０上の信号が線５６でオフセット
値として加算ブロック５８へフィードバックされる。積
分器６０および加算ブロック６４を含むフィードバック
・ループは、線６０上の信号を線６８上の負の基準値に
比較し、線５６上のオフセット・レベルを正しいレベル
にサーボして線６０上の信号を線６８上の負の基準値に
照合する。更に、線２４上のアナログ信号が新たなピク
セル情報信号の強さのデータ・レベルと対応する時、積
分器が校正されたオフセット・レベルを保持して校正さ
れたオフセット・レベル値が新たなピクセル情報信号の
強さと対応する線３６上の増幅信号へ加算されるよう
に、スイッチ６２が開路位置へバイアスされる。
【０００９】しかし、図４の黒レベル補正回路における
１つの問題は、除波された線２８上の信号がささやかな
エラーしか含まない高利得条件下にあるか、あるいはプ
ログラム可能利得増幅器３０がささやかな入力照合オフ
セットを含む時に、プログラム可能増幅器３０が飽和す
ることがあることである。例えば、もし図１のカムコー
ダ・システムが３ボルト電源で動作させられ、アナログ
／ディジタル・コンバータ３８がその入力において±
０．５ボルトの信号ダイナミック・レンジを持つなら
ば、またもしプログラム可能増幅器が５０の利得を持つ
ならば、１０ミリボルトのオフセット値がプログラム可
能増幅器３０によって増幅され、線３６上の増幅信号が
０．５ボルトとなり、このためアナログ／ディジタル・
コンバータの入力範囲を飽和させる。更に、図４の回路
における別の問題は、プログラム可能増幅器３０が制限
された直線的な動作範囲を持つことである。特に、図４
の回路は、プログラム可能増幅器の利得と共に変化せず
かつ増幅器の直線的な動作範囲の中間スケールであるゼ
ロ点を持つ差動システムである。従って、増幅器の直線
的な動作範囲の半分しか使用されない。
１つの問題は、除波された線２８上の信号がささやかな
エラーしか含まない高利得条件下にあるか、あるいはプ
ログラム可能利得増幅器３０がささやかな入力照合オフ
セットを含む時に、プログラム可能増幅器３０が飽和す
ることがあることである。例えば、もし図１のカムコー
ダ・システムが３ボルト電源で動作させられ、アナログ
／ディジタル・コンバータ３８がその入力において±
０．５ボルトの信号ダイナミック・レンジを持つなら
ば、またもしプログラム可能増幅器が５０の利得を持つ
ならば、１０ミリボルトのオフセット値がプログラム可
能増幅器３０によって増幅され、線３６上の増幅信号が
０．５ボルトとなり、このためアナログ／ディジタル・
コンバータの入力範囲を飽和させる。更に、図４の回路
における別の問題は、プログラム可能増幅器３０が制限
された直線的な動作範囲を持つことである。特に、図４
の回路は、プログラム可能増幅器の利得と共に変化せず
かつ増幅器の直線的な動作範囲の中間スケールであるゼ
ロ点を持つ差動システムである。従って、増幅器の直線
的な動作範囲の半分しか使用されない。
【００１０】従って、本発明の目的は、関連技術の相関
２重サンプリング回路、黒レベル補正回路および入力ク
ランプ回路の改善にある。
２重サンプリング回路、黒レベル補正回路および入力ク
ランプ回路の改善にある。
【００１１】
【課題を解決するための手段】本発明の更に別の特質に
よれば、入力クランプ回路は、相関２重サンプリング回
路の差出力と相関２重サンプリング回路の入力との間に
配置され、この相関２重サンプリング回路の差出力にお
ける差信号の共通モードを前記相関２重サンプリング回
路における所望の電圧値にサーボする。この相関２重サ
ンプリング回路は、差出力の第１の出力に接続された第
１の入力端子と、前記差出力の第２の出力に接続された
第２の入力端子と、出力端子とを有する分割回路網を含
んでいる。この回路網は、相関２重サンプリング回路の
差出力における差信号の平均をとり、この平均を出力端
子へ提供する。更に、前記入力クランプ回路は、分割回
路網の出力端子に接続された第１の入力と、バイアス電
圧に接続された第２の入力端子と、相関２重サンプリン
グ回路の入力に接続された出力とを有する差動増幅器を
含んでいる。
よれば、入力クランプ回路は、相関２重サンプリング回
路の差出力と相関２重サンプリング回路の入力との間に
配置され、この相関２重サンプリング回路の差出力にお
ける差信号の共通モードを前記相関２重サンプリング回
路における所望の電圧値にサーボする。この相関２重サ
ンプリング回路は、差出力の第１の出力に接続された第
１の入力端子と、前記差出力の第２の出力に接続された
第２の入力端子と、出力端子とを有する分割回路網を含
んでいる。この回路網は、相関２重サンプリング回路の
差出力における差信号の平均をとり、この平均を出力端
子へ提供する。更に、前記入力クランプ回路は、分割回
路網の出力端子に接続された第１の入力と、バイアス電
圧に接続された第２の入力端子と、相関２重サンプリン
グ回路の入力に接続された出力とを有する差動増幅器を
含んでいる。
【００１２】このような構成により、入力クランプ回路
は、相関２重サンプリング回路の一部である黒レベル補
正回路と干渉することがない。更に、この入力クランプ
回路は、１つの差動増幅器により実現することができ
る。
は、相関２重サンプリング回路の一部である黒レベル補
正回路と干渉することがない。更に、この入力クランプ
回路は、１つの差動増幅器により実現することができ
る。
【００１３】本発明の別の特質によれば、集積回路が、
第２の相関２重サンプリング回路と並列の第１の相関２
重サンプリング回路を含んでいる。この第１の相関２重
サンプリング回路は、入力における信号の第１のサンプ
ルと入力における信号に対する第２のサンプルとをとっ
て、第１のサンプルと第２のサンプルとの間の減算を行
い第１の出力に第１の除波された信号（ｆｉｌｔｅｒｅ
ｄ ｓｉｇｎａｌ）を提供する。第２の相関２重サンプ
リング回路は、入力における信号の第３のサンプルとこ
の入力における信号の第４のサンプルとをとって、前記
第３のサンプルと第４のサンプルとの間の減算を行い第
２の出力に第２の除波された信号を提供する。前記集積
回路はまた、第１の加算回路と第２の加算回路をも含
む。第１の加算回路は、第１の出力に接続された第１の
入力と第１の基準値に接続された第２の入力とを有し、
第１の除波された信号と第１の基準値とを加算して第１
の加算信号を出力に提供する。第２の加算回路は、第２
の出力に接続された第１の入力と第２の基準値に接続さ
れた第２の入力とを有し、第２の除波された信号に第２
の基準値を加算し、第２の加算信号を出力に提供する。
集積回路は更に、第１の加算回路に接続された第１の入
力と第２の加算回路の出力に接続された第２の入力とを
有するスイッチング回路を含み、該スイッチング回路は
第１の加算信号と第２の加算信号の一方をスイッチング
回路の出力に選択された信号として代替的に提供する。
更にまた、前記集積回路は、前記スイッチング回路の出
力に接続された入力を有し、選択された信号を増幅して
第１のプログラム可能な増幅器の出力に増幅信号を提供
する第１のプログラム可能増幅器を含む。更に、この集
積回路は、第１のプログラム可能増幅器の出力に接続さ
れた入力を持つ、増幅された信号を第１の出力と第２の
出力の１つに選択された信号として代替的に提供する第
２のスイッチング回路を含む。更にまた、この集積回路
は、第３の加算回路と第４の加算回路とを含む。この第
３の加算回路は、第２のスイッチング回路の第１の出力
に接続された第１の入力と、基準信号に接続された第２
の入力とを有し、選択された信号に基準信号を加算し
て、第３の加算回路の出力に第３の加算信号を提供す
る。前記第４の加算回路は、第２のスイッチング回路の
第２の出力に接続された第１の入力と、基準信号に接続
された第２の入力とを有し、選択された信号に基準信号
を加算して第４の加算された信号を出力に提供する。当
該集積回路は更に、第１の積分回路と第２の積分回路と
を含む。この第１の積分回路は、第３の加算回路の出力
に接続された入力を有し、第３の加算された信号を積分
して第１のオフセット・レベルを出力に提供する。第２
の積分回路は、第４の加算回路の出力に接続された入力
を有し、第４の加算された信号を積分して第２のオフセ
ット・レベルを提供する。
第２の相関２重サンプリング回路と並列の第１の相関２
重サンプリング回路を含んでいる。この第１の相関２重
サンプリング回路は、入力における信号の第１のサンプ
ルと入力における信号に対する第２のサンプルとをとっ
て、第１のサンプルと第２のサンプルとの間の減算を行
い第１の出力に第１の除波された信号（ｆｉｌｔｅｒｅ
ｄ ｓｉｇｎａｌ）を提供する。第２の相関２重サンプ
リング回路は、入力における信号の第３のサンプルとこ
の入力における信号の第４のサンプルとをとって、前記
第３のサンプルと第４のサンプルとの間の減算を行い第
２の出力に第２の除波された信号を提供する。前記集積
回路はまた、第１の加算回路と第２の加算回路をも含
む。第１の加算回路は、第１の出力に接続された第１の
入力と第１の基準値に接続された第２の入力とを有し、
第１の除波された信号と第１の基準値とを加算して第１
の加算信号を出力に提供する。第２の加算回路は、第２
の出力に接続された第１の入力と第２の基準値に接続さ
れた第２の入力とを有し、第２の除波された信号に第２
の基準値を加算し、第２の加算信号を出力に提供する。
集積回路は更に、第１の加算回路に接続された第１の入
力と第２の加算回路の出力に接続された第２の入力とを
有するスイッチング回路を含み、該スイッチング回路は
第１の加算信号と第２の加算信号の一方をスイッチング
回路の出力に選択された信号として代替的に提供する。
更にまた、前記集積回路は、前記スイッチング回路の出
力に接続された入力を有し、選択された信号を増幅して
第１のプログラム可能な増幅器の出力に増幅信号を提供
する第１のプログラム可能増幅器を含む。更に、この集
積回路は、第１のプログラム可能増幅器の出力に接続さ
れた入力を持つ、増幅された信号を第１の出力と第２の
出力の１つに選択された信号として代替的に提供する第
２のスイッチング回路を含む。更にまた、この集積回路
は、第３の加算回路と第４の加算回路とを含む。この第
３の加算回路は、第２のスイッチング回路の第１の出力
に接続された第１の入力と、基準信号に接続された第２
の入力とを有し、選択された信号に基準信号を加算し
て、第３の加算回路の出力に第３の加算信号を提供す
る。前記第４の加算回路は、第２のスイッチング回路の
第２の出力に接続された第１の入力と、基準信号に接続
された第２の入力とを有し、選択された信号に基準信号
を加算して第４の加算された信号を出力に提供する。当
該集積回路は更に、第１の積分回路と第２の積分回路と
を含む。この第１の積分回路は、第３の加算回路の出力
に接続された入力を有し、第３の加算された信号を積分
して第１のオフセット・レベルを出力に提供する。第２
の積分回路は、第４の加算回路の出力に接続された入力
を有し、第４の加算された信号を積分して第２のオフセ
ット・レベルを提供する。
【００１４】
【発明の実施の形態】図５は、本発明による相関２重サ
ンプリング回路のサンプリング・セル７０の一実施形態
のブロック図である。サンプリング・セル７０は、第２
のサンプル／ホールド回路７４と並列の第１のサンプル
／ホールド回路７２を含む。第１のサンプル／ホールド
回路７２はクロック信号Ｑ１に応答し、第２のサンプル
／ホールド回路７４はクロック信号Ｑ２に応答する。第
１のサンプル／ホールド回路７２は、ＣＣＤ回路２２に
より出力される信号のリセット・レベルに対応するクロ
ック信号Ｑ１の立下がりエッジ７６で線２４上のアナロ
グ信号をサンプルする。更に、第２のサンプル／ホール
ド回路７４は、クロック信号Ｑ２の立下がりエッジ７８
でＣＣＤ回路から出力されるピクセル信号のデータ・レ
ベルに対応する線２４上のアナログ信号をサンプルす
る。次に、サンプルの差が減算要素８０において決定さ
れる。
ンプリング回路のサンプリング・セル７０の一実施形態
のブロック図である。サンプリング・セル７０は、第２
のサンプル／ホールド回路７４と並列の第１のサンプル
／ホールド回路７２を含む。第１のサンプル／ホールド
回路７２はクロック信号Ｑ１に応答し、第２のサンプル
／ホールド回路７４はクロック信号Ｑ２に応答する。第
１のサンプル／ホールド回路７２は、ＣＣＤ回路２２に
より出力される信号のリセット・レベルに対応するクロ
ック信号Ｑ１の立下がりエッジ７６で線２４上のアナロ
グ信号をサンプルする。更に、第２のサンプル／ホール
ド回路７４は、クロック信号Ｑ２の立下がりエッジ７８
でＣＣＤ回路から出力されるピクセル信号のデータ・レ
ベルに対応する線２４上のアナログ信号をサンプルす
る。次に、サンプルの差が減算要素８０において決定さ
れる。
【００１５】サンプリング・セル７０における１つの問
題は、差信号が有効である出力有効期間が比較的短いこ
とである。特に、線８２上の差信号は、クロック信号Ｑ
２の立下がりエッジ７８からクロック信号Ｑ１の立上が
りエッジ７９まで有効であり、その後第１のサンプル／
ホールド回路７２もまた、線２４上のアナログ信号のリ
セット・レベルの次のサンプルに対する獲得モード（ａ
ｃｑｕｉｓｉｔｉｏｎｍｏｄｅ）にある。リセット・レ
ベルに対応する第１のサンプルと、ＣＣＤ回路２２から
出力されるアナログ信号のデータ・レベルに対応する第
２のサンプルとは典型的に半クロック・サイクルだけ離
れており、線８２上の差信号が有効である期間（Ｔ
valid）は、 Ｔvalid ＝ （０.５／Ｆs）−Ｔacq （１） 図６は、本発明による相関２重サンプリング回路の一実
施形態のブロック図である。図６の回路は、入力線２４
と１つの単極双投スイッチ８８との間に並列にピンポン
形態（ｐｉｎ−ｐｏｎｇ ｃｏｎｆｉｇｕｒａｔｉｏ
ｎ）で配置された２つのサンプリング・セル８４、８６
を含む。特に、第１のサンプリング・セル８４の出力線
９０は単極双投スイッチの第１の極片９２に接続され、
第２のサンプリング・セル８６の出力線９３は単極双投
スイッチの極片９４に接続される。
題は、差信号が有効である出力有効期間が比較的短いこ
とである。特に、線８２上の差信号は、クロック信号Ｑ
２の立下がりエッジ７８からクロック信号Ｑ１の立上が
りエッジ７９まで有効であり、その後第１のサンプル／
ホールド回路７２もまた、線２４上のアナログ信号のリ
セット・レベルの次のサンプルに対する獲得モード（ａ
ｃｑｕｉｓｉｔｉｏｎｍｏｄｅ）にある。リセット・レ
ベルに対応する第１のサンプルと、ＣＣＤ回路２２から
出力されるアナログ信号のデータ・レベルに対応する第
２のサンプルとは典型的に半クロック・サイクルだけ離
れており、線８２上の差信号が有効である期間（Ｔ
valid）は、 Ｔvalid ＝ （０.５／Ｆs）−Ｔacq （１） 図６は、本発明による相関２重サンプリング回路の一実
施形態のブロック図である。図６の回路は、入力線２４
と１つの単極双投スイッチ８８との間に並列にピンポン
形態（ｐｉｎ−ｐｏｎｇ ｃｏｎｆｉｇｕｒａｔｉｏ
ｎ）で配置された２つのサンプリング・セル８４、８６
を含む。特に、第１のサンプリング・セル８４の出力線
９０は単極双投スイッチの第１の極片９２に接続され、
第２のサンプリング・セル８６の出力線９３は単極双投
スイッチの極片９４に接続される。
【００１６】図７のタイミング図によれば、図６の回路
の利点は、線１１２上の差信号が有効である出力有効期
間が少なくともピクセル期間であることである。特に、
単極双投スイッチ８８は、線２４上のピクセル情報信号
の期間の少なくとも最初の半分だけ有効である線９０上
の差信号と、線２４上のピクセル情報信号のピクセル期
間の少なくとも２番目の半分だけ有効である線９３上の
差信号との間で切換わる。特に、サンプリング・セル８
４の第１のサンプル／ホールド回路９６は、クロック信
号Ｑ１Ａの立下がりエッジ１０４で線２４上のアナログ
信号のリセット・レベルをサンプルし、第２のサンプル
／ホールド回路９８は、クロック信号Ｑ２Ａの立下がり
エッジ１０６で線２４上の信号をサンプルする。２つの
サンプルの差信号は、減算要素９７により取得されて線
９０に出力される。第２のサンプリング・セル８６が獲
得モードになる間、線９０における差信号が線２４上の
アナログ信号のピクセル期間の少なくとも半分だけ有効
である。第２のサンプリング・セル８６の獲得モードに
ある間、第１のサンプル／ホールド回路１００はクロッ
ク信号Ｑ１Ｂの立下がりエッジ１０８で線２４上のアナ
ログ信号のリセット・レベルをサンプルし、第２のサン
プル／ホールド回路１０２は、クロック信号Ｑ１Ｂの立
下がりエッジ１１０で線２４のアナログ信号のデータ・
レベルをサンプルする。２つのサンプルの差信号は、減
算要素１０１によって取得され、線９３に出力される。
線９３における差信号もまた、線２４上のアナログ信号
のピクセル期間の少なくとも半分だけ有効である。サン
プリング・セル８４、８６のそれぞれの出力９０、９３
の各々がピクセル信号のピクセル期間の少なくとも半分
だけ有効であるので、線１１２上の除波された信号の出
力は線２４上の信号の少なくともピクセル期間だけ有効
である。
の利点は、線１１２上の差信号が有効である出力有効期
間が少なくともピクセル期間であることである。特に、
単極双投スイッチ８８は、線２４上のピクセル情報信号
の期間の少なくとも最初の半分だけ有効である線９０上
の差信号と、線２４上のピクセル情報信号のピクセル期
間の少なくとも２番目の半分だけ有効である線９３上の
差信号との間で切換わる。特に、サンプリング・セル８
４の第１のサンプル／ホールド回路９６は、クロック信
号Ｑ１Ａの立下がりエッジ１０４で線２４上のアナログ
信号のリセット・レベルをサンプルし、第２のサンプル
／ホールド回路９８は、クロック信号Ｑ２Ａの立下がり
エッジ１０６で線２４上の信号をサンプルする。２つの
サンプルの差信号は、減算要素９７により取得されて線
９０に出力される。第２のサンプリング・セル８６が獲
得モードになる間、線９０における差信号が線２４上の
アナログ信号のピクセル期間の少なくとも半分だけ有効
である。第２のサンプリング・セル８６の獲得モードに
ある間、第１のサンプル／ホールド回路１００はクロッ
ク信号Ｑ１Ｂの立下がりエッジ１０８で線２４上のアナ
ログ信号のリセット・レベルをサンプルし、第２のサン
プル／ホールド回路１０２は、クロック信号Ｑ１Ｂの立
下がりエッジ１１０で線２４のアナログ信号のデータ・
レベルをサンプルする。２つのサンプルの差信号は、減
算要素１０１によって取得され、線９３に出力される。
線９３における差信号もまた、線２４上のアナログ信号
のピクセル期間の少なくとも半分だけ有効である。サン
プリング・セル８４、８６のそれぞれの出力９０、９３
の各々がピクセル信号のピクセル期間の少なくとも半分
だけ有効であるので、線１１２上の除波された信号の出
力は線２４上の信号の少なくともピクセル期間だけ有効
である。
【００１７】図８は、相関２重サンプリング回路７１′
の代替的な実施形態を示している。図８の回路において
は、減算および切換え動作は逆になる。特に、図８の回
路は、信号線２４と信号線１１２間にピンポン構造で配
置される２つのサンプリング・セル８４、８６を含む。
図６とは対照的に、図８の回路は、サンプリング・セル
８４、８６の対応出力に配置される２つの単極双投スイ
ッチ１１４、１１６を含む。単極双投スイッチ１１４の
第１の極片１１１は、サンプル／ホールド回路９６の出
力１１３と接続され、単極双投スイッチ１１４の第２の
極片１１５はサンプル／ホールド回路９８の出力１１７
に接続される。単極双投スイッチ１１６の第１の極片１
１９はサンプル／ホールド回路１００の出力１２１に接
続され、単極双投スイッチ１１６の第２の極片１２３は
サンプル／ホールド回路１０２の出力１２５に接続され
る。単極双投スイッチ１１４、１１６の極片１１８、１
２０は、差分回路（ｄｉｆｆｅｒｅｎｃｉｎｇ ｃｉｒ
ｃｕｉｔ）１２７に接続される。
の代替的な実施形態を示している。図８の回路において
は、減算および切換え動作は逆になる。特に、図８の回
路は、信号線２４と信号線１１２間にピンポン構造で配
置される２つのサンプリング・セル８４、８６を含む。
図６とは対照的に、図８の回路は、サンプリング・セル
８４、８６の対応出力に配置される２つの単極双投スイ
ッチ１１４、１１６を含む。単極双投スイッチ１１４の
第１の極片１１１は、サンプル／ホールド回路９６の出
力１１３と接続され、単極双投スイッチ１１４の第２の
極片１１５はサンプル／ホールド回路９８の出力１１７
に接続される。単極双投スイッチ１１６の第１の極片１
１９はサンプル／ホールド回路１００の出力１２１に接
続され、単極双投スイッチ１１６の第２の極片１２３は
サンプル／ホールド回路１０２の出力１２５に接続され
る。単極双投スイッチ１１４、１１６の極片１１８、１
２０は、差分回路（ｄｉｆｆｅｒｅｎｃｉｎｇ ｃｉｒ
ｃｕｉｔ）１２７に接続される。
【００１８】図７に関して先に述べたように、サンプリ
ング・セル８４のサンプル／ホールド回路９６は、クロ
ック信号Ｑ１Ａの立下がりエッジ１０４で線２４上のア
ナログ信号のリセット・レベルをサンプルする。サンプ
ル／ホールド回路１００は、クロック信号Ｑ２Ａの立下
がりエッジ１０６で線２４上のアナログ信号のデータ・
レベルをサンプルする。更に、サンプル／ホールド回路
９８は、クロック信号Ｑ１Ｂの立下がりエッジ１０８で
線２４上のアナログ信号のリセット・レベルをサンプル
し、サンプル／ホールド回路１０２は、クロック信号Ｑ
２Ｂの立下がりエッジ１１０で線２４上のアナログ信号
のデータ・レベルをサンプルする。単極双投スイッチ１
１４は、論理信号およびクロック信号Ｑ１Ｂ＊Ｑ２Ｂお
よびクロック信号Ｑ１Ａ＊Ｑ２Ａに従って、サンプル／
ホールド回路９６、９８のそれぞれの出力線１１３と出
力線１１７間で切換わる。単極双投スイッチ１１６は、
論理信号およびクロック信号Ｑ１Ｂ＊Ｑ２ＢおよびＱ１
Ａ＊Ｑ２Ａに従って、サンプル／ホールド回路１００、
１０２のそれぞれの出力線１２１および１２５間で切換
わる。線１２９および１３１における信号の差は、差信
号が相関２重サンプリング回路から出力される時、差分
回路１２７によって取得されて線１１２上に出力され
る。図８の回路の動作の正味の結果は、図６に関して先
に述べた如きものである。
ング・セル８４のサンプル／ホールド回路９６は、クロ
ック信号Ｑ１Ａの立下がりエッジ１０４で線２４上のア
ナログ信号のリセット・レベルをサンプルする。サンプ
ル／ホールド回路１００は、クロック信号Ｑ２Ａの立下
がりエッジ１０６で線２４上のアナログ信号のデータ・
レベルをサンプルする。更に、サンプル／ホールド回路
９８は、クロック信号Ｑ１Ｂの立下がりエッジ１０８で
線２４上のアナログ信号のリセット・レベルをサンプル
し、サンプル／ホールド回路１０２は、クロック信号Ｑ
２Ｂの立下がりエッジ１１０で線２４上のアナログ信号
のデータ・レベルをサンプルする。単極双投スイッチ１
１４は、論理信号およびクロック信号Ｑ１Ｂ＊Ｑ２Ｂお
よびクロック信号Ｑ１Ａ＊Ｑ２Ａに従って、サンプル／
ホールド回路９６、９８のそれぞれの出力線１１３と出
力線１１７間で切換わる。単極双投スイッチ１１６は、
論理信号およびクロック信号Ｑ１Ｂ＊Ｑ２ＢおよびＱ１
Ａ＊Ｑ２Ａに従って、サンプル／ホールド回路１００、
１０２のそれぞれの出力線１２１および１２５間で切換
わる。線１２９および１３１における信号の差は、差信
号が相関２重サンプリング回路から出力される時、差分
回路１２７によって取得されて線１１２上に出力され
る。図８の回路の動作の正味の結果は、図６に関して先
に述べた如きものである。
【００１９】図５の基本サンプリング・セル７０の１つ
の利点は、このサンプリング・セルの回路構成が比較的
簡単であることである。例えば、図９によれば、図６の
サンプリング・セル７０の一実施形態の概略図が開示さ
れる。この回路は、最小である２個のＦＥＴデバイス１
２２、１２４および２個のコンデンサ１２６、１２８で
実現される。特に、図９のタイミング図によれば、線２
４上の信号のリセット・レベルの第１のサンプルは、ス
イッチ１９０、１９２がクロック信号ΦＰに応答して開
路される時に取得される。スイッチ１９０、１９２が開
路されると、コンデンサ１２６における電圧がＦＥＴデ
バイス１２２によりサンプルされる。その後、線２４上
の信号のピクセル情報と対応する第２のサンプルは、ス
イッチ１９４、１９６が開路される時に生じる。次に、
コンデンサ１２８における電圧が、ＦＥＴデバイス１２
４によってサンプルされる。第１のサンプルと第２のサ
ンプルを取得した後に、スイッチ１９８、２００、２０
２、２０４がクロック信号ΦＳに応答して閉路され、第
１および第２のサンプルは線１３０、１３２に出力され
る。図９のタイミング図はクロック信号ΦＰに応答する
スイッチ１９０、１９２と、クロック信号ΦＤに応答す
るスイッチ１９４、１９６とを開示しているが、本発明
の望ましい実施形態においては、スイッチ１９２、１９
４がスイッチ１９０、１９６に先立って開路されて、ス
イッチ１９０、１９６の開路に先立ちコンデンサ１２
６、１２８の第２の端子を接地に照合することが判る。
線１３０、１３２上の差信号は、図６のサンプリング・
セル７０のサンプル／ホールド回路７２、７４の線７
３、７５上の出力信号に対応する。本発明の実施例にお
いて、図５の差分要素８０は黒レベル補正回路（図４参
照）のプログラム可能増幅器３０により達成され、この
場合プログラム可能増幅器３０が線１３０、１３２にお
ける信号間の共通モードを阻止する。しかし、差の入力
信号の共通モードを阻止する差の相互コンダクタンスを
用いることができかつこれが意図されることを理解すべ
きである。このように、図５のサンプリング・セル７０
は、最小である２個のＦＥＴデバイス１２２、１２４
と、２個のコンデンサ１２６、１２８により実現するこ
とができる。また、図８のサンプリング・セルを半導体
技術、例えばＣＭＯＳ技術で実現可能であり、この場合
スイッチ１９０、１９２、１９４、１９６、１９８、２
００、２０２、２０４もまたＦＥＴデバイスを用いて実
現できること、およびこのような実現が意図されること
も理解すべきである。図９の回路の１つの利点は、コン
デンサ１２６、１２８を駆動するのに内部駆動回路を用
いることを必要としないことであり、このためコンデン
サは外部ソースによって駆動することができる。利点
は、コンデンサ１２６、１２８が比較的大きく、従って
線１３０、１３２上の信号がより少ないノイズを含むこ
とである。
の利点は、このサンプリング・セルの回路構成が比較的
簡単であることである。例えば、図９によれば、図６の
サンプリング・セル７０の一実施形態の概略図が開示さ
れる。この回路は、最小である２個のＦＥＴデバイス１
２２、１２４および２個のコンデンサ１２６、１２８で
実現される。特に、図９のタイミング図によれば、線２
４上の信号のリセット・レベルの第１のサンプルは、ス
イッチ１９０、１９２がクロック信号ΦＰに応答して開
路される時に取得される。スイッチ１９０、１９２が開
路されると、コンデンサ１２６における電圧がＦＥＴデ
バイス１２２によりサンプルされる。その後、線２４上
の信号のピクセル情報と対応する第２のサンプルは、ス
イッチ１９４、１９６が開路される時に生じる。次に、
コンデンサ１２８における電圧が、ＦＥＴデバイス１２
４によってサンプルされる。第１のサンプルと第２のサ
ンプルを取得した後に、スイッチ１９８、２００、２０
２、２０４がクロック信号ΦＳに応答して閉路され、第
１および第２のサンプルは線１３０、１３２に出力され
る。図９のタイミング図はクロック信号ΦＰに応答する
スイッチ１９０、１９２と、クロック信号ΦＤに応答す
るスイッチ１９４、１９６とを開示しているが、本発明
の望ましい実施形態においては、スイッチ１９２、１９
４がスイッチ１９０、１９６に先立って開路されて、ス
イッチ１９０、１９６の開路に先立ちコンデンサ１２
６、１２８の第２の端子を接地に照合することが判る。
線１３０、１３２上の差信号は、図６のサンプリング・
セル７０のサンプル／ホールド回路７２、７４の線７
３、７５上の出力信号に対応する。本発明の実施例にお
いて、図５の差分要素８０は黒レベル補正回路（図４参
照）のプログラム可能増幅器３０により達成され、この
場合プログラム可能増幅器３０が線１３０、１３２にお
ける信号間の共通モードを阻止する。しかし、差の入力
信号の共通モードを阻止する差の相互コンダクタンスを
用いることができかつこれが意図されることを理解すべ
きである。このように、図５のサンプリング・セル７０
は、最小である２個のＦＥＴデバイス１２２、１２４
と、２個のコンデンサ１２６、１２８により実現するこ
とができる。また、図８のサンプリング・セルを半導体
技術、例えばＣＭＯＳ技術で実現可能であり、この場合
スイッチ１９０、１９２、１９４、１９６、１９８、２
００、２０２、２０４もまたＦＥＴデバイスを用いて実
現できること、およびこのような実現が意図されること
も理解すべきである。図９の回路の１つの利点は、コン
デンサ１２６、１２８を駆動するのに内部駆動回路を用
いることを必要としないことであり、このためコンデン
サは外部ソースによって駆動することができる。利点
は、コンデンサ１２６、１２８が比較的大きく、従って
線１３０、１３２上の信号がより少ないノイズを含むこ
とである。
【００２０】図９の回路はまた、例えば接地することが
でき、かつ線２４上のアナログ信号の遮断のための基準
レベルを生じる入力基準ピン１３４を含む。更に、図９
の回路はまた、線１３０、１３２上の差信号の差動オフ
セット調整を提供する。例えば、線１３６、１３８上の
信号間の電圧差は、コンデンサ１２６、１２８からサン
プルされて線１３０、１３２に出力される差信号に加算
されることになる。このように、線１３０、１３２上の
差信号の差動オフセットを補償するためオフセット・ピ
ン１３６、１３８を用いることができる。本発明の実施
例において、オフセット・ピン１３６、１３８は、以下
に更に詳細に述べるように、黒レベル補正回路のフィー
ドバック・ループに接続される。更にまた、図９の回路
は、線１３０、１３２に与えられる差信号の共通モード
調整を行う。オフセット・ピン１３６、１３８および入
力基準ピン１３４は、コンデンサ１２６、１２８におい
てサンプルされる信号の共通モードを調整するのに用い
ることができる。特に、オフセット・ピン１３６、１３
８における信号が入力基準ピン１３４における電圧と異
なるならば、線１３０、１３２上の信号の共通モードは
線２４上のアナログ信号の共通モードとは異なることに
なる。更にまた、図９の回路は、本発明の実施例におい
て対応する利得１のバッファ２１０、２１２を処理する
ためＦＥＴ１２２、１２４にそれぞれ付設することがで
きる付加的なＦＥＴ２０６、２０８を含む。特に、ＦＥ
Ｔ１２２は、ＦＥＴ２０６と組合わせて、１の利得を持
つソース・フォロワを形成し、ＦＥＴ１２４もまた、Ｆ
ＥＴ２０８と組合わせて、ソース・フォロワである。利
得１のバッファ２１０、２１２は、例えば、プログラム
可能増幅器が電流を流してコンデンサ１２６、１２８か
らの電流の放出を阻止することを必要とする時に使用す
ることができる。
でき、かつ線２４上のアナログ信号の遮断のための基準
レベルを生じる入力基準ピン１３４を含む。更に、図９
の回路はまた、線１３０、１３２上の差信号の差動オフ
セット調整を提供する。例えば、線１３６、１３８上の
信号間の電圧差は、コンデンサ１２６、１２８からサン
プルされて線１３０、１３２に出力される差信号に加算
されることになる。このように、線１３０、１３２上の
差信号の差動オフセットを補償するためオフセット・ピ
ン１３６、１３８を用いることができる。本発明の実施
例において、オフセット・ピン１３６、１３８は、以下
に更に詳細に述べるように、黒レベル補正回路のフィー
ドバック・ループに接続される。更にまた、図９の回路
は、線１３０、１３２に与えられる差信号の共通モード
調整を行う。オフセット・ピン１３６、１３８および入
力基準ピン１３４は、コンデンサ１２６、１２８におい
てサンプルされる信号の共通モードを調整するのに用い
ることができる。特に、オフセット・ピン１３６、１３
８における信号が入力基準ピン１３４における電圧と異
なるならば、線１３０、１３２上の信号の共通モードは
線２４上のアナログ信号の共通モードとは異なることに
なる。更にまた、図９の回路は、本発明の実施例におい
て対応する利得１のバッファ２１０、２１２を処理する
ためＦＥＴ１２２、１２４にそれぞれ付設することがで
きる付加的なＦＥＴ２０６、２０８を含む。特に、ＦＥ
Ｔ１２２は、ＦＥＴ２０６と組合わせて、１の利得を持
つソース・フォロワを形成し、ＦＥＴ１２４もまた、Ｆ
ＥＴ２０８と組合わせて、ソース・フォロワである。利
得１のバッファ２１０、２１２は、例えば、プログラム
可能増幅器が電流を流してコンデンサ１２６、１２８か
らの電流の放出を阻止することを必要とする時に使用す
ることができる。
【００２１】図９のサンプリング・セル回路の別の利点
は、回路の簡単さが入力線２４上のアナログ信号の良好
な遮断に役立つことである。更に、この回路の簡単さ
は、線１３０、１３２上の差信号のオフセット補正を可
能にして、例えば図１のカムコーダ・システム内の様々
なシステムのオフセットを補償する。更に、この回路の
簡単さは、線１３０、１３２に与えられる差信号の共通
モード調整を可能にする。
は、回路の簡単さが入力線２４上のアナログ信号の良好
な遮断に役立つことである。更に、この回路の簡単さ
は、線１３０、１３２上の差信号のオフセット補正を可
能にして、例えば図１のカムコーダ・システム内の様々
なシステムのオフセットを補償する。更に、この回路の
簡単さは、線１３０、１３２に与えられる差信号の共通
モード調整を可能にする。
【００２２】図１０は、本発明による黒レベル補正回路
７７の一実施形態のブロック図を示す。図４に関して先
に述べたように、線２４上のＣＣＤデバイス２２により
出力されるアナログ信号は相関２重サンプリング回路７
１によって処理され、線２８上の差信号がプログラム可
能増幅器３０へ出力される。この差信号は、次に、プロ
グラム可能利得増幅器３０によって増幅され、線３６に
増幅信号として出力される。線５６上のオフセット値
は、加算ブロック５８によって線５６上の増幅信号に加
算される。図４の黒レベル補正回路における１つの問題
は、プログラム可能増幅器３０が限られた直線的動作範
囲を持つことである。従って、プログラム可能増幅器３
０の限られた直線的範囲を完全に利用するために、黒い
ピクセル・レベルの基準レベルをプログラム可能増幅器
３０の全直線的動作範囲の一端にセットすることが望ま
しい。このように、本発明の黒レベル補正回路（図１
０）では、オフセット値がプログラム可能増幅器３０前
に線２８上の差信号に加算される。先に述べたように、
オフセット・レベルは、線６０上に結果として生じる信
号をアナログ／ディジタル・コンバータ３８の入力ダイ
ナミック・レンジの一端にサーボするように校正され
る。特に、ＣＣＤデバイス２２によって黒のピクセルが
線２４に与えられる時、スイッチ６２が閉路されて加算
ブロック６４と積分器６０とを含むフィードバック閉ル
ープを提供し、その結果線６０上の信号が線５６上のオ
フセット値として加算ブロック５８へフィードバックさ
れる。このフィードバック・ループは、線６０上の信号
を線６８上の負の基準値に比較して、線６０上の信号が
負の基準値にセットされるようにオフセット値をサーボ
する。更に、スイッチ６２が線２４上にあるピクセル情
報信号に応答して開路されると、積分器６４が校正され
たオフセット・レベルを保持して、これを線２８上の対
応する差信号に加算する。
７７の一実施形態のブロック図を示す。図４に関して先
に述べたように、線２４上のＣＣＤデバイス２２により
出力されるアナログ信号は相関２重サンプリング回路７
１によって処理され、線２８上の差信号がプログラム可
能増幅器３０へ出力される。この差信号は、次に、プロ
グラム可能利得増幅器３０によって増幅され、線３６に
増幅信号として出力される。線５６上のオフセット値
は、加算ブロック５８によって線５６上の増幅信号に加
算される。図４の黒レベル補正回路における１つの問題
は、プログラム可能増幅器３０が限られた直線的動作範
囲を持つことである。従って、プログラム可能増幅器３
０の限られた直線的範囲を完全に利用するために、黒い
ピクセル・レベルの基準レベルをプログラム可能増幅器
３０の全直線的動作範囲の一端にセットすることが望ま
しい。このように、本発明の黒レベル補正回路（図１
０）では、オフセット値がプログラム可能増幅器３０前
に線２８上の差信号に加算される。先に述べたように、
オフセット・レベルは、線６０上に結果として生じる信
号をアナログ／ディジタル・コンバータ３８の入力ダイ
ナミック・レンジの一端にサーボするように校正され
る。特に、ＣＣＤデバイス２２によって黒のピクセルが
線２４に与えられる時、スイッチ６２が閉路されて加算
ブロック６４と積分器６０とを含むフィードバック閉ル
ープを提供し、その結果線６０上の信号が線５６上のオ
フセット値として加算ブロック５８へフィードバックさ
れる。このフィードバック・ループは、線６０上の信号
を線６８上の負の基準値に比較して、線６０上の信号が
負の基準値にセットされるようにオフセット値をサーボ
する。更に、スイッチ６２が線２４上にあるピクセル情
報信号に応答して開路されると、積分器６４が校正され
たオフセット・レベルを保持して、これを線２８上の対
応する差信号に加算する。
【００２３】図１０の回路は、関連技術の回路にまさる
２つの利点を有する。図１０の回路の第１の利点は、増
幅器とアナログ／ディジタル・コンバータとを飽和させ
ることなく、黒レベル補正回路が、高い利得条件下で入
力照合オフセットの相関２重サンプリング回路またはプ
ログラム可能利得増幅器からの信号における大きなエラ
ーに耐えられることである。更に、図１０の回路の第２
の利点は、プログラム可能増幅器３０の限られた直線的
範囲が最適に使用されることである。特に、積分器の基
準レベルをアナログ／ディジタル・コンバータ３８の入
力ダイナミック・レンジの一端にセットすることによ
り、プログラム可能増幅器の全直線的範囲が用いられ
る。図１０の回路の実施例では、この回路は、３ボルト
電源から動作させられ、プログラム可能増幅器が５０の
利得を持つようにセットされ、アナログ／ディジタル・
コンバータが−０．５ボルトないし＋０．５ボルトの入
力ダイナミック・レンジを有する。従って、負の基準レ
ベル６８が−０．５ボルトにセットされて、アナログ／
ディジタル・コンバータ３８の入力ダイナミック・レン
ジと増幅器３０の直線的動作範囲とを完全に利用する。
２つの利点を有する。図１０の回路の第１の利点は、増
幅器とアナログ／ディジタル・コンバータとを飽和させ
ることなく、黒レベル補正回路が、高い利得条件下で入
力照合オフセットの相関２重サンプリング回路またはプ
ログラム可能利得増幅器からの信号における大きなエラ
ーに耐えられることである。更に、図１０の回路の第２
の利点は、プログラム可能増幅器３０の限られた直線的
範囲が最適に使用されることである。特に、積分器の基
準レベルをアナログ／ディジタル・コンバータ３８の入
力ダイナミック・レンジの一端にセットすることによ
り、プログラム可能増幅器の全直線的範囲が用いられ
る。図１０の回路の実施例では、この回路は、３ボルト
電源から動作させられ、プログラム可能増幅器が５０の
利得を持つようにセットされ、アナログ／ディジタル・
コンバータが−０．５ボルトないし＋０．５ボルトの入
力ダイナミック・レンジを有する。従って、負の基準レ
ベル６８が−０．５ボルトにセットされて、アナログ／
ディジタル・コンバータ３８の入力ダイナミック・レン
ジと増幅器３０の直線的動作範囲とを完全に利用する。
【００２４】図１０の回路の１つの欠点は、オフセット
補正ループの動的特性がプログラム可能増幅器３０の利
得と共に変動することである。例えば、黒レベルを動作
範囲の一端に照合するため必要なオフセット・レベル
は、増幅器の利得と共に変動する。従って、図１１に
は、本発明による黒レベル補正回路７７′の代替的な実
施形態が開示される。図１１の回路においては、別のプ
ログラム可能増幅器１４０が積分器６０の後でフィード
バック・ループに付設される。プログラム可能増幅器１
４０の利得の勾配は、プログラム可能増幅器３０の利得
の勾配と共に逆方向に変動し、これにより全ループ利得
を一定に保持する。このように、図１１の回路の利点
は、黒レベル補正回路の動的特性、例えば、安定性、ノ
イズ性能および取得時間が回路の利得とは独立的である
ことである。図１１の回路の別の利点は、フィードバッ
ク・ループにおける付設増幅器１４０もまた積分器６０
についての要件を低減することである。特に、適切なオ
フセットが積分器６０の後でプログラム可能増幅器１４
０の前で線１４１に追加されると、小さな補正が積分器
６０により与えられるだけで、線１４１上の積分器６０
の出力はゼロになり、プログラム可能増幅器の範囲を最
大化するのに必要なオフセットがプログラム可能フィー
ドバック増幅器１４０により自動的に生成される。この
ように、図１１の回路は、積分器６０が状態を変える必
要がないので、プログラム可能増幅器（ｐｒｏｇｒａｍ
ｍａｂｌｅ ａｍｐｌｉｆｉｅｒ）３０の出力に照合さ
れるオフセットに対して用いられることが望ましい。図
１１の回路の更に別の利点は、限られた直線的範囲の最
適利用を行う正しいオフセット値がプログラム可能増幅
器の利得とは独立的な積分器６０によって生成されるこ
とである。
補正ループの動的特性がプログラム可能増幅器３０の利
得と共に変動することである。例えば、黒レベルを動作
範囲の一端に照合するため必要なオフセット・レベル
は、増幅器の利得と共に変動する。従って、図１１に
は、本発明による黒レベル補正回路７７′の代替的な実
施形態が開示される。図１１の回路においては、別のプ
ログラム可能増幅器１４０が積分器６０の後でフィード
バック・ループに付設される。プログラム可能増幅器１
４０の利得の勾配は、プログラム可能増幅器３０の利得
の勾配と共に逆方向に変動し、これにより全ループ利得
を一定に保持する。このように、図１１の回路の利点
は、黒レベル補正回路の動的特性、例えば、安定性、ノ
イズ性能および取得時間が回路の利得とは独立的である
ことである。図１１の回路の別の利点は、フィードバッ
ク・ループにおける付設増幅器１４０もまた積分器６０
についての要件を低減することである。特に、適切なオ
フセットが積分器６０の後でプログラム可能増幅器１４
０の前で線１４１に追加されると、小さな補正が積分器
６０により与えられるだけで、線１４１上の積分器６０
の出力はゼロになり、プログラム可能増幅器の範囲を最
大化するのに必要なオフセットがプログラム可能フィー
ドバック増幅器１４０により自動的に生成される。この
ように、図１１の回路は、積分器６０が状態を変える必
要がないので、プログラム可能増幅器（ｐｒｏｇｒａｍ
ｍａｂｌｅ ａｍｐｌｉｆｉｅｒ）３０の出力に照合さ
れるオフセットに対して用いられることが望ましい。図
１１の回路の更に別の利点は、限られた直線的範囲の最
適利用を行う正しいオフセット値がプログラム可能増幅
器の利得とは独立的な積分器６０によって生成されるこ
とである。
【００２５】次に図１２において、本発明による黒レベ
ル補正回路の代替的な実施形態７７″が更に開示されて
いる。図１２の回路においては、付設されたプログラム
可能増幅器１４０がフィードバック・ループ中に積分器
６０の前に配置される。図１２の回路の形態によれば、
積分器６０はプログラム可能増幅器３０に対する一定入
力照合オフセットに適している。このように、図１２の
回路は、プログラム可能増幅器３０の入力照合オフセッ
トに対して用いられるのが望ましい。
ル補正回路の代替的な実施形態７７″が更に開示されて
いる。図１２の回路においては、付設されたプログラム
可能増幅器１４０がフィードバック・ループ中に積分器
６０の前に配置される。図１２の回路の形態によれば、
積分器６０はプログラム可能増幅器３０に対する一定入
力照合オフセットに適している。このように、図１２の
回路は、プログラム可能増幅器３０の入力照合オフセッ
トに対して用いられるのが望ましい。
【００２６】図１３は、本発明の一実施形態による入力
クランプ回路のブロック図を示す。図３に関して先に述
べたように、入力クランプ回路は、ＣＣＤ回路により出
力される電圧を供給範囲および相関２重サンプリング回
路２６の動作範囲内の所望の電圧値にクランプする。図
３の回路における１つの問題は、フィードバック回路１
８２、１８４が黒レベル補正回路７７のフィードバック
回路と干渉することである。特に、１つのフィードバッ
ク・ループは、いずれのフィードバック・ループも正し
い所望の点に落着かないように他のフィードバック・ル
ープを供することができる。従って、図１３の共通モー
ドのフィードバック回路は、黒レベル補正回路７７のフ
ィードバック・ループとは独立的に提供される。特に、
共通モード・フィードバック回路２０６は、相関２重サ
ンプリング回路２６から出力される線１３０、１３２上
の差信号の共通モードをとって、この共通モードを線２
４上の相関２重サンプリング回路の入力へ再びサーボ
（ｓｅｒｖｏ）する回路である。このように、入力クラ
ンプ回路２０８は、黒レベル補正回路７７とは干渉する
ことはない。
クランプ回路のブロック図を示す。図３に関して先に述
べたように、入力クランプ回路は、ＣＣＤ回路により出
力される電圧を供給範囲および相関２重サンプリング回
路２６の動作範囲内の所望の電圧値にクランプする。図
３の回路における１つの問題は、フィードバック回路１
８２、１８４が黒レベル補正回路７７のフィードバック
回路と干渉することである。特に、１つのフィードバッ
ク・ループは、いずれのフィードバック・ループも正し
い所望の点に落着かないように他のフィードバック・ル
ープを供することができる。従って、図１３の共通モー
ドのフィードバック回路は、黒レベル補正回路７７のフ
ィードバック・ループとは独立的に提供される。特に、
共通モード・フィードバック回路２０６は、相関２重サ
ンプリング回路２６から出力される線１３０、１３２上
の差信号の共通モードをとって、この共通モードを線２
４上の相関２重サンプリング回路の入力へ再びサーボ
（ｓｅｒｖｏ）する回路である。このように、入力クラ
ンプ回路２０８は、黒レベル補正回路７７とは干渉する
ことはない。
【００２７】次に図１４において、本発明による図１３
の入力クランプ回路の一実施形態の概略図が開示され
る。先に述べたように、相関２重サンプリング回路２６
から出力された差信号は線１３０、１３２上にプログラ
ム可能利得増幅器３０に対する差信号として出力され
る。入力クランプ回路２０８は、線１３０、１３２にそ
れぞれ接続される抵抗２１２、２１４を含む抵抗分割回
路２１０を含んでいる。更に、この入力クランプ回路
は、ともにクランプ制御信号２２１に応答するスイッチ
２１８、２２０を含むスイッチング素子２１６を含んで
いる。クランプ制御信号がハイである時、スイッチ２１
８、２２０が閉じられ、抵抗分割回路２１０とスイッチ
ング回路２１６とが一緒に線１３０、１３２上の差信号
を利用して、線２２３に共通モードを提供する。線２２
３上の共通モード信号は、差動増幅器２２２へ入力さ
れ、線２２５上のバイアス電圧と比較される。特に、差
動増幅器２２２は線２２７上の増幅器の出力を線２４上
の相関２重サンプリング回路の入力のバイアス電圧にフ
ィードバックさせる。このように、入力クランプ回路
は、線２４上の信号の電圧を線２２５上のバイアス電圧
によって設定される所望の電圧へクランプするため用い
られる。
の入力クランプ回路の一実施形態の概略図が開示され
る。先に述べたように、相関２重サンプリング回路２６
から出力された差信号は線１３０、１３２上にプログラ
ム可能利得増幅器３０に対する差信号として出力され
る。入力クランプ回路２０８は、線１３０、１３２にそ
れぞれ接続される抵抗２１２、２１４を含む抵抗分割回
路２１０を含んでいる。更に、この入力クランプ回路
は、ともにクランプ制御信号２２１に応答するスイッチ
２１８、２２０を含むスイッチング素子２１６を含んで
いる。クランプ制御信号がハイである時、スイッチ２１
８、２２０が閉じられ、抵抗分割回路２１０とスイッチ
ング回路２１６とが一緒に線１３０、１３２上の差信号
を利用して、線２２３に共通モードを提供する。線２２
３上の共通モード信号は、差動増幅器２２２へ入力さ
れ、線２２５上のバイアス電圧と比較される。特に、差
動増幅器２２２は線２２７上の増幅器の出力を線２４上
の相関２重サンプリング回路の入力のバイアス電圧にフ
ィードバックさせる。このように、入力クランプ回路
は、線２４上の信号の電圧を線２２５上のバイアス電圧
によって設定される所望の電圧へクランプするため用い
られる。
【００２８】入力クランプ回路２０８の利点は、この入
力クランプ回路が黒レベル補正回路７７とは独立的に動
作し、これにより黒レベル補正回路７７とは干渉するこ
とがないことである。入力クランプ回路２０８の別の利
点は、１つの差動増幅器２２２しか使用する必要がない
ことである。対照的に、図３の入力クランプ回路は、最
低２つの差動増幅器を必要とする。入力クランプ回路２
０８の更に別の利点は、線１３０、１３２上の共通モー
ド出力がプログラム可能な利得の増幅器の限られた直線
的範囲の中心にあるように線２２５上のバイアス電圧を
選定できることである。このため、このバイアス値は、
増幅器の限られた直線的動作範囲の最適利用するように
選定することができる。
力クランプ回路が黒レベル補正回路７７とは独立的に動
作し、これにより黒レベル補正回路７７とは干渉するこ
とがないことである。入力クランプ回路２０８の別の利
点は、１つの差動増幅器２２２しか使用する必要がない
ことである。対照的に、図３の入力クランプ回路は、最
低２つの差動増幅器を必要とする。入力クランプ回路２
０８の更に別の利点は、線１３０、１３２上の共通モー
ド出力がプログラム可能な利得の増幅器の限られた直線
的範囲の中心にあるように線２２５上のバイアス電圧を
選定できることである。このため、このバイアス値は、
増幅器の限られた直線的動作範囲の最適利用するように
選定することができる。
【００２９】図１５は、本発明の一実施形態による電荷
結合デバイスのインターフェースのブロック図を示す。
この電荷結合デバイス・インターフェースは、図６の相
関２重サンプリング回路７１と図１０の黒レベル補正回
路７７とを使用する。しかし、図６の相関２重サンプリ
ング回路にピンポン形態で配置された２つのＣＤＳブロ
ック８４、８６があるので、黒レベル補正回路もまたピ
ンポン形態で動作する２つのオフセット補正ループを有
する。特に、相関２重サンプリング回路８４、８６の対
応する出力における加算要素１４２、１４４は、線１５
８、１６０における各オフセット・レベルをプログラム
可能増幅器３０前で線１６２、１６４における差信号に
加算する。スイッチ１６６は、加算回路１４２、１４４
とプログラム可能増幅器３０との間に配置される。単極
双投スイッチ１６６の極片１４３は、加算回路１４２の
出力で線１４５に接続される。単極双投スイッチ１６６
の極片１４７は、加算回路１４４の出力で線１４９に接
続される。単極双投スイッチ１６６の極片１５３は、プ
ログラム可能利得増幅器３０の入力で線１５１に接続さ
れる。単極双投スイッチ１６６は、図６の回路のスイッ
チ８８に関して先に述べたように、ＣＣＤ回路２２から
出力される線２４上のアナログ信号の全ピクセル期間を
カバーするように加算要素１４２、１４４間で切換えら
れる。
結合デバイスのインターフェースのブロック図を示す。
この電荷結合デバイス・インターフェースは、図６の相
関２重サンプリング回路７１と図１０の黒レベル補正回
路７７とを使用する。しかし、図６の相関２重サンプリ
ング回路にピンポン形態で配置された２つのＣＤＳブロ
ック８４、８６があるので、黒レベル補正回路もまたピ
ンポン形態で動作する２つのオフセット補正ループを有
する。特に、相関２重サンプリング回路８４、８６の対
応する出力における加算要素１４２、１４４は、線１５
８、１６０における各オフセット・レベルをプログラム
可能増幅器３０前で線１６２、１６４における差信号に
加算する。スイッチ１６６は、加算回路１４２、１４４
とプログラム可能増幅器３０との間に配置される。単極
双投スイッチ１６６の極片１４３は、加算回路１４２の
出力で線１４５に接続される。単極双投スイッチ１６６
の極片１４７は、加算回路１４４の出力で線１４９に接
続される。単極双投スイッチ１６６の極片１５３は、プ
ログラム可能利得増幅器３０の入力で線１５１に接続さ
れる。単極双投スイッチ１６６は、図６の回路のスイッ
チ８８に関して先に述べたように、ＣＣＤ回路２２から
出力される線２４上のアナログ信号の全ピクセル期間を
カバーするように加算要素１４２、１４４間で切換えら
れる。
【００３０】更に、図１５の回路は、黒レベルのピクセ
ルがＣＣＤにより出力される時およびスイッチ６２が閉
じられる時に負の基準値で線６０上に信号を生じるため
線１５８、１６０上のオフセット値を校正するように、
各加算要素１４６、１４８と各積分器１５０、１５２と
を含む、線６０上の信号をサンプルおよびホールド回路
１６１の出力で各加算要素１４２、１４４へフィードバ
ックする２つの黒レベル補正フィードバック・ループの
各々を含む。あるいはまた、スイッチ６２が開かれる
と、積分器１５０、１５２は、ＣＣＤ回路２２により出
力されるピクセル・レベル信号の強さと対応する線１６
２、１６４上の信号へ付加される校正されたオフセット
・レベルを保持する。黒レベル補正回路と対応するフィ
ードバック・ループもまた図１１に関して先に述べたよ
うに修正できることを理解すべきである。例えば、図１
５に示されるように、各フィードバック・ループは、図
１５の実施例では積分器１５０、１５２に後置される付
設されたプログラム可能な増幅器１５４、１５６をも含
んでもよい。あるいはまた、プログラム可能な増幅器１
５４、１５６は、図１２に関して先に述べたように積分
器１５０、１５２に前置することができる。
ルがＣＣＤにより出力される時およびスイッチ６２が閉
じられる時に負の基準値で線６０上に信号を生じるため
線１５８、１６０上のオフセット値を校正するように、
各加算要素１４６、１４８と各積分器１５０、１５２と
を含む、線６０上の信号をサンプルおよびホールド回路
１６１の出力で各加算要素１４２、１４４へフィードバ
ックする２つの黒レベル補正フィードバック・ループの
各々を含む。あるいはまた、スイッチ６２が開かれる
と、積分器１５０、１５２は、ＣＣＤ回路２２により出
力されるピクセル・レベル信号の強さと対応する線１６
２、１６４上の信号へ付加される校正されたオフセット
・レベルを保持する。黒レベル補正回路と対応するフィ
ードバック・ループもまた図１１に関して先に述べたよ
うに修正できることを理解すべきである。例えば、図１
５に示されるように、各フィードバック・ループは、図
１５の実施例では積分器１５０、１５２に後置される付
設されたプログラム可能な増幅器１５４、１５６をも含
んでもよい。あるいはまた、プログラム可能な増幅器１
５４、１５６は、図１２に関して先に述べたように積分
器１５０、１５２に前置することができる。
【００３１】図１５の回路の利点は、プログラム可能増
幅器３０の出力をサンプリングして増幅器３０に対する
入力オフセットを適切に調整することにより、黒レベル
・ループがプログラム可能増幅器３０に対する入力オフ
セットを補正することである。
幅器３０の出力をサンプリングして増幅器３０に対する
入力オフセットを適切に調整することにより、黒レベル
・ループがプログラム可能増幅器３０に対する入力オフ
セットを補正することである。
【００３２】図１６は、本発明による電荷結合デバイス
・インターフェースの代替的な実施形態を示している。
特に、図１３〜図１４に関して先に述べた入力クランプ
回路２０８は、先に述べたように電圧をクランプするよ
うにＣＣＤインターフェース回路に付設された。このク
ランプ回路２０８は、ピンポン状の相関２重サンプリン
グ回路７１のマルチプレックス出力であり、かつ全ピク
セル期間をカバーする線１５１上の差信号の平均値をと
って、前記平均値を相関２重サンプリング回路７１のマ
ルチプレックス入力２４におけるバイアス値にサーボす
る。他の点では、図１６の回路の動作は図１５の回路と
同じである。
・インターフェースの代替的な実施形態を示している。
特に、図１３〜図１４に関して先に述べた入力クランプ
回路２０８は、先に述べたように電圧をクランプするよ
うにＣＣＤインターフェース回路に付設された。このク
ランプ回路２０８は、ピンポン状の相関２重サンプリン
グ回路７１のマルチプレックス出力であり、かつ全ピク
セル期間をカバーする線１５１上の差信号の平均値をと
って、前記平均値を相関２重サンプリング回路７１のマ
ルチプレックス入力２４におけるバイアス値にサーボす
る。他の点では、図１６の回路の動作は図１５の回路と
同じである。
【００３３】図１５の回路の望ましい実施形態において
は、回路はサイズが３．３×３．４ｍｍ2のチップ・ダ
イを生じるように０．６ミクロンのＤＰＤＭプロセスで
実現される。更に、このチップは、３．０ないし３．３
ボルトの供給電圧で動作するように構成され、１９０ミ
リワットの総電力消費で動作する。更に、このチップ
は、１８ＭＳＰＳのサンプリング・レートで動作する。
しかし、この回路が多くの異なる媒体上で多くの異なる
プロセスにおいて実現可能であり、このような修正が意
図されることを理解すべきである。
は、回路はサイズが３．３×３．４ｍｍ2のチップ・ダ
イを生じるように０．６ミクロンのＤＰＤＭプロセスで
実現される。更に、このチップは、３．０ないし３．３
ボルトの供給電圧で動作するように構成され、１９０ミ
リワットの総電力消費で動作する。更に、このチップ
は、１８ＭＳＰＳのサンプリング・レートで動作する。
しかし、この回路が多くの異なる媒体上で多くの異なる
プロセスにおいて実現可能であり、このような修正が意
図されることを理解すべきである。
【００３４】以上、本発明の１つ（幾つかの）特定の実
施形態について記載したが、当業者には、種々の変更、
修正および改善が容易に着想されよう。このような変
更、修正および改善は、本文の開示の一部として意図さ
れ、本発明の趣旨および範囲内に含まれるべきものであ
る。従って、本文の記述は単に例示であって、頭書の特
許請求の範囲およびその相等技術に記載される如くにの
み限定される。
施形態について記載したが、当業者には、種々の変更、
修正および改善が容易に着想されよう。このような変
更、修正および改善は、本文の開示の一部として意図さ
れ、本発明の趣旨および範囲内に含まれるべきものであ
る。従って、本文の記述は単に例示であって、頭書の特
許請求の範囲およびその相等技術に記載される如くにの
み限定される。
【図１】関連技術において公知の如きＣＣＤインターフ
ェースを示すブロック図である。
ェースを示すブロック図である。
【図２】図１のカムコーダ・システムの相関２重サンプ
リング回路の一実施形態を示すブロック図である。
リング回路の一実施形態を示すブロック図である。
【図３】図１のＣＣＤインターフェースの入力クランプ
回路を示すブロック図である。
回路を示すブロック図である。
【図４】図１のカムコーダ・システムの黒レベル補正回
路の一実施形態を示すブロック図である。
路の一実施形態を示すブロック図である。
【図５】本発明の一実施形態による相関２重サンプリン
グ回路のサンプリング・セルの一実施形態のブロック図
である。
グ回路のサンプリング・セルの一実施形態のブロック図
である。
【図６】本発明による相関２重サンプリング回路の一実
施形態を示すブロック図である。
施形態を示すブロック図である。
【図７】図６の相関２重サンプリング回路を示すタイミ
ング図である。
ング図である。
【図８】本発明による相関２重サンプリング回路の代替
的な実施形態を示す図である。
的な実施形態を示す図である。
【図９】本発明による図６のサンプリング・セルを示す
概略図である。
概略図である。
【図１０】本発明による黒レベル補正回路の一実施形態
を示すブロック図である。
を示すブロック図である。
【図１１】本発明による黒レベル補正回路の代替的な実
施形態を示すブロック図である。
施形態を示すブロック図である。
【図１２】本発明による黒レベル補正回路の別の代替的
な実施形態を示すブロック図である。
な実施形態を示すブロック図である。
【図１３】本発明の一実施形態による入力クランプ回路
を示すブロック図である。
を示すブロック図である。
【図１４】本発明の一実施形態による図１３の入力クラ
ンプ回路の一実施形態を示す概略図である。
ンプ回路の一実施形態を示す概略図である。
【図１５】本発明の一実施形態による電荷結合デバイス
（ＣＣＤ）・インターフェースを示すブロック図であ
る。
（ＣＣＤ）・インターフェースを示すブロック図であ
る。
【図１６】本発明によるＣＣＤインターフェースの代替
的な実施形態を示すブロック図である。
的な実施形態を示すブロック図である。
２０ フロント・エンド ２２ 電荷結合デバイス（ＣＣＤ） ２４ 入力線 ２６ 相関２重サンプリング回路 ２８ 線 ３０ プログラム可能利得増幅器 ３２ 線 ３４ 黒レベル補正回路 ３６ 線 ３８ アナログ／ディジタル・コンバータ ４０ 線 ４２ ディジタル信号プロセッサ ４４ 第１のサンプル／ホールド回路 ４６ サンプル／ホールド回路 ４８ サンプル／ホールド回路 ５０ 立下がりエッジ ５２ 立下がりエッジ ５４ 減算要素 ５６ 線 ５８ 加算ブロック ６０ 積分器 ６２ スイッチ ６４ 加算ブロック ６８ 線 ７０ サンプリング・セル ７１ 相関２重サンプリング回路 ７２ 第１のサンプル／ホールド回路 ７３ 線 ７４ 第２のサンプル／ホールド回路 ７５ 線 ７６ 立下がりエッジ ７７ 黒レベル補正回路 ７８ 立下がりエッジ ８０ 減算要素 ８４ サンプリング・セル ８６ サンプリング・セル ８８ 単極双投スイッチ ９０ 出力線 ９２ 極片 ９３ 出力線 ９４ 極片 ９６ 第１のサンプル／ホールド回路 ９８ 第２のサンプル／ホールド回路 １００ 第１のサンプル／ホールド回路 １０２ 第２のサンプル／ホールド回路 １０４ 立下がりエッジ １０６ 立下がりエッジ １０８ 立下がりエッジ １１０ 立下がりエッジ １１１ 第１の極片 １１２ 線 １１３ 出力 １１４ 単極双投スイッチ １１５ 第２の極片 １１６ 単極双投スイッチ １１７ 出力 １１８ 極片 １１９ 第１の極片 １２０ 極片 １２１ 出力 １２２ ＦＥＴデバイス １２３ 第２の極片 １２４ ＦＥＴデバイス １２５ 出力 １２６ コンデンサ １２７ 減算回路 １２８ コンデンサ １３０ 線 １３２ 線 １３４ 入力基準ピン １３６ オフセット・ピン １３８ オフセット・ピン １４０ プログラム可能増幅器 １４２ 加算回路 １４４ 加算回路 １５０ 積分器 １５２ 積分器 １５４ プログラム可能な増幅器 １５６ プログラム可能な増幅器 １６６ 単極双投スイッチ １８０ 回路 １８２ フィードバック回路 １８４ フィードバック回路 １９０ スイッチ １９２ スイッチ １９４ スイッチ １９６ スイッチ ２０６ 共通モード・フィードバック回路 ２０８ 入力クランプ回路 ２１０ 抵抗分割回路 ２１２ バッファ ２１６ スイッチング素子 ２１８ スイッチ ２２０ スイッチ ２２１ クランプ制御信号 ２２２ 差動増幅器
フロントページの続き (72)発明者 クリストファー・ダブリュー・マンジェル スドーフ アメリカ合衆国マサチューセッツ州01867, リーディング，フェデラル・ストリート 31 (72)発明者 中村 勝史 アメリカ合衆国マサチューセッツ州02138, ケンブリッジ，エルマー・ストリート 16
Claims (7)
- 【請求項１】 入力における信号の第１のサンプルをと
り、第１の入力における信号の第２のサンプルをとり、
かつ前記第１のサンプルと前記第２のサンプルとの間の
差をとって、該第１の出力に除波された信号を提供す
る、第１の入力と第１の出力とを有する第１の相関２重
サンプリング回路と、 前記第１の入力に接続された入力と第２の出力とを有
し、該第１の入力における信号の第３のサンプルと該第
１の入力における信号の第４のサンプルとをとって、前
記第３のサンプルと第４のサンプルとの間の差をとり第
２の除波された信号を第２の出力に提供する第２の相関
２重サンプリング回路と、 前記第１の出力に接続された第１の入力と第１の基準値
に接続された第２の入力とを有し、前記第１の除波され
た信号と前記第１の基準値とを加算して第１の和信号を
出力に提供する第１の加算回路と、 前記第２の出力に接続された第１の入力と第２の基準値
に接続された第２の入力とを有し、前記第２の除波され
た信号に第２の基準値を加算して第２の和信号を出力に
提供する第２の加算回路と、 前記第１の加算回路の出力に接続された第１の入力と前
記第２の加算回路の出力に接続された第２の入力とを有
し、前記第１の和信号と第２の加算信号の１つとして選
択された信号をスイッチング回路の出力に交互に提供す
るスイッチング回路と、 前記選択された信号を増幅して前記第１のプログラム可
能増幅器の出力に増幅された信号を提供する、スイッチ
ング回路の出力に接続された入力を有する第１のプログ
ラム可能増幅器と、 前記第１のプログラム可能増幅器の出力に接続された入
力を有し、第１の出力と第２の出力の１つに第２の選択
された信号を交互に提供する第２のスイッチング回路
と、 前記第２のスイッチング回路の第１の出力に接続された
第１の入力と基準信号に接続された第２の入力とを有
し、前記第２の選択された信号に基準レベル信号を加算
して前記第３の加算回路の出力に第３の加算された信号
を提供する第３の加算回路と、 前記第２のスイッチング回路の第３の出力に接続された
第１の入力と基準信号に接続された第２の入力とを有
し、前記第２の選択された信号に基準信号を加算して第
４の加算された信号を出力に提供する第４の加算回路
と、 前記第３の加算回路の出力に接続された入力を有し、第
３の加算された信号を積分して前記第１の加算回路の第
２の入力に接続された出力に第１のオフセット・レベル
として第１の積分された信号を提供する第１の積分回路
と、 前記第４の加算回路の出力に接続された入力を有し、前
記第４の加算された信号を積分して前記第２の加算回路
の第２の入力に接続された出力に第２のオフセット・レ
ベルとして第２の積分された信号を提供する第２の積分
回路とを備える集積回路。 - 【請求項２】 前記第１の積分回路の出力に接続された
入力と前記第１の加算回路の第２の入力に接続された出
力とを有し、前記第１の積分された信号を増幅して第１
の基準レベルを提供する第２のプログラム可能増幅器を
更に備える請求項１記載の集積回路。 - 【請求項３】 前記第２の積分回路の出力に接続された
入力と前記第２の加算回路の第２の入力に接続された出
力とを有し、前記第２の積分された信号を増幅して第２
の基準レベルを提供する第３のプログラム可能増幅器を
更に備える請求項２記載の集積回路。 - 【請求項４】 前記第１のスイッチング回路の出力と前
記第１の相関２重サンプリング回路の第１の入力との間
に配置され、前記第１の入力における信号の電圧を選択
された電圧値にサーボする入力クランプ回路を更に備え
る請求項１記載の集積回路。 - 【請求項５】 相関２重サンプリング回路の差出力と該
相関２重サンプリング回路の入力との間に配置され、該
相関２重サンプリング回路の入力における信号の電圧を
所望の値にクランプする入力クランプ回路において、 差出力の第１の出力に接続された第１の入力端子と、差
出力の第２の出力に接続された第２の入力端子と、相関
２重サンプリング回路の差出力の差信号の平均をとって
該平均を提供する出力端子とを有する分割回路網と、 前記分割回路網の出力端子に接続された第１の入力と、
バイアス電圧に接続された第２の入力端子と、相関２重
サンプリング回路の入力に接続された出力とを有する差
動増幅器とを備える入力クランプ回路。 - 【請求項６】 前記分割回路網が、前記差出力の第１の
出力に接続された第１の入力端子と該分割回路網の出力
端子に接続された第２の端子とを有する第１の抵抗と、
前記差出力の第２の出力に接続された第１の端子と前記
分割回路網の出力端子に接続された第２の端子とを有す
る第２の抵抗とを含む請求項５記載の入力クランプ回
路。 - 【請求項７】 前記分割回路網が更に、前記第１の抵抗
の第２の端子に接続された第１の端子を有し前記分割回
路網の出力端子に接続された第２の端子を有するクロッ
ク信号に応答する第１のスイッチと、前記第２の抵抗の
第２の端子に接続された第１の端子と前記分割回路網の
出力端子に接続された第２の端子とを有する前記クロッ
ク信号に応答する第２のスイッチとを含む請求項６記載
の入力クランプ回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US596029 | 1996-02-06 | ||
| US08/596,029 US5736886A (en) | 1996-02-06 | 1996-02-06 | Input clamping method and apparatus with a correlated double-sampling circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH104352A true JPH104352A (ja) | 1998-01-06 |
Family
ID=24385711
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9023622A Pending JPH104352A (ja) | 1996-02-06 | 1997-02-06 | 入力をクランプする方法および装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5736886A (ja) |
| JP (1) | JPH104352A (ja) |
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