JPH1040399A - 描画装置、斜線描画データ生成装置、斜線描画アドレス生成装置、及び破線パターン生成装置 - Google Patents

Abstract

(57)【要約】 【課題】 ハードウェアにより斜線を描画するようにし
て、描画時間を短縮し且つオブジェクトＩＤの不足を防
ぐことができる描画装置を提供する。 【解決手段】 ビットマップメモリ領域を有するメモリ
１０７と、斜線を描画するための描画アドレスと描画デ
ータを生成する斜線回路１２０と、破線パターンを生成
する破線回路１２０と、前記描画アドレスに基づき、前
記ビットマップメモリ領域からデータを獲得するＤＭＡ
コントローラ１０５と、前記描画データと前記破線パタ
ーンとを重ね合わせ、斜め破線描画データを生成する論
理回路１０３と、前記ＤＭＡコントローラ１０５からの
前記データと前記斜め破線描画データとの論理演算を行
い、その演算結果を前記メモリのビットマップメモリ領
域の前記描画アドレスに格納する論理演算部１０４とを
備えた。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ページプリンタの
コントローラ等に用いられ、斜め破線等を描画する機能
を有する描画装置、この描画装置に使用され斜線を描画
するための描画データを生成する斜線描画データ生成装
置、描画装置に使用され斜線を描画するための描画アド
レスを生成する斜線描画アドレス生成装置、及び前記描
画装置に使用され破線パターンを生成する破線パターン
生成装置に関する。

【０００２】

【従来の技術】従来、斜線の描画は、ソフトウェアによ
り小数点以下数桁の精度で座標計算を行ない、ソフトウ
ェアもしくはランレングス描画装置等を用いて描画され
る。さらに斜線が破線の場合は、斜線が複数の線分に分
けられ、各線分を描画することにより、破線描画が実現
されてきた。

【０００３】

【発明が解決しようとする課題】しかしながら、上記従
来例では、単純な斜線についても精度の高い座標計算を
行なうことや、ソフトウェアもしくはランレングス描画
装置等により描画を行なうために描画時間が長いといっ
た問題と、さらに斜め破線では描画オブジェクトが増加
してオブジェクトＩＤが足らなくなるといった問題や、
処理時間が分割した線分の数に比して増加するといった
問題がある。

【０００４】本発明は上記従来の問題点に鑑み、ハード
ウェアにより斜線を描画するようにして、描画時間を短
縮し且つオブジェクトＩＤの不足を防ぐことができる描
画装置を提供することを目的とする。さらに、この描画
装置に使用される斜線描画データ生成装置、斜線描画ア
ドレス生成装置、及び破線パターン生成装置を提供する
ことを目的とする。

【０００５】

【課題を解決するための手段】上記目的を達成するため
に、第１の発明である描画装置は、ビットマップメモリ
領域を有するメモリと、斜線を描画するための描画アド
レスと描画データを生成する斜線回路と、破線パターン
を生成する破線パターン生成回路と、前記描画アドレス
に基づき、前記ビットマップメモリ領域からデータを獲
得するＤＭＡコントローラと、前記描画データと前記破
線パターンとを重ね合わせ、斜め破線描画データを生成
する重ね合わせ回路と、前記ＤＭＡコントローラからの
前記データと前記斜め破線描画データとの論理演算を行
い、その演算結果を前記メモリのビットマップメモリ領
域の前記描画アドレスに格納する論理演算部とを備えた
ものである。

【０００６】第２の発明である描画装置は、上記第１の
発明において、前記メモリに格納されたデータを出力す
る出力手段を設けたものである。

【０００７】第３の発明である描画装置は、上記第２の
発明において、前記出力手段は、プリンタで構成したも
のである。

【０００８】第４の発明である描画装置は、上記第２の
発明において、前記出力手段は、ディスプレイで構成し
たものである。

【０００９】第５の発明である描画装置は、上記第１乃
至第４の発明において、斜線の始点、幅、傾き及び高さ
を設定する設定手段を設け、前記斜線回路は、前記設定
手段の設定に基づいて、前記描画アドレス及び前記描画
データを生成する構成にしたものである。

【００１０】第６の発明である斜線描画データ生成装置
は、斜線を描画する描画装置に備えられ、前記斜線を描
画するための描画データを生成する斜線描画データ生成
装置であって、オフセット位置情報を保持するオフセッ
トレジスタと、線幅情報を保持する線幅レジスタと、傾
き情報を保持する傾きレジスタと、前記オフセット情報
と前記線幅情報あるいは前記傾き情報との演算を行なう
演算器と、右エッジ位置情報と左エッジ位置情報の切替
えを行う第１のセレクタと、前記第１のセレクタの切り
替え結果を前記描画データに変換するデコーダと、前記
線幅情報を初期値とするカウンタと、前記カウンタのカ
ウント結果に基づいて、前記第１のセレクタの切り替え
制御を含む装置全体のデータの流れを制御するシーケン
サとを有するものである。

【００１１】第７の発明である斜線描画データ生成装置
は、上記第６の発明において、前記描画データを保持す
るデータラッチと、前記デコーダ及び前記データラッチ
の出力を受け、左エッジを含む描画データと右エッジを
含む描画データを重ねる論理積と、前記デコーダの出力
と前記論理積の出力を切替え、その切替え結果を前記デ
ータラッチへ出力する第２のセレクタとを設けたもので
ある。

【００１２】第８の発明である斜線描画アドレス生成装
置は、斜線を描画するための描画データを生成してビッ
トマップメモリに格納する描画装置に設けられ、前記描
画データを前記ビットマップメモリの描画位置に格納す
るための描画アドレスを生成する斜線描画アドレス生成
装置であって、オフセット位置情報を保持するオフセッ
トレジスタと、前記ビットマッブメモリのメモリ幅を保
持する幅レジスタと、描画先頭ラインアドレスを保持す
る先頭レジスタと、前記先頭レジスタの出力と前記オフ
セットレジスタあるいは幅レジスタの出力とにより描画
アドレスを演算する演算器と、描画高さを保持する高さ
レジスタと、前記高さレジスタの出力を受けて描画ライ
ン数をカウントするカウンタと、前記カウンタのカウン
ト結果に基づいて装置全体のデータの流れを制御するシ
ーケンサとを有するものである。

【００１３】第９の発明である斜線描画アドレス生成装
置は、上記第８の発明において、描画アドレスを保持す
るアドレスラッチと、前記アドレスラッチ中の描画アド
レスを１ワード進めるインクリメンタと、前記演算器か
ら出力される描画アドレスと前記インクリメンタの出力
とを切替えその切替え結果を前記アドレスラッチへ出力
するるセレクタとを設けたものである。

【００１４】第１０の発明である破線パターン生成装置
は、請求項６の斜線描画データ生成回路に同期して破線
パターンを生成する破線パターン生成装置であって、破
線パターンを保持するパターンレジスタと、前記破線パ
ターンを主走査方向に投影するバレルシフタと、前記破
線パターンを副走査方向に投影するビットセレクタと、
前記バレルシフタの出力と前記ビットセレクタの出力を
切替えるセレクタと、前記セレクタの切替え制御を含む
装置全体のデータの流れを制御するシーケンサと、前記
シーケンサの動作モードを保持するモードレジスタとを
有するものである。

【００１５】第１１の発明である破線パターン生成装置
は、上記第１０の発明において、破線の変化点間の幅情
報を保持する複数の幅レジスタと、前記幅レジスタを選
択する幅選択セレクタと、前記幅選択セレクタの出力を
初期値とする幅カウンタと、前記幅カウンタのキャリ出
力によって出力を反転させるトグルフリップフロップ
と、前記トグルフリップフロップの出力を前記パターン
レジスタの各ビットに割り振るマルチプレクサと、前記
マルチプレクサの出力を切替えるビットカウンタと、前
記幅レジスタの繰り返し数を保持する繰り返し数レジス
タと、前記繰り返し数レジスタの値を初期値としカウン
ト状態に応じて前記幅選択セレクタを切り替える繰り返
しカウンタとを設けたものである。

【００１６】

【発明の実施の形態】以下、図面を参照して本発明の実
施の形態を説明する。

【００１７】図１は、本発明の第１実施形態に係る描画
装置のシステム構成を示したブロック図である。

【００１８】ＣＰＵ１０１が、描画先頭ライン位置情
報、オフセット位置情報、線幅情報、描画高さ情報、及
び傾き情報を斜線回路１２０内の斜線アドレス生成装置
１２１及び斜線データ生成装置１２２に設定する。さら
に、ＣＰＵ１０１が破線回路１０２にモードを設定した
後、斜線回路１２０を起動すると、斜線アドレス生成回
路１２１が初めのアドレスを生成してＤＭＡコントロー
ラ１０５に転送する。

【００１９】アドレスが与えられたＤＭＡコントローラ
１０５はメモリコントローラ１０６を起動してメモリ１
０７内のビットマップメモリ領域から描画位置のディス
ティネーションデータを獲得し、論理演算回路１０４に
ディスティネーションデータを渡す。これと並行して斜
線データ生成回路１２２と破線回路１０２は描画データ
を生成し、論理積１０３により斜線描画データ１２６を
破線パターン１２５でマスクした斜め破線描画データ１
２７を論理演算装置１０４に転送する。

【００２０】論理演算装置１０４は、ディスティネーシ
ョンデータ１１８と描画データ１２７の論理演算を行な
い、その結果をＤＭＡコントローラ１０５、及びメモリ
コントローラ１０６経由でメモリ１０７のビットマップ
メモリ領域の描画位置アドレスへ格納する。１ワードの
処理が終ると、斜線アドレス生成回路１２１は次のアド
レスを生成し、描画する全てのアドレスに対して上記シ
ーケンスを繰り返す。

【００２１】図２は、メモリ１０７内のビットマップメ
モリ領域の様子を示す模式図である。

【００２２】斜線回路に設定する各情報は、ビットマッ
プメモリ上で図に示す位置情報である。

【００２３】図３は、斜線データ生成回路１２２の構成
を示したブロック図である。

【００２４】初めにＣＰＵデータバス１１１を経由して
オフセット情報がオフセットレジスタ３０２に、傾き情
報が傾き変位レジスタ３１４に、線幅情報が線幅レジス
タ３０４にそれぞれ格納され、シーケンサ３１３が起動
する。

【００２５】シーケンサ３１３は、初めにセレクタ３０
６を切替えてオフセットレジスタ３０２のデータをデコ
ーダ３０７に転送する。デコーダ３０７はセレクタ３０
７からの入力データと、シーケンサ３１３から与えられ
るモードにより、初めに主走査方向の左エッジを含むワ
ード（以下、左ワードと呼ぶ）を生成し、セレクタ３０
８に転送する。シーケンサ３１３はセレクタ３０８を切
替え、デコーダ３０７の出力をデータラッチ３０９に転
送する。シーケンサ３１３は主走査方向のワード数をカ
ウントするカウンタ３１２のキャリ出力を参照し、１ワ
ード内に線幅が納まらなければ論理積３１０にイネーブ
ル信号を出して左ワードの描画データをデータバス１２
６に送出する。

【００２６】次にシーケンサ３１３はカウンタ３１２を
カウントダウンし、キャリの出力されなかったことから
次のワードが右エッジを含まないとすると、デコーダ３
０７に黒出力モードを指定し、左ワードと同様セレクタ
３０８を経由してデータラッチ３０９に黒データをラッ
チし、論理積３１０を開けて描画データをデータバス１
２６に乗せる。

【００２７】次にシーケンサ３１３は、カウンタ３１２
をカウントダウンし、キャリが出力されて次のワードが
右エッジを含むとすると、セレクタ３０３を切替えて線
幅データを線幅レジスタ３０４からＡＬＵ３０５に供給
し、セレクタ３０６を切替えてオフセットと線幅の加算
結果をデコーダ３０７に供給する。シーケンサ３１３か
ら右エッジを含むワード（以下、右ワードと呼ぶ）のモ
ードを指定されたデコーダ３０７は入力データから右ワ
ードのデータをデコードし、セレクタ３０８経由でデー
タラッチ３０９に供給する。シーケンサ３１３は右ワー
ドをデータラッチ３０９でラッチし、論理積３１０から
データバス１２６に右ワード描画データを乗せる。

【００２８】次にシーケンサ３１３は改ライン動作とし
てセレクタ３０３を切替え、傾き変位レジスタ３１４か
ら傾きデータをＡＬＵ３０５に供給し、セレクタ３０１
を切替えてオフセットデータと傾き変位の和をオフセッ
トレジスタ３０２にラッチする。同時に改行信号を斜線
アドレス生成回路１２１に送り、斜線アドレス生成回路
１２１に改行動作を行なわせる。もし、左エッジと右エ
ッジが１ワード内に納まる場合は、左ワードをデータラ
ッチ３０９にラッチした後、描画データをデータバス１
２６に乗せずに左ワードをデコーダ３０７に出力させ、
セレクタ３０８を切替えて左ワードと右ワードを３１１
で論理積をとり、この結果をデータラッチ３０９にラッ
チしてから描画データをデータバス１２６に乗せる様に
動作する。

【００２９】図４は、斜線アドレス生成回路１２１の構
成を示したブロック図である。

【００３０】初めにＣＰＵ１０１がオフセットデータを
オフセットレジスタ４０１に、ビットマップメモリの幅
を幅レジスタ４０２に、描画先頭ラインのアドレスを先
頭レジスタ４０６にそれぞれ設定した後、シーケンサ４
１０を起動する。シーケンサ４１０は初めにセレクタ４
０３を切替えて、オフセットレジスタ４０１の出力をＡ
ＬＵ４０４に転送し、先頭ラインアドレスにオフセット
を加えて最初の描画アドレスをアドレスラッチ４０８に
ラッチする。

【００３１】次にシーケンサ４１０は改ライン信号が来
るまでセレクタ４０７を切替え、インクリメンタ４０９
を用いて１ワード分ずつアドレスを増加してアドレスバ
ス１１６に乗せる。改ライン信号が来たならば、シーケ
ンサ４１０はカウンタ４１２をカウントダウンすると共
に、セレクタ４０３を切替えてビットマップメモリ幅を
先頭アドレスに加算し、セレクタ４０５を切替えて加算
結果を先頭レジスタ４０６にラッチする。

【００３２】さらに、改ライン時のＡＬＵ３０５のフラ
グ情報から、左エッジを含むワードのアドレスが右もし
くは左にずれる場合を判断した場合には、シーケンサ４
１０はＡＬＵ４０４にインクリメントもしくはデクリメ
ントのモードを指定し、先頭レジスタ４０６に再度ラッ
チする。先頭レジスタ４０６にラッチすると同時に、セ
レクタ４０７を切替えて次のラインの先顔アドレスをア
ドレスレジスタ４０８にラッチし、上記動作を繰り返
す。カウンタ４１２が描画高さ分をカウントダウンして
キャリを発生した場合には、シーケンサ４１０は動作を
停止し、描画を終了する。

【００３３】図５は、斜線描画回路１２０がビットマッ
プメモリ上でアクセスするワードを示した摸式図であ
り、改ラインの際に左ワードのアドレスがインクリメン
ト（傾きによってはデクリメント）される様子を表す。

【００３４】図６は、破線回路１０２の構成を示したブ
ロック図である。

【００３５】ＣＰＵ１０１がモードレジスタ６０９にモ
ードを設定し起動をかけると、シーケンサ６０８はＤＭ
Ａによってメモリ１０７の作業領域から破線パターンデ
ータを取得し、パターンレジスタ６０１，６０２，６０
３，６０４に破線パターンをラッチする。

【００３６】モードが主走査方向パターン投影モードで
あった場合は、シーケンサ６０８はバレルシフタ６０６
にオフセット情報から得られたシフト情報を与え、パタ
ーンレジスタ６０１，６０２，６０３，６０４にラッチ
されたデータをシフトし、セレクタ６０７を切替えてシ
フトしたワードをデータバス１２５に乗せる。

【００３７】線幅が広く、ラッチしたパターンデータを
越えた場合は、シーケンサ６０８がＤＭＡ転送により、
続くパターンデータをメモリ１０７の作業領域から獲得
してパターンレジスタ６０１〜６０４にラッチし、続き
の破線パターンをデータバス１２５に乗せる。改ライン
の際にはまた破線パターンの先頭からＤＭＡ転送により
パターンレジスタ６０１〜６０４にデータをラッチす
る。

【００３８】また、モードが副走査方向パターン投影モ
ードであった場合は、シーケンサ６０８はビットセレク
タ６０５にセレクト信号を送ることによって順次１ビッ
トを選択し、セレクタ６０７を切替えて選択されたビッ
トの値でデータバス１２５をドライブする。改ラインの
際にビットセレクタ６０５のセレクト信号を更新し、次
のビットを出力し、これを描画終了まで繰り返す。

【００３９】また、モードが非破線モードであった場合
は、セレクタ６０７を切替え、黒データをデータバス１
２５に出力する。

【００４０】図７は、破線回路１０２の主走査方向パタ
ーン投影モード時の、破線パターンと描画データの関係
を示した摸式図である。図８は破線回路１０２の副走査
方向パターン投影モード時の、破線パターンと描画デー
タの関係を示した摸式図である。

【００４１】次に、本発明の第２実施形態を説明する。

【００４２】破線パターンが周期的に変化する場合に限
れば、破線回路１０２を図９のブロック図の様に構成す
ることにより、メモリ１０７の作業領域の容量を節約す
ることができる。初めにパターン幅レジスタ９１１〜９
１６に破線パターンのオン及びオフの幅を設定し、パタ
ーン幅レジスタ９１１〜９１６の何処までを繰り返すか
を繰り返しレジスタ９０１に設定し、シーケンサ９２０
を起動する。

【００４３】初めにカウンタ９０２の出力が０であり、
セレクタ９０３によってパターン幅レジスタ９１１の値
がカウンタ９０４に初期値としてロードされる。次にシ
ーケンサ９２０がカウンタ９０４，９０６をカウントダ
ウンする。トグルフリップフロップ９０５はカウンタ９
０４がキャリを発生させるまで値を保持する。トグルフ
リップフロップ９０５の出力は、マルチプレクサ９０７
によってカウンタ９０６の状態値に対応する破線パター
ンレジスタ６０１の各ビットに割り振られ、ラッチされ
る。

【００４４】カウンタ９０４にキャリが発生するとトグ
ルフリップフロップ９０５は値を反転させ、シーケンサ
９２０はカウンタ９０２をカウントアップさせてセレク
タ９０３を切替え、パターン幅レジスタ９１２の値をカ
ウンタ９０４にロードし、上記動作を繰り返す。

【００４５】カウンタ９０２の状態値が繰り返しレジス
タ９０１と同じになった場合は、カウンタがクリアされ
てセレクタ９０３が切り替わり、パターン幅レジスタ９
１１の値がカウンタ９０４にロードされる。カウンタ９
０６にキャリが発生した場合は、破線パターンレジスタ
６０１，６０２，６０３，６０４に全て破線パターンが
ラッチされたこととなり、その後は破線パターンレジス
タ６０１〜６０４のパターンを使い切るまで上記第１実
施形態と同様の動作をする。

【００４６】図１０は、パターン幅レジスタ９１１〜９
１６及び繰り返しレジスタ９０１に設定する情報の関係
を示した摸式図である。当然ながら本実施形態の場合は
繰り返しレジスタ９０１に設定する値は０よりも大きく
５以下の整数である。本実施形態の場合は２点破線真で
の繰り返し破線パターンが可能なようにパターン幅レジ
スタを６個で構成した。なお、メモリに描画されたパタ
ーンは、不図示のプリンタやディスプレイにより出力さ
れる。

【００４７】

【発明の効果】以上詳述したように、第１の発明である
描画装置によれば、ハードウェアにより斜線を描画する
ことが可能になり、斜め破線を１つの描画オブジェクト
として扱えることにより、描画時間が短縮され、オブジ
ェクトＩＤの不足を防ぐことができる。

【００４８】第２の発明である描画装置によれば、出力
手段を備えた構成において、第１の発明の効果を享受す
ることができる。

【００４９】第３の発明である描画装置によれば、出力
手段としてプリンタを備えた構成において、第１の発明
の効果を享受することができる。

【００５０】第４の発明である描画装置によれば、出力
手段としてディスプレイを備えた構成において、第１の
発明の効果を享受することができる。

【００５１】第５の発明である描画装置によれば、上記
第１の発明と同様の効果を得ることができるほかに、斜
線の始点、幅、傾き及び高さを自在に設定することがで
きる。

【００５２】第６の発明である斜線描画データ生成装置
は、描画装置に用いる斜線描画データ生成装置を簡単か
つ的確にハード構成することができる。

【００５３】第７の発明である斜線描画データ生成装置
によれば、描画装置に用いる斜線描画データ生成装置を
より簡単かつ的確にハード構成することができる。

【００５４】第８の発明である斜線描画アドレス生成装
置は、描画装置に用いる斜線描画アドレス生成装置をよ
り簡単かつ的確にハード構成することができる。

【００５５】第９の発明である斜線描画アドレス生成装
置によれば、描画装置に用いる斜線描画アドレス生成装
置をより簡単かつ的確にハード構成することができる。

【００５６】第１０の発明である破線パターン生成装置
によれば、描画装置に用いる破線パターン生成装置をよ
り簡単かつ的確にハード構成することができる。

【００５７】第１１の発明である破線パターン生成装置
によれば、描画装置に用いる破線パターン生成装置をよ
り簡単かつ的確にハード構成することができる。

【図面の簡単な説明】

【図１】本発明の第１実施形態に係る描画装置のシステ
ム構成を示したブロック図である。

【図２】メモリ内のビットマップメモリ領域の様子を示
す模式図である。

【図３】斜線データ生成回路の構成を示したブロック図
である。

【図４】斜線アドレス生成回路の構成を示したブロック
図である。

【図５】斜線回路がビットマップメモリ上でアクセスす
るワードを示した摸式図である。

【図６】破線回路の構成を示したブロック図である。

【図７】破線回路の主走査方向パターン投影モード時に
おける破線パターンと描画データの関係を示した摸式図
である。

【図８】破線回路の副走査方向パターン投影モード時に
おける破線パターンと描画データの関係を示した摸式図
である。

【図９】第２実施形態の破線回路の構成を示すブロック
図である。

【図１０】第２実施形態の破線回路に設定されるデータ
と破線パターンとの対応を示す摸式図である。

【符号の説明】

１０１ ＣＰＵ １０２ 破線回路 １０３ 論理積 １０４ 論理演算回路 １０５ ＤＭＡコントローラ １０６ メモリコントローラ １０７ メモリ １１１ ＣＰＵデータバス １１２ ＣＰＵアドレスバス １１３ メモリバス １１４ ＤＭＡデータバス １１５ ＤＭＡアドレスバス １１６ 斜線アドレスバス １１８ ディスティネーションデータバス １２０ 斜線回路 １２１ 斜線アドレス生成回路 １２２ 斜線データ生成回路 １２６ 斜線データバス １２７ 斜め破線データバス ３０１ セレクタ ３０２ オフセットレジスタ ３０３ セレクタ ３０４ 幅レジスタ ３０５ ＡＬＵ ３０６ セレクタ ３０７ デコーダ ３０８ セレクタ ３０９ 斜線データラッチ ３１０ 論理積 ３１１ 論理積 ３１２ カウンタ ３１３ シーケンサ ３１４ 傾き変位レジスタ ４０１ オフセットレジスタ ４０２ 幅レジスタ ４０３ セレクタ ４０４ ＡＬＵ ４０５ セレクタ ４０６ 先頭レジスタ ４０７ セレクタ ４０８ アドレスラッチ ４０９ インクリメンタ ４１０ シーケンサ ４１１ 描画高さレジスタ ４１２ カウンタ ６０１〜６０４ 破線パターンレジスタ ６０５ ビットセレクタ ６０６ バレルシフタ ６０７ セレクタ ６０８ シーケンサ ６０９ モードレジスタ ９０１ 繰り返しレジスタ ９０２ カウンタ ９０３ セレクタ ９０４ カウンタ ９０５ トグルフリップフロップ ９０６ カウンタ ９０７ マルチプレクサ ９１１，９１２，９１３，９１４，９１５，９１６ 幅
レジスタ

Claims (11)

【特許請求の範囲】
1. 【請求項１】 ビットマップメモリ領域を有するメモリ
   と、 斜線を描画するための描画アドレスと描画データを生成
   する斜線回路と、 破線パターンを生成する破線パターン生成回路と、 前記描画アドレスに基づき、前記ビットマップメモリ領
   域からデータを獲得するＤＭＡコントローラと、 前記描画データと前記破線パターンとを重ね合わせ、斜
   め破線描画データを生成する重ね合わせ回路と、 前記ＤＭＡコントローラからの前記データと前記斜め破
   線描画データとの論理演算を行い、その演算結果を前記
   メモリのビットマップメモリ領域の前記描画アドレスに
   格納する論理演算部とを備えたことを特徴とする描画装
   置。
2. 【請求項２】 前記メモリに格納されたデータを出力す
   る出力手段を設けたことを特徴とする請求項１記載の描
   画装置。
3. 【請求項３】 前記出力手段は、プリンタで構成したこ
   とを特徴とする請求項２記載の描画装置。
4. 【請求項４】 前記出力手段は、ディスプレイで構成し
   たことを特徴とする請求項２記載の描画装置。
5. 【請求項５】 斜線の始点、幅、傾き及び高さを設定す
   る設定手段を設け、 前記斜線回路は、前記設定手段の設定に基づいて、前記
   描画アドレス及び前記描画データを生成する構成にした
   ことを特徴とする請求項１乃至４記載の描画装置。
6. 【請求項６】 斜線を描画する描画装置に備えられ、前
   記斜線を描画するための描画データを生成する斜線描画
   データ生成装置であって、 オフセット位置情報を保持するオフセットレジスタと、
   線幅情報を保持する線幅レジスタと、傾き情報を保持す
   る傾きレジスタと、前記オフセット情報と前記線幅情報
   あるいは前記傾き情報との演算を行なう演算器と、右エ
   ッジ位置情報と左エッジ位置情報の切替えを行う第１の
   セレクタと、前記第１のセレクタの切り替え結果を前記
   描画データに変換するデコーダと、前記線幅情報を初期
   値とするカウンタと、前記カウンタのカウント結果に基
   づいて、前記第１のセレクタの切り替え制御を含む装置
   全体のデータの流れを制御するシーケンサとを有するこ
   とを特徴とする斜線描画データ生成装置。
7. 【請求項７】 前記描画データを保持するデータラッチ
   と、前記デコーダ及び前記データラッチの出力を受け、
   左エッジを含む描画データと右エッジを含む描画データ
   を重ねる論理積と、前記デコーダの出力と前記論理積の
   出力を切替え、その切替え結果を前記データラッチへ出
   力する第２のセレクタとを設けたことを特徴とする請求
   項６記載の斜線描画データ生成装置。
8. 【請求項８】 斜線を描画するための描画データを生成
   してビットマップメモリに格納する描画装置に設けら
   れ、前記描画データを前記ビットマップメモリの描画位
   置に格納するための描画アドレスを生成する斜線描画ア
   ドレス生成装置であって、 オフセット位置情報を保持するオフセットレジスタと、
   前記ビットマッブメモリのメモリ幅を保持する幅レジス
   タと、描画先頭ラインアドレスを保持する先頭レジスタ
   と、前記先頭レジスタの出力と前記オフセットレジスタ
   あるいは幅レジスタの出力とにより描画アドレスを演算
   する演算器と、描画高さを保持する高さレジスタと、前
   記高さレジスタの出力を受けて描画ライン数をカウント
   するカウンタと、前記カウンタのカウント結果に基づい
   て装置全体のデータの流れを制御するシーケンサとを有
   することを特徴とする斜線描画アドレス生成装置。
9. 【請求項９】 描画アドレスを保持するアドレスラッチ
   と、前記アドレスラッチ中の描画アドレスを１ワード進
   めるインクリメンタと、前記演算器から出力される描画
   アドレスと前記インクリメンタの出力とを切替えその切
   替え結果を前記アドレスラッチへ出力するるセレクタと
   を設けたことを特徴とする請求項８の斜線描画アドレス
   生成装置。
10. 【請求項１０】 請求項６の斜線描画データ生成回路に
    同期して破線パターンを生成する破線パターン生成装置
    であって、 破線パターンを保持するパターンレジスタと、前記破線
    パターンを主走査方向に投影するバレルシフタと、前記
    破線パターンを副走査方向に投影するビットセレクタ
    と、前記バレルシフタの出力と前記ビットセレクタの出
    力を切替えるセレクタと、前記セレクタの切替え制御を
    含む装置全体のデータの流れを制御するシーケンサと、
    前記シーケンサの動作モードを保持するモードレジスタ
    とを有することを特徴とする破線パターン生成装置。
11. 【請求項１１】 破線の変化点間の幅情報を保持する複
    数の幅レジスタと、前記幅レジスタを選択する幅選択セ
    レクタと、前記幅選択セレクタの出力を初期値とする幅
    カウンタと、前記幅カウンタのキャリ出力によって出力
    を反転させるトグルフリップフロップと、前記トグルフ
    リップフロップの出力を前記パターンレジスタの各ビッ
    トに割り振るマルチプレクサと、前記マルチプレクサの
    出力を切替えるビットカウンタと、前記幅レジスタの繰
    り返し数を保持する繰り返し数レジスタと、前記繰り返
    し数レジスタの値を初期値としカウント状態に応じて前
    記幅選択セレクタを切り替える繰り返しカウンタとを設
    けたことを特徴する請求項１０の破線パターン生成装
    置。