JPH1039275A - 液晶表示用駆動回路 - Google Patents
液晶表示用駆動回路Info
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- JPH1039275A JPH1039275A JP19098596A JP19098596A JPH1039275A JP H1039275 A JPH1039275 A JP H1039275A JP 19098596 A JP19098596 A JP 19098596A JP 19098596 A JP19098596 A JP 19098596A JP H1039275 A JPH1039275 A JP H1039275A
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Abstract
(57)【要約】
【課題】 アクティブマトリックス型液晶表示装置にお
ける走査電極波形の重なりによるクロストーク表示不良
のための画質劣化を改善する。 【解決手段】 アクティブマトリックス型液晶表示装置
の駆動回路の内、走査パルスを出力する垂直ドライバー
内の各出力に対して遅延回路８〜１０を設ける。シフト
レジスタ部７として使用しているＤ−フリップフロップ
１〜３の出力の立ち下がりを遅延回路８，９，１０で遅
延し、ＡＮＤ回路１１〜１３で検出した後に次行の走査
駆動パルスを出力することで、走査電極波形の立ち下が
りと次行の走査電極波形の立ち上がりと重なることを抑
える。
ける走査電極波形の重なりによるクロストーク表示不良
のための画質劣化を改善する。 【解決手段】 アクティブマトリックス型液晶表示装置
の駆動回路の内、走査パルスを出力する垂直ドライバー
内の各出力に対して遅延回路８〜１０を設ける。シフト
レジスタ部７として使用しているＤ−フリップフロップ
１〜３の出力の立ち下がりを遅延回路８，９，１０で遅
延し、ＡＮＤ回路１１〜１３で検出した後に次行の走査
駆動パルスを出力することで、走査電極波形の立ち下が
りと次行の走査電極波形の立ち上がりと重なることを抑
える。
Description
【０００１】
【発明の属する技術分野】本発明は、アクティブマトリ
ックス型液晶表示装置の走査駆動回路に関するものであ
る。
ックス型液晶表示装置の走査駆動回路に関するものであ
る。
【０００２】
【従来の技術】マトリックス型液晶表示装置として、液
晶パネル内にアドレス用の薄膜トランジスタ（以下、Ｔ
ＦＴという）をマトリックス上に組み込むことによって
表示を得るＴＦＴアクティブマトリックス型液晶表示装
置が知られている。
晶パネル内にアドレス用の薄膜トランジスタ（以下、Ｔ
ＦＴという）をマトリックス上に組み込むことによって
表示を得るＴＦＴアクティブマトリックス型液晶表示装
置が知られている。
【０００３】前記ＴＦＴアクティブマトリックス型液晶
表示装置の駆動には、画素信号を送出する水平ドライバ
ーと線順次走査を行うための走査信号を送出する垂直ド
ライバーが用いられる（図５及び図６）。
表示装置の駆動には、画素信号を送出する水平ドライバ
ーと線順次走査を行うための走査信号を送出する垂直ド
ライバーが用いられる（図５及び図６）。
【０００４】図５及び図６に示すように、画像信号は、
信号変換回路１７とγ補正回路１８により液晶の電圧−
透過率特性に応じた交流駆動信号に変換され、水平ドラ
イバー１９は変換された信号に応じた電圧を液晶表示装
置２１に印加する。画像信号から信号変換回路１７を通
して生成される行電極走査のためのタイミング信号は、
垂直ドライバー２０に送られる。垂直ドライバー２０
は、主にＤ−フリップフロップを直列につなげたシフト
レジスタ部と駆動回路部（バッファ）から構成され、信
号変換回路１７からスタート信号が送られると、クロッ
ク信号に従って“１”パルスを行電極数だけシフトする
（図７及び図８）機能を持つ。その走査期間Ｈは、行電
極の全走査期間をＴ，行電極数をＮとすると、Ｈ＝Ｔ／
Ｎで与えられる。
信号変換回路１７とγ補正回路１８により液晶の電圧−
透過率特性に応じた交流駆動信号に変換され、水平ドラ
イバー１９は変換された信号に応じた電圧を液晶表示装
置２１に印加する。画像信号から信号変換回路１７を通
して生成される行電極走査のためのタイミング信号は、
垂直ドライバー２０に送られる。垂直ドライバー２０
は、主にＤ−フリップフロップを直列につなげたシフト
レジスタ部と駆動回路部（バッファ）から構成され、信
号変換回路１７からスタート信号が送られると、クロッ
ク信号に従って“１”パルスを行電極数だけシフトする
（図７及び図８）機能を持つ。その走査期間Ｈは、行電
極の全走査期間をＴ，行電極数をＮとすると、Ｈ＝Ｔ／
Ｎで与えられる。
【０００５】つまり、垂直ドライバー２０は走査期間Ｈ
をパルス幅とする走査信号を出力し、１行ずつＴＦＴを
オン状態にするように電圧印加を行う。ただし、全走査
期間Ｔは、線順次走査を人が認識できない時間でなけれ
ばならず、走査期間Ｈは、液晶層の容量ＣLCにかかる電
圧が水平ドライバー１９により印加される電圧となる時
間より長くする必要がある。
をパルス幅とする走査信号を出力し、１行ずつＴＦＴを
オン状態にするように電圧印加を行う。ただし、全走査
期間Ｔは、線順次走査を人が認識できない時間でなけれ
ばならず、走査期間Ｈは、液晶層の容量ＣLCにかかる電
圧が水平ドライバー１９により印加される電圧となる時
間より長くする必要がある。
【０００６】色は、光の三原色である赤，青，緑の明暗
を持つ光を生じさせることにより作られ、液晶層に印加
される水平ドライバー１９の出力信号からの電圧に従っ
て、光の明るさを決定する。現在、液晶パネルの多色化
（多階調化）・高精細化が進んでいる。
を持つ光を生じさせることにより作られ、液晶層に印加
される水平ドライバー１９の出力信号からの電圧に従っ
て、光の明るさを決定する。現在、液晶パネルの多色化
（多階調化）・高精細化が進んでいる。
【０００７】多色化は、現在使用されている液晶の電圧
−通過率特性が中間調において電圧のわずかな変化で透
過率が大きく変わるため、その電圧−通過率特性を再現
するような精度の高い電圧を液晶層に印加できるように
することにより実現される。高精細化は、画素数を増加
することにより実現され、走査期間Ｈを短くすることに
より可能となる。従って、多色化・高精細化を実現する
ためには、水平ドライバー１９は、精度の高い電圧を短
い時間で液晶層に印加できなければならない。
−通過率特性が中間調において電圧のわずかな変化で透
過率が大きく変わるため、その電圧−通過率特性を再現
するような精度の高い電圧を液晶層に印加できるように
することにより実現される。高精細化は、画素数を増加
することにより実現され、走査期間Ｈを短くすることに
より可能となる。従って、多色化・高精細化を実現する
ためには、水平ドライバー１９は、精度の高い電圧を短
い時間で液晶層に印加できなければならない。
【０００８】一方、前述の通り、垂直ドライバー２０は
液晶層にかかる電圧が水平ドライバー１９の印加電圧と
なるような走査期間Ｈ、つまりＴＦＴがオン状態となる
期間を持つ走査パルスを送る必要がある。このとき、各
画素の液晶層への充電の時定数ＴON＝ＲON・ＣLC（ＲON
はＴＦＴのオン抵抗）に対し、ＴＦＴのゲート電極への
走査パルスの幅が十分長くない場合には、液晶層に十分
に充電できない。これは、全走査期間Ｔを増加すること
なく、走査期間Ｈを前方に拡げることで解決できる（特
開昭６２−１３６６２４号公報）が、実際の液晶表示装
置の駆動回路では、時定数の４〜５倍程度の走査パルス
幅で駆動しているので、十分な充電時間があり、問題と
なっていない。
液晶層にかかる電圧が水平ドライバー１９の印加電圧と
なるような走査期間Ｈ、つまりＴＦＴがオン状態となる
期間を持つ走査パルスを送る必要がある。このとき、各
画素の液晶層への充電の時定数ＴON＝ＲON・ＣLC（ＲON
はＴＦＴのオン抵抗）に対し、ＴＦＴのゲート電極への
走査パルスの幅が十分長くない場合には、液晶層に十分
に充電できない。これは、全走査期間Ｔを増加すること
なく、走査期間Ｈを前方に拡げることで解決できる（特
開昭６２−１３６６２４号公報）が、実際の液晶表示装
置の駆動回路では、時定数の４〜５倍程度の走査パルス
幅で駆動しているので、十分な充電時間があり、問題と
なっていない。
【０００９】次に、走査駆動パルスをシフトする際に生
じる問題を図８及び図９を使って説明する。図８は、ク
ロックの立ち上がりでシフトする従来の垂直ドライバー
のものである。垂直ドライバーの出力は、あるクロック
でｉ−１行目の出力が“１”であるとする。次のクロッ
クの立ち上がりでｉ−１行目の出力“１”→“０”とｉ
行目の出力“０”→“１”が同じタイミングで切り替わ
る。これは、ｉ−１行目のＴＦＴのオフとｉ行目のＴＦ
Ｔのオンを同じタイミングで切り替えるということであ
る。
じる問題を図８及び図９を使って説明する。図８は、ク
ロックの立ち上がりでシフトする従来の垂直ドライバー
のものである。垂直ドライバーの出力は、あるクロック
でｉ−１行目の出力が“１”であるとする。次のクロッ
クの立ち上がりでｉ−１行目の出力“１”→“０”とｉ
行目の出力“０”→“１”が同じタイミングで切り替わ
る。これは、ｉ−１行目のＴＦＴのオフとｉ行目のＴＦ
Ｔのオンを同じタイミングで切り替えるということであ
る。
【００１０】液晶表示装置上では、ＴＦＴと配線の負荷
のため走査電極波形の立ち上がり，立ち下がりは鈍る
（図９）。このため、ｉ−１行の出力の立ち上がりとｉ
行の出力の立ち上がりが重なり、ｉ−１行目のＴＦＴと
ｉ行目のＴＦＴに同時にオン状態ができてしまう。ｉ−
１行目のＴＦＴとｉ行目のＴＦＴに同時にオン状態がで
きると、ｉ−１行の液晶層とｉ行の液晶層の間で導通状
態となり電荷の移動が起こるため、ｉ−１行に蓄積され
るべき電荷が変動してしまう。
のため走査電極波形の立ち上がり，立ち下がりは鈍る
（図９）。このため、ｉ−１行の出力の立ち上がりとｉ
行の出力の立ち上がりが重なり、ｉ−１行目のＴＦＴと
ｉ行目のＴＦＴに同時にオン状態ができてしまう。ｉ−
１行目のＴＦＴとｉ行目のＴＦＴに同時にオン状態がで
きると、ｉ−１行の液晶層とｉ行の液晶層の間で導通状
態となり電荷の移動が起こるため、ｉ−１行に蓄積され
るべき電荷が変動してしまう。
【００１１】一方、ｉ行の走査パネルが“１”となる
と、垂直ドライバーの出力に接続している液晶表示装置
内の走査側配線と画素信号を送る水平ドライバーの出力
に接続している液晶表示装置内のデータ側配線が接近す
る地点で生じる寄生容量のために、データ側配線に印加
されている電圧が変動する。このとき、ｉ−１行目のＴ
ＦＴとｉ行目のＴＦＴが同時にオン状態となっている
と、変動した電圧がｉ−１行目の液晶層に印加され、ｉ
−１行目に蓄積される電荷が変動してしまう。
と、垂直ドライバーの出力に接続している液晶表示装置
内の走査側配線と画素信号を送る水平ドライバーの出力
に接続している液晶表示装置内のデータ側配線が接近す
る地点で生じる寄生容量のために、データ側配線に印加
されている電圧が変動する。このとき、ｉ−１行目のＴ
ＦＴとｉ行目のＴＦＴが同時にオン状態となっている
と、変動した電圧がｉ−１行目の液晶層に印加され、ｉ
−１行目に蓄積される電荷が変動してしまう。
【００１２】よって、水平ドライバーによって印加され
た電圧と異なった電圧が液晶層に印加され、クロストー
ク表示不良といわれる液晶表示装置に現れる光の明暗が
期待されたものと異なる画質劣化を引き起こす。多色化
を進める際には、上述のような液晶層に蓄積される電荷
の変動が期待された色と出力された色との間に差異を生
じ、品質上で問題となる。
た電圧と異なった電圧が液晶層に印加され、クロストー
ク表示不良といわれる液晶表示装置に現れる光の明暗が
期待されたものと異なる画質劣化を引き起こす。多色化
を進める際には、上述のような液晶層に蓄積される電荷
の変動が期待された色と出力された色との間に差異を生
じ、品質上で問題となる。
【００１３】このＴＦＴの同時オン状態を引き起こさな
いようにするために、垂直ドライバーは、ＴＦＴのスイ
ッチング電圧よりも大きな電圧を印加している。大きな
電圧を加えることで、走査電極波形の立ち上がりと立ち
下がりのみがＴＦＴのスイッチングに影響を与えるよう
にしている。
いようにするために、垂直ドライバーは、ＴＦＴのスイ
ッチング電圧よりも大きな電圧を印加している。大きな
電圧を加えることで、走査電極波形の立ち上がりと立ち
下がりのみがＴＦＴのスイッチングに影響を与えるよう
にしている。
【００１４】また、走査電極波形の立ち上がりと立ち下
がりは、垂直ドライバーの駆動回路（バッファ）のトラ
ンジスタのディメンジョンを大きくし、駆動能力を高く
することで急なものにすることができ、ＴＦＴの同時オ
ン状態を引き起こさないようにすることが考えられる。
がりは、垂直ドライバーの駆動回路（バッファ）のトラ
ンジスタのディメンジョンを大きくし、駆動能力を高く
することで急なものにすることができ、ＴＦＴの同時オ
ン状態を引き起こさないようにすることが考えられる。
【００１５】しかしながら、トランジスタのディメンジ
ョンを大きくすると、垂直ドライバー集積回路のチップ
サイズが大きくなるばかりでなく、バッファの貫通電流
が大きくなるため、垂直ドライバーの集積回路の消費電
力が増加するという短所がある。
ョンを大きくすると、垂直ドライバー集積回路のチップ
サイズが大きくなるばかりでなく、バッファの貫通電流
が大きくなるため、垂直ドライバーの集積回路の消費電
力が増加するという短所がある。
【００１６】ドットマトリクス状に配列した液晶駆動装
置を駆動表示する場合には、交流化信号のレベルが変化
するときにバイアス電源を遮断し、その遮断時間に応じ
て交流化信号のタイミングを遅延回路により遅延するこ
とでクロストーク表示を減少させ、画質劣化を改善する
バイアス回路が提案されている（特開平４−３１０９１
９号公報）。
置を駆動表示する場合には、交流化信号のレベルが変化
するときにバイアス電源を遮断し、その遮断時間に応じ
て交流化信号のタイミングを遅延回路により遅延するこ
とでクロストーク表示を減少させ、画質劣化を改善する
バイアス回路が提案されている（特開平４−３１０９１
９号公報）。
【００１７】
【発明が解決しようとする課題】ＴＦＴアクティブマト
リックス型液晶表示装置の駆動に対して、走査電極波形
の重なりによって生じるＴＦＴの同時オン状態を原因と
するクロストーク表示不良のための画質劣化を抑えると
いう課題を解決する手段として、上述の方法は適当でな
い。なぜなら、ドットマトリックス状に配列した液晶駆
動装置を駆動表示する場合と異なり、ＴＦＴアクティブ
マトリックス型液晶表示装置の駆動は、前述の通り垂直
ドライバーと水平ドライバーによって行われているため
である。
リックス型液晶表示装置の駆動に対して、走査電極波形
の重なりによって生じるＴＦＴの同時オン状態を原因と
するクロストーク表示不良のための画質劣化を抑えると
いう課題を解決する手段として、上述の方法は適当でな
い。なぜなら、ドットマトリックス状に配列した液晶駆
動装置を駆動表示する場合と異なり、ＴＦＴアクティブ
マトリックス型液晶表示装置の駆動は、前述の通り垂直
ドライバーと水平ドライバーによって行われているため
である。
【００１８】本発明の目的は、トランジスタのディメン
ジョンを大きくせず、全走査時間を増加せず、動作速度
を落とすことなく、多色化・高精細化を実現する際に問
題となるＴＦＴアクティブマトリックス型液晶表示装置
の走査電極波形の重なりによって生じるＴＦＴの同時オ
ン状態を原因とするクロストーク表示による画質劣化を
抑える液晶表示用駆動回路を提供することにある。
ジョンを大きくせず、全走査時間を増加せず、動作速度
を落とすことなく、多色化・高精細化を実現する際に問
題となるＴＦＴアクティブマトリックス型液晶表示装置
の走査電極波形の重なりによって生じるＴＦＴの同時オ
ン状態を原因とするクロストーク表示による画質劣化を
抑える液晶表示用駆動回路を提供することにある。
【００１９】
【課題を解決するための手段】前記目的を達成するた
め、本発明に係る液晶表示用駆動回路は、遅延回路を有
し、アクティブマトリックス型液晶表示装置を駆動する
液晶表示用駆動回路であって、遅延回路は、前行の駆動
回路の走査駆動パルスの立ち上がりに対し、設定した遅
延時間だけ走査駆動パルスの立ち上がるタイミングを遅
らせることにより、クロストークの原因となる走査電極
波形の重なりを抑えるものである。
め、本発明に係る液晶表示用駆動回路は、遅延回路を有
し、アクティブマトリックス型液晶表示装置を駆動する
液晶表示用駆動回路であって、遅延回路は、前行の駆動
回路の走査駆動パルスの立ち上がりに対し、設定した遅
延時間だけ走査駆動パルスの立ち上がるタイミングを遅
らせることにより、クロストークの原因となる走査電極
波形の重なりを抑えるものである。
【００２０】
【作用】垂直ドライバーの駆動部または、シフトレジス
タ部に設けた遅延回路を用い、垂直ドライバー出力の立
ち上がりまでの時間を遅延し、前行の出力の立ち下がり
と走査電極波形が重ならないようにすることにより、Ｔ
ＦＴの同時オン状態を避ける。このため、クロストーク
表示のための画質劣化を抑えることができる。
タ部に設けた遅延回路を用い、垂直ドライバー出力の立
ち上がりまでの時間を遅延し、前行の出力の立ち下がり
と走査電極波形が重ならないようにすることにより、Ｔ
ＦＴの同時オン状態を避ける。このため、クロストーク
表示のための画質劣化を抑えることができる。
【００２１】
【発明の実施の形態】以下に、本発明の実施の形態を図
面を用いた説明する。
面を用いた説明する。
【００２２】（実施形態１）図１は、本発明の実施形態
１に係る液晶表示用駆動回路を示す回路図である。
１に係る液晶表示用駆動回路を示す回路図である。
【００２３】図１において、１〜３はｉ−１行からｉ＋
１行までのシフトレジスタ部７として用いたＤ−フリッ
プフロップ、４〜６は各出力のバッファである。従来の
垂直ドライバーは、前述の通り、シフトレジスタと出力
バッファで構成しているが、本発明では、遅延時間Ｄφ
だけ遅延させる遅延回路８〜１０と、前出力段のＤ−フ
リップフロップ出力と出力段との論理積をとるＡＮＤ回
路１１〜１３とを設けている。Ｄ−フリップフロップ
は、クロックの立ち上がりで出力するものとする。
１行までのシフトレジスタ部７として用いたＤ−フリッ
プフロップ、４〜６は各出力のバッファである。従来の
垂直ドライバーは、前述の通り、シフトレジスタと出力
バッファで構成しているが、本発明では、遅延時間Ｄφ
だけ遅延させる遅延回路８〜１０と、前出力段のＤ−フ
リップフロップ出力と出力段との論理積をとるＡＮＤ回
路１１〜１３とを設けている。Ｄ−フリップフロップ
は、クロックの立ち上がりで出力するものとする。
【００２４】あるクロックにおいて、ｉ−１行のＤ−フ
リップフロップ１〜３の出力Ｑｉ−１が“１”であると
する。次のクロックの立ち上がりで、Ｑｉ−１の信号は
“１”→“０”となり、ｉ行のＤ−フリップフロップ１
〜３の出力Ｑｉは“０”→“１”となる。
リップフロップ１〜３の出力Ｑｉ−１が“１”であると
する。次のクロックの立ち上がりで、Ｑｉ−１の信号は
“１”→“０”となり、ｉ行のＤ−フリップフロップ１
〜３の出力Ｑｉは“０”→“１”となる。
【００２５】このとき、実施形態１では、Ｑｉ−１の信
号を遅延回路８〜９によってディレイさせた信号“０”
と、Ｑｉの信号“１”との論理積をとっているため、走
査電極に出力される波形Ｘｉは、図４のように遅延回路
８〜９によって設定された時間Ｄφだけ立ち上がりが遅
延され、ｉ−１行の走査電極波形Ｘｉ−１の“１”→
“０”のタイミングとｉ行の走査電極波形Ｘｉの“０”
→“１”のタイミングは、同じにならずにすむ。
号を遅延回路８〜９によってディレイさせた信号“０”
と、Ｑｉの信号“１”との論理積をとっているため、走
査電極に出力される波形Ｘｉは、図４のように遅延回路
８〜９によって設定された時間Ｄφだけ立ち上がりが遅
延され、ｉ−１行の走査電極波形Ｘｉ−１の“１”→
“０”のタイミングとｉ行の走査電極波形Ｘｉの“０”
→“１”のタイミングは、同じにならずにすむ。
【００２６】このとき、液晶表示装置内のＴＦＴと回路
の負荷により、走査電極波形が鈍る場合でも、ｉ−１行
の出力の立ち上がりとｉ行の出力の立ち上がりは重なら
ず、ｉ−１行のＴＦＴとｉ行のＴＦＴが同時にオン状態
にならない。従って、ＴＦＴの同時オン状態を原因とす
るクロストーク表示不良のための画質劣化を改善するこ
とができる。
の負荷により、走査電極波形が鈍る場合でも、ｉ−１行
の出力の立ち上がりとｉ行の出力の立ち上がりは重なら
ず、ｉ−１行のＴＦＴとｉ行のＴＦＴが同時にオン状態
にならない。従って、ＴＦＴの同時オン状態を原因とす
るクロストーク表示不良のための画質劣化を改善するこ
とができる。
【００２７】（実施形態２）図２は、本発明の実施形態
２に係る液晶表示用駆動回路を示す回路図である。
２に係る液晶表示用駆動回路を示す回路図である。
【００２８】実施形態２は、シフトレジスタ部内で出力
を遅延する場合である。シフトレジスタ部のＤ−フリッ
プフロップ１６の入力Ｄｉに遅延回路９を接続する。Ｄ
−フリップフロップ１６の出力Ｑｉは、遅延回路９から
の信号と遅延回路９からの信号をクロックに同期してシ
フトした信号との論理和をとるＮＯＲ回路１４の出力と
なる。
を遅延する場合である。シフトレジスタ部のＤ−フリッ
プフロップ１６の入力Ｄｉに遅延回路９を接続する。Ｄ
−フリップフロップ１６の出力Ｑｉは、遅延回路９から
の信号と遅延回路９からの信号をクロックに同期してシ
フトした信号との論理和をとるＮＯＲ回路１４の出力と
なる。
【００２９】以上のような構成で、Ｄ−フリップフロッ
プ１６の出力Ｑｉの立ち上がりのタイミングを遅らせる
ことができる。また、ＮＯＲ回路１４の代わりにＮＡＮ
Ｄ回路を用いても実現することができる。さらに、実施
形態２には、実施形態１に対し、トランジスタの数が少
なく構成できるという利点がある。このことは、多くの
出力を有する垂直ドライバーにおいて集積回路のチップ
サイズを小さくできるという点で有利である。
プ１６の出力Ｑｉの立ち上がりのタイミングを遅らせる
ことができる。また、ＮＯＲ回路１４の代わりにＮＡＮ
Ｄ回路を用いても実現することができる。さらに、実施
形態２には、実施形態１に対し、トランジスタの数が少
なく構成できるという利点がある。このことは、多くの
出力を有する垂直ドライバーにおいて集積回路のチップ
サイズを小さくできるという点で有利である。
【００３０】液晶表示装置内のＴＦＴと回路の負荷によ
り波形が大きく鈍る場合には、走査電極波形がいくらか
重なる場合もあり得るが、走査パルス幅，垂直ドライバ
ーの出力ドライブ能力と消費電力，チップサイズ等を考
慮に入れて、液晶層に印加する電圧の精度が十分に高い
ように遅延時間を最適化することができる。ＴＦＴアク
ティブマトリックス表示装置用の垂直ドライバーでは、
数百ｎｓ程度の遅延時間を設定することで、液晶層に印
加する電圧の精度が十分高いような液晶表示装置を構成
することができる。
り波形が大きく鈍る場合には、走査電極波形がいくらか
重なる場合もあり得るが、走査パルス幅，垂直ドライバ
ーの出力ドライブ能力と消費電力，チップサイズ等を考
慮に入れて、液晶層に印加する電圧の精度が十分に高い
ように遅延時間を最適化することができる。ＴＦＴアク
ティブマトリックス表示装置用の垂直ドライバーでは、
数百ｎｓ程度の遅延時間を設定することで、液晶層に印
加する電圧の精度が十分高いような液晶表示装置を構成
することができる。
【００３１】（実施形態３）図３は、本発明の実施形態
３に係る液晶表示用駆動回路を示す回路図である。
３に係る液晶表示用駆動回路を示す回路図である。
【００３２】実施形態３は、出力バッファ４〜６の先に
遅延回路８〜１０を接続し、遅延回路８〜１０の出力を
次行に送っている。出力バッファ４〜６の先のｉ−１行
の立ち下がりを遅延し検出することにより、ｉ行の立ち
上がりを遅らせる回路である。
遅延回路８〜１０を接続し、遅延回路８〜１０の出力を
次行に送っている。出力バッファ４〜６の先のｉ−１行
の立ち下がりを遅延し検出することにより、ｉ行の立ち
上がりを遅らせる回路である。
【００３３】実施形態３は、ＴＦＴや配線のために出力
が鈍ることによる効果が現れる出力バッファの先の走査
電極波形の立ち下がりを検出しているので、走査電極波
形の鈍りが大きい場合でも、遅延時間を最適化すること
で、負荷によらず、ＴＦＴの同時オン状態を避けること
ができる。
が鈍ることによる効果が現れる出力バッファの先の走査
電極波形の立ち下がりを検出しているので、走査電極波
形の鈍りが大きい場合でも、遅延時間を最適化すること
で、負荷によらず、ＴＦＴの同時オン状態を避けること
ができる。
【００３４】このように、本発明の垂直ドライバーは、
走査電極波形の立ち下がりを遅延し、その遅延した信号
と次行の走査駆動パルスの立ち上がりとの論理積、また
は論理和をとることにより、次行の走査駆動パルスの立
ち上がるタイミングを遅らせ、走査電極波形が重なるた
めに生じるＴＦＴの同時オン状態が引き起こすクロスト
ーク表示不良のための画質劣化を抑えることができる。
走査電極波形の立ち下がりを遅延し、その遅延した信号
と次行の走査駆動パルスの立ち上がりとの論理積、また
は論理和をとることにより、次行の走査駆動パルスの立
ち上がるタイミングを遅らせ、走査電極波形が重なるた
めに生じるＴＦＴの同時オン状態が引き起こすクロスト
ーク表示不良のための画質劣化を抑えることができる。
【００３５】
【発明の効果】以上説明したように本発明によれば、Ｔ
ＦＴアクティブマトリックス型液晶表示装置駆動用垂直
ドライバーは、内部に遅延回路を有することにより、駆
動用出力パルスの立ち上がり始めまでの時間を遅延させ
る。それにより、前行のパルスの立ち下がりの期間で生
じる走査電極波形の重なりによって引き起こされるＴＦ
Ｔの同時オン状態の期間を抑えることができ、クロスト
ーク表示不良のための画質劣化を改善する効果がある。
ＦＴアクティブマトリックス型液晶表示装置駆動用垂直
ドライバーは、内部に遅延回路を有することにより、駆
動用出力パルスの立ち上がり始めまでの時間を遅延させ
る。それにより、前行のパルスの立ち下がりの期間で生
じる走査電極波形の重なりによって引き起こされるＴＦ
Ｔの同時オン状態の期間を抑えることができ、クロスト
ーク表示不良のための画質劣化を改善する効果がある。
【００３６】本発明において、クロックのタイミングは
変化させておらず、そのため全走査時間を増加せず、ま
た動作速度を落とすことなく得られる。さらに、他の遅
延用入力信号を必要としておらず、駆動回路のバッファ
サイズを大きくする必要もないという利点を持つ。
変化させておらず、そのため全走査時間を増加せず、ま
た動作速度を落とすことなく得られる。さらに、他の遅
延用入力信号を必要としておらず、駆動回路のバッファ
サイズを大きくする必要もないという利点を持つ。
【図１】本発明の実施形態１に係る液晶表示用駆動回路
を示す回路図である。
を示す回路図である。
【図２】本発明の実施形態２に係る液晶表示用駆動回路
を示す回路図である。
を示す回路図である。
【図３】本発明の実施形態３に係る液晶表示用駆動回路
を示す回路図である。
を示す回路図である。
【図４】本発明のタイミングチャートである。
【図５】ＴＦＴアクティブマトリックス表示装置を示す
ブロック図である。
ブロック図である。
【図６】液晶パネル内のＴＦＴと液晶層の構成を示す図
である。
である。
【図７】従来の垂直ドライバーを示すブロック図であ
る。
る。
【図８】従来の垂直ドライバーのタイミングチャートで
ある。
ある。
【図９】従来の垂直ドライバーのタイミングチャートで
ある。
ある。
１〜３ シフトレジスタとして用いたＤ−フリップフロ
ップ ４〜６ 出力バッファ ７ シフトレジスタ部 ８〜１０ シフトレジスタ出力を遅延する遅延回路 １１〜１３ 入力の１つが反転しているＡＮＤ回路 １４ Ｄ−フリップフロップ内のＮＯＲ回路 １５〜１６ 遅延回路を内部に設けたＤ−フリップフロ
ップ １７ 信号変換回路 １８ γ補正回路 １９ 水平ドライバー ２０ 垂直ドライバー ２１ 液晶表示装置
ップ ４〜６ 出力バッファ ７ シフトレジスタ部 ８〜１０ シフトレジスタ出力を遅延する遅延回路 １１〜１３ 入力の１つが反転しているＡＮＤ回路 １４ Ｄ−フリップフロップ内のＮＯＲ回路 １５〜１６ 遅延回路を内部に設けたＤ−フリップフロ
ップ １７ 信号変換回路 １８ γ補正回路 １９ 水平ドライバー ２０ 垂直ドライバー ２１ 液晶表示装置
Claims (1)
- 【請求項１】 遅延回路を有し、アクティブマトリック
ス型液晶表示装置を駆動する液晶表示用駆動回路であっ
て、 遅延回路は、前行の駆動回路の走査駆動パルスの立ち上
がりに対し、設定した遅延時間だけ走査駆動パルスの立
ち上がるタイミングを遅らせることにより、クロストー
クの原因となる走査電極波形の重なりを抑えるものであ
ることを特徴とする液晶表示用駆動回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19098596A JP2861951B2 (ja) | 1996-07-19 | 1996-07-19 | 液晶表示用駆動回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19098596A JP2861951B2 (ja) | 1996-07-19 | 1996-07-19 | 液晶表示用駆動回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1039275A true JPH1039275A (ja) | 1998-02-13 |
| JP2861951B2 JP2861951B2 (ja) | 1999-02-24 |
Family
ID=16266950
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19098596A Expired - Fee Related JP2861951B2 (ja) | 1996-07-19 | 1996-07-19 | 液晶表示用駆動回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2861951B2 (ja) |
Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100325875B1 (ko) * | 2000-04-26 | 2002-03-07 | 김순택 | 박막트랜지스터 표시장치의 구동장치 |
| KR100325874B1 (ko) * | 2000-04-26 | 2002-03-07 | 김순택 | 박막트랜지스터 표시장치의 구동방법 |
| KR100411913B1 (ko) * | 1999-12-08 | 2003-12-18 | 미쓰비시덴키 가부시키가이샤 | 액정 표시 장치 |
| KR100462382B1 (ko) * | 1998-04-22 | 2005-06-08 | 비오이 하이디스 테크놀로지 주식회사 | 액정 표시 장치의 딜레이 발생회로 |
| JP2006113202A (ja) * | 2004-10-13 | 2006-04-27 | Seiko Epson Corp | マトリクス装置、マトリクス装置の駆動方法、電気光学装置、電子機器 |
| KR100666320B1 (ko) * | 2000-07-18 | 2007-01-09 | 삼성전자주식회사 | 시프트 레지스터 및 그를 채용한 액정표시장치의 구동 회로 |
| KR100749785B1 (ko) * | 2006-08-31 | 2007-08-17 | 삼성전자주식회사 | 시프트 레지스터 및 그를 채용한 액정표시장치의 구동 회로 |
| JP2010019914A (ja) * | 2008-07-08 | 2010-01-28 | Casio Comput Co Ltd | 表示装置及び表示駆動方法 |
| JP2010244060A (ja) * | 2010-05-25 | 2010-10-28 | Casio Computer Co Ltd | 表示装置 |
| JP2010250332A (ja) * | 2010-05-25 | 2010-11-04 | Casio Computer Co Ltd | 表示装置 |
| WO2016051475A1 (ja) * | 2014-09-29 | 2016-04-07 | 三菱電機株式会社 | スイッチ制御回路、半導体装置および磁気インク読み取り装置 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TW538400B (en) | 1999-11-01 | 2003-06-21 | Sharp Kk | Shift register and image display device |
| JP6501311B2 (ja) | 2013-03-25 | 2019-04-17 | ケミラ ユルキネン オサケイティエＫｅｍｉｒａ Ｏｙｊ | 殺生物製剤及び水の処理方法 |
-
1996
- 1996-07-19 JP JP19098596A patent/JP2861951B2/ja not_active Expired - Fee Related
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| WO2016051475A1 (ja) * | 2014-09-29 | 2016-04-07 | 三菱電機株式会社 | スイッチ制御回路、半導体装置および磁気インク読み取り装置 |
| JPWO2016051475A1 (ja) * | 2014-09-29 | 2017-04-27 | 三菱電機株式会社 | スイッチ制御回路、半導体装置および磁気インク読み取り装置 |
| US9955093B2 (en) | 2014-09-29 | 2018-04-24 | Mitsubishi Electric Corporation | Switch control circuit, semiconductor apparatus, and magnetic ink reading apparatus |
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| Publication number | Publication date |
|---|---|
| JP2861951B2 (ja) | 1999-02-24 |
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