JPH10341025A - 縦形接合形電界効果トランジスタ - Google Patents
縦形接合形電界効果トランジスタInfo
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- JPH10341025A JPH10341025A JP16500797A JP16500797A JPH10341025A JP H10341025 A JPH10341025 A JP H10341025A JP 16500797 A JP16500797 A JP 16500797A JP 16500797 A JP16500797 A JP 16500797A JP H10341025 A JPH10341025 A JP H10341025A
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Abstract
(57)【要約】
【課題】チャネルのキャリア移動度の大きくオン抵抗の
小さいSiC を用いた新規構造の縦形接合形電界効果トラ
ンジスタを提供すること。 【解決手段】ｎ+ 形4H-SiCから成る(0001)面を主面とす
る基板８の上に、順次、ｎ形SiC から成るドレイン層
９、ｐ形SiC から成るゲート層１０が形成されている。
ゲート層１０の一部には電流が狭窄される方向（ｘ軸方
向）の厚さが１μｍでゲート層１０を完全に貫通する溝
３０が形成され、その溝３０を完全に充填し、溝３０の
付近のゲート層１０の表面に、全体としてＴ字形状に、
ｎ形SiC 単結晶から成るチャネル層１２が形成されてい
る。又、チャネル層１２の表面部分にｎ形SiC 単結晶か
ら成るソース層１３が形成され、ゲート層１０の表面上
にｐ形SiC 単結晶から成るコンタクト層１１が形成され
ている。各層はエピタキシャル成長により形成されてい
る。
小さいSiC を用いた新規構造の縦形接合形電界効果トラ
ンジスタを提供すること。 【解決手段】ｎ+ 形4H-SiCから成る(0001)面を主面とす
る基板８の上に、順次、ｎ形SiC から成るドレイン層
９、ｐ形SiC から成るゲート層１０が形成されている。
ゲート層１０の一部には電流が狭窄される方向（ｘ軸方
向）の厚さが１μｍでゲート層１０を完全に貫通する溝
３０が形成され、その溝３０を完全に充填し、溝３０の
付近のゲート層１０の表面に、全体としてＴ字形状に、
ｎ形SiC 単結晶から成るチャネル層１２が形成されてい
る。又、チャネル層１２の表面部分にｎ形SiC 単結晶か
ら成るソース層１３が形成され、ゲート層１０の表面上
にｐ形SiC 単結晶から成るコンタクト層１１が形成され
ている。各層はエピタキシャル成長により形成されてい
る。
Description
【０００１】
【発明の属する技術分野】本発明は、炭化ケイ素(SiC)
を用いた縦形接合形電界効果トランジスタに関する。特
に、大電力用電界効果トランジスタに関する。
を用いた縦形接合形電界効果トランジスタに関する。特
に、大電力用電界効果トランジスタに関する。
【０００２】
【従来の技術】従来、シリコン(Si)半導体を用いた電力
用トランジスタは産業用及び民生用に広く使用されてお
り、その性能はシリコン(Si)半導体の物性限界で決定さ
れる性能にかなり近い値となってきている。そこでさら
なる性能の向上のためにシリコン(Si)半導体より優れた
絶縁破壊特性をもつ炭化ケイ素(SiC) 単結晶半導体を用
いた縦形電力ＭＯＳＦＥＴが提案されている。
用トランジスタは産業用及び民生用に広く使用されてお
り、その性能はシリコン(Si)半導体の物性限界で決定さ
れる性能にかなり近い値となってきている。そこでさら
なる性能の向上のためにシリコン(Si)半導体より優れた
絶縁破壊特性をもつ炭化ケイ素(SiC) 単結晶半導体を用
いた縦形電力ＭＯＳＦＥＴが提案されている。
【０００３】電力トランジスタに要求されることは、第
１にオフ時の耐圧が高く、第２にオン時のオン抵抗が低
いことである。この点に関して、SiC 半導体はその絶縁
破壊電界がシリコン(Si)に比べ約１桁高いという物性を
有する。このため、SiC を用いた電力トランジスタを完
成させるには、シリコンを用いた電力トランジスタに比
べてオン抵抗を大幅に低減させることが切に要求されて
いる（Silicon Carbide and Related Materials 1995 I
nstitute of Physics Publishing) 。
１にオフ時の耐圧が高く、第２にオン時のオン抵抗が低
いことである。この点に関して、SiC 半導体はその絶縁
破壊電界がシリコン(Si)に比べ約１桁高いという物性を
有する。このため、SiC を用いた電力トランジスタを完
成させるには、シリコンを用いた電力トランジスタに比
べてオン抵抗を大幅に低減させることが切に要求されて
いる（Silicon Carbide and Related Materials 1995 I
nstitute of Physics Publishing) 。
【０００４】この目的を達成すべく、SiC を用いたＭＯ
ＳＦＥＴが試作されている。このＭＯＳＦＥＴのオン抵
抗は絶縁破壊電界とチャネル抵抗の和で決められる。Ｍ
ＯＳＦＥＴの場合にはチャネルが絶縁体と半導体との界
面に形成されるが、界面での電子移動度は結晶中の電子
移動度に比べて低い。例えば、炭化ケイ素(SiC) ＭＯＳ
ＦＥＴで測定される電子移動度は70cm2/Vsであるのに対
して、SiC 結晶中の電子移動度は720cm2/Vs である（Ap
plied Physics Letter (Vol.65(11), 1994, pp1400) 。
従って、SiC を用いたＭＯＳＦＥＴの場合にはチャネル
における電子移動度が未だ十分ではなく、実用には供さ
れていない。
ＳＦＥＴが試作されている。このＭＯＳＦＥＴのオン抵
抗は絶縁破壊電界とチャネル抵抗の和で決められる。Ｍ
ＯＳＦＥＴの場合にはチャネルが絶縁体と半導体との界
面に形成されるが、界面での電子移動度は結晶中の電子
移動度に比べて低い。例えば、炭化ケイ素(SiC) ＭＯＳ
ＦＥＴで測定される電子移動度は70cm2/Vsであるのに対
して、SiC 結晶中の電子移動度は720cm2/Vs である（Ap
plied Physics Letter (Vol.65(11), 1994, pp1400) 。
従って、SiC を用いたＭＯＳＦＥＴの場合にはチャネル
における電子移動度が未だ十分ではなく、実用には供さ
れていない。
【０００５】
【発明が解決しようとする課題】そこで、本発明者はチ
ャネルの電子移動度を向上させるためにＭＯＳ形以外の
ＦＥＴの構造について検討した。その１つの候補に絶縁
体との界面を用いないｐｎ接合を用いたトランジスタが
ある。このうちバイポーラトランジスタの場合には、電
子移動度を向上させることができるとしても、逆バイア
スされたｐｎ接合を電流が流れるためにオン電圧が発生
し、結果的にオン抵抗を低下させることができないとい
う問題がある。
ャネルの電子移動度を向上させるためにＭＯＳ形以外の
ＦＥＴの構造について検討した。その１つの候補に絶縁
体との界面を用いないｐｎ接合を用いたトランジスタが
ある。このうちバイポーラトランジスタの場合には、電
子移動度を向上させることができるとしても、逆バイア
スされたｐｎ接合を電流が流れるためにオン電圧が発生
し、結果的にオン抵抗を低下させることができないとい
う問題がある。
【０００６】次の候補として、いわゆるノーマリーオン
型、デプレッションＦＥＴがある。この形のＦＥＴとし
てシリコン(Si)を用いたＦＥＴが知られている。例え
ば、特開昭５３−１３８６８２号に記載の縦型接合形Ｆ
ＥＴが知られている。このＦＥＴでは、図１４に示すよ
うに、高抵抗シリコン(Si)基板１の表面のある領域にｎ
+ ソース領域３が拡散により形成され、そのソース領域
３の両側にｐ+ ゲート領域２が拡散により形成されてい
る。さらに、ソース領域３の上にソース電極４が、ゲー
ト領域２の上にゲート電極５が、基板１の裏面にドレイ
ン電極６が、それぞれ、形成されている。このＦＥＴで
は基板１とゲート領域２との間に逆バイアスが印加され
ることで、ソース層３の直下に両側のゲート領域２の空
乏層が張出しチャネルの厚さが制御される。
型、デプレッションＦＥＴがある。この形のＦＥＴとし
てシリコン(Si)を用いたＦＥＴが知られている。例え
ば、特開昭５３−１３８６８２号に記載の縦型接合形Ｆ
ＥＴが知られている。このＦＥＴでは、図１４に示すよ
うに、高抵抗シリコン(Si)基板１の表面のある領域にｎ
+ ソース領域３が拡散により形成され、そのソース領域
３の両側にｐ+ ゲート領域２が拡散により形成されてい
る。さらに、ソース領域３の上にソース電極４が、ゲー
ト領域２の上にゲート電極５が、基板１の裏面にドレイ
ン電極６が、それぞれ、形成されている。このＦＥＴで
は基板１とゲート領域２との間に逆バイアスが印加され
ることで、ソース層３の直下に両側のゲート領域２の空
乏層が張出しチャネルの厚さが制御される。
【０００７】このように、このＦＥＴはチャネルが形成
される基板１とｐｎ接合してチャネル幅を制御するゲー
ト領域２が不純物拡散で形成されている。しかしなが
ら、炭化ケイ素の場合には不純物の熱拡散速度が極めて
遅く、不純物拡散が実質的に使用できないために、この
Si−ＦＥＴと同一構造を用いることができないという問
題がある。又、不純物拡散に代えて、イオン注入法によ
り上記構造のＦＥＴのゲート領域２を形成しようとして
も、ゲート領域２を深い領域（＞500 nm）まで形成した
場合にはｐ型層に多くの欠陥が残留し、チャネル幅の制
御が可能なチャネルを有した上記構造の縦形接合形ＦＥ
Ｔを形成することは極めて困難である。このような理由
により炭化ケイ素を用いた縦形接合形ＦＥＴは殆ど実現
されていない。
される基板１とｐｎ接合してチャネル幅を制御するゲー
ト領域２が不純物拡散で形成されている。しかしなが
ら、炭化ケイ素の場合には不純物の熱拡散速度が極めて
遅く、不純物拡散が実質的に使用できないために、この
Si−ＦＥＴと同一構造を用いることができないという問
題がある。又、不純物拡散に代えて、イオン注入法によ
り上記構造のＦＥＴのゲート領域２を形成しようとして
も、ゲート領域２を深い領域（＞500 nm）まで形成した
場合にはｐ型層に多くの欠陥が残留し、チャネル幅の制
御が可能なチャネルを有した上記構造の縦形接合形ＦＥ
Ｔを形成することは極めて困難である。このような理由
により炭化ケイ素を用いた縦形接合形ＦＥＴは殆ど実現
されていない。
【０００８】従って、本発明は上記の課題を解決するた
めに成されたものであり、その目的はチャネルにおける
キャリア移動度の大きい、従って、オン抵抗の小さい炭
化ケイ素を用いた新規構造の縦形接合形電界効果トラン
ジスタを提供するものである。
めに成されたものであり、その目的はチャネルにおける
キャリア移動度の大きい、従って、オン抵抗の小さい炭
化ケイ素を用いた新規構造の縦形接合形電界効果トラン
ジスタを提供するものである。
【０００９】
【課題を解決するための手段及び発明の作用効果】上記
課題を解決するための発明は、第１伝導形炭化ケイ素(S
iC) から成るチャネルが第２伝導形炭化ケイ素から成る
層の中において基板面と交差する方向に形成された縦形
接合形電界効果トランジスタにおいて、第１伝導形の炭
化ケイ素から成る基板と、この基板上にエピタキシャル
成長により形成された第１伝導形の炭化ケイ素から成る
ドレイン層と、ドレイン層上にエピタキシャル成長によ
り形成された第２伝導形の炭化ケイ素から成るゲート層
と、ゲート層の一部に開けられた溝を介してドレイン層
に接合すると共に溝及びこの溝の付近のゲート層の上面
にエピタキシャル成長により形成された第１伝導形の炭
化ケイ素から成るチャネル層と、チャネル層の表面に形
成された第１伝導形の炭化ケイ素から成るソース層とを
有することを特徴とする。
課題を解決するための発明は、第１伝導形炭化ケイ素(S
iC) から成るチャネルが第２伝導形炭化ケイ素から成る
層の中において基板面と交差する方向に形成された縦形
接合形電界効果トランジスタにおいて、第１伝導形の炭
化ケイ素から成る基板と、この基板上にエピタキシャル
成長により形成された第１伝導形の炭化ケイ素から成る
ドレイン層と、ドレイン層上にエピタキシャル成長によ
り形成された第２伝導形の炭化ケイ素から成るゲート層
と、ゲート層の一部に開けられた溝を介してドレイン層
に接合すると共に溝及びこの溝の付近のゲート層の上面
にエピタキシャル成長により形成された第１伝導形の炭
化ケイ素から成るチャネル層と、チャネル層の表面に形
成された第１伝導形の炭化ケイ素から成るソース層とを
有することを特徴とする。
【００１０】尚、チャネル層は主電流が流れる層であ
り、ゲート層はチャネル層とでｐｎ接合を形成して、ゲ
ート電圧により空乏層をチャネル層に張り出すことで、
チャネルを狭窄させるための層の意味に使用している。
又、ソース層はキャリアをチャネル層に供給し、ドレイ
ン層はチャネル層からキャリアを受け、外部に出力する
層の意味で使用している。
り、ゲート層はチャネル層とでｐｎ接合を形成して、ゲ
ート電圧により空乏層をチャネル層に張り出すことで、
チャネルを狭窄させるための層の意味に使用している。
又、ソース層はキャリアをチャネル層に供給し、ドレイ
ン層はチャネル層からキャリアを受け、外部に出力する
層の意味で使用している。
【００１１】上記のようにチャネル層がエピタキシャル
成長法により形成されていることから、チャネル層にお
けるキャリアの移動度を結晶内部におけるキャリアの移
動度と同程度に大きくすることができる。従って、ＦＥ
Ｔのオン抵抗を低下させることができる。又、ゲート層
に溝を形成してその溝にチャネル層を形成していること
から、チャネル層の厚さ、即ち、ゲート電圧により狭窄
される方向のチャネル層の寸法を正確に制御できるた
め、量産されるＦＥＴの特性を均一にすることができ
る。このように本願発明のＦＥＴは低損失、高耐圧、大
電力容量のトランジスタとすることができる。尚、チャ
ネル層に対して厚さの用語を用いているのは、チャネル
に対して長さと幅の概念があるので、本明細書では、電
流が狭窄される方向をチャネルの厚さと定義する。
成長法により形成されていることから、チャネル層にお
けるキャリアの移動度を結晶内部におけるキャリアの移
動度と同程度に大きくすることができる。従って、ＦＥ
Ｔのオン抵抗を低下させることができる。又、ゲート層
に溝を形成してその溝にチャネル層を形成していること
から、チャネル層の厚さ、即ち、ゲート電圧により狭窄
される方向のチャネル層の寸法を正確に制御できるた
め、量産されるＦＥＴの特性を均一にすることができ
る。このように本願発明のＦＥＴは低損失、高耐圧、大
電力容量のトランジスタとすることができる。尚、チャ
ネル層に対して厚さの用語を用いているのは、チャネル
に対して長さと幅の概念があるので、本明細書では、電
流が狭窄される方向をチャネルの厚さと定義する。
【００１２】尚、上記の発明において、炭化ケイ素は６
方晶系で、上記基板の主面及びエピタキシャル成長させ
る層の主面は（0001) 面が望ましい。
方晶系で、上記基板の主面及びエピタキシャル成長させ
る層の主面は（0001) 面が望ましい。
【００１３】又、溝はリアクティブイオンエッチング
（ＲＩＥ）法で形成されるのが望ましい。これによりチ
ャネル層の厚さを精度良く制御することができる。又、
チャネル層のキャリア濃度をドレイン層のキャリア濃度
よりも高くするのが望ましい。これによりＦＥＴの耐圧
をピンチオフ電圧よりも高くすることができる。
（ＲＩＥ）法で形成されるのが望ましい。これによりチ
ャネル層の厚さを精度良く制御することができる。又、
チャネル層のキャリア濃度をドレイン層のキャリア濃度
よりも高くするのが望ましい。これによりＦＥＴの耐圧
をピンチオフ電圧よりも高くすることができる。
【００１４】
【発明の実施の形態】以下、本発明を具体的な実施例に
基づいて説明する。なお本発明は下記実施例に限定され
るものではない。 （第１実施例）縦形接合形ＦＥＴは、図１に示すよう
に、厚さ100 μｍ〜1000μｍ、不純物濃度 1×1018/cm3
〜1 ×1020/cm3のｎ+ 形4H-SiC単結晶から成る(0001)面
を主面とする基板８を有し、その基板８の上には、厚さ
10μｍ、不純物濃度 1×1016/cm3のｎ形SiC 単結晶から
成るドレイン層９が形成されている。そのドレイン層９
の上には、厚さ1.5 μｍ、不純物濃度 5×1017/cm3のｐ
形SiC 単結晶から成るゲート層１０が形成されている。
ゲート層１０の一部には電流が狭窄される方向（ｘ軸方
向）の厚さが１μｍでゲート層１０を完全に貫通する溝
３０が形成されいる。その溝３０を完全に充填し、溝３
０の付近のゲート層１０の表面に、全体としてＴ字形状
に、不純物濃度 1×1017/cm3のｎ形SiC 単結晶から成る
チャネル層１２が形成されている。又、チャネル層１２
の表面部分に不純物濃度 1×1019/cm3のｎ形SiC 単結晶
から成るソース層１３が形成され、ゲート層１０の表面
上に不純物濃度 1×1019/cm3のｐ形SiC 単結晶から成る
コンタクト層１１が形成されている。さらに、ｎ+ 基板
８の裏面にAlから成るドレイン電極７、ソース層１３の
上にAlから成るソース電極１６、コンタクト層１１の上
にAlから成るゲート電極１５が、それぞれ、形成されて
いる。
基づいて説明する。なお本発明は下記実施例に限定され
るものではない。 （第１実施例）縦形接合形ＦＥＴは、図１に示すよう
に、厚さ100 μｍ〜1000μｍ、不純物濃度 1×1018/cm3
〜1 ×1020/cm3のｎ+ 形4H-SiC単結晶から成る(0001)面
を主面とする基板８を有し、その基板８の上には、厚さ
10μｍ、不純物濃度 1×1016/cm3のｎ形SiC 単結晶から
成るドレイン層９が形成されている。そのドレイン層９
の上には、厚さ1.5 μｍ、不純物濃度 5×1017/cm3のｐ
形SiC 単結晶から成るゲート層１０が形成されている。
ゲート層１０の一部には電流が狭窄される方向（ｘ軸方
向）の厚さが１μｍでゲート層１０を完全に貫通する溝
３０が形成されいる。その溝３０を完全に充填し、溝３
０の付近のゲート層１０の表面に、全体としてＴ字形状
に、不純物濃度 1×1017/cm3のｎ形SiC 単結晶から成る
チャネル層１２が形成されている。又、チャネル層１２
の表面部分に不純物濃度 1×1019/cm3のｎ形SiC 単結晶
から成るソース層１３が形成され、ゲート層１０の表面
上に不純物濃度 1×1019/cm3のｐ形SiC 単結晶から成る
コンタクト層１１が形成されている。さらに、ｎ+ 基板
８の裏面にAlから成るドレイン電極７、ソース層１３の
上にAlから成るソース電極１６、コンタクト層１１の上
にAlから成るゲート電極１５が、それぞれ、形成されて
いる。
【００１５】次に、上記構造のＦＥＴの製造方法につい
て、図２〜図１０を参照して説明する。図２に示すよう
に、基板８の上にドレイン層９を次の条件でエピタキシ
ャル成長した。キャリアガスとしてH2ガス、反応ガスと
してSiH4, C3H8ガス、ｎ形不純物ガスとして窒素ガスが
用いられた。成長温度は約1500℃である。ガスの流量
は、H2は10SLM 、SiH4は2 SCCM、C3H8は1.2 SCCM、N2は
適宜加える。この場合の成長速度は1.5 μｍ/hであっ
た。このようにして、厚さ約10μｍ、不純物濃度1×10
16/cm3、ｎ−SiC のドレイン層９が得られた。
て、図２〜図１０を参照して説明する。図２に示すよう
に、基板８の上にドレイン層９を次の条件でエピタキシ
ャル成長した。キャリアガスとしてH2ガス、反応ガスと
してSiH4, C3H8ガス、ｎ形不純物ガスとして窒素ガスが
用いられた。成長温度は約1500℃である。ガスの流量
は、H2は10SLM 、SiH4は2 SCCM、C3H8は1.2 SCCM、N2は
適宜加える。この場合の成長速度は1.5 μｍ/hであっ
た。このようにして、厚さ約10μｍ、不純物濃度1×10
16/cm3、ｎ−SiC のドレイン層９が得られた。
【００１６】次に、ドレイン層９の上にゲート層１０を
次の条件でエピタキシャル成長した。成長条件は、ドレ
イン層９の成長条件に対して、不純物ガスとしてトリメ
チルアルミニウム（TMA)を用いたことが異なる。これに
より、厚さ1.5 μｍ、不純物濃度5 ×1017/cm3、ｐ−Si
C のゲート層１０が得られた。次に、TMA の流量を増加
し、他の成長条件はゲート層１０と同一として、ベース
層１０の上に、厚さ300nm 、不純物濃度1 ×1019/cm3の
ｐ−SiC から成るコンタクト層１１が形成された。
次の条件でエピタキシャル成長した。成長条件は、ドレ
イン層９の成長条件に対して、不純物ガスとしてトリメ
チルアルミニウム（TMA)を用いたことが異なる。これに
より、厚さ1.5 μｍ、不純物濃度5 ×1017/cm3、ｐ−Si
C のゲート層１０が得られた。次に、TMA の流量を増加
し、他の成長条件はゲート層１０と同一として、ベース
層１０の上に、厚さ300nm 、不純物濃度1 ×1019/cm3の
ｐ−SiC から成るコンタクト層１１が形成された。
【００１７】次に、図２に示すように表面上に一様に形
成されたコンタクト層１１の上に、ＣＶＤ法により一様
にシリコン酸化膜１７を約１μｍの厚さに堆積した。次
に、シリコン酸化膜１７をパターニングした後、そのシ
リコン酸化膜１７をマスク材とし、露出されたコンタク
ト層１１をＲＩＥ法によりエッチングした。これによ
り、図３に示すように、ゲート層１０に対するコンタク
ト層１１が形成された。
成されたコンタクト層１１の上に、ＣＶＤ法により一様
にシリコン酸化膜１７を約１μｍの厚さに堆積した。次
に、シリコン酸化膜１７をパターニングした後、そのシ
リコン酸化膜１７をマスク材とし、露出されたコンタク
ト層１１をＲＩＥ法によりエッチングした。これによ
り、図３に示すように、ゲート層１０に対するコンタク
ト層１１が形成された。
【００１８】次に、シリコン酸化膜１７を除去した後、
ＣＶＤ法により、表面上一様に厚さ１μｍにシリコン酸
化膜１８を堆積した。次に、溝３０の厚さ方向であるｘ
軸方向がゲート層１０の<1-100> 方向となるように、シ
リコン酸化膜１８をパターニングしてゲート層１０の一
部を露出させた。次に、シリコン酸化膜１８をマスクと
して、ＲＩＥ法により露出されたゲート層１０をエッチ
ングして、(1-100) 面を側壁面とする溝３０が、図４に
示すように形成された。この溝３０は、ゲート層１０を
完全に貫通し、ドレイン層９の上面を0.1 μｍ程度エッ
チングするように形成された。
ＣＶＤ法により、表面上一様に厚さ１μｍにシリコン酸
化膜１８を堆積した。次に、溝３０の厚さ方向であるｘ
軸方向がゲート層１０の<1-100> 方向となるように、シ
リコン酸化膜１８をパターニングしてゲート層１０の一
部を露出させた。次に、シリコン酸化膜１８をマスクと
して、ＲＩＥ法により露出されたゲート層１０をエッチ
ングして、(1-100) 面を側壁面とする溝３０が、図４に
示すように形成された。この溝３０は、ゲート層１０を
完全に貫通し、ドレイン層９の上面を0.1 μｍ程度エッ
チングするように形成された。
【００１９】次に、マスクとして用いられたシリコン酸
化膜１８を除去した後熱酸化し、その後、その熱酸化膜
の除去を行った。次に、N2ガスの流量を調整する他、ド
レイン層９の形成条件と同一条件で、図５に示すよう
に、表面上一様にｎ−SiC をエピタキシャル成長した。
その後、ＣＶＤ法によりシリコン酸化膜１９を表面上一
様に形成し、溝３０及びその周辺部分とコンタクト層１
１の部分にシリコン酸化膜１９が残るようにパターニン
グした。次に、そのシリコン酸化膜１９をマスクとし
て、露出した下層のｎ−SiC をＲＩＥ法により除去し
た。これにより、図６に示すように、分離領域が形成さ
れる。
化膜１８を除去した後熱酸化し、その後、その熱酸化膜
の除去を行った。次に、N2ガスの流量を調整する他、ド
レイン層９の形成条件と同一条件で、図５に示すよう
に、表面上一様にｎ−SiC をエピタキシャル成長した。
その後、ＣＶＤ法によりシリコン酸化膜１９を表面上一
様に形成し、溝３０及びその周辺部分とコンタクト層１
１の部分にシリコン酸化膜１９が残るようにパターニン
グした。次に、そのシリコン酸化膜１９をマスクとし
て、露出した下層のｎ−SiC をＲＩＥ法により除去し
た。これにより、図６に示すように、分離領域が形成さ
れる。
【００２０】次に、シリコン酸化膜１９を除去した後、
再び、ＣＶＤ法により酸化シリコン膜２０を表面上一様
に形成した。次に、溝３０及びその周辺部分にシリコン
酸化膜２０が残るようにパターニングした。その酸化シ
リコン膜２０をマスクとして露出した下層のｎ−SiC を
ＲＩＥ法により除去した。これにより、図７に示すよう
に、溝３０及び溝３０の周辺部のゲート層１０の表面上
にｎ−SiC のＴ字形状のチャネル層１２が形成された。
再び、ＣＶＤ法により酸化シリコン膜２０を表面上一様
に形成した。次に、溝３０及びその周辺部分にシリコン
酸化膜２０が残るようにパターニングした。その酸化シ
リコン膜２０をマスクとして露出した下層のｎ−SiC を
ＲＩＥ法により除去した。これにより、図７に示すよう
に、溝３０及び溝３０の周辺部のゲート層１０の表面上
にｎ−SiC のＴ字形状のチャネル層１２が形成された。
【００２１】次に、シリコン酸化膜２０を除去した後、
表面上一様にシリコン酸化膜２１を堆積し、チャネル層
１２の表面上の一部が露出するよに、シリコン酸化膜２
１をパターニングした。次に、そのシリコン酸化膜２１
をマスクとして窒素イオンを注入し、図８に示すよう
に、ｎ+ −SiC から成るソース層１３をエピタキシャル
成長のチャネル層１３に形成した。
表面上一様にシリコン酸化膜２１を堆積し、チャネル層
１２の表面上の一部が露出するよに、シリコン酸化膜２
１をパターニングした。次に、そのシリコン酸化膜２１
をマスクとして窒素イオンを注入し、図８に示すよう
に、ｎ+ −SiC から成るソース層１３をエピタキシャル
成長のチャネル層１３に形成した。
【００２２】次に、シリコン酸化膜２１を除去した後、
再度、素子の保護膜となるシリコン酸化膜１４を表面上
一様に形成し、ソース層１３、コンタクト層１１の表面
が露出するようにパターニングを行い、図１０に示すよ
うに、露出したソース層１３の表面にソース電極１６
を、露出したコンタクト層１１の表面にゲート電極１５
を、それぞれ、形成した。又、基板８の裏面にドレイン
電極７を形成した。尚、各工程の途中に化学薬品による
浄化工程を行っても良い。また酸化、酸化膜の除去によ
る表面の洗浄工程を適宜行っても良い。
再度、素子の保護膜となるシリコン酸化膜１４を表面上
一様に形成し、ソース層１３、コンタクト層１１の表面
が露出するようにパターニングを行い、図１０に示すよ
うに、露出したソース層１３の表面にソース電極１６
を、露出したコンタクト層１１の表面にゲート電極１５
を、それぞれ、形成した。又、基板８の裏面にドレイン
電極７を形成した。尚、各工程の途中に化学薬品による
浄化工程を行っても良い。また酸化、酸化膜の除去によ
る表面の洗浄工程を適宜行っても良い。
【００２３】上記の構造のＦＥＴは絶縁耐圧600 Ｖ、10
0 A/cm2 の電流密度時のオン電圧0.2 Ｖが得られた。こ
のオン電圧はSiC を用いたＭＯＳＦＥＴに比べて、１／
５に低下した。上記構造のＦＥＴにおいて、チャネル層
１２の厚さ方向（ｘ軸）を<1-100> 方向としているの
で、ゲート層１０の溝３０にチャネル層を形成する時、
溝３０の側壁３０ａ、３０ｂの平坦度が向上する。よっ
て、チャネル層１２の厚さを均一にすることができるた
めに、量産されるＦＥＴ素子間の特性の不均一性を除去
することができる。
0 A/cm2 の電流密度時のオン電圧0.2 Ｖが得られた。こ
のオン電圧はSiC を用いたＭＯＳＦＥＴに比べて、１／
５に低下した。上記構造のＦＥＴにおいて、チャネル層
１２の厚さ方向（ｘ軸）を<1-100> 方向としているの
で、ゲート層１０の溝３０にチャネル層を形成する時、
溝３０の側壁３０ａ、３０ｂの平坦度が向上する。よっ
て、チャネル層１２の厚さを均一にすることができるた
めに、量産されるＦＥＴ素子間の特性の不均一性を除去
することができる。
【００２４】次に、設計すべきチャネル層１２の厚さ
（w)及びチャネル層１２の不純物濃度(N) の値を決定す
る方法について説明する。これらの値は、ゲート／ソー
ス間耐圧及びピンチオフ電圧(V) の設定値により決定さ
れる。具体的にはデバイスシミュレーション等の方法に
より決定されるが、チャネル層１２の厚さ（W)及び不純
物濃度(N) の概算値を求める方法について次に説明す
る。ピンチオフ電圧は通常の使用範囲と考えられる−３
０Ｖ付近とした。チャネルに関して、簡単のため、図１
１に示す平面接合のｐｎ接合を考える。印加電圧(V) と
空乏層厚さ(D) の関係は、次式で与えられる。
（w)及びチャネル層１２の不純物濃度(N) の値を決定す
る方法について説明する。これらの値は、ゲート／ソー
ス間耐圧及びピンチオフ電圧(V) の設定値により決定さ
れる。具体的にはデバイスシミュレーション等の方法に
より決定されるが、チャネル層１２の厚さ（W)及び不純
物濃度(N) の概算値を求める方法について次に説明す
る。ピンチオフ電圧は通常の使用範囲と考えられる−３
０Ｖ付近とした。チャネルに関して、簡単のため、図１
１に示す平面接合のｐｎ接合を考える。印加電圧(V) と
空乏層厚さ(D) の関係は、次式で与えられる。
【００２５】
【数１】 D=(2εV/qN)1/2 …（１） 但し、εはSiC の誘電率、q は電子の素電荷である。
（１）式から、−３０ｖのピンチオフ電圧ｖと、不純物
濃度N とで決定される空乏層厚さD よりも、チャネル層
１２の厚さW を薄く設計する必要があることが理解され
る。よって、チャネル層１２の厚さW が薄い程、不純物
濃度N を大きくすることができる。
（１）式から、−３０ｖのピンチオフ電圧ｖと、不純物
濃度N とで決定される空乏層厚さD よりも、チャネル層
１２の厚さW を薄く設計する必要があることが理解され
る。よって、チャネル層１２の厚さW が薄い程、不純物
濃度N を大きくすることができる。
【００２６】一方、チャネル幅１μｍのチャネル層１２
のシート抵抗（Ｒ□）は、次式で求められる。
のシート抵抗（Ｒ□）は、次式で求められる。
【数２】 Ｒ□＝1/( 1 μｍ・N μｑ） …（２） ここで、μは電子の移動度、ｑは電子の素電荷である。
【００２７】電子移動度μと不純物濃度N との関係は次
式が成立することが知られている。
式が成立することが知られている。
【数３】 μ＝947/(1+(N/1.11×1018)0.59 …（３） よって、シート抵抗の逆数は、次式で表される。
【数４】 １／Ｒ□＝ 947qN・１μｍ /(1+(N/1.11×1018)0.59 …（４） となる。
【００２８】（４）式から理解されることは、不純物濃
度N が大きい程、シート抵抗が小さくなり、オン電圧を
小さくすることが可能となる。前述したように、不純物
濃度N を大きくすると、同じピンチオフ電圧の場合に
は、チャネル層１２の厚さW を薄くする必要がある。よ
って、チャネル抵抗を小さくするためには、不純物濃度
N を大きくすると共にチャネル層１２の厚さW を製造限
界まで薄くすることが良いと考えられる。
度N が大きい程、シート抵抗が小さくなり、オン電圧を
小さくすることが可能となる。前述したように、不純物
濃度N を大きくすると、同じピンチオフ電圧の場合に
は、チャネル層１２の厚さW を薄くする必要がある。よ
って、チャネル抵抗を小さくするためには、不純物濃度
N を大きくすると共にチャネル層１２の厚さW を製造限
界まで薄くすることが良いと考えられる。
【００２９】チャネル層１２の厚さW を変化させ、各厚
さW に対して、上記のようにピンチオフ電圧が−３０Ｖ
となるようにチャネル層１２の不純物濃度N を設計した
場合のオン電圧とソース・ドレイン間の絶縁耐圧をシミ
ュレートした。それらの結果を図１２、図１３に示す。
但し、チャネル層１２の厚さW が、0.64,0.76,0.9 μｍ
の場合の不純物濃度N は、それぞれ、1.00×1017，4.00
×1016，2.00×1016/cm3である。チャネル層１２の厚さ
W が大きくなるに従い、オン電圧が大きくなり、絶縁耐
圧が低下していることが理解される。
さW に対して、上記のようにピンチオフ電圧が−３０Ｖ
となるようにチャネル層１２の不純物濃度N を設計した
場合のオン電圧とソース・ドレイン間の絶縁耐圧をシミ
ュレートした。それらの結果を図１２、図１３に示す。
但し、チャネル層１２の厚さW が、0.64,0.76,0.9 μｍ
の場合の不純物濃度N は、それぞれ、1.00×1017，4.00
×1016，2.00×1016/cm3である。チャネル層１２の厚さ
W が大きくなるに従い、オン電圧が大きくなり、絶縁耐
圧が低下していることが理解される。
【００３０】尚、ドレイン層９の不純物濃度は、およ
そ、1 ×1014/cm3〜 1×1017/cm3の範囲で、チャネル層
１２の不純物濃度よりも低いことが必要である。
そ、1 ×1014/cm3〜 1×1017/cm3の範囲で、チャネル層
１２の不純物濃度よりも低いことが必要である。
【図１】本発明の具体的な実施例にかかる縦形接合形電
界効果トランジスタの構造を示した断面図。
界効果トランジスタの構造を示した断面図。
【図２】同実施例にかかるトランジスタの各製造工程を
説明するための素子の断面図。
説明するための素子の断面図。
【図３】同実施例にかかるトランジスタの各製造工程を
説明するための素子の断面図。
説明するための素子の断面図。
【図４】同実施例にかかるトランジスタの各製造工程を
説明するための素子の断面図。
説明するための素子の断面図。
【図５】同実施例にかかるトランジスタの各製造工程を
説明するための素子の断面図。
説明するための素子の断面図。
【図６】同実施例にかかるトランジスタの各製造工程を
説明するための素子の断面図。
説明するための素子の断面図。
【図７】同実施例にかかるトランジスタの各製造工程を
説明するための素子の断面図。
説明するための素子の断面図。
【図８】同実施例にかかるトランジスタの各製造工程を
説明するための素子の断面図。
説明するための素子の断面図。
【図９】同実施例にかかるトランジスタの各製造工程を
説明するための素子の断面図。
説明するための素子の断面図。
【図１０】同実施例にかかるトランジスタの各製造工程
を説明するための素子の断面図。
を説明するための素子の断面図。
【図１１】チャネル層の厚さ、抵抗を求めるためのモデ
ルを示した説明図。
ルを示した説明図。
【図１２】チャネル層の厚さとオン電圧との関係をシミ
ュレーションにより得た特性図。
ュレーションにより得た特性図。
【図１３】チャネル層の厚さと絶縁耐圧との関係をシミ
ュレーションにより得た特性図。
ュレーションにより得た特性図。
【図１４】従来のSiを用いた縦形接合形ＦＥＴの構造を
示した断面図。
示した断面図。
１…シリコン基板 ２…ゲート領域 ３…ソース領域 ４…ソース電極 ５…ゲート電極 ６…ドレイン電極 ７…ドレイン電極 ８…基板 ９…ドレイン層 １０…ゲート層 １１…コンタクト層 １２…チャネル層 １３…ソース層 １４…シリコン酸化膜 １５…ゲート電極 １６…ソース電極 ３０…溝 ３０ａ，３０ｂ…側壁
Claims (1)
- 【請求項１】 第１伝導形炭化ケイ素(SiC) から成るチ
ャネルが第２伝導形炭化ケイ素から成る層の中において
基板面と交差する方向に形成された縦形接合形電界効果
トランジスタにおいて、 第１伝導形の炭化ケイ素から成る基板と、 この基板上にエピタキシャル成長により形成された第１
伝導形の炭化ケイ素から成るドレイン層と、 前記ドレイン層上にエピタキシャル成長により形成され
た第２伝導形の炭化ケイ素から成るゲート層と、 前記ゲート層の一部に開けられた溝を介して前記ドレイ
ン層に接合すると共に前記溝及びこの溝の付近の前記ゲ
ート層の上面にエピタキシャル成長により形成された第
１伝導形の炭化ケイ素から成るチャネル層と、 前記チャネル層の表面に形成された第１伝導形の炭化ケ
イ素から成るソース層とを有することを特徴とする縦形
接合形電界効果トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16500797A JPH10341025A (ja) | 1997-06-06 | 1997-06-06 | 縦形接合形電界効果トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16500797A JPH10341025A (ja) | 1997-06-06 | 1997-06-06 | 縦形接合形電界効果トランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10341025A true JPH10341025A (ja) | 1998-12-22 |
Family
ID=15804079
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16500797A Pending JPH10341025A (ja) | 1997-06-06 | 1997-06-06 | 縦形接合形電界効果トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10341025A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002299349A (ja) * | 2001-03-30 | 2002-10-11 | Denso Corp | 炭化珪素半導体装置及びその製造方法 |
| JP2006253292A (ja) * | 2005-03-09 | 2006-09-21 | National Institute Of Advanced Industrial & Technology | 炭化珪素トランジスタ装置及びその製造方法 |
| JP2008506274A (ja) * | 2004-07-08 | 2008-02-28 | セミサウス ラボラトリーズ， インコーポレーテッド | シリコンカーバイドから製造されるモノリシックな縦型接合型電界効果トランジスタおよびショットキーバリアダイオード、および、その製造方法 |
| JP2011254087A (ja) * | 2011-07-07 | 2011-12-15 | National Institute Of Advanced Industrial & Technology | 炭化珪素トランジスタ装置の製造方法 |
| CN109148565A (zh) * | 2018-07-25 | 2019-01-04 | 深圳大学 | 一种结型场效应管及其制备方法 |
-
1997
- 1997-06-06 JP JP16500797A patent/JPH10341025A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002299349A (ja) * | 2001-03-30 | 2002-10-11 | Denso Corp | 炭化珪素半導体装置及びその製造方法 |
| JP2008506274A (ja) * | 2004-07-08 | 2008-02-28 | セミサウス ラボラトリーズ， インコーポレーテッド | シリコンカーバイドから製造されるモノリシックな縦型接合型電界効果トランジスタおよびショットキーバリアダイオード、および、その製造方法 |
| JP2006253292A (ja) * | 2005-03-09 | 2006-09-21 | National Institute Of Advanced Industrial & Technology | 炭化珪素トランジスタ装置及びその製造方法 |
| JP2011254087A (ja) * | 2011-07-07 | 2011-12-15 | National Institute Of Advanced Industrial & Technology | 炭化珪素トランジスタ装置の製造方法 |
| CN109148565A (zh) * | 2018-07-25 | 2019-01-04 | 深圳大学 | 一种结型场效应管及其制备方法 |
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